KR20030078900A - 반도체 메모리 및 그 동작 모드의 엔트리 방법 - Google Patents

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KR20030078900A
KR20030078900A KR10-2003-7010132A KR20037010132A KR20030078900A KR 20030078900 A KR20030078900 A KR 20030078900A KR 20037010132 A KR20037010132 A KR 20037010132A KR 20030078900 A KR20030078900 A KR 20030078900A
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cycle
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KR10-2003-7010132A
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타카하시히로유키
시모야마타카토
쿠사카리타카시
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엔이씨 일렉트로닉스 코포레이션
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Abstract

본 발명의 목적은 특별한 타이밍 사양을 필요로 하지 않고, 게다가 에러 엔트리를 유효하게 억제하면서, 동작중에 동작 모드의 엔트리를 행할 수 있는 반도체 메모리 및 그 동작 모드의 엔트리 방법을 제공하는 것으로서, 본 발명에 따르면. 리드 사이클에서, 복수의 어드레스에 대한 리드 사이클이 연속하는 때에 동작 모드의 엔트리의 요구를 받아들인다(단계 S1, S2). 그 리드 사이클에 계속된 라이트 사이클에서, 외부로부터 지정된 데이터에 의거하여, 엔트리하여야 할 동작 모드가 확정된다. 이 때, 최초의 라이트 사이클에서 동작 모드의 종류가 설정되고, 그 다음의 사이클에서 동작 모드의 조건이 설정된다. 이로써, 반도체 메모리의 동작 모드의 엔트리가 행하여진다.

Description

반도체 메모리 및 그 동작 모드의 엔트리 방법{SEMICONDUCTOR MEMORY AND METHOD FOR ENTERING ITS OPERATION MODE}
근래, 휴대전화가 인터넷 등의 정보 단말로서 주목되고 있고, 배신된 화상 데이터나 문자 데이터 등의 각종의 데이터를 기억하여 두기 위한 기능이 휴대전화에 요구되어 왔다. 이런 종류의 정보 단말에는 배신된 데이터를 기억하기 위한 버퍼 메모리로서, 대용량의 DRAM(Dynamic Random Access Memory)가 내장되어 있다.
그런데, DRAM에서는 메모리 셀에 기억된 데이터를 리프레시하기 위한 동작을 정기적으로 행할 필요가 있다. 이 리프레시 동작에 수반하여 발생하는 소비 전류는 기억 용량에 의존한다. 즉, 리프레시 동작에서는 메모리 셀 어레이의 행을 순차적으로 선택함 의해, 데이터의 재기록이 행하여진다. 기억 용량이 크면, 단위 시간당 선택해야 할 행 수가 증가하기 때문에, 리프레시의 동작 주기를 짧게 설정할 필요가 있다. 이 때문에, 기억 용량이 큰 반도체 메모리일 수록 리프레시 동작에 수반하여 발생하는 소비 전력이 증가하는 경향을 나타내고, 이것을 탑재한 휴대전화의배터리에 주는 부담이 커진다.
여기서, 휴대전화의 버퍼 메모리에 기억하여야 할 데이터의 규모가 작은 경우, DRAM의 메모리 셀 어레이에 있어서 유용한 데이터가 존재하지 않는 영역의 비율이 높아지고, 필요없는 리프레시 동작에 의한 소비 전류가 발생한다. 이와 같은 필요없는 소비 전류의 발생을 억제하기 위한 동작 모드로서, 소위 파셜 리프레시 모드가 알려져 있다. 이 파셜 리프레시 모드를 이용하면, 유용한 데이터가 기억된 일부의 영역을 선택적으로 리프레시하는 것이 가능해지고, 필요없는 소비 전류의 발생을 유효하게 억제하는 것이 가능해진다.
그래서, 휴대전화 분야에서는 어플리케이션상에서 DRAM의 리프레시 모드 등의 동작 모드를 기억 데이터의 규모에 대응하여 적응적으로 전환하고자 하는 요구가 있다.
그러나, 종래 기술에 관한 DRAM에 의하면, 동작 모드를 전환하기 위해서는 특별하게 설정된 타이밍 사양의 입력 신호를 필요로 하고, 이 때문에, 이런 종류의 DRAM을 탑재한 장치측의 타이밍 설계가 복잡하게 된다는 문제가 있다.
본 발명은 상기 사정을 감안하여 이루어진 것으로, 특별한 타이밍 사양을 필요로 하지 않고, 게다가 에러 엔트리를 유효하게 억제하면서, 동작중에 동작 모드의 엔트리를 행할 수 있는 반도체 메모리 및 그 동작 모드의 엔트리 방법을 제공하는 것을 목적으로 한다.
본 발명은 엔트리 된 동작 모드에 따라 회로의 동작 사양이 변경 가능하게 구성된 반도체 메모리 및 그 동작 모드의 엔트리 방법에 관한 것으로, 특히 동작 모드를 엔트리하기 위한 기술에 관한 것이다.
도 1은 본 발명의 실시의 형태 1에 관한 반도체 메모리의 전체 구성을 개략적으로 도시한 블록도.
도 2는 본 발명의 실시의 형태 1에 관한 동작 모드 엔트리 회로의 동작의 흐름을 도시한 플로우 차트.
도 3은 본 발명의 실시의 형태 1에 관한 동작 모드 엔트리 회로의 동작을 설명하기 위한 타이밍 차트.
도 4는 본 발명의 실시의 형태 1에 관한 커맨드 데이터의 구성을 설명하기 위한 도면.
도 5는 본 발명의 실시의 형태 1에 관한 동작 모드 엔트리 회로의 구성을 도시한 블록도.
도 6은 본 발명의 실시의 형태 1에 관한 동작 모드 엔트리 회로의 주요부의 상세한 구성을 도시한 블록도.
도 7은 본 발명의 실시의 형태 1에 관한 동작 모드 엔트리 회로를 이루는 모드 판정부의 구성예를 도시한 회로도.
도 8은 본 발명의 실시의 형태 1에 관한 모드 판정부를 이루는 래치 제어부의 구성예를 도시한 회로도.
도 9는 본 발명의 실시의 형태 1에 관한 동작 모드 엔트리 회로를 이루는 리드 라이트 판정부의 구성예를 도시한 회로도.
도 10은 본 발명의 실시의 형태 1에 관한 동작 모드 엔트리 회로의 동작을 개략적으로 설명하기 위한 타이밍 차트.
도 11은 본 발명의 실시의 형태 1에 관한 모드 판정부의 동작을 설명하기 위한 타이밍 차트.
도 12는 본 발명의 실시의 형태 1에 관한 리드 라이트 판정부의 동작을 설명하기 위한 타이밍 차트.
도 13은 본 발명의 실시의 형태 2에 관한 모드 판정부의 구성예를 도시한 회로도.
도 14는 본 발명의 실시의 형태 3에 관한 동작 모드 엔트리 회로의 구성예를 도시한 회로도.
도 15는 본 발명의 실시의 형태 3에 관한 동작 모드 엔트리 회로의 동작을 설명하기 위한 타이밍 차트.
상기 과제를 해결하기 위해, 본 발명은 이하의 구성을 갖는다.
즉, 본 발명에 관한 반도체 메모리의 동작 모드의 엔트리 방법은, (a) 복수의 어드레스에 대한 리드 사이클이 연속하는 때에 동작 모드의 엔트리의 요구를 접수하는 제 1의 단계(예를 들면, 후술하는 단계 S1 내지 S3에 상응하는 요소)와, (b) 상기 리드 사이클에 계속된 라이트 사이클에서 지정되는 데이터에 의거하여 엔트리하여야 할 동작 모드를 확정하는 제 2의 단계(예를 들면 후술하는 단계 S4 내지 S7에 상응하는 요소)를 포함하는 것을 특징으로 하는 반도체 메모리의 동작 모드의 엔트리 방법이다.
이 구성에 의하면, 예를 들면 이미 정해진 타이밍에 따른 리드 사이클이 연속하는 경우에 동작 모드의 엔트리의 요구가 반도체 메모리에 접수된다. 이 때, 연속하는 리드 사이클에서 지정되는 복수의 어드레스는 예를 들면 서로 동일 어드레스인 것 등의 소정의 관계를 갖고 있고, 이 관계를 만족하는 복수의 어드레스가 입력된 경우에 엔트리가 가능하게 된다. 따라서 특별한 타이밍 사양을 필요로 하지 않고, 동작중에 엔트리의 접수가 가능해지고, 게다가 에러 엔트리를 유효하게 억제하는 것이 가능해진다. 상기 리드 사이클에 계속해서, 예를 들면 이미 정해진 타이밍에 따른 라이트 사이클에서 지정된 데이터에 의해 동작 모드를 확정한다.
여기서, 동작 모드의 엔트리를 접수하기 위해서는 리드 사이클 및 라이트 사이클의 타이밍 사양은 이미 정해진 표준 사양이라도 좋고, 상기 복수의 어드레스에 대한 사이클이 연속하면 충분하다. 따라서 이 구성에 의하면, 특별한 타이밍 사양을 필요로 하지 않고, 동작중에 동작 모드의 엔트리를 접수하여 확정하는 것이 가능해진다.
또한, 상기 리드 사이클에서 지정되는 복수의 어드레스는 서로 다른 것이라도 좋고 서로 동일한 것라도 좋고, 동작 모드를 엔트리하는 때에 연속하는 각 사이클에서 지정해야 할 어드레스로서 미리 결정된 것이면 충분한다.
상기 제 1의 단계는 예를 들면, 상기 리드 사이클에서, 미리 기억된 제 1의 특정한 어드레스(예를 들면, 후술하는 최종 어드레스「1FFFFFh」에 상응하는 요소)와 외부로부터 순차적으로 지정되는 어드레스를 비교하는 단계와, 상기 비교의 결과를 받아서, 제 1의 특정한 어드레스에 대한 리드 사이클이 2사이클 이상 연속하는 것을 판정하는 포함하는 것을 특징으로 한다.
상기 제 2의 단계는 예를 들면, 상기 리드 사이클에 계속된 라이트 사이클에서, 미리 기억된 제 2의 특정한 어드레스(예를 들면, 후술하는 선두 어드레스「000000h」에 상응하는 요소)와 외부로부터 순차적으로 지정되는 어드레스를 비교하는 단계와, 상기 비교의 결과를 받아서, 상기 라이트 사이클에서 지정되는 데이터에 의거하여 동작 모드를 확정하는 단계를 포함하는 것을 특징으로 한다.
상기 제 1의 단계는 예를 들면, 상기 복수의 어드레스로서 서로 동일한 어드레스(예를 들면, 후술하는 리드 사이클(T3, T4)에서 각각 지정되는 최종 어드레스「1FFFFFh」에 상응하는 요소)가 지정된 경우에 동작 모드의 엔트리를 접수하는 것을 특징으로 한다.
상기 제 1의 단계는 예를 들면, 상기 복수의 어드레스로서 최종 어드레스(예를 들면, 후술하는 최종 어드레스「1FFFFFh」에 상응하는 요소) 또는 선두 어드레스(예를 들면, 후술하는 선두 어드레스「000000h」에 상응하는 요소)의 어느 하나가 지정된 때에 동작 모드의 엔트리를 접수하는 것을 특징으로 한다.
상기 제 2의 단계는 예를 들면, 상기 리드 사이클의 어드레스로서 선두 어드레스 및 최종 어드레스의 한쪽이 지정된 경우에 동작 모드의 엔트리를 접수하고, 상기 제 2의 단계는 예를 들면, 상기 라이트 사이클의 어드레스로서 상기 선두 어드레스 및 최종 어드레스의 다른쪽이 지정된 경우에, 엔트리하여야 할 동작 모드를 확정하는 것을 특징으로 한다.
상기 제 1의 단계는 예를 들면, 엔트리하여야 할 동작 모드로서, 다이내믹형 메모리 셀을 행열 형상으로 배열하여 이루어지는 메모리 셀 어레이 내의 일부의 영역을 리프레시 하기 위한 파셜 리프레시 모드를 접수하고, 상기 제 2의 단계는 엔트리하여야 할 동작 모드로서, 해당 파셜 리프레시 모드를 확정하는 것을 특징으로 한다.
또한, 본 발명에 관한 반도체 메모리는 동작중에 동작 모드의 엔트리가 가능도록 구성된 반도체 메모리에 있어서, 복수의 어드레스에 대한 리드 사이클이 연속한 때에 동작 모드의 엔트리의 요구를 접수하고, 상기 리드 사이클에 계속된 라이트 사이클에서 지정되는 데이터에 의거하여 엔트리하여야 할 동작 모드를 확정하는 동작 모드 엔트리 회로(후술하는 동작 모드 엔트리 회로(MOD)에 상응하는 구성 요소)를 구비하는 것을 특징으로 한다.
이 구성에 의하면, 동작 모드 엔트리 회로는 이미 정해진 타이밍에 따른 리드 사이클이 연속한 경우에 동작 모드의 엔트리의 요구를 접수한다. 이 때, 연속하는 리드 사이클에서 지정되는 복수의 어드레스는 예를 들면 서로 동일 어드레스인 것 등의 소정의 관계를 갖고 있고, 이 관계를 만족하는 어드레스가 입력된 경우에 엔트리가 가능하게 된다. 따라서, 특별한 타이밍 사양을 필요로 하지 않고, 동작중에 엔트리의 접수가 가능해지고, 게다가 에러 엔트리를 유효하게 억제하는 것이 가능해진다.
상기 리드 사이클에 계속해서, 동작 모드 엔트리 회로는 이미 정해진 타이밍에 따른 라이트 사이클에서 지정되는 데이터에 의해 동작 모드를 확정한다. 결국, 동작 모드 엔트리 회로는 이미 정해진 타이밍에 따른 리드 사이클과 라이트만에 의해 동작 모드의 엔트리를 행한다. 따라서 특별한 타이밍 사양을 필요로 하지 않고, 동작중에 엔트리하여야 할 동작 모드를 확정하는 것이 가능해진다.
또한, 상기 반도체 메모리에 있어서, 상기 동작 모드 엔트리 회로는 예를 들면, 상기 리드 사이클에서 외부로부터 지정되어야 할 제 1의 특정한 어드레스를 기억하는 기억부(예를 들면 후술하는 리드 어드레스 레지스터(REG) 또는 리드 어드레스 레지스터(RREG)에 상응하는 구성 요소)와, 상기 기억부에 기억된 제 1의 특정한 어드레스와 외부로부터 순차적으로 지정되는 어드레스를 비교하는 비교부(예를 들면 후술하는 비교기(CMP) 또는 리드 어드레스 비교기(RCMP)에 상응하는 구성 요소)와, 상기 비교부에 의한 비교의 결과를 받아서, 제 1의 특정한 어드레스에 대한 리드 사이클이 2사이클 이상 연속하는 것을 판정하는 판정부(예를 들면 후술하는 래치(LATA, LATB)와 논리곱 게이트(GA)와 래치 제어부(LCNT)로 이루어지는 회로, 또는 모드 판정 회로(MDJ)에 상응하는 구성 요소)를 구비하는 것을 특징으로 한다.
또한, 상기 반도체 메모리에 있어서, 상기 동작 모드 엔트리 회로는 예를 들면, 상기 리드 사이클에 계속된 라이트 사이클에서 외부로부터 지정되어야 할 제 2의 특정한 어드레스를 기억하는 기억부(예를 들면 후술하는 라이트 어드레스 레지스터(WREG)에 상응하는 구성 요소)와, 상기 기억부에 기억된 제 2의 특정한 어드레스와 외부로부터 순차적으로 지정되는 어드레스를 비교하는 비교부(예를 들면 후술하는 라이트 어드레스 비교기(WCMP)에 상응하는 구성 요소)와, 상기 비교부에 의한 비교의 결과를 받아서, 상기 라이트 사이클에서 지정되는 데이터에 의거하여 동작 모드를 확정하는 확정부(예를 들면 후술하는 모드 설정 회로(MDS)에 상응하는 구성 요소)를 구비하는 것을 특징으로 한다.
또한, 상기 반도체 메모리에 있어서, 상기 동작 모드 엔트리 회로는 예를 들면, 상기 복수의 어드레스로서 서로 동일한 어드레스가 지정된 경우에 동작 모드의 엔트리를 접수하는 것을 특징으로 한다.
또한, 상기 반도체 메모리에 있어서, 상기 동작 모드 엔트리 회로는 예를 들면, 상기 복수의 어드레스로서 최종 어드레스 또는 선두 어드레스의 어느 하나가 지정된 때에 동작 모드의 엔트리를 접수하는 것을 특징으로 한다.
또한, 상기 반도체 메모리에 있어서, 상기 동작 모드 엔트리 회로는 예를 들면, 상기 리드 사이클의 어드레스로서 선두 어드레스 및 최종 어드레스의 한쪽이 지정되고, 상기 라이트 사이클의 어드레스로서 상기 선두 어드레스 및 최종 어드레스의 다른쪽이 지정된 경우에, 동작 모드의 엔트리를 접수하는 것을 특징으로 한다.
또한, 상기 반도체 메모리에 있어서, 상기 동작 모드 엔트리 회로는 예를 들면, 엔트리하여야 할 동작 모드로서, 다이내믹형 메모리 셀을 행열 형상으로 배열하여 이루어지는 메모리 셀 어레이 내의 일부의 영역을 리프레시하기 위한 파셜 리프레시 모드를 접수하는 것을 특징으로 한다.
(1) 또한, 본 발명에 관한 반도체 메모리의 동작 모드의 엔트리 방법은 복수의 메모리 셀이 어레이 형상으로 배열되어 이루어지는 메모리 셀 어레이(예를 들면 도 1의 MARY)와, 어드레스의 입력을 행하는 어드레스 단자(예를 들면 도 1의 ADD)와, 데이터의 입력 및 출력을 행하는 데이터 단자(예를 들면 도 1의 DQ)와, 반도체 메모리의 액세스 제어, 기록 제어 및 판독 데이터의 출력 제어를 위한 제어 신호의 입력을 행하는 제어 단자(예를 들면 도 1의 /CS, /WE, /OE)를 적어도 포함하는 반도체 메모리를 가지며, 어드레스 단자에 입력되는 어드레스와, 제어 단자(예를 들면 도 1의 /CS, /WE, /OE)에 입력되는 제어 신호 및 데이터 단자에 입력되는 데이터에 의거하여, 반도체 메모리의 동작 모드의 엔트리를 행하는 동작 모드 엔트리 회로(MOD)에 의한, 반도체 메모리의 동작 모드의 엔트리 방법으로서, 제어 단자에 입력되는 제어 신호에 의거하여, 현재의 사이클이 리드 사이클인지 라이트 사이클인지를 판정하고, 현재의 사이클이 리드 사이클인 경우에, 상기 어드레스 단자에 입력된 어드레스가 미리 정해진 어드레스와 일치하는지의 여부를 비교 판정하는 단계(도 2의 S1)와, 어드레스가 일치하는 경우, 상기 리드 사이클에 계속된 다음의 하나 또는 복수의 리드 사이클에서 상기 어드레스 단자에 입력된 각각의 어드레스가 미리 정해진 어드레스와 일치하는지의 여부를 비교 판정하는 단계(도 2의 S2)와, 연속하는 복수의 상기 리드 사이클에서 어드레스의 일치가 검출된 경우에, 동작 모드의 엔트리의 허가를 제어하는 모드 엔트리 신호를 액티브 상태로 설정하는 단계(도 2의 S3)와, 모드 엔트리 신호가 액티브 상태인 경우에, 연속하는 복수의 상기 리드 사이클에 계속된 적어도 하나의 라이트 사이클에서 상기 어드레스 단자에 입력된 어드레스가 미리 정해진 어드레스와 일치하는지의 여부를 비교 판정하고, 일치하는 경우, 상기 데이터 단자로부터 입력되는 데이터에 의거하여, 엔트리하여야 할 동작 모드를 확정하는 단계(도 2의 S4 내지 S7)를 포함한다.
(2) 본 발명에 관한 방법에 있어서, 상기 엔트리하여야 할 동작 모드를 확정하는 단계는 복수의 상기 리드 사이클에 계속된 라이트 사이클에서, 상기 어드레스 단자에 입력된 어드레스가 미리 정해진 어드레스와 일치하는지의 여부를 비교 판정하는 단계(도 2의 S4)와, 일치한 경우, 상기 라이트 사이클에서 상기 데이터 단자에 입력된 데이터에 의거하여, 동작 모드의 종류를 선택하는 단계(도 2의 S5)와, 상기 라이트 사이클의 다음 라이트 사이클에서, 상기 어드레스 단자에 입력된 어드레스가 미리 정해진 어드레스와 일치하는지의 여부를 비교 판정하는 단계(도 2의 S6)와, 일치하는 경우에 상기 다음 라이트 사이클에서 상기 데이터 단자에 입력된 데이터에 의거하여 동작 모드의 조건을 설정하는 단계(도 2의 S7)를 포함하도록 하여도 좋다.
(3) 본 발명에 관한 반도체 장치는 복수의 메모리 셀이 어레이 형상으로 배열되어 이루어지는 메모리 셀 어레이(예를 들면 도 1의 MARY)와, 어드레스의 입력을 행하는 어드레스 단자(예를 들면 도 1의 ADD)와, 데이터의 입력 및 출력을 행하는 데이터 단자(예를 들면 도 1의 DQ)와, 반도체 메모리의 액세스 제어, 기록 제어 및 판독 데이터의 출력 제어를 위한 제어 신호의 입력을 행하는 제어 단자(예를 들면 도 1의 /CS, /WE, /OE)를 적어도 포함하는 반도체 메모리를 가지며, 어드레스 단자에 입력되는 어드레스와, 제어 단자(예를 들면 도 1의 /CS, /WE, /0E)에 입력되는 제어 신호 및 데이터 단자에 입력되는 데이터에 의거하여, 상기 반도체 메모리의 동작 모드의 엔트리를 제어하는 동작 모드 엔트리 회로(도 1의 MOD)를 구비하고 있고, 동작 모드 엔트리 회로(도 1의 MOD)는 상기 제어 단자에 입력되는 제어 신호에 의거하여, 현재의 사이클이 리드 사이클인지 라이트 사이클인지를 판정하는 수단(예를 들면 후술하는 도 5의 리드 라이트 판정부(RWJ)에 상응하는 구성 요소)과, 현재의 사이클이 리드 사이클인 경우에, 상기 어드레스 단자에 입력된 어드레스가 미리 정해진 어드레스와 일치하는지의 여부를 비교 판정하는 수단(예를 들면 후술하는 도면 등의 리드 어드레스 레지스터(RREG)와 리드 어드레스 비교기(RCMP)에 상응하는 구성 요소, 또는 도 14의 어드레스 레지스터(AREG)와 어드레스 비교기(ACMP)에 상응하는 구성 요소)과, 상기 리드 사이클에서 어드레스가 일치하는 경우, 상기 리드 사이클에 계속된 다음의 하나 또는 복수의 리드 사이클에서 상기 어드레스 단자에 입력된 어드레스와 미리 정해진 어드레스와의 일치가 검출된 경우에, 동작 모드의 엔트리의 허가를 제어하는 모드 엔트리 신호를 액티브 상태로 설정하는 수단(예를 들면 후술하는 도 5, 도 6의 어드레스 판정 회로(ADJ)에 상응하는 구성 요소, 또는 도 14의 레지스터(REG1, REG2와 NAND1 내지 NAND3) 등에 상응하는 구성 요소)을 갖는 모드 설정 수단(예를 들면 후술하는 도 5의 모드판정부(ADJ)에 상응하는 구성 요소)과, 복수의 상기 리드 사이클에 계속된 적어도 하나의 라이트 사이클에서 상기 어드레스 단자에 입력된 어드레스가 미리 정해진 어드레스와 일치하는지의 여부를 비교 판정하고, 일치한 경우, 상기 모드 엔트리 신호가 액티브 상태인 경우에는 상기 데이터 단자로부터 입력된 데이터에 의거하여, 엔트리하여야 할 동작 모드를 확정하는 수단(예를 들면 후술하는 도 5의 모드 설정부(CDE)에 상응하는 구성 요소)을 포함한다.
(4) 본 발명에 있어서, 상기 엔트리하여야 할 동작 모드를 확정하는 수단(예를 들면 후술하는 도 5의 모드 설정부(CDE)에 상응하는 구성 요소)은 복수의 상기 리드 사이클에 계속된 라이트 사이클에서, 상기 어드레스 단자에 입력된 어드레스가 미리 정해진 어드레스와 일치하는지의 여부를 비교 판정하는 어드레스 비교 수단(예를 들면 후술하는 도 6의 라이트 어드레스 레지스터(WREG)와 라이트 어드레스 비교기(WCMP)에 상응하는 구성 요소, 또는 도 14의 어드레스 레지스터(AREG)와 어드레스 비교기(ACMP))와, 상기 비교 판정의 결과, 어드레스가 일치한 경우, 상기 라이트 사이클에서 상기 데이터 단자에 입력된 데이터에 의거하여, 동작 모드의 종류를 선택하고, 상기 라이트 사이클의 다음 라이트 사이클에서, 상기 어드레스 단자에 입력된 어드레스를 상기 어드레스 비교 수단에서 미리 정해진 어드레스와 일치하는지의 여부를 비교 판정하고, 상기 비교 판정의 결과, 어드레스가 일치한 경우, 상기 라이트 사이클에서 상기 데이터 단자에 입력된 데이터에 의거하여, 동작 모드의 조건을 설정하는 수단(예를 들면 후술하는 도 6의 커맨드 디코더(MDS), 또는 도 14의 레지스터(REG6, REG7)와 모드 선택 회로(MODSEL), 파셜 리프레시 전환신호 발생 회로(PEGEN) 등에 상응하는 구성 요소)을 포함하는 구성으로 하여도 좋다.
(5) 본 발명에 관한 반도체 장치는 바람직하기는 복수의 메모리 셀이 어레이 형상으로 배열되어 이루어지는 메모리 셀 어레이(후술하는 도 1의 MARY)와, 어드레스의 입력을 행하는 어드레스 단자(도 1의 ADD)와, 데이터의 입력 및 출력을 행하는 데이터 단자(도 1의 DQ)와, 반도체 메모리의 선택의 제어를 행하는 제 1의 제어 신호(예를 들면 도 1의 칩 실렉트 신호(/CS)), 상기 데이터 단자로부터의 데이터의 입력과 출력의 제어를 행하는 제 2의 제어 신호(예를 들면 도 1의 아웃풋 인에이블 신호(/OE)) 및 데이터의 기록과 판독의 제어를 행하는 제 3의 제어 신호(도 1의 라이트 인에이블 신호(/WE))의 각 제어 신호의 입력을 각각 행하는 제 1 내지 제 3의 제어 단자를 적어도 포함하는 반도체 메모리를 가지며, 상기 어드레스 단자에 입력되는 어드레스와, 상기 제 1 내지 제 3의 제어 단자에 입력되는 제어 신호 및 상기 데이터 단자에 입력되는 데이터에 의거하여, 상기 반도체 메모리의 동작 모드의 엔트리를 제어하는 동작 모드 엔트리 회로(도 1의 MOD)를 구비하고 있다. 동작 모드 엔트리 회로(도 1의 MOD)는 바람직하기는 상기 제 1의 제어 신호가 액티브 상태인 때, 상기 제 2의 제어 신호와 상기 제 3의 제어 신호에 의거하여, 현재의 사이클이 리드 사이클인지 라이트 사이클인지를 판정하고 리드 라이트 식별 신호를 출력하는 리드 라이트 판정부(후술하는 도 5의 RWJ)와, 리드 사이클에서 지정되는 어드레스에 의거하여, 엔트리의 요구의 유무를 판정하고, 동작 모드의 엔트리의 허가를 제어하는 모드 엔트리 신호(도 1, 도 5의 MENT)를 출력하는 모드 판정부이고, 상기리드 라이트 판정부에서 리드 사이클이라고 판정된 경우에, 상기 어드레스 단자에 입력된 어드레스가 미리 정해진 리드 어드레스와 일치하는지의 여부를 비교 판정하는 어드레스 비교기와, 상기 리드 사이클에 계속된 다음의 하나 또는 복수의 리드 사이클에서 상기 어드레스 비교기가 연속하여 일치를 나타내는 경우에, 상기 모드 엔트리 신호를 액티브 상태로 설정하는 수단을 구비한 모드 판정부(도 5의 ADJ)와, 상기 모드 엔트리 신호가 액티브 상태인 경우에, 연속하는 복수의 상기 리드 사이클에 계속된 적어도 하나의 라이트 사이클에서 상기 데이터 단자에 공급되는 커맨드 데이터에 의거하여 모드 데이터(도 1, 도 5의 MDATA)를 생성하고 출력하는 모드 설정부(CDE)를 구비하고 있다.
(6) 본 발명에 관한 반도체 장치에 있어서, 상기 모드 판정부(ADJ)는 복수의 리드 사이클에서 상기 어드레스 비교기가 연속하여 일치를 나타내는 것을 검출하는 수단(예를 들면 후술하는 도 7의 래치(LATA와 LATB), 또는 도 13의 레지스터(RA와 RB), 또는 도 14의 레지스터(REG1과 REG2)에 상응하는 구성 요소)와, 상기 복수의 리드 사이클에서 상기 어드레스 비교기가 연속하여 일치를 나타내는 것이 검출된 경우에, 상기 모드 엔트리 신호를 액티브 상태로 세트함과 함께, 상기 어드레스 비교기가 불일치를 나타내는 경우에는 상기 모드 엔트리 신호를 인액티브 상태로 리셋하는 수단(예를 들면 후술하는 도 7의 게이트(GA), 또는 도 13의 게이트(GA), 또는 도 14의 SR 플립플롭에 상응하는 구성 요소)을 구비한 구성으로 하여도 좋다.
(7) 본 발명에 관한 반도체 장치에 있어서, 상기 모드 설정부(도 5의 CDE)는 미리 정해진 라이트 어드레스를 격납한 라이트 어드레스 레지스터(도 5의 WREG)와,상기 리드 사이클에 계속된 사이클이 상기 리드 라이트 판정부에서 라이트 사이클이라고 판정된 경우, 상기 어드레스 단자에 입력된 어드레스가 상기 라이트 어드레스 레지스터에 격납된 상기 라이트 어드레스와 일치하는지의 여부를 비교 판정하는 라이트 어드레스 비교부(도 5의 WCMP)와, 라이트 어드레스 비교부에서의 비교의 결과, 일치하는 경우, 상기 데이터 단자로부터 입력되는 데이터에 의거하여, 엔트리하여야 할 동작 모드를 확정하고 모드 데이터로서 출력하는 커맨드 디코더(도 5의 MDS)를 구비한 구성으로 하여도 좋다.
(8) 본 발명에 관한 반도체 장치에 있어서, 상기 모드 판정부(ADJ)는 미리 정해진 리드 어드레스를 격납한 리드 어드레스 레지스터(도 7의 RREG)와, 상기 어드레스 단자로부터 입력된 어드레스와, 상기 리드 어드레스 레지스터에 격납된 상기 리드 어드레스를, 어드레스 천이 검출 회로에 의해 어드레스 천이시에 출력되는 펄스 신호(SATD)의 타이밍으로 비교하고, 입력된 어드레스가 상기 리드 어드레스와 일치한 것을 검출하고 어드레스 검출 신호(도 7의 SCR)를 출력하는 리드 어드레스 비교기(도 7의 RCMP)와, 상기 어드레스 검출 신호를, 입력되는 제 1 및 제 2의 래치 신호에 의거하여, 각각 래치하여 제 1 및 제 2의 어드레스 검출 신호(도 7의 SCA와 SCB)로서 각각 출력하는 제 1 및 제 2의 래치 회로(도 7의 LATA와 LATB)와, 상기 제 1 및 제 2의 어드레스 검출 신호와, 상기 리드 라이트 판정부로부터의 리드 라이트 식별 신호(도 7의 SRW)와의 논리곱을 연산하고, 상기 연산 결과를, 상기 모드 엔트리 신호로서 출력하는 논리 게이트 회로(도 7의 GA)와, 상기 어드레스 천이 검출 회로에 의해 어드레스 천이시에 출력되는 펄스 신호(도 7의 SATD)와 상기제 1의 제어 신호(도 7의 /CS)에 의거하여, 상기 제 1 및 제 2의 래치 회로의 래치 동작을 제어하는 제 1 및 제 2의 래치 신호(도 7의 SLA와 SLB)를 생성하고 출력하는 래치 제어부(도 7의 LCNT)를 구비한 구성으로 하여도 좋다.
(9) 본 발명에 관한 반도체 장치에 있어서, 래치 제어부(도 7의 LCNT)는 상기 제 1의 제어 신호의 액티브 상태로의 천이를 트리거로 하여 출력 신호를 반전하는 토글형 플립플롭(도 8의 TRF)과, 상기 어드레스 천이 검출 회로에 의해 어드레스 천이시에 출력되는 펄스 신호(도 8의 SATD)와 상기 토글형 플립플롭의 반전 출력과의 논리곱 연산 결과를 상기 제 1의 래치 신호로서 출력하는 제 1의 논리 게이트 회로(도 7의 GAA)와, 상기 어드레스 천이 검출 회로에 의해 어드레스 천이시에 출력되는 펄스 신호(도 8의 SATD)와 상기 토글형 플립플롭(도 8의 TRF)의 출력과의 논리곱 연산 결과를 상기 제 2의 래치 신호로서 출력하는 제 2의 논리 게이트 회로(도 7의 GAB)를 구비한 구성으로 하여도 좋다.
(10) 본 발명에 관한 반도체 장치에 있어서, 상기 리드 라이트 판정부(RWJ)는 상기 제 1의 제어 신호(/CS)의 반전 신호 및 상기 제 2의 제어 신호의 반전 신호를 제 1 및 제 2의 입력단자로부터 입력하고, 상기 제 3의 제어 신호를 제 3의 입력단자로부터 그대로 입력하고, 이들 3개의 입력 신호의 논리곱을 출력 단자로부터 출력하는 제 1의 논리 게이트 회로(도 9의 GAC)와, 상기 제 1의 제어 신호의 반전 신호 및 상기 제 3의 제어 신호의 반전 신호를 제 1 및 제 3의 입력단자로부터 입력하고, 상기 제 2의 제어 신호를 제 2의 입력단자로부터 그대로 입력하고, 이들 3개의 입력 신호의 논리곱을 출력 단자로부터 출력하는 제 2의 논리 게이트 회로(도 9의 GAD)와, 상기 제 1의 논리 게이트 회로(도 9의 GAC)의 출력 단자로부터의 출력 신호를 세트 단자로부터 입력하고, 상기 제 2의 논리 게이트 회로(도 9의 GAD)의 출력 단자로부터의 출력 신호를 리셋 단자로부터 입력하고, 출력 단자로부터, 상기 리드 라이트 식별 신호(SRW)를 출력하는 SR형 플립플롭(도 9의 RSF)을 구비한 구성으로 하여도 좋다.
(11) 본 발명에 관한 반도체 장치에 있어서, 상기 모드 판정부(ADJ)가 리드 어드레스 레지스터(RREG)에 격납된 리드 어드레스와, 리드 사이클에서 어드레스 단자에 입력된 어드레스를 비교하는 어드레스 비교부(도 13의 RCMP)와, 상기 어드레스 비교부의 출력 신호를 입력으로 하는 제 1의 레지스터(도 13의 RA)와, 상기 제 1의 레지스터의 출력 신호를 입력으로 하는 제 2의 레지스터(도 13의 RB)와, 상기 제 1 및 제 2의 레지스터의 출력 신호를 입력하고, 상기 리드 라이트 판정부로부터의 리드 라이트 식별 신호(SRW)와의 논리곱을, 상기 모드 엔트리 신호로서 출력하는 논리 게이트 회로(도 13의 GA)를 구비하고, 상기 제 1 및 제 2의 레지스터(도 13의 RA와 RB)의 샘플링 제어 신호로서, 어드레스의 천이를 검출하는 어드레스 천이 검출 회로에 의해 어드레스 천이시에 출력되는 펄스 신호(도 13의 SATD)가 공급되는 구성으로 하여도 좋다.
(12) 본 발명에 관한 반도체 장치는 복수의 메모리 셀이 어레이 형상으로 배열되어 이루어지는 메모리 셀 어레이(도 1의 MARY)와, 어드레스의 입력을 행하는 어드레스 단자(도 1의 ADD)와, 데이터의 입력과 출력을 행하는 데이터 단자(도 1의 DQ)와, 동작 모드의 엔트리를 행하는 동작 모드 엔트리 회로(도 1의 MOD)를 구비하고, 상기 동작 모드 엔트리 회로는 이하가 구성으로 하여도 좋다. 즉, 상기 동작 모드 엔트리 회로에는 제어 신호로서, 제 1의 제어 단자에 입력되고, 메모리 사이클에서, 반도체 메모리의 칩 선택시에 액티브 상태로 되는 제 1의 제어 신호(도 1의 /CS)와, 제 2의 수어 단자에 입력되고, 상기 데이터 단자에서의 데이터의 입력과 출력을 제어하고, 데이터를 출력하는 경우에 액티브 상태로 설정되는 제 2의 제어 신호(도 1의 /OE)와, 제 3의 제어 단자에 입력되고, 라이트 동작인 때에 액티브 상태로 되는 제 3의 제어 신호(도 1의 /WE)가 입력된다.
이 동작 모드 엔트리 회로(MOD)는 상기 어드레스 미치코에게 입력되는 어드레스와, 기억부(AREG)에 격납되어 있는 미리 정해진 어드레스를 각각 입력하고, 입력한 2개의 어드레스가 일치하는지의 여부를 비교하고, 일치하고 있는 경우에, 액티브 상태의 출력 신호를 출력하는 어드레스 비교기(도 14의 ACMP)와, 상기 제 1의 제어 신호(/CS)의 액티브 상태로의 천이에 의거하여 원숏의 펄스 신호를 생성하는 펄스 생성 회로(도 14의 PG1)와, 상기 펄스 생성 회로(PG1)로부터 출력되는 펄스 신호를 샘플링 제어 신호로 하여, 상기 어드레스 비교기(ACMP)의 출력 신호를 샘플 하여 출력하는 제 1의 레지스터(도 14의 REG3)와, 상기 펄스 신호를 샘플링 제어 신호로 하여, 상기 제 2의 제어 신호를 샘플 하여 출력하는 제 2의 레지스터(도 14의 REG4)와, 상기 제 1의 레지스터의 출력 신호와 상기 제 2의 레지스터의 출력 신호와 상기 펄스 신호를 입력하고, 입력한 3개의 신호의 논리곱 연산 결과를 샘플링 제어 신호(도 14의 PRE)로서 출력하는 제 1의 논리 게이트 회로(도 14의 AND1)와, 상기 샘플링 제어 신호(PRE)를 공통으로 입력하고, 계속 형태로 접속되어 있는 복수단의 레지스터(도 14의 REG1과 REG2)를 구비하고 있다. 복수단의 레지스터의 초단의 레지스터(도 14의 REG1)에는 상기 어드레스 비교기(ACMP)의 출력 신호가 입력된다. 또한, 상기 복수단의 레지스터의 출력 신호를 입력하고, 상기 복수단의 레지스터의 출력 신호가 모두 액티브 상태를 나타내는 때에, 액티브 상태의 출력 신호를 출력하는 제 2의 논리 게이트 회로(도 14의 NAND1)와, 상기 제 2의 논리 게이트 회로의 출력 신호를 세트 단자에 입력하고, 상기 제 1의 레지스터의 출력 신호를 리셋 단자에 입력하고, 출력 단자로부터, 동작 모드의 엔트리의 허가를 제어하는 모드 엔트리 신호(도 14의 MENT)를 출력하는 SR형 플립플롭(도 14의 NAND2와 NAND3)을 구비하고 있다. 상기 SR형 플립플롭으로부터 출력되는 상기 모드 엔트리 신호와, 상기 제 1의 레지스터의 출력 신호와, 상기 제 3의 제어 신호를 입력하고, 상기 모드 엔트리 신호가 액티브 상태인 때, 상기 어드레스 단자에 입력되는 어드레스가 상기 미리 정해진 어드레스와 일치하는 적어도 하나의 라이트 사이클에서 상기 데이터 단자에 입력되는 데이터를 받아들여서 해독하고, 해독 결과에 의거하여, 동작 모드를 설정하는 모드 설정 회로(도 14의 레지스터(REG6과 REG7), 모드 선택 회로(MODSEL), 파셜 리프레시 전환 신호 발생 회로(PEGEN), 논리곱 게이트 회로(AND2와 AND3) 등에 상응하는 구성 요소)를 구비하고 있다.
(13) 본 발명에 있어서, 상기 모드 설정 회로는 상기 제 3의 제어 신호를, 상기 펄스 신호로서 샘플 출력하는 제 3의 레지스터(도 14의 REG5)와, 상기 제 1의 레지스터(도 14의 REG3)의 출력 신호가 액티브 상태를 나타내고, 상기 제 3 레지스터(도 14의 REG5)의 출력 신호가 액티브 상태를 나타내고 있는 경우에, 상기 펄스신호에 의거하여, 제 2의 샘플링 제어 신호(WRE1)를 생성하는 제 3의 논리 게이트 회로(도 14의 AND2)와, 상기 데이터 단자로부터의 데이터를, 상기 제 3의 논리 게이트 회로로부터 출력되는 상기 제 2의 샘플링 제어 신호(WRE 1)로 샘플 하여 출력하는 제 4의 레지스터(도 14의 REG6)와, 상기 제 4의 레지스터의 출력 신호에 의거하여 모드 선택을 행하는 모드 선택 회로(도 14의 MODSEL)와, 상기 모드 선택 회로의 출력 신호가 액티브인 때, 상기 펄스 신호를 받아서 제 3의 샘플링 제어 신호(WRE2)를 생성하는 제 4의 논리 게이트 회로(도 14의 AND3)와, 상기 데이터 단자로부터의 데이터를, 상기 제 3의 샘플링 제어 신호(WRE2)로 샘플 하여 출력하는 제 5의 레지스터(도 14의 REG7)와, 상기 제 5의 레지스터의 출력 신호에 의거하여 동작의 전환을 행하는 전환 신호를 출력하는 전환 신호 발생 회로(P·EGEN)를 구비한 구성으로 하여도 좋다.
(14) 또한, 본 발명에 있어서, 소정의 시간 계시하는 타이머에 있어서의 타임 아웃 발생시, 리프레시 어드레스를 생성하고 자동 리프레시을 행하는 리프레시 제어 회로(도 1의 RSH)를 구비하고, 상기 동작 전환 신호는 상기 생성된 리프레시 어드레스의 소정의 상위 비트를 마스크 하는 신호로서 사용되고, 상기 동작 모드 엔트리 회로로부터 출력되는 동작 전환 신호에 의거하여, 리프레시 영역이 가변되는 구성으로 하여도 좋다.
(15) 본 발명에 있어서, 반도체 메모리는 셀프 리프레시 기능을 구비한 다이내믹형 반도체 메모리로 구성된 의사 SRAM(스태틱 랜덤 액세스 메모리)으로 구성하여도 좋다. 이 경우, 상기 제 1 내지 제 3의 제어 신호가 SRAM 준거의 칩 실렉트신호(/CS), 아웃풋 인에이블 신호(/OE) 및 라이트 인에이블 신호(WE)로 된다.
(16) 본 발명에 있어서, 모드 설정부(CDE)는 모드 엔트리 신호(MENT)가 액티브 상태인 경우에, 연속하는 복수의 상기 리드 사이클에 계속된 적어도 하나의 라이트 사이클에서, 상기 데이터 단자 대신에, 상기 어드레스 단자 및/또는 소정의 제어 단자에 공급되는 신호에 의거하여 모드 데이터를 생성하고 출력하는 구성으로 하여도 좋다.
(17) 본 발명에 있어서, 모드 설정부(CDE)가 모드 엔트리 신호(MENT)를 액티브 상태로 설정하기 위한 조건으로 하여, 소정의 어드레스에 대한 리드 사이클이 연속하는 경우 외에도, 예를 들면,
·소정의 어드레스에 대한 리드 사이클과 이 사이클에 계속된 소정의 어드레스에 대한 라이트 사이클으로 이루어지는 복수의 사이클,
·소정의 어드레스에 대한 라이트 사이클과 이 사이클에 계속된 소정의 어드레스에 대한 리드 사이클으로 이루어지는 복수의 사이클, 또는
·소정의 어드레스에 대한 라이트 사이클이 연속하는 것이 검출된 경우로 하여도 좋다.
이하, 도면을 참조하여 본 발명의 실시의 형태를 설명한다.
<실시의 형태 1>
도 1에 본 발명의 실시의 형태 1에 관한 반도체 메모리의 전체 구성을 개략적으로 도시한다. 이 반도체 메모리는 다이내믹 RAM을 모체로 하여 구성된 비동기식의 의사 SRAM의 일종이고, 동작중에 커맨드 데이터에 의한 동작 모드의 엔트리가 가능하도록 구성되어 있다. 단, 본 발명은 의사 SRAM으로 한정되는 것이 아니라, 비동기식의 메모리라면 어떠한 메모리에도 적용할 수 있다.
도 1에 있어서, 부호 AIN은 어드레스 입력 회로계로서, 외부로부터 어드레스(ADD)를 받아들이기 위한 것이다. 부호 MARY는 다이내믹형의 메모리 셀을 행열 형상으로 배열하여 이루어지는 메모리 셀 어레이이다. 이 메모리 셀 어레이(MARY) 내에는 행 및 열에 대응시켜서 워드선 및 비트선이 배선되어 있다. 부호 XDEC는 로우 디코더로서, 어드레스 입력 회로계(AIN)에 의해 받아들여진 로우 어드레스에 의거하여 메모리 셀 어레이(MARY)의 행을 선택한다.
부호 SAMP는 센스 앰프로서, 메모리 셀 어레이(MARY) 내의 비트선상에 나타난 데이터 신호를 증폭한다. 부호 YDEC는 칼럼 디코더로서, 어드레스 입력 회로계(AIN)에 의해 받아들여진 칼럼 어드레스에 의거하여 메모리 셀 어레이(MARY)의 열을 선택한다. 센스 앰프(SAMP)에서 증폭된 데이터 신호중, 칼럼 디코더(YDEC)에서 선택된 열에 대응하는 것이 판독의 대상으로 된다. 부호 DIO는 데이터 입출력 회로계로서, 데이터(DQ)의 입출력을 행하기 위한 것이다.
부호 RSH는 리프레시 제어회로로서, 리프레시의 대상으로서 선택하여야 할 메모리 셀 어레이의 행을 지정하기 위한 일련의 제어를 행한다. 부호 VGEN은 각종의 내부 전압을 발생하는 전압 발생 회로로서, 워드선을 구동하기 위한 부스트 전압을 발생하는 기능과, 메모리 셀 어레이의 기판을 바이어스 하기 위한 기판 전압을 발생하는 기능과, 센스 앰프에서 데이터 신호를 증폭할 때에 참조되는 리퍼런스 전압을 발생하는 기능을 갖는다.
부호 MOD는 본 발명의 특징부를 이루는 동작 모드 엔트리 회로로서, 커맨드 데이터로 지정되는 동작 모드를 엔트리하고, 그 동작 모드의 내용에 응하여 상술한 리프레시 제어회로(RSH) 등의 각종의 회로 블록의 기능을 변경하기 위해 사용되는 모드 데이터(MDATA)를 출력한다. 이 동작 모드 엔트리 회로(MOD)는 최종 어드레스「1FFFFFh」(h : 16진 표기) 및 선두 어드레스「000000h」를 기억하고 있고, 최종 어드레스에 대한 리드 사이클이 연속한 때에 동작 모드의 엔트리의 요구를 접수하고, 이 리드 사이클에 계속된 라이트 사이클에서 지정되는 데이터에 의거하여 엔트리하여야 할 동작 모드를 확정하도록 구성되어 있다.
또한, 도 1에 있어서, 부호 /CS로 나타내여지는 신호는 칩 실렉트 신호로서, 이 반도체 메모리를 대기 상태로 제어하기 위한 외부 제어 신호이다. 또한, 부호 /OE로 나타내여지는 신호는 아웃풋 인에이블 신호로서, 데이터 입출력 회로계(DIO)의 외부에 대한 출력 임피던스 상태를 제어하기 위한 것이다. 또한, 부호 /WE로 나타내여지는 신호는 라이트 인에이블 신호로서, 라이트 동작과 리드 동작을 전환하기 위한 신호이다.
이하, 도 2에 도시한 플로우에 따라, 도 3에 도시한 타이밍 차트를 참조하면서, 파셜 리프레시 모드를 엔트리하는 경우를 예로 하여서 도 1에 도시한 동작 모드 엔트리 회로(MOD)의 동작(동작 모드의 엔트리 방법)을 설명한다. 여기서, 도 2는 동작 모드를 엔트리하는 경우의 동작의 흐름을 도시한 플로우 차트이고, 도 3은 이 동작 모드의 엔트리에 관한 신호의 타이밍 차트이다.
동작 모드 엔트리 회로(MOD)는 외부의 어드레스(ADD)와 최종 어드레스「1FFFFFh」를 비교하고, 외부로부터 지정된 어드레스(ADD)가 최종 어드레스인지의 여부를 리드 사이클마다 판정한다(단계 S1). 도 3에 도시한 예에서는 리드 사이클(T1)로부터 T2에 걸쳐서는 외부의 어드레스(ADD)가 최종 어드레스는 아니어서, 어드레스(ADD)와 최종 어드레스가 일치하지 않는다. 이 경우, 최종 어드레스와 일치한 외부 어드레스(ADD)가 지정될 때까지, 이 판정 처리를 반복한다(단계 S1 : NO).
계속해서, 리드 사이클(T3)에서, 외부 어드레스(ADD)로서 최종 어드레스「1FFFFFh」가 지정되고, 외부의 어드레스(ADD)와 최종 어드레스가 일치하면, 동작 모드 엔트리 회로(MOD)는 외부의 어드레스(ADD)가 최종 어드레스라고 판정한다(단계 S1 : YES). 다음의 리드 사이클(T4)에서도, 어드레스(ADD)로서 최종 어드레스가 지정되면(단계 S2 : YES), 동작 모드의 엔트리를 허가한다(단계 S3). 즉, 특정한 어드레스인 최종 어드레스에 대한 리드 사이클이 연속한 것을 조건으로 하여, 동작 모드의 엔트리가 허가되고, 이 동작 모드의 엔트리의 요구가 접수된다. 가령, 리드 사이클(T4)에서, 최종 어드레스가 지정되지 않은 경우, 상술한 단계 S1로 처리가 되돌아가고, 같은 처리가 반복하여 실행된다.
이상에 의해, 동작 모드의 엔트리의 요구가 접수된다.
계속된 라이트 사이클(T5)에서, 외부로부터, 외부의 어드레스(ADD)로서 선두 어드레스가 지정되고, 엔트리하여야 할 동작 모드의 종류를 지정하기 위한 커맨드 데이터가 데이터(DQ)로서 지정된다. 여기서, 도 4(a)에 도시한 바와 같이, 엔트리 가능한 동작 모드의 종류로서, 파셜 리프레시 모드, 페이지 길이 설정 모드, 테스트 모드가 있다. 이 동작 모드의 종류는 라이트 사이클(T5)에서 데이터(DQ)로서 데이터 단자(I/O1 및 I/O2)에 인가되는 2비트 데이터에 의해 지정된다. 지금, 파셜 리프레시 모드가 엔트리의 대상으로 되어 있기 때문에, 도 4(a)에 도시한 예에 따르면, 외부로부터 데이터 단자(I/O1, I/O2)에 데이터「0」이 각각 인가된다.
또한, 도 3에 있어서, 신호(SCW)는 리드 사이클과 라이트 사이클을 식별하기 위한 리드 라이트 식별 신호로서, 동작 모드 엔트리(MOD)의 내부에서 생성되는 신호이다. 이 신호의 상세에 관해서는 후술한다.
이 라이트 사이클(T5)에서, 동작 모드 엔트리 회로(MOD)는 외부로부터 지정된 어드레스(ADD)가 선두 어드레스인지의 여부를 판정한다(단계 S4). 선두 어드레스라면, 동작 모드 엔트리 회로(MOD)는 상술한 커맨드 데이터로서 지정된 데이터(DQ)에 의거하여 동작 모드의 종류를 설정한다(단계 S5). 그리고, 설정하여야 할 동작 모드로서 파셜 리프레시 모드를 지정하는 모드 데이터(MDATA)를 출력한다. 가령, 선두 어드레스가 지정되지 않은 경우(단계 S4 : NO), 상술한 단계 S1로 처리를 되돌리고, 최초부터 같은 처리를 반복한다.
다음에, 상술한 라이트 사이클(T5)에서 동작 모드의 종류로서 파셜 리프레시 모드가 지정되면, 계속된 라이트 사이클(T6)에서, 동작 모드 엔트리 회로(MOD)는 상술한 단계 S4와 마찬가지로 어드레스의 비교를 행한다. 그리고, 이 라이트 사이클(T6)에서도, 외부 어드레스(ADD)로서 선두 어드레스가 지정되어 있으면, 파셜 리프레시 모드의 상세한 조건으로서, 리프레시하여야 할 기억 영역의 규모, 즉 리프레시의 대상이 되는 메모리 셀 어레이의 규모를 설정한다. 이에 대해, 라이트 사이클(T6)에서 선두 어드레스가 지정되지 않은 경우(단계 S6 : NO), 동작 모드 엔트리 회로(MOD)는 상술한 단계 S1로 처리를 되돌리고, 같은 처리를 최초부터 반복한다.
이상에 의해, 엔트리하여야 할 동작 모드주 확정된다. 이 후, 반도체 메모리는 파셜 리프레시 모드에서의 동작을 행한다.
도 4(b)에 파셜 리프레시 모드의 상세한 조건으로서 지정 가능한 기억 영역의 규모를 도시한다. 이 상세한 조건을 지정하기 위한 커맨드 데이터는 라이트 사이클(T6)의 외부 어드레스(DQ)로서 데이터 단자(I/O1 및 I/O2)에 인가되는 2비트 데이터에 의해 지정된다. 도 4(b)에 도시한 예에서는 칩 단자(I/O1 및 I/O2)에 인가되는 2비트 데이터가 「0, 0」인 경우에 16메가비트, 「1, 0」인 경우에는 8메가비트, 「0, 1」인 경우에는 4메가비트에 상응하는 기억 영역이 지정된다. 또한 이 2비트 데이터가 「1, 1」인 경우에는 리프레시하여야 할 기억 영역이 존재하지 않고, 따라서 리프레시가 행하여지지 않고, 데이터가 불보존의 상태로 된다.
또한, 동작 모드의 종류로서 페이지 길이 설정 모드가 지정된 경우에는 동작 모드의 조건을 나타내는 데이터로서, 도 4(c)에 도시한 바와 같이, 페이지 길이를 나타내는 워드 수가 커맨드 데이터(데이터(DQ))로서 지정된다. 도 4(c)에 도시한 예에서는 페이지 길이는 데이터 단자(I/O3)에 인가되는 1비트 데이터에 의해 지정되고, 데이터 단자(I/O3)에 인가되는 데이터가 「0」인 경우, 페이지 길이가 4워드 이고, 「1」인 경우에는 페이지 길이가 8워드이다.
다음에, 동작 모드 엔트리 회로(MOD)에 관해 상세히 설명한다.
도 5에, 동작 모드 엔트리 회로(MOD)의 개략적인 구성을 도시한다. 도 5에 있어서, 부호 RWJ는 리드 라이트 판정부로서, 아웃풋 인에이블 신호(/OE) 및 라이트 인에이블 신호(/WE)에 의거하여, 현재의 사이클이 리드 사이클인지 라이트 사이클인지를 판정하여 리드 라이트 식별 신호(SRW)를 출력한다. 부호 ADJ는 모드 판정부로서, 리드 사이클에서 지정되는 어드레스(ADD)에 의거하여, 엔트리의 요구의 유무를 판정하고 모드 엔트리 신호(MENT)를 출력한다. 부호 CDE는 모드 설정부로서, 엔트리의 요구가 있은 경우에 데이터(DQ)에 의거하여 모드 데이터(MDATA)를 생성하고 출력한다. 이 경우의 데이터(DQ)는 커맨드 데이터로서 외부로부터 주어진다.
또한, 도 5에 있어서, 부호 SATD로 나타내여지는 신호는 도시하지 않은 어드레스 천이 검출 회로(ATD)에 의해 어드레스(ADD)의 천이를 검출하고 생성되는 펄스 신호(ATD 신호)이다.
도 6에, 모드 판정부(ADJ)와 모드 설정부(CDE)의 구성예를 도시한다. 도 6에 있어서, 부호 RREG는 최종 어드레스를 기억하는 리드 어드레스 레지스터이다. 부호 RCMP는 최종 어드레스와 외부의 어드레스(ADD)를 비교하는 리드 어드레스 비교기로서, 외부로부터 입력된 어드레스(ADD)가 최종 어드레스와 일치한 것을 검출하고 어드레스 검출 신호(SCR)를 출력한다. 부호 MDJ는 어드레스 판정 회로로서, 펄스 신호(SATD)와 어드레스 검출 신호(SCR)를 입력하고, 최종 어드레스에 대한 리드 사이클이 연속한 것을 판정한다.
부호 WREG는 선두 어드레스를 기억하는 라이트 어드레스 레지스터이고, 부호 WCMP는 선두 어드레스와 외부의 어드레스(ADD)를 비교하는 라이트 어드레스 비교기이다. 이들은 선두 어드레스를 검출하여 어드레스 검출 신호(SCW)를 출력한 점을 제외하고, 상술한 리드 어드레스 레지스터(RREG) 및 리드 어드레스 비교기(RCMP)와 같은 것이다. 부호 MDS는 커맨드 디코더로서, 외부의 데이터(DQ)와 어드레스 검출 신호(SCW)를 입력하고, 모드 데이터(MDATA)를 생성한다.
도 7에 모드 판정부(ADJ)의 상세한 구성예를 도시한다. 도 7에 있어서, 부호 ADET는 어드레스 검출부로서, 동작 모드를 엔트리하는 때에 리드 사이클에서 외부로부터 지정되어야 할 제 특정한 어드레스(이하, 특정 리드 어드레스라고 칭한다)(ADDR)를 검출한다. 이 어드레스 검출부(ADET)는 리드 어드레스 레지스터(RREG)와 리드 어드레스 비교기(RCMP)로 구성된다. 리드 어드레스 레지스터(RREG)는 특정 리드 어드레스(ADDR)로서 최종 어드레스를 기억한다. 리드 어드레스 비교기(RCMP)는 리드 어드레스 레지스터(REG)에 기억된 특정 리드 어드레스(ADDR)와 외부로부터 순차적으로 지정되는 어드레스(ADD)를 비교하고, 이들이 일치한 경우에 어드레스 검출 신호(SCR)를 출력한다.
부호 LATA, LATB는 래치로서, 상술한 어드레스 검출 신호(SCR)를 래치 신호(SLA, SLB)에 의거하여 래치하여 어드레스 검출 신호(SCA, SCB)로서 출력한다. 부호 GA는 논리곱 게이트로서, 어드레스 검출 신호(SCA, SCB)의 논리곱을 연산하고, 그 연산 결과를 모드 엔트리 신호(MENT)로서 출력한다. 부호 LCNT는 래치 제어부로서, 상술한 래치(LATA, LATB)의 래치 동작을 제어한다. 이들 래치(LATA, LATB), 논리곱 게이트(GA) 및 래치 제어부(LCNT)는 어드레스 검출 신호(SCR)을 받아서, 특정 리드 어드레스(ADDR)에 대한 리드 사이클이 2사이클 이상 연속한 것을 판정하는 어드레스 판정 회로(MDJ)로서 기능한다.
도 8에 래치 제어회로(LCNT)의 구성예를 도시한다. 도 8에 있어서, 부호 TRF는 토글 플립플롭(T-FF)으로서, 칩 실렉트 신호(/CS)의 네거티브 에지를 트리거로 하여 출력 신호를 반전시킨다. 부호 GN은 인버터로서, 토글 플립플롭(TRF)의 출력 신호의 반전 신호를 출력한다. 부호 GAA, GAB는 논리곱 게이트이다. 이 중, 논리곱 게이트(GAA)는 펄스 신호(SATD)와 인버터(GN)의 출력 신호를 입력하여 래치 신호(SLA)를 출력한다. 부호 GAB는 논리곱 게이트로서, 펄스 신호(SATD)와 토글 플립플롭(TRF)의 출력 신호를 입력하고 래치 신호(SLA, SLB)를 출력한다. 이 리드 라이트 판정 회로(LCNT)에 의하면, 후술하는 바와 같이, 칩 실렉트 신호(/CS)의 네거티브 에지를 트리거로 하여, 펄스 신호(SATD)가 래치 신호(SLA) 또는 래치 신호(SLB)로서 교대로 나타난다.
도 9에 도 5의 리드 라이트 판정부(RWJ)의 구성예를 도시한다. 도 9에 있어서, 부호 GAC, GAD는 논리곱 게이트이다. 논리곱 게이트(GAC)는 칩 실렉트 신호(/CS) 및 아웃풋 인에이블 신호(/OE)를 반전 입력하고, 라이트 인에이블 신호(/WE)를 그대로 입력한다. 논리곱 게이트(GAD)는 칩 실렉트 신호(/CS) 및 라이트 인에이블 신호(/WE)를 반전 입력하고, 아웃풋 인에이블 신호(/OE)를 그대로 입력한다. 부호 RSF는 리셋 세트 플립플롭(RS-FF)으로서, 논리곱 게이트(GAC)로부터 S단자에 세트 신호(SE)를 입력하고, 논리곱 게이트(GAD)로부터 R단자에 리셋 신호(RE)를 입력하고, Q단자로부터 리드 라이트 식별 신호(SRW)를 출력한다. 이 리드 라이트 판정부(RWJ)에 의하면, 후술하는 바와 같이, 리드 라이트 식별 신호(SRW)가 리드 사이클에서 하이 레벨로 되고, 라이트 사이클에서 로우 레벨로 된다.
다음에, 도 10 내지 도 12에 도시한 타이밍 차트를 참조하여 본 실시의 형태 1에 관한 도 5 내지 도 9에 도시한 동작 모드 엔트리 회로(MOD)의 동작을 설명한다. 여기서, 도 10은 도 5에 도시한 동작 모드 엔트리 회로(MOD)의 동작을 설명하기 위한 타이밍 차트이고, 도 11은 도 6 내지 도 8에 도시한 모드 판정부(ADJ)의 동작을 설명하기 위한 타이밍 차트이고, 도 12는 도 9에 도시한 리드 라이트 판정부(RWJ)의 동작을 설명하기 위한 타이밍 차트이다.
우선, 도 10을 참조하여 도 5에 도시한 동작 모드 엔트리 회로(MOD)의 동작을 개략적으로 설명한다. 리드 동작인 경우, 라이트 인에이블 신호(/WE)는 하이 레벨로 유지되고, 칩 실렉트 신호(/CS) 및 아웃풋 신호(/OE)가 동작 사이클과 동기하여 로우 레벨로 설정된다. 어드레스(ADD)는 각 사이클마다 지정된다. 여기서, 사이클이 전환될 때에 어드레스(ADD)가 변화하면, 도시하지 않은 어드레스 천이 검출 회로에 의해, 이 어드레스(ADD)의 천이가 검출되고 펄스 신호(SATD)가 생성된다.
리드 라이트 판정부(RWJ)는 리드 사이클(T1 내지 T4)의 기간, 리드 라이트 식별 신호(SRW)로서 하이 레벨을 출력하고, 라이트 사이클(T5, T6)의 기간, 리드 라이트 식별 신호(SRW)로서 로우 레벨을 출력한다. 모드 판정부(ADJ)는 리드 라이트 기별차호SWR이 하이 레벨에 잇는 기간에 있어서, 최종 어드레스에 대한 리드 액세스가 2사이클 연속한 경우, 동작 모드의 엔트리의 요구가 이루어져 있는 것으로 판단한다. 그리고, 이 요구를 접수하여 모드 엔트리 신호(MENT)로서 하이 레벨을 출력한다. 도 10에 도시한 예에서는 리드 사이클(T3과 T4)에서, 최종 어드레스「1FFFFFh」에 대한 리드 사이클이 연속하고 있고, 사이클(T4)에서, 모드 엔트리 신호(MENT)가 하이 레벨로 되어 있다.
다음에, 모드 설정부(CDE)는 상술한 리드 사이클(T4)에서 리드 라이트 식별 신호(SRW)가 하이 레벨로 되고, 또한 리드 사이클(T4)에 계속된 라이트 사이클(T5, T6)에서 선두 어드레스「000000h」가 어드레스(ADD)로서 지정된 경우, 외부의 데이터(DQ)에 의거하여 모드 데이터(MDATA)를 생성한다. 이 때, 데이터 입출력 회로계(DIO)는 비활성화 되고, 판독 데이터의 출력이 금지된다. 모드 데이터(MDATA)는 엔트리하여야 할 동작 모드에 응하여, 반도체 메모리의 내부 회로의 신호 경로를 재편성하기 위해 필요하게 되는 데이터 세트로서, 동작 모드에 응한 것이 미리 준비된다. 이 모드 데이터(MDATA)가 출력됨에 의해, 이 반도체 메모리의 내부 회로의 상태가 교체되고, 엔트리된 동작 모드로의 동작이 가능해진다. 즉, 엔트리된 동작 모드가 확정된다.
도 10에 도시한 예에서는 최초의 라이트 사이클(T5)에서 동작 모드의 종류가 확정되고, 그 다음의 라이트 사이클(T6)에서, 동작 모드의 상세한 조건이 확정된다. 이들 동작 모드의 종류와 상세한 조건은 상술한 도 4에 도시한 예에 따라 설정된다. 예를 들면, 엔트리하여야 할 동작 모드로서, 4메가비트 상당한 기억 영역에 관한 파셜 리프레시 모드를 상정한 경우, 최초의 라이트 사이클에서, 동작 모드의 종류인 「파셜 리프레시 모드」를 특정하는 데이터를 데이터(DQ)로서 지정한다. 계속된 라이트 사이클(T6)에서, 리프레시하여야 할 기억 영역의 규모를 특정하는 데이터를 데이터(DQ)로서 지정한다. 이로써, 엔트리하여야 할 동작 모드가 확정되고, 이 동작 모드에 응한 모드 데이터(MDATA)가 생성된다.
본 발명에 관한 반도체 메모리는 외부에서 보면 비동기식의 메모리이고, 보통 동작에서는 외부의 동기 신호를 필요로 하지 않고, 칩 실렉트 신호(/CS) 또는 어드레스(ADD)에 의거하여 데이터의 기록 동작이나 판독 동작을 행한다.
또한, 본 발명에 관한 반도체 메모리는 연속하는 사이클에서 동일 어드레스가 지정된 경우에 동작 모드의 설정을 행하는 것이지만, 사이클마다 칩 실렉트 신호(/CS)를 변화시키고, 이 칩 실렉트 신호(/CS)를 동기 신호로서 활용함 의해, 에러 엔트리를 유효하게 방지하도록 구성되어 있다.
다음에, 도 11을 참조하여, 도 7 및 도 8에 도시한 모드 판정부(ADJ)의 동작을 설명한다. 이 모드 판정부(ADJ)는 최종 어드레스「1FFFFFh」가 2사이클에 걸쳐서 연속한 경우에 모드 엔트리 신호(MENT)를 출력한다. 이하, 구체적으로 설명한다.
우선, 전원을 투입할 때, 도 8에 도시한 토글 플립플롭(TRF)의 초기의 안정 상태가 정해진다. 이 예에서는 초기 상태에 있어서, 래치 신호(SLA)가 하이 레벨이고, 래치 신호(SLB)가 로우 레벨인 것으로 한다. 이와 같은 상태로부터, 리드 사이클(T1)이 시작하면, 후술하는 바와 같이 리드 라이트 판정부(RWJ)가 동작하고, 리드 라이트 식별 신호(SRW)로서 하이 레벨이 출력된다.
도 7에 도시한 논리곱 게이트(GA)는 리드 라이트 식별 신호(SRW)를 받아서 활성화되고, 어드레스 검출 신호(SCA, SCB)의 조합에 응하여 모드 엔트리 신호(MENT)를 출력한다. 또한, 마찬가지로 후술하는 래치 제어 회로(LCNT)가 동작하고, 래치 신호(SLA)와 래치 신호(SLB)를 리드 사이클마다 교대로 출력한다. 도 11에 도시한 예에서는 리드 사이클(T1, T3)에서 래치 신호(SLA)가 출력되고, 리드 사이클(T2, T4)에서 래치 신호(SLB)가 출력되고 있고, 이들 래치 신호가 교대로 출력되고 있다.
그 한편, 어드레스 검출부(ADET)를 구성하는 리드 어드레스 비교기(RCMP)는 외부로부터 지정되는 어드레스(ADD)와, 리드 어드레스 레지스터(RREG)에 특정 리드 어드레스(ADDR)로서 기억된 최종 어드레스「1FFFFFh」를 비교하고, 이들이 일치한 경우에, 어드레스 검출 신호(SCR)로서 하이 레벨을 출력한다. 도 11에 도시한 예에서는 리드 사이클(T3, T4)에서, 외부 어드레스(ADD)가 최종 어드레스와 일치하고, 어드레스 검출 신호(SCR)로서 하이 레벨이 출력되고 있다.
어드레스 검출 신호(SCR)는 래치 신호(SLA, SLB)에 의거하여, 래치(LATA) 또는 래치(LATB)의 어느 하나에 받아들여진다. 도 11에서는 리드 사이클(T3)에서, 래치 신호(SLA)가 하이 레벨로 되기 때문에, 어드레스 검출 신호(SCR)는 래치(LATA)에 받아들여지고, 어드레스 검출 신호(SCA)로서 출력된다. 이 때, 래치(LATB)에는 그 전의 리드 사이클(T2)에서 로우 레벨의 어드레스 검출 신호(SCR)가 받아들여져 있기 때문에, 리드 사이클(T3)에서 래치(LATB)로부터 출력되는 어드레스 검출 신호(SCB)는 로우 레벨이다. 따라서, 이들 어드레스 검출 신호(SCA, SCB)를 입력하는 논리곱 게이트(GA)는 모드 엔트리 신호(MENT)로서 로우 레벨을 출력한다.
계속된 라이트 사이클(T4)에서, 래치 신호(SLB)가 하이 레벨로 되면, 어드레스 검출 신호(SCR)가 다른쪽의 래치(LATB)에 받아들여지고, 어드레스 검출 신호(SCB)로서 출력된다. 이 때, 외부의 어드레스(ADD)는 마찬가지로 최종 어드레스「1FFFFFh」이기 때문에, 어드레스 검출 신호(SCR)는 하이 레벨로 유지된다. 또한, 래치(LATA)에는 리드 사이클(T3)에서 하이 레벨이 받아들여져 있기 때문에, 라이트 사이클(T4)에서 어드레스 검출 신호(SCB)는 하이 레벨로 유지된다. 따라서, 논리곱 게이트(GA)는 모드 엔트리 신호(MENT)로서 하이 레벨을 출력한다.
이상에 의해, 최종 어드레스「1FFFFFh」가 2사이클에 걸쳐서 연속한 경우에 모드 엔트리 신호(MENT)로서 하이 레벨이 출력되고, 이 신호에 의해, 엔트리의 요구를 파악하는 것이 가능해진다.
다음에, 도 12를 참조하여, 도 9에 도시한 리드 라이트 판정부(RWJ)의 동작을 설명한다. 리드 라이트 판정부(RWJ)는 칩 인에이블 신호(/CS)와 아웃풋 인에이블 신호(/OE)와 라이트 인에이블 신호(/WE)와의 조합을 판별하고, 리드 사이클(리드 동작)과 라이트 사이클(라이트 동작)을 식별하는 것이다. 이하, 상세히 설명한다.
도 12에 있어서, 사이클(T10, T20)이 리드 사이클인 경우, 논리곱 게이트(GAC)는 이들의 사이클에서 세트 신호(SE)로서 하이 레벨을 출력한다. 이 경우, 논리곱 게이트(GAD)는 리셋 신호(RE)로서 로우 레벨을 유지하기 때문에, 리셋 세트 플립플롭(RSF)은 리드 라이트 식별 신호(SRW)로서 하이 레벨을 출력한다.
다음에, 사이클(T30, T40)이 라이트 사이클인 경우, 논리곱 게이트(GAD)는 이들의 사이클에서 리세트 신호(RE)로서 하이 레벨을 출력한다. 이 경우, 논리곱 게이트(GAC)는 세트 신호(SE)로서 로우 레벨을 유지하기 때문에, 리셋 세트 플립플롭(RSF)은 리드 라이트 식별 신호(SRW)로서 로우 레벨을 출력한다. 이로써, 리드 라이트 식별 신호(SRW)는 리드 사이클이 연속한 경우에 하이 레벨을 유지하고, 라이트 사이클이 연속한 경우에 로우 레벨을 유지한다. 따라서 이 리드 라이트 식별 신호(SRW)에 의해, 리드 사이클과 라이트 사이클을 식별하는 것이 가능해진다.
이상에 의해, 본 실시의 형태 1에 관한 반도체 메모리의 동작 모드의 엔트리가 완료된다. 이 후, 반도체 메모리는 엔트리된 동작 모드에서 소정의 동작을 행한다.
이상의 동작을 종합하면, 이하와 같이 된다.
(1) 리드 라이트 판정부(RWJ)는 현재의 사이클이 리드 사이클인지 라이트 사이클인지를 판정하고, 현재의 사이클이 어느 사이클인지를 식별하기 위한 리드 라이트경별 신호(SRW)를 출력한다.
(2) 여기서, 현재의 사이클이 리드 사이클인 경우, 모드 판정부(ADJ)는 각 사이클에 관해, 외부로부터 입력되는 어드레스(ADD)가 최종 어드레스와 일치하는지의 여부를 판정하고, 최종 어드레스에 대한 리드 사이클이 연속한 경우에 모드 엔트리 신호(MENT)를 출력한다.
(3) 모드 설정부(CDE)는 모드 엔트리 신호(MENT)를 입력하면, 현재의 사이클이 라이트 사이클이고, 외부 어드레스가 선두 어드레스와 일치한 경우, 외부로부터 지정되는 데이터(DQ)를 디코드하고 모드 데이터(MDATA)를 생성한다.
본 실시의 형태 1에 의하면, 리드 사이클 및 라이트 사이클의 타이밍 사양은 보통의 타이밍 사양과 동일하게 할 수 있기 때문에, 이 반도체 메모리를 사용하는 시스템측에 특별한 타이밍 사양을 준비할 필요가 없고, 따라서 타이밍 설계를 복잡화 하는 일 없이, 동작 모드의 엔트리를 행할 수 있다.
또한, 동일한 특정한 어드레스가 복수의 리드 사이클에 걸쳐서 연속한 경우에 동작 모드의 엔트리를 접수하도록 하였기 때문에, 에러 엔트리를 유효하게 방지할 수 있다.
또한, 보통의 어플리케이션에서는 사용되는 빈도가 적은 최종 어드레스에 대해 리드 액세스가 2회 연속한 경우에 동작 모드의 엔트리가 허가되기 때문에, 어플리케이션상의 어드레스 공간의 제약을 최소한으로 멈출 수 있다.
<실시의 형태 2>
이하, 본 발명에 관한 실시의 형태 2를 설명한다.
본 실시의 형태 2에서는 상술한 실시의 형태 1에 관한 구성에 있어서, 도 5에 도시한 모드 판정부(ADJ) 대신에, 도 13에 도시한 모드 판정부(ADJ2)를 구비한다. 이 모드 판정부(ADJ2)는 도 7에 도시한 모드 판정부(ADJ)의 구성에 있어서, 래치(LATA, LATB) 및 래치 제어회로(LCNT) 대신에, 시프트 레지스터(SREG)를 구비한다. 이 시프트 레지스터(SREG)는 레지스터(RA)와 레지스터(RB)로 구성된다.
본 실시의 형태 2에서는 시프트 레지스터(SREG)는 펄스 신호(SATD)에 의거하여 어드레스 검출 신호(SC)를 초단의 레지스터(RA)에 받아들여서 다음 단의 레지스터(RB)로 시프트시킨다. 따라서, 시프트 레지스터(SREG)의 내용은 사이클의 진행에 따라 수시로 갱신되고, 레지스터(RA, RB)에는 항상 새로운 사이클에서 얻어지는 어드레스 검출 신호(SCR)와, 그 전의 사이클에서 얻어진 어드레스 검출 신호(SCR)가 보존된다. 이들 레지스터(RA, RB)에 받아들여진 어드레스 검출 신호(SCR)는 각각 어드레스 검출 신호(SRA, SRB)로서 논리곱 게이트(GA)에 출력된다. 논리곱 게이트(GA)는 어드레스 검출 신호(SRA, SRB)를 입력하여 논리곱을 연산하고, 모드 엔트리 신호(MENT)를 출력한다.
여기서, 모드 엔트리 신호(MENT)는 레지스터(RA, RB)로부터 출력되는 어드레스 검출 신호(SRA, SRB)가 함께 하이 레벨인 경우에 하이 레벨로 된다. 이것은 금회의 사이클과 전회의 사이클에서, 최종 어드레스와 일치하는 어드레스(ADD)가 검출된 것을 의미한다. 따라서, 상술한 실시의 형태 1과 마찬가지로, 최종 어드레스에 대한 리드 사이클이 연속한 경우에 하이 레벨로 되는 모드 엔트리 신호(MENT)를 얻는다. 그 밖의 동작은 상술한 실시의 형태 1과 같다.
본 실시의 형태 2에 관한 어드레스 판정부(ADJ2)에 의하면, 상술한 실시의 형태 1에 관한 어드레스 판정 회로(ADJ)에 비교하여, 칩 실렉트 신호(/CS)를 필요로 하지 않고, 따라서 회로 구성을 간략화 할 수 있다.
또한, 본 실시의 형태 2에서는 2단 구성의 시프트 레지스터를 이용하였지만, 예를 들면 최종 어드레스에 대한 리드 사이클이 3사이클 연속하는 경우에 엔트리를 접수하는 것으로 하면, 3단 구성의 시프트 레지스터를 채용하면 좋고, 적절히 단 수를 설정하면 좋다.
다음에, 참고로서, 도 2에 도시한 플로우를 원용하여, 상술한 도 6에 도시한 어드레스 판정 회로(MDJ) 및 커맨드 디코더(MDS)의 기능을 소프트웨어상에 실현한 예를 탈명 한다.
도 6에 있어서, 리드 어드레스 비교기(RCMP)는 외부의 어드레스(ADD)와 리드 어드레스 레지스터(RREG) 내의 최종 어드레스를 비교하고, 최종 어드레스가 지정되었는지의 여부를 판정한다(단계 S1). 여기서, 리드 사이클(T1)로부터 T2에 걸쳐서는 외부의 어드레스(ADD)와 최종 어드레스가 일치하지 않고, 외부의 어드레스(ADD)가 최종 어드레스가 아니기 때문에, 일치할 때까지 이 판정 처리를 반복한다(단계 S1 : NO).
계속해서, 리드 사이클(T3)에서, 외부 어드레스(ADD)로서 최종 어드레스「1FFFFFh」가 지정되고, 외부의 어드레스(ADD)와 최종 어드레스가 일치한경우, 리드 어드레스 비교기(RCMP)는 외부의 어드레스(ADD)가 최종 어드레스라고 판정하고, 어드레스 검출 신호(SCR)로서 하이 레벨을 출력한다(단계 S1 : YES). 다음의 리드 사이클(T4)에서도, 어드레스(ADD)로서 최종 어드레스가 지정되어 있기 때문에, 어드레스 검출 신호(SCR)는 하이 레벨로 유지된다(단계 S2 : YES). 단, 리드 사이클(T4)에서, 최종 어드레스가 지정되지 않은 경우, 상술한 단계 S1로 처리가 되돌아가고, 같은 처리가 반복하여 실행된다. 이상에 의해, 동작 모드의 엔트리가 접수된다(단계 S3).
계속된 라이트 사이클(T5)에서는 라이트 어드레스 비교기(WCMP)가 외부의 어드레스(ADD)와 라이트 어드레스 레지스터(WREG) 내의 선두 어드레스「000000h」를 비교하고, 선두 어드레스가 지정되었는지의 여부를 판정한다(단계 S4). 여기서, 선두 어드레스가 지정된 경우, 커맨드 디코더(MDS)는 동작 모드의 종류를 설정한다(단계 S5). 이 경우, 커맨드 디코더(MDJ)는 설정하여야 할 동작 모드의 종류를 나타내는 데이터로서, 파셜 리프레시 모드를 지정하는 모드 데이터(MDATA)를 출력한다. 단, 선두 어드레스가 지정되지 않았다고 판단한 경우(단계 S4 : NO), 상술한 단계 S1로 처리를 되돌리고, 같은 처리를 반복하여 실행한다.
라이트 사이클(T5)에서 동작 모드가 설정되면, 계속된 라이트 사이클(T6)에서, 라이트 어드레스 비교부(WCMP)는 상술한 단계 S4와 마찬가지로 어드레스의 비교를 행한다. 이 사이클에서도, 외부 어드레스(ADD)로서 선두 어드레스가 지정되어 있기 때문에, 어드레스 검출 신호(SCW)가 출력된다. 커맨드 디코더(MDS)는 이것을 받아서, 동작 모드의 상세한 조건의 설정을 행한다. 이 예에서는 파셜 리프레시 모드로 리프레시하여야 할 기억 영역을 설정한다. 단, 선두 어드레스가 지정되어 있지 않앗다고 판단한 경우(단계 S6 : NO), 상술한 단계 S1로 처리를 되돌리고, 같은 처리를 반복하여 실행한다. 이상에 의해, 엔트리하여야 할 동작 모드가 확정된다. 이 후, 반도체 메모리는 엔트리된 동작 모드로 소정의 동작을 행한다.
이 참고예에 의하면, 일련의 판정 처리가 소프트웨어상에서 이루어지기 때문에, 하드웨어상의 부담을 저감시킬 수 있다. 물론, 이 일련의 처리 기능을 하드웨어에 의해 실현하여도 좋다.
또한, 상술한 실시의 형태 1 및 2에 관한 반도체 메모리에 의하면, 동작 모드의 엔트리를 행하는 경우라도, 리드 사이클 및 라이트 사이클에서의 타이밍 사양으로서 이미 정해진 타이밍 사양이 적용 된다. 따라서, 최소 사이클 타임으로 동작하면서, 동작 모드의 엔트리를 고속으로 행할 수 있다.
<실시의 형태 3>
이하, 본 발명에 관한 실시의 형태 3을 설명한다. 도 14는 본 발명에 관한 실시의 형태 3의 구성을 도시한 도면이다. 도 14에는 도 1의 동작 모드 엔트리 회로(MOD)의 구성의 한 예가 도시되어 있고, 도 1의 모드 데이터(MDATA)는 파셜 리프레시의 전환 신호로 되어 있다. 또한, 본 실시의 형태 3은 어드레스의 스큐에 대한 모드의 온 엔트리를 방지하는 구성도 그 특징의 하나로 하고 있다.
보다 상세하게는 도 14를 참조하면, 본 실시의 형태에 관한 동작 모드 엔트리 회로는 프로그램된 어드레스를 기억하는 어드레스 레지스터(AREG)와, 어드레스 신호(ADD)와, 어드레스 레지스터(AREG)의 어드레스를 입력하고, 입력한 2개의 어드레스를 비교하는 어드레스 비교기(ACMP)와, 제어 단자에 의해 입력되는 칩 실렉트 신호(/CS)를 받아서 반전 출력하는 인버터(INV1)와, 인버터(INV1)의 출력 신호(칩 실렉트 신호(/CS)의 반전 신호)를 받아서, 칩 실렉트 신호(/CS)의 로우 레벨로의 천이에 동기한 소정의 펄스 폭의 원숏 펄스 신호를 생성하는 원숏 펄스 발생기(PG1)와, 제어 단자로부터 입력되는 아웃풋 인에이블 신호(/OE)를 받아서 반전 출력하는 인버터(INV2)와, 제어 단자로부터 입력되는 라이트 인에이블 신호(/WE)를 받아서 반전 출력하는 인버터(INV3)와, 어드레스 비교기(ACMP)의 출력 신호를, 원숏 펄스 발생기(PG1)로부터 출력되는 원숏 펄스 신호의 상승 에지에서 샘플 하여 출력하는 레지스터(REG3)와, 인버터(INV2)의 출력 신호(아웃풋 인에이블신호(/OE)의 반전 신호)를 원숏 펄스 발생기(PG1)로부터 출력되는 원숏 펄스 신호의 상승 에지에서 샘플 하여 출력하는 레지스터(REG4)와, 인버터(INV3)의 출력 신호(라이트 인에이블 신호(/WE)의 반전 신호)를 원숏 펄스 발생기(PG1)로부터 출력되는 원숏 펄스 신호의 상승 에지에서 샘플 하여 출력하는 레지스터(REG5)와, 원숏 펄스 발생기(PG1)의 출력 신호와 레지스터(REG3)의 출력 신호와 레지스터(REG4)의 출력 신호를 3개의 입력 단자로부터 각각 입력하고, 3개의 입력 신호의 논리곱을 출력하는 3입력의 논리곱 게이트 회로(AND1)와, 원숏 펄스 발생기(PG1)의 출력 신호와 레지스터(REG3)의 출력 신호와 레지스터(REG5)의 출력 신호를 3개의 입력 단자로부터 각각 입력하고, 3개의 입력 신호의 논리곱을 출력하는 3입력의 논리곱 게이트 회로(AND2)를 구비하고 있다.
또한, 본 실시의 형태 에 관한 동작 모드 엔트리 회로는 논리곱 게이트회로(AND1)의 출력 단자로부터 출력되는 신호(PRE)의 상승 에지에서, 어드레스 비교기(ACMP)의 출력 신호를 샘플 하여 출력하는 레지스터(REG1)와, 신호(PRE)의 상승 에지에서, 레지스터(REG1)의 출력 신호를 샘플 하여 출력하는 레지스터(REG2)를 구비하고 있고, 레지스터(REG1)의 출력 신호와 레지스터(REG2)의 출력 신호를 2개의 입력 단자로부터 각각 입력하고, 입력한 2개의 신호의 부정 논리곱을 출력하는 부정 논리곱 게이트 회로(NAND1)와, 부정 논리곱 게이트 회로(NAND1)의 출력 신호를 세트 신호(SET)로서 입력하고, 레지스터(REG3)의 출력 신호를 리셋 신호(RES)로서 입력하는 SR 플립플롭(「RS 플립플롭」이라고도 불린다)을 구비하고 있다. 이 비동기식의 SR 플립플롭은 2개의 부정 논리곱 게이트 회로(NAND2와 NAND3)로 구성되어 있다. 부정 논리곱 게이트 회로(NAND2)는 부정 논리곱 게이트 회로(NAND1)의 출력 신호(SET)와 부정 논리곱 게이트 회로(NAND3)의 출력 신호를 입력하고, 그 출력 단자로부터 모드 엔트리 신호(MENT)를 출력하고, 부정 논리곱 게이트 회로(NAND3)는 레지스터(REG3)의 출력 신호(RES)와 부정 논리곱 게이트 회로(NAND2)의 출력 신호를 입력한다. 신호(SET)가 하이 레벨, RES가 하이 레벨인 때, 이 SR 플립플롭은 원래의 상태를 그대로 유지한다. 모드 엔트리 신호(MENT)가 로우 레벨이고, 신호(SET)가 로우 레벨로 되고, 신호(RES)가 하이 레벨인 때, 모드 엔트리 신호(MENT)는 하이 레벨로 된다(즉 세트된다). 또한 모드 엔트리 신호(MENT)가 하이 레벨이고, 신호(SET)가 하이 레벨, RES가 로우 레벨인 때, 모드 엔트리 신호(MENT)는 로우 레벨로 된다(즉 리셋된다). 또한, SR 플립플롭을, 도 14에 도시한 바와 같이, 2개의 부정 논리곱 게이트 회로(NAND2와 NAND3)로 구성한 경우, 신호(SET)와 RESET는 모두 로우 레벨로 액티브 상태로 된다. 이 SR 플립플롭은 2개의 부정 논리합 게이트 회로(N0R)로 구성하여도 좋다. 이 경우, SET와 RESET는 모두 하이 레벨에서 액티브 상태로 되고, 도 14의 NAND1은 논리곱 게이트 회로로 치환되고, 또한 레지스터(REG3)의 출력 신호를 인버터에서 반전한 신호가 SR 플립플롭의 리셋 단자로 입력되는 구성으로 된다.
또한, 본 실시의 형태에 관한 동작 모드 엔트리 회로는 라이트 사이클에서, DQ단자(도 1 참조)로부터 입력되는 데이터(DaTa)를, 논리곱 게이트 회로(AND2)의 출력 신호(WRE1)에서 샘플 하여 출력하는 레지스터(REG6)와, 레지스터(REG6)의 출력 신호를 해독(디코드)하여 모드의 선택을 행하는 모드 선택 회로(MODSEL)와, 모드 선택 회로(MODSEL)의 출력 신호와 원숏 바슬 발생기(PG1)의 출력 신호를 입력으로 하는 2입력의 논리곱 게이트 회로(AND3)와, 라이트 사이클에서, DQ단자로부터 입력되는 데이터를, 논리곱 게이트 회로(AND3)의 출력 신호(WRE2)에서 샘플 하여 출력하는 레지스터(REG7)를 구비하고 있다.
도 14의 어드레스 레지스터(AREG), 어드레스 비교기(ACMP) 등은 상기 실시의 형태 2의 어드레스 판정부에 대응하고 있고, 레지스터(REG1과 REG2)는 도 13에 도시한 2단의 레지스터(RA, RB)에 대응하고 있다. 단, 본 실시의 형태에 있어서, 레지스터(REG1과 REG2)는 후술하는 바와 같이, 도 13에 도시한 레지스터(RA RB)와는 그 타이밍 제어 신호가 상위하고 있다. 또한, 본 실시의 형태에서는 상기 실시의 형태 2와 상위하게, 리드 어드레스 레지스터와 라이트 어드레스 레지스터의 2개의 어드레스 레지스터를 하나의 어드레스 레지스터로 하고, 특정 어드레스를 리드 사이클과 라이트 사이클에서 공통으로 하고 있다. 또한, 본 실시의 형태에서는 도 13의 게이트(GA)를, SR 플립플롭으로 치환하고 있다.
레지스터의 타이밍 제어에 관해 설명하면, 본 실시의 형태에서는 어드레스 비교기(ACMP)의 출력 신호와, 칩 실렉트 신호(/CS), 아웃풋 인에이블 신호(/OE)에 의거하여, 레지스터(REG1과 REG2)의 샘플링 제어 신호(「래치 타이밍 신호」, 또는「샘플링 클록 신호」라고도 한다)와, SR 플립플롭의 리셋 신호가 생성된다.
본 실시의 형태에서는 레지스터(REG1과 REG2)의 샘플링 제어 신호(PRE)는 칩 실렉트 신호(/CS)가 로우 레벨로 되고(원숏 펄스 발생기(PG1)의 출력 신호가 하이 레벨로 천이한다), 어드레스 비교기(ACMP)에서의 어드레스 비교가 일치하고(어드레스 비교기(ACMP)의 출력 신호가 하이 레벨), 아웃풋 인에이블 신호(/OE)가 로우 레벨인 때, 하이 레벨로 된다. 동일한 어드레스 신호가 예를 들면「1FFFFFh」가 2개의 메모리 사이클에 연속하여 출력된 때, 신호(PRE)의 상승 에지에서, 레지스터(REG1과 REG2)의 출력 신호가 함께 하이 레벨로 되기 때문에, 세트 신호(SET)는 로우 레벨로 되고, SR 플립플롭의 출력 신호인 모드 엔트리 신호(MENT)가 하이 레벨로 세트된다. 레지스터(REG3)의 출력 신호(RES)는 어드레스 비교기(ACMP)에서의 어드레스 비교가 불일치를 나타내는 때(로우 레벨), 칩 실렉트 신호(/CS)의 로우 레벨로의 천이에 동기하여 로우 레벨로 되고, SR 플립플롭의 출력 신호(모드 엔트리 신호(MENT))는 로우 레벨로 리셋된다.
논리곱 게이트 회로(AND2와 AND3), 모드 선택 회로(MODSEL), 레지스터(REG6과 REG7), 파셜 리프레시 전환 회로(PEGEN)는 모드 엔트리 신호(MENT)의 액티브 상태를 받아서, 라이트 사이클에서 설정되는 모드의 종류별과, 모드의 조건을 입력하고, 모드 엔트리를 행하는 모드 설정 회로를 구성하고 있다.
도 15는 도 14에 도시한 구성에 있어서의 모드 엔트리 신호(MENT)의 생성 동작과, 모드 엔트리 신호(MENT)가 액티브 상태인 때의 모드 설정의 타이밍 동작의 한 예를 도시한 도면이다. 도 15에는 도 14에 있어서의, 어드레스 신호(ADD)와, 반도체 메모리의 제어 단자에 공급되는 칩 실렉트 신호(/CS), 아웃풋 인에이블 신호(/OE), 라이트 인에이블 신호(/WE)와, 동작 모드 엔트리 회로 내부에서 생성되는 신호(PRE, SET, RES, MENT, WRE1)의 타이밍 파형이 모식적으로 도시되어 있다. 각 메모리 사이클에서, 어드레스를 확정하는 기간과, 어드레스의 지연 등에 의한 어드레스 스큐 기간이 있다. 칩 실렉트 신호(/CS)는 상기 실시의 형태 1, 2와 마찬가지로 예를 들면 메모리 사이클의 처음에 액티브 상태로 된다(즉 본 실시의 형태에서도 로우 레벨로 천이한다). 아웃풋 인에이블 신호(/OE)는 메모리 사이클의 처음의 소정 기간, 리드 액세스인 때 로우 레벨로 되고, 라이트 액세스인 때 하이 레벨로 된다. 라이트 인에이블 신호(/WE)는 라이트 액세스인 때 메모리 사이클의 처음의 소정 기간 액티브(로우 레벨)로 된다. 본 실시의 형태에 있어서, 모드 엔트리를 살정하기 위해, 어드레스「1FFFFFh」를 복수회 연속하여 리드 액세스하는 경우, 리드 사이클의 데이터 출력 기간에, 아웃풋 인에이블 신호(/OE)는 로우 레벨로부터 하이 레벨로 설정되어 있고(도 15의 사이클(T1, T2) 참조), 이 아웃풋 인에이블 신호(/OE)를 받아서 데이터 입출력 회로(DIO)(도 1 참조)는 데이터의 출력 버퍼(도시 생략)를 출력 디스에이블로 한다. 즉, 모드 엔트리용의 리드 사이클에서 메모리 셀어레이로부터 판독된 데이터는 데이터 단자(DQ)로부터 데이터 버스(도시 생략)에 출력되지 않는다(즉 더미의 리드 사이클로 된다). 또한, 어플리케이션에 따라서는 모드 엔트리용의 리드 사이클인 때, 아웃풋 인에이블 신호(/OE)를 로우 레벨로 유지하고, 데이터 단자(DQ)로부터 출력되는 데이터를 입력하는 측의 프로세서 등에서 해당 데이터를 판독한 후에 해당 데이터를 폐기 또는 무시한 구성으로 하여도 좋다.
사이클(TO)에서는 어드레스 신호(ADD)가 「1FFFFFh」는 아니기 때문에, 동작 모드 엔트리를 위한 동작은 아무것도 행하여지지 않는다(보통 동작으로 된다).
사이클(T1)(리드 사이클)에서, 어드레스 신호(ADD)가 「1FFFFFh」로 되고, 칩 실렉트 신호(/CS)의 로우 레벨로의 천이 시점에서 원숏 펄스 발생기(PG1)로부터 출력되는 펄스 신호(도시 생략)가 상승 에지에서, 어드레스 비교기(ACMP)의 출력 신호를 래치하는 레지스터(REG3)의 출력 신호(RES)는 하이 레벨로 된다. 칩 실렉트 신호(/CS)가 로우 레벨로 되고(원숏 펄스 발생기(PG1)의 출력 신호가 하이 레벨로 천이), 어드레스 비교기(ACMP)에서의 어드레스 비교가 일치하고, 아웃풋 인에이블 신호(/OE)가 로우 레벨인 때, 신호(PRE)는 하이 레벨로 되고, 레지스터(REG1과 REG2)의 샘플링 제어 신호(래치 타이밍 신호)로서 공급된다. 또한, 부정 논리곱 게이트 회로(NAND1)의 출력 신호(SET)는 하이 레벨로 되고, SR 플립플롭은 앞의 상태(MENT = 로우 레벨)를 유지한다. 사이클(T1)(리드 사이클)의 데이터 출력 기간에 있어서, 아웃풋 인에이블 신호(/OE)는 하이 레벨로 설정되고, 출력 디스에이블 상태로 된다.
다음의 사이클(T2)(리드 사이클)에서, 어드레스 신호(ADD)가 「1FFFFFh」로 되고, 어드레스 비교기(ACMP)의 출력 신호는 하이 레벨로 된다. 칩 실렉트 신호(/CS)가 로우 레벨로 되고(원숏 펄스 발생기(PG1)이 출력 신호가 하이 레벨로 천이), 어드레스 비교기(ACMP)에서의 어드레스 비교가 일치하고, 아웃풋 인에이블 신호(/OE)가 로우 레벨인 때, 신호(PRE)는 하이 레벨로 되고, 레지스터(REG1과 REG2)의 샘플링 제어 신호로서 공급된다. 칩 실렉트 신호(/CS)가 로우 레벨로 천이한 시점에서 상승하는 원숏 펄스의 상승 에지에서 어드레스 비교기(ACMP)의 출력 신호를 래치하는 레지스터(REG3)의 출력 신호(RES)는 그대로 하이 레벨로 된다. 또한 레지스터(REG1과 REG2)의 출력 신호가 함께 하이 레벨이기 때문에, 부정 논리곱 게이트 회로(NAND1)의 출력 신호는 로우 레벨로 되고, 모드 엔트리 신호(MENT)는 하이 레벨로 된다.
다음의 사이클(T3)(라이트 사이클)에서, 어드레스 신호(ADD)가 「1FFFFFh」로 되고, 어드레스 비교기(ACMP)의 출력 신호는 하이 레벨로 된다. 칩 실렉트 신호(/CS)가 로우 레벨(원숏 펄스 발생기(PG1)의 출력 신호가 하이 레벨로 천이 ), 어드레스 비교기(ACMP)의 출력 신호가 하이 레벨, 아웃풋 인에이블 신호(/OE)가 하이 레벨인 때, 논리곱 게이트 회로(AND1)의 출력 신호인 신호(PRE)는 로우 레벨로 되고, 신호(PRE)는 상승하지 않고, 레지스터(REG1과 REG2)는 함께 앞의 상태를 유지한다. 또한 레지스터(REG3)의 출력 신호(RES)는 그대로 하이 레벨로 된다. 부정 논리곱 게이트 회로(NAND1)의 출력 신호(SET)는 로우 레벨로 되고, 모드 엔트리 신호(MENT)는 하이 레벨로 된다. 사이클(T3)에서, 데이터 단자(DQ)에 종류의 데이터가 입력되고, 신호(WRE1)의 상승 에지에서, 입력된 데이터는 레지스터(REG6)에 받아들여진다.
모드 선택 회로(MODSEL)는 레지스터(REG6)의 출력 신호를 받아서 디코드하고, 레지스터(REG6)의 출력 신호가 미리 정해진 모드인 경우, 출력 신호를 액티브 상태(하이 레벨)로 한다. 본 실시의 형태에서는 모드 선택 회로(MODSEL)는 파셜 리프레시 모드의 동작 설정인 것을 인식하면( 도 4(a)), 출력 신호를 액티브 상태로 한다.
다음의 사이클(T4)(라이트 사이클)에서, 어드레스 신호(ADD)가 「1FFFFFh」로 되고, 어드레스 비교기(ACMP)의 출력 신호는 하이 레벨로 된다. 칩 실렉트 신호(/CS)가 로우 레벨(원숏 펄스 발생기(PG1)의 출력 신호가 하이 레벨로 천이), 어드레스 비교기(ACMP)의 출력 신호가 하이 레벨, 아웃풋 인에이블 신호(/OE)가 하이 레벨인 때, 논리곱 게이트 회로(AND1)의 출력 신호인 신호(PRE)는 로우 레벨로 되고, 신호(PRE)는 상승하지 않고, 레지스터(REG1과 REG2)는 함께 앞의 상태를 유지한다. 또한 레지스터(REG3)의 출력 신호(RES)는 그대로 하이 레벨로 된다. 부정 논리곱 게이트 회로(NAND1)의 출력 신호(SET)는 로우 레벨로 되고, 모드 엔트리 신호(MENT)는 하이 레벨로 된다.
사이클(T4)에서 데이터 단자(DQ)에 조건의 데이터가 입력되고, 입력된 조건 데이터는 신호(WRE2)에서의 상승에서 레지스터(REG7)에 샘플 된다. 신호(WRE2)는 칩 실렉트 신호(/CS)의 로우 레벨로의 하강시에 원숏 펄스 생성기(PG1)에서 생성되는 원숏 펄스 신호를, 모드 선택 회로(MODSEL)로부터 출력되는 액티브 상태의 신호를 받는 논리곱 게이트 회로(AND3)가 그대로 통과시킨 신호이다. 사이클(T4)에서 레지스터(REG7)에 받아들여진 조건 데이터는 파셜 리프레시 전환 신호 발생 회로(PEGEN)에 공급된다. 파셜 리프레시 전환 신호 발생 회로(PEGEN)로부터는 파셜 리프레시 전환 신호(PEn, PEn-1, PEn-2)가 출력된다. 파셜 리프레시 전환 신호(PEn, PEn-1, PEn-2)의 설정치는 전원 온 상태에서, 다음에 파셜 리프레시 전환 신호가 설정될 때까지 유지된다.
사이클(T5)에서는 어드레스 신호(ADD)는 「1FFFFFh」는 아니다. 이 때문에, 어드레스 비교기(ACMP)의 출력 신호는 로우 레벨로 된다. 칩 실렉트 신호(/CS)의 로우 레벨로의 하강시에 원숏 펄스 생성기(PG1)에서 생성되는 원숏 펄스의 상승에서, 레지스터(REG3)의 출력 신호(RES)가 로우 레벨로 되고, 이것을 받아서 SR 플립플롭으로부터 출력되는 모드 엔트리 신호(MENT)는 로우 레벨로 된다. 모드 엔트리 신호(MENT)가 로우 레벨인 때, 샘플링 제어 신호(WRE1)는 로우 레벨로 되고, 레지스터(REG6)에는 데이터는 샘플 되지 않는다. 이 때문에, 모드 선택 회로(MODSEL)의 출력 신호는 액티브 상태로는 되지 않고, 샘플링 제어 신호(WRE2)는 로우 레벨로 되고, 레지스터(REG7)에는 데이터는 샘플 되지 않는다.
또한, 상기 실시의 형태에 있어서, 종류와 조건의 데이터는 데이터 폭으로 설정하고, 1라이트 사이클 내에 받아들이도록 하여도 좋고, 또는 2개의 라이트 사이클 이상의 사이클로 데이터(종류와 조건)를 설정하도록 하여도 좋다.
파셜 리프레시 전환 신호(PEn, PEn-1, PEn-2)의 설정치는 도 1의 리프레시 제어회로(RSH)에, 모드 데이터(MDATA)로서 공급되고, 리프레시 제어회로(RSH) 내의리프레시 어드레스 생성 회로(도시 생략)에 공급되고, 리프레시 어드레스의 최상위 비트, 최상위에서 보아 제 2, 제 3비트의 각 비트와의 논리 연산 결과(예를 들면 N0R 연산)가 리프레시 때에, 로우 디코더에 공급하는 구성으로 된다. 파셜 리프레시 전환 신호(PEn)가 하이 레벨인 때, 리프레시 어드레스의 최상위 비트는 로우 레벨로 설정되고(마스크 된다), 메모리 영역의 반분의 리프레시 영역으로 된다. 또한 파셜 리프레시 전환 신호(PEn, PEn-1)가 하이 레벨인 때, 리프레시 어드레스의 최상위 비트와 제 1 비트는 로우 레벨로 설정되고(마스크 된다), 메모리 영역의 1/4의 리프레시 영역으로 된다. 또한, 파셜 리프레시 전환 신호(PEn, PEn-1, PEn-2)를, 모드 데이터(MDATA)로서 전원 발생 회로(VGEN)(도 1 참조)에도 공급하고, 이들의 신호에 의거하여 전원 발생 회로(VGEN)에서는 예를 들면 스탠바이 때의 파셜 리프레시 동작을 위한 전원 공급을 행하는 구성으로 하여도 좋다.
어드레스 신호가 비동기형의 입력으로 되는 사양의 반도체 메모리에 있어서, 시스템 중에서 어드레스 신호에 생긴 스큐가 메모리 칩의 어드레스 단자에 입력된다. 그리고, 프로세서가 동일 어드레스를 지정한 경우에도 어드레스 스큐는 생긴다. 비동기형의 반도체 메모리에 본 발명을 적용한 상기 실시의 형태에서는 각 액세스 사이클마다 액티브 상태로 천이하는 칩 실렉트 신호(/CS)를 이용하고, 어드레스를 각 사이클마다 확실하게 받아들이기 위한 트리거가 되는 타이밍 에지를 생성하고 있어서, 어드레스 스큐에 의한 에러 엔트리의 방지를 시현하고 있다.
상기 실시의 형태에 있어서, 동작 모드 엔트리 회로(MOD)는 반도체 메모리와 동일 칩 내에 마련하는 구성에 한정되는 것이 아니라, 예를 들면, 프로세서에 접속되고, 반도체 메모리의 제어를 행하는 메모리 컨트롤러 IC 내에, 동작 모드 엔트리 회로(MOD)의 기능의 일부 또는 전부를 마련하는 구성으로 하여도 좋다. 또한, 본 발명은 메모리, 프로세서, 메모리 컨트롤러 등의 각종 논리 회로를 동일 칩 내에 마련한 구성으로도, 마찬가지로 하여 적용할 수 있음은 물론이다.
또한, 상기 실시의 형태 1의 모드 설정부(CDE)(도 6 참조)에 있어서, 라이트 어드레스 비교부(WCMP)에서의 어드레스 비교의 결과, 일치하는 경우, 데이터 단자(DQ)로부터 커맨드 데이터를 입력한다는 구성에 한정되는 것이 아니다. 즉, 상기 실시의 형태 1의 변형예로서, 모드 설정부(CDE)의 커맨드 디코더(MDS)는 모드 엔트리 신호(MENT)가 액티브 상태인 때, 어드레스 단자(ADD), 및/또는 바이트 제어 등의 소정의 제어 단자로부터 입력되는 신호의 조합을, 엔트리하여야 할 동작 모드(동작 모드의 종류, 조건)로서 입력하도록 하여도 좋다. 마찬가지로, 상기 실시의 형태 3(도 13 참조)에 있어서, 레지스터(REG6)와 레지스터(REG7)에 공급되는 모드 데이터로서, 데이터 단자(DQ)(도 1 참조)로부터 입력되는 데이터 대신에, 어드레스 단자(ADD), 및/또는 바이트 제어 등의 소정의 제어 단자로부터 입력되는 신호의 조합을 입력하여도 좋다. 이것은 본 발명의 실시의 형태에 관한 반도체 메모리에 있어서, 동작 모드의 엔트리 시에는 데이터 단자(DQ)로부터 입력되는 동작 모드 정보는 메모리 셀 어레이(MARY)에 기록되는 것이 아니라, 어드레스 단자 및/또는 제어 단자에 입력되는 신호를 이용하여도 좋기 때문이다.
상기 실시의 형태 1 내지 3에 있어서는 동작 모드 엔트리 회로(MOD)는 제어 단자에 입력되는 제어 신호에 의거하여, 현재의 사이클이 리드 사이클인지 라이트사이클인지를 판정하고, 연속하는 2회의 리드 사이클에서 어드레스가 미리 정해진 리드 어드레스에 일치한 경우에, 모드 엔트리 신호(MENT)를 액티브 상태로 하고 있다. 이와 같이, 모드 엔트리를 허가하는 조건을, 미리 정해진 어드레스에 대한 연속하는 리드 동작으로 한 경우, 메모리 셀 어레이의 데이터의 기록(덮어 쓰기)은 확실하게 회피된다. 그러나, 본 발명에 있어서, 모드 엔트리 신호(MENT)를 액티브 상태로 하는 조건으로서는 미리 정해진 어드레스에 대한 연속한 리드 사이클에만 한정되는 것은 아니다.
상기 실시의 형태 1 내지 3의 변형예로서, 리드 사이클, 라이트 사이클의 판정의 결과, 현재의 사이클이, 리도 사이클이고, 어드레스 단자에 입력되는 어드레스가 미리 정해진 어드레스와 일치한 경우에 있어서, 다음의 사이클이 라이트 사이클이고, 어드레스 단자에 입력되는 어드레스가 미리 정해진 어드레스와 일치한 경우, 모드 엔트리 신호(MENT)를 액티브 상태로 하는 구성으로 하여도 좋다. 이 변형예에서는 예를 들면 도 7 또는 도 10에 도시한 모드 설정부에 있어서, 리드 어드레스 레지스터(RREG)에 격납된 어드레스와 입력 어드레스를 비교하는 리드 어드레스 비교기(RCMP)의 출력 신호가 도 7의 래치(LATA) 또는 도 13의 레지스터(RA)에 입력되고, 라이트 어드레스 레지스터(WREG)(도 6 참조)에 격납된 어드레스와 입력 어드레스를 비교하는 라이트 어드레스 비교기(WCMP)(도 6 참조)의 출력 신호가 도 7의 래치(LATB) 또는 도 13의 레지스터(RB)에 입력되고, 도 7 또는 도 10의 게이트 회로(GA)에는 리드 라이트 식별 신호(SRW)의 반전 신호가 입력된다. 이 경우, 게이트 회로(GA)는 래치(LATA)(레지스터(RA))와 래치(LATB)(레지스터(RB))의 출력 신호가함게 하이 레벨 상태판이고, 리드 라이트 식별 신호(SRW)가 로우 레벨인 때, 모드 엔트리 신로(MENT)를 하이 레벨로 한다. 또한, 리드 어드레스와 라이트 어드레스에 동일한 어드레스를 이용하는 경우에는 어드레스 레지스터와 어드레스 비교기는 한 세트라도 좋다.
이와는 역으로, 리드 사이클, 라이트 사이클의 판정의 결과, 현재의 사이클이, 라이트 사이클이고, 어드레스 단자에 입력되는 어드레스가 미리 정해진 어드레스와 일치한 경우, 다음의 사이클이 리드 사이클이고, 어드레스 단자에 입력되는 어드레스가 미리 정해진 어드레스와 일치한 경우, 모드 엔트리 신호(MENT)를 액티브 상태로 하는 구성으로 하여도 좋다. 이 변형예에서는 예를 들면 도 7 또는 도 10에 도시한 모드 설정부에 있어서, 리드 어드레스 레지스터(RREG)에 격납된 어드레스와 입력 어드레스를 비교하는 리드 어드레스 비교기(WCMP)의 출력 신호가 도 7의 래치(LATB) 또는 도 13의 레지스터(RB)에 입력되고, 라이트 어드레스 레지스터(WREG)(도 6 참조)에 격납된 어드레스와 입력 어드레스를 비교하는 라이트 어드레스 비교기(WCMP)(도 6 참조)의 출력 신호가 도 7의 래치(LATA) 또는 도 13의 레지스터(RA)에 입력되고, 도 7 또는 도 10의 게이트 회로(GA)에는 리드 라이트 식별 신호(SRW)의 반전 신호가 입력된다. 이 경우, 최초의 라이트 사이클에서, 메모리 셀 어레이의 미리 정해진 어드레스에는 데이터 단자(DQ)로부터 입력된 데이터가 기록된다. 즉, 이 라이트 사이클에서는 미리 정해진 라이트 어드레스에, 모드 엔트리 전용의 데이터(더미의 데이터라도 좋다)가 기록되게 된다. 또한, 상기 실시의 형태 1 내지 3의 변형예로서, 현재의 사이클이 라이트 사이클이고, 어드레스 단자에 입력되는 어드레스가 미리 정해진 어드레스와 일치한 경우, 다음의 사이클이 라이트 사이클이고, 어드레스 단자에 입력되는 어드레스가 미리 정해진 어드레스와 일치한 경우, 모드 엔트리 신호(MENT)를 액티브 상태로 하는 구성으로 하여도 좋다. 이 변형예에서는 예를 들면 상기 실시의 형태 3의 설명에서 참조한 도 14의 레지스터(REG1과 REG2)에 공급되는 샘플링 제어 신호(PRE)는 어드레스 비교기(ACMP)의 출력 신호를, 레지스터(REG3)에서 원숏 펄스 생성기(PG1)로부터 출력되는 원숏 펄스의 상승 에지에서 샘플 한 신호와, 아웃풋 인에이블 신호(/OE)를 레지스터(REG4)에서(또는 라이트 인에이블 신호(/WE)의 반전 신호를 레지스터(REG5)에서), 원숏 펄스 생성기(PG1)로부터 출력되는 원숏 펄스의 상승 에지에서 샘플 한 신호와, 원숏 펄스 생성기(PG1)의 출력 신호를 논리곱 게이트에서 농리곱 연산함으로써 생성하여도 좋다.
그리고, 상기 실시의 형태 1 내지 3의 변형예로서, 모드 엔트리 신호(MENT)가 인액티브 상태로부터 액티브 상태로 된 경우에, 그 시점 이후, 모드 설정 회로(CDE)는 어드레스 단자, 제어 단자, 데이터 단자중의 적어도 하나 또는 이들의 조합(예를 들면 어드레스 단자의 소정 비트와 제어 단자의 중의 소정의 단자 등)에 의해 입력되는 신호에 의거하여, 엔트리하여야 할 동작 모드를 확정하는 구성으로 하여도 좋다.
이상, 본 발명의 실시의 형태 1 내지 3을 설명하였지만, 본 발명은 이들의 실시의 형태에 한정되는 것이 아니라, 본 발명의 요지를 일탈하지 않는 범위의 설계 변경 등이 있어도 본 발명에 포함된다. 즉, 본 발명은 특허 청구의 범위의 각청구항의 발명의 범위 내에서, 당업자라면 이룰 수 있는 각종 변형, 수정을 포함함은 물론이다.
본 발명에 의하면, 이하의 효과를 얻을 수 있다.
즉, 복수의 어드레스에 대한 리드 사이클이 연속한 때에 엔트리의 요구를 접수하고, 상기 리드 사이클에 계속된 라이트 사이클에서 지정되는 데이터에 의거하여 엔트리하여야 할 동작 모드를 확정하도록 하였기 때문에, 특별한 타이밍 사양을 필요로 하지 않고, 게다가 에러 엔트리를 유효하게 억제하면서, 동작중에 반도체 메모리의 동작 모드의 엔트리를 행할 수 있다.
또한, 상기 리드 사이클에서 외부로부터 지정되어야 할 특정한 어드레스를 기억하고, 기억된 상기 특정한 어드레스와 외부로부터 순차적으로 지정되는 어드레스를 비교하고, 이 비교의 결과를 받아서, 상기 특정한 어드레스에 대한 리드 사이클이 2사이클 이상 연속한 것을 판정하도록 하였기 때문에, 복수의 어드레스에 대한 리 도 사이클이 연속한 경우에 엔트리의 요구를 접수할 수 있다.
또한, 상기 리드 사이클에 계속된 라이트 사이클에서 외부로부터 지정되어야 할 특정한 어드레스를 기억하고, 기억된 상기 특정한 어드레스와 외부로부터 순차로 지정되는 어드레스를 비교하고, 이 비교의 결과를 받아서, 상기 라이트 사이클에서 지정되는 데이터에 의거하여 동작 모드를 확정하도록 하였기 때문에, 상기 리드 사이클에 계속된 라이트 사이클에서 지정되는 데이터에 의거하여 엔트리하여야 할 동작 모드를 확정할 수 있다.
또한, 상기 복수의 어드레스로서 서로 동일한 어드레스가 지정된 경우에 동작 모드의 엔트리를 접수하도록 하였기 때문에, 에러 엔트리를 유효하게 방지할 수 있다.
또한, 상기 복수의 어드레스로서 최종 어드레스 또는 선두 어드레스의 어느 하나가 지정된 경우에 동작 모드의 엔트리를 접수하도록 하였기 때문에, 이 반도체 메모리를 탑재하는 시스템측의 어드레스 공간을 실질적으로 제약하는 일이 없다.
또한, 상기 리드 사이클의 어드레스로서 선두 어드레스 및 최종 어드레스의 한쪽이 지정되고, 상기 라이트 사이클의 어드레스로서 상기 선두 어드레스 및 최종 어드레스의 다른쪽이 지정된 경우에, 동작 모드의 엔트리를 접수하도록 하였기 때문에, 에러 엔트리를 더한층 유효하게 방지할 수 있다.
또한, 엔트리하여야 할 동작 모드로서, 다이내믹형 메모리 셀을 행열 형상으로 배열하여 이루어지는 메모리 셀 어레이 내의 일부의 영역을 리프레시하기 위한 파셜 리프레시 모드를 접수하도록 하였기 때문에, 기억하는 데이터의 규모에 응하여, 기억 영역을 선택적으로 리프레시할 수 있어서, 리프레시 동작에 수반하는 필요없는 소비 전류의 발생을 유효하게 방지할 수 있다.
이상, 본 발명의 실시의 형태를 설명하였지만, 본 발명은 이들의 실시의 형태에 한정된 것이 아니라, 본 발명의 요지를 일탈하지 않는 범위의 설계 변경 등이 있어서도 본 발명에 포함된다. 예를 들면, 상술한 실시의 형태에서는 리드 사이클에서, 최종 어드레스를 복수의 어드레스로서 연속하여 지정하는 것으로 하였지만, 서로 다른 어드레스를 복수의 어드레스로서 지정하도록 하여도 좋다. 마찬가지로,라이트 사이클에서도, 서로 다른 어드레스를 지정하도록 하여도 좋다.
또한, 상술한 실시의 형태에서는 리드 사이클에서는 최종 어드레스를 지정하고, 라이트 사이클에서는 선두 어드레스를 지정하였지만, 이들의 사이클에서 서로 동일한 어드레스를 지정하는 것으로 하여도 좋다.
또한, 상술한 실시의 형태에서는 리드 사이클이 2회 연속한 경우에 엔트리를 좁수하는 것으로 하였지만, 복수의 사이클이라면 좋고, 사이클 수를 늘릴수록, 에러 엔트리를 유효하게 방지할 수 있다.
또한, 상술한 실시의 형태에서는 2개의 라이트 사이클로 나누어 커맨드 데이터를 지정하여 엔트리를 확정하는 것으로 하였지만, 하나의 라이트 사이클로 커맨드 데이터를 지정하도록 구성할 수도 있다. 물론, 3사이클 이상의 라이트 사이클로 커맨드데이터를 지정하도록 하여도 좋다.
또한, 상술한 실시의 형태에서는 칩 실렉트 신호(/CS)를 어드레스(ADD)에 동기시켜서 변화시키는 것으로 하였지만, 이것을 로우 레벨(액티브 상태)로 고정하는 것으로 하여 구성하는 것도 가능하다. 단, 상술한 실시의 형태와 같이, 칩 인에이블 신호(/CS)를 어드레스 신호에 동기시키는 것으로 하면, 엔트리를 접수하기 위한 조건이 엄격하게 되어, 에러 엔트리를 유효하게 방지하는 것이 가능해진다.
또한, 상술한 실시의 형태에서는 동작 모드로서 파셜 리프레시 모드를 엔트리하는 경우를 예로 하여 설명하였지만, 이것에 한정되는 것이 아니라, 리드 동작 및 라이트 동작을 허용하는 동작 모드라면, 어떤 동작 모드를 엔트리의 대상으로 하여도 좋다.
본 발명에 의하면, 모드 엔트리의 설정에 사용되는 리드 어드레스와 라이트 어드레스를 공통의 소정의 어드레스로 함으로써 구성을 간이화 하고 있다. 또한, 본 발명에 의하면, 복수의 액세스 사이클에서의 액세스 어드레스가 소정의 어드레스에 일치한 경우에, 모드 엔트리의 허가를 제어하는 신호를 액티브 상태로 세트하는 플립플롭을 구비하여, 타이밍 설계를 간이화 하면서, 어드레스 스큐 등의 내성(타이밍 마진)을 늘리고, 에러 엔트리의 방지를 보다 확실한 것으로 하고 있다.
그리고, 본 발명에 있어서는 미리 정해진 소정의 어드레스에 대한 미리 정해진 소정의 순서의 리드 액세스와 라이트 액세스의 조합(라이트 액세스만의 경우도 포함한다)을 검출함으로써, 모드 엔트리의 허가를 제어하는 신호를 액티브 상태로 하는 구성에 의해서도, 상기한 바와 같은 효과, 또는 상기한 각 효과의 적어도 하나를 이룰 수 있다.

Claims (35)

  1. (a) 복수의 어드레스에 대한 리드 사이클이 연속한 때에 동작 모드의 엔트리의 요구를 접수하는 제 1의 단계와,
    (b) 상기 리드 사이클에 계속된 라이트 사이클에서 지정되는 데이터에 의거하여 엔트리하여야 할 동작 모드를 확정하는 제 2의 단계를 포함하는 것을 특징으로 하는 반도체 메모리의 동작 모드의 엔트리 방법.
  2. 제 1항에 있어서,
    상기 제 1의 단계는,
    상기 리드 사이클에서, 미리 기억된 제 1의 특정한 어드레스와 외부로부터 순차적으로 지정되는 어드레스를 비교하는 단계와,
    상기 비교의 결과를 받아서, 제 1의 특정한 어드레스에 대한 리드 사이클이 2사이클 이상 연속한 것을 판정하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리의 동작 모드의 엔트리 방법.
  3. 제 1항 또는 제 2항에 있어서,
    상기 제 2의 단계는,
    상기 리드 사이클에 계속된 라이트 사이클에서, 미리 기억된 제 2의 특정한 어드레스와 외부로부터 순차적으로 지정되는 어드레스를 비교하는 단계와,
    상기 비교의 결과를 받아서, 상기 라이트 사이클에서 지정되는 데이터에 의거하여 동작 모드를 확정하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리의 동작 모드의 엔트리 방법.
  4. 제 1항 내지 제 3항중 어느 한 항에 있어서,
    상기 제 1의 단계는 상기 복수의 어드레스로서 서로 동일한 어드레스가 지정된 경우에 동작 모드의 엔트리를 접수하는 것을 특징으로 하는 반도체 메모리의 동작 모드의 엔트리 방법.
  5. 제 1항 내지 제 3항중 어느 한 항에 있어서,
    상기 제 1의 단계는 상기 복수의 어드레스로서 최종 어드레스 또는 선두 어드레스의 어느 하나가 지정된 때에 동작 모드의 엔트리를 접수하는 것을 특징으로 하는 반도체 메모리의 동작 모드의 엔트리 방법.
  6. 제 1항 내지 제 3항중 어느 한 항에 있어서,
    상기 제 2의 단계는 상기 리드 사이클의 어드레스로서 선두 어드레스 및 최종 어드레스의 한쪽이 지정된 경우에 동작 모드의 엔트리를 접수하고, 상기 제 2의 단계는 상기 라이트 사이클의 어드레스로서 상기 선두 어드레스 및 최종 어드레스의 다른쪽이 지정된 경우에, 엔트리하여야 할 동작 모드를 확정하는 것을 특징으로 하는 반도체 메모리의 동작 모드의 엔트리 방법.
  7. 제 1항 내지 제 6항중 어느 한 항에 있어서,
    상기 제 1의 단계는 엔트리하여야 할 동작 모드로서, 다이내믹형 메모리 셀을 행열 형상으로 배열하여 이루어지는 메모리 셀 어레이 내의 부의 영역을 리프레시하기 위한 파셜 리프레시 모드를 접수하고,
    상기 제 2의 단계는 엔트리하여야 할 동작 모드로서, 해당 파셜 리프레시 모드를 확정하는 것을 특징으로 하는 반도체 메모리의 동작 모드의 엔트리 방법.
  8. 동작중에 동작 모드의 엔트리가 가능도록 구성된 반도체 메모리에 있어서,
    복수의 어드레스에 대한 리드 사이클이 연속한 때에 동작 모드의 엔트리의 요구를 접수하고, 상기 리드 사이클에 계속된 라이트 사이클에서 지정된 데이터에 의거하여 엔트리하여야 할 동작 모드를 확정하는 동작 모드 엔트리 회로를 구비한 것을 특징으로 하는 반도체 메모리.
  9. 제 8항에 있어서,
    상기 동작 모드 엔트리 회로는,
    상기 리드 사이클에서 외부로부터 지정되어야 할 제 1의 특정한 어드레스를 기억하는 기억부와,
    상기 기억부에 기억된 제 1의 특정한 어드레스와 외부로부터 순차적으로 지정되는 어드레스를 비교하는 비교부와,
    상기 비교부에 의한 비교의 결과를 받아서, 제 1의 특정한 어드레스에 대한 리드 사이클이 2사이클 이상 연속한 것을 판정하는 판정부를 구비하는 것을 특징으로 하는 반도체 메모리,
  10. 제 8항 또는 제 9항에 있어서,
    상기 동작 모드 엔트리 회로는,
    상기 리드 사이클에 계속된 라이트 사이클에서 외부로부터 지정되어야 할 제 2의 특정한 어드레스를 기억하는 기억부와,
    상기 기억부에 기억된 제 2의 특정한 어드레스와 외부로부터 순차적으로 지정되는 어드레스를 비교하는 비교부와,
    상기 비교부에 의한 비교의 결과를 받아서, 상기 라이트 사이클에서 지정되는 데이터에 의거하여 동작 모드를 확정하는 확정부를 구비한 것을 특징으로 하는 반도체 메모리.
  11. 제 8항 내지 제 10항중 어느 한 항에 있어서,
    상기 동작 모드 엔트리 회로는,
    상기 복수의 어드레스로서 서로 동일한 어드레스가 지정된 경우에 동작 모드의 엔트리를 접수하는 것을 특징으로 하는 반도체 메모리.
  12. 제 8항 내지 제 10항중 어느 한 항에 있어서,
    상기 동작 모드 엔트리 회로는,
    상기 복수의 어드레스로서 최종 어드레스 또는 선두 어드레스의 어느 하나가 지정된 때에 동작 모드의 엔트리를 접수하는 것을 특징으로 하는 반도체 메모리.
  13. 제 8항 내지 제 10항중 어느 한 항에 있어서,
    상기 동작 모드 엔트리 회로는,
    상기 리드 사이클의 어드레스로서 선두 어드레스 및 최종 어드레스의 한쪽이 지정되고, 상기 라이트 사이클의 어드레스로서 상기 선두 어드레스 및 최종 어드레스의 다른쪽이 지정된 경우에, 동작 모드의 엔트리를 접수하는 것을 특징으로 하는 반도체 메모리.
  14. 제 8항 내지 제 13항중 어느 한 항에 있어서,
    상기 동작 모드 엔트리 회로는,
    엔트리하여야 할 동작 모드로서, 다이내믹형 메모리 셀을 행열 형상으로 배열하여 이루어지는 메모리 셀 어레이 내의 일부의 영역을 리프레시하기 위한 파셜 리프레시 모드를 접수하는 것을 특징으로 하는 반도체 메모리.
  15. 복수의 메모리 셀이 어레이 형상으로 배열되어 이루어지는 메모리 셀 어레이와,
    어드레스의 입력을 행하는 어드레스 단자와,
    데이터의 입력 및 출력을 행하는 데이터 단자와,
    반도체 메모리의 액세스 제어, 기록 제어 및 판독 데이터의 출력 제어를 위한 제어 신호의 입력을 행하는 제어 단자를 적어도 포함하는 반도체 메모리를 가지며,
    상기 어드레스 단자에 입력되는 어드레스와, 상기 제어 단자에 입력되는 제어 신호 및 상기 데이터 단자에 입력되는 데이터에 의거하여, 상기 반도체 메모리의 동작 모드의 엔트리를 행하는 동작 모드 엔트리 회로에 의한, 반도체 메모리의 동작 모드의 엔트리 방법으로서,
    상기 제어 단자에 입력되는 제어 신호에 의거하여, 현재의 사이클이 리드 사이클인지 라이트 사이클인지를 판정하고,
    현재의 사이클이 리드 사이클인 경우에, 상기 어드레스 단자에 입력된 어드레스가 미리 정해진 어드레스와 일치하는지의 여부를 비교 판정하는 단계와,
    어드레스가 일치하는 경우, 상기 리드 사이클에 계속된 다음의 하나 또는 복수의 리드 사이클에서 상기 어드레스 단자에 입력된 각각의 어드레스가 미리 정해진 어드레스와 일치하는지의 여부를 비교 판정하는 단계와,
    연속하는 복수의 상기 리드 사이클에서 어드레스의 일치가 검출된 경우에, 동작 모드의 엔트리의 허가를 제어하는 모드 엔트리 신호를 액티브 상태로 설정하는 단계와,
    상기 모드 엔트리 신호가 액티브 상태인 경우에, 연속하는 복수의 상기 리드 사이클에 계속된 적어도 하나의 라이트 사이클에서 상기 어드레스 단자에 입력된어드레스가 미리 정해진 어드레스와 일치하는지의 여부를 비교 판정하고, 일치하는 경우, 상기 데이터 단자로부터 입력되는 데이터에 의거하여, 엔트리하여야 할 동작 모드를 확정하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리의 동작 모드의 엔트리 방법.
  16. 제 15항에 있어서,
    상기 엔트리하여야 할 동작 모드를 확정하는 단계는,
    복수의 상기 리드 사이클에 계속된 라이트 사이클에서, 상기 어드레스 단자에 입력된 어드레스가 미리 정해진 어드레스와 일치하는지의 여부를 비교 판정하는 단계와,
    어드레스가 일치한 경우, 상기 라이트 사이클에서 상기 데이터 단자에 입력된 데이터에 의거하여, 동작 모드의 종류를 선택하는 단계와,
    상기 라이트 사이클의 다음 라이트 사이클에서, 상기 어드레스 단자에 입력된 어드레스가 미리 정해진 어드레스와 하는지의 여부를 비교 판정하는 단계와,
    어드레스가 일치한 경우, 상기 다음의 라이트 사이클에서 상기 데이터 단자에 입력된 데이터에 의거하여, 동작 모드의 조건을 설정하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리의 동작 모드의 엔트리 방법.
  17. 복수의 메모리 셀이 어레이 형상으로 배열되어 이루어지는 메모리 셀 어레이와,
    어드레스의 입력을 행하는 어드레스 단자와,
    데이터의 입력 및 출력을 행하는 데이터 단자와,
    반도체 메모리의 액세스 제어, 기록 제어 및 판독 데이터의 출력 제어를 위한 제어 신호의 입력을 행하는 제어 단자를 적어도 포함하는 반도체 메모리를 가지며,
    상기 어드레스 단자에 입력되는 어드레스와, 상기 제어 단자에 입력되는 제어 신호 및 상기 데이터 단자에 입력되는 데이터에 의거하여, 상기 반도체 메모리의 동작 모드의 엔트리를 제어하는 동작 모드 엔트리 회로를 구비하고,
    상기 동작 모드 엔트리 회로는,
    상기 제어 단자에 입력되는 제어 신호에 의거하여. 현재의 사이클이 리드 사이클인지 라이트 사이클인지를 판정하는 수단과,
    현재의 사이클이 리드 사이클인 경우에, 상기 어드레스 단자에 입력된 어드레스가 미리 정해진 어드레스와 일치하는지의 여부를 비교 판정하는 수단과,
    상기 리드 사이클에서 어드레스가 일치한 경우, 상기 리드 사이클에 계속된 다음의 하나 또는 복수의 리드 사이클에서 상기 어드레스 단자에 입력된 어드레스와 미리 정해진 어드레스와의 일치가 검출된 경우에, 동작 모드의 엔트리의 허가를 제어하는 모드 엔트리 신호를 액티브 상태로 설정하는 수단과,
    복수의 상기 리드 사이클에 계속된 적어도 하나의 라이트 사이클에서 상기 어드레스 단자에 입력된 어드레스가 미리 정해진 어드레스와 일치하는지의 여부를 비교 판정하고, 일치한 경우, 상기 모드 엔트리 신호가 액티브 상태인 경우에는 상기 데이터 단자로부터 입력되는 데이터에 의거하여, 엔트리하여야 할 동작 모드를 확정하는 수단을 포함하는 것을 특징으로 하는 반도체 장치.
  18. 제 17항에 있어서,
    상기 엔트리하여야 할 동작 모드를 확정하는 수단은,
    복수의 상기 리드 사이클에 계속된 라이트 사이클에서, 상기 어드레스 단자에 입력된 어드레스가 미리 정해진 어드레스와 일치하는지의 여부를 비교 판정하는 어드레스 비교 수단과,
    상기 비교 판정의 결과, 어드레스가 일치한 경우, 상기 라이트 사이클에서 상기 데이터 단자에 입력된 데이터에 의거하여, 동작 모드의 종류를 선택하는 수단과,
    상기 라이트 사이클의 다음 라이트 사이클에서, 상기 어드레스 단자에 입력된 어드레스를 상기 어드레스 비교 수단에서 미리 정해진 어드레스와 일치하는지의 여부를 비교 판정하고, 상기 비교 판정의 결과, 어드레스가 일치한 경우, 상기 라이트 사이클에서 상기 데이터 단자에 입력된 데이터에 의거하여, 동작 모드의 조건을 설정하는 수단을 포함하는 것을 특징으로 하는 반도체 장치.
  19. 복수의 메모리 셀이 어레이 형상으로 배열되어 이루어지는 메모리 셀 어레이와,
    어드레스의 입력을 행하는 어드레스 단자와,
    데이터의 입력 및 출력을 행하는 데이터 단자와,
    반도체 메모리의 선택의 제어를 행하는 제 1의 제어 신호, 상기 데이터 단자로부터의 데이터의 입력과 출력의 제어를 행하는 제 2의 제어 신호 및 데이터의 기록과 판독의 제어를 행하는 제 3의 제어 신호의 각 제어 신호의 입력을 각각 행하는 제 1 내지 제 3의 제어 단자를 적어도 포함하는 반도체 메모리를 가지며,
    상기 어드레스 단자에 입력되는 어드레스와, 상기 제 1 내지 제 3의 제어 단자에 입력되는 제어 신호 및 상기 데이터 단자에 입력되는 데이터에 의거하여, 상기 반도체 메모리의 동작 모드의 엔트리를 제어하는 동작 모드 엔트리 회로를 구비하고,
    상기 동작 모드 엔트리 회로는,
    상기 제 1의 제어 신호가 액티브 상태인 때, 상기 제 2의 제어 신호와 상기 제 3의 제어 신호에 의거하여, 현재의 사이클이 리드 사이클인지 라이트 사이클인지를 판정하고 리드 라이트 식별 신호를 출력하는 리드 라이트 판정부와,
    리드 사이클에서 지정되는 어드레스에 의거하여, 엔트리의 요구의 유무를 판정하고, 동작 모드의 엔트리의 허가를 제어하는 모드 엔트리 신호를 출력하는 모드 판정부로서, 상기 리드 라이트 판정부에서 리드 사이클이라고 판정된 경우에, 상기 어드레스 단자에 입력된 어드레스가 미리 정해진 리드 어드레스와 일치하는지의 여부를 비교 판정하는 어드레스 비교기와, 상기 리드 사이클에 계속된 다음의 하나 또는 복수의 리드 사이클에서 상기 어드레스 비교기가 연속하여 일치를 나타내는 경우에, 상기 모드 엔트리 신호를 액티브 상태로 설정하는 수단을 구비하는 모드판정부와,
    상기 모드 엔트리 신호가 액티브 상태인 경우에, 연속하는 복수의 상기 리드 사이클에 계속된 적어도 하나의 라이트 사이클에서 상기 데이터 단자에 공급되는 커맨드 데이터에 의거하여 모드 데이터를 생성하고 출력하는 모드 설정부을 구비하고 있는 것을 특징으로 하는 반도체 장치.
  20. 제 19항에 있어서,
    상기 모드 판정부는,
    복수의 리드 사이클에서 상기 어드레스 비교기가 연속하여 일치를 나타내는 것을 검출하는 수단과,
    상기 복수의 리드 사이클에서 상기 어드레스 비교기가 연속하여 일치를 나타내는 것이 검출된 경우에, 상기 모드 엔트리 신호를 액티브 상태로 세트함과 함께, 상기 어드레스 비교기가 불일치를 나타내는 경우에는 상기 모드 엔트리 신호를 인액티브 상태로 리셋하는 플립플롭을 구비하고 있는 것을 특징으로 하는 반도체 장치.
  21. 제 19항에 있어서,
    상기 모드 설정부는,
    미리 정해진 라이트 어드레스를 격납한 라이트 어드레스 레지스터와,
    상기 리드 사이클에 계속된 사이클이 상기 리드 라이트 판정부에서 라이트사이클이라고 판정된 경우, 상기 어드레스 단자에 입력된 어드레스가 상기 라이트 어드레스 레지스터에 격납된 상기 라이트 어드레스와 일치하는지의 여부를 비교 판정하는 라이트 어드레스 비교부와,
    상기 라이트 어드레스 비교부에서의 비교의 결과, 일치하는 경우, 상기 데이터 단자로부터 입력되는 데이터에 의거하여, 엔트리하여야 할 동작 모드를 확정하고 모드 데이터로서 출력하는 커맨드 디코더를 구비하고 있는 것을 특징으로 하는 반도체 장치.
  22. 제 19항에 있어서,
    상기 모드 판정부는,
    미리 정해진 리드 어드레스를 격납한 리드 어드레스 레지스터와,
    상기 어드레스 단자로부터 입력된 어드레스와, 상기 리드 어드레스 레지스터에 격납된 상기 리드 어드레스를, 어드레스 천이 검출 회로에 의해 어드레스 천이시에 출력되는 펄스 신호의 타이밍에서 비교하고, 입력된 어드레스가 상기 리드 어드레스와 일치하는 것을 검출하고 어드레스 검출 신호를 출력하는 리드 어드레스 비교기와,
    상기 어드레스 검출 신호를, 입력되는 제 1 및 제 2의 래치 신호에 의거하여, 각각 래치하고 제 1 및 제 2의 어드레스 검출 신호로서 각각 출력하는 제 1 및 제 2의 래치 회로와,
    상기 제 1 및 제 2의 어드레스 검출 신호와, 상기 리드 라이트 판정부로부터의 리드 라이트 식별 신호와의 논리곱을 연산하고, 상기 연산 결과를, 상기 모드 엔트리 신호로서 출력하는 논리 게이트 회로와,
    상기 어드레스 천이 검출 회로에 의해 어드레스 천이시에 출력되는 펄스 신호와 상기 제 1의 제어 신호에 의거하여, 상기 제 1 및 제 2의 래치 회로의 래치 동작을 제어하는 제 1 및 제 2의 래치 신호를 생성하고 출력하는 래치 제어부를 구비하고 있는 것을 특징으로 하는 반도체 장치.
  23. 제 22항에 있어서,
    상기 래치 제어부는,
    상기 제 1의 제어 신호를 입력하고, 상기 제 1의 제어 신호의 액티브 상태로의 천이를 트리거로 하여 출력 신호의 값을 반전하는 토글형 플립플롭과,
    상기 어드레스 천이 검출 회로에 의해 어드레스 천이시에 출력되는 펄스 신호와 상기 토글형 플립플롭의 출력 신호의 반전 신호를 입력하고, 입력한 2개의 신호의 논리곱 연산 결과를 상기 제 1의 래치 신호로서 출력하는 제 1의 논리 게이트 회로와,
    상기 어드레스 천이 검출 회로에 의해 어드레스 천이시에 출력되는 펄스 신호와 상기 토글형 플립플롭의 출력 신호를 입력하고, 입력한 2개의 신호의 논리곱 연산 결과를 상기 제 2의 래치 신호로서 출력하는 제 2의 논리 게이트 회로를 구비하고 있는 것을 특징으로 하는 반도체 장치.
  24. 제 19항에 있어서,
    상기 리드 라이트 판정부는,
    상기 제 1의 제어 신호의 반전 신호 및 상기 제 2의 제어 신호의 반전 신호를 제 1 및 제 2의 입력단자로부터 입력하고, 상기 제 3의 제어 신호를 제 3의 입력단자로부터 그대로 입력하고, 이들 3개의 입력 신호의 논리곱을 출력 단자로부터 출력하는 제 1의 논리 게이트 회로와,
    상기 제 1의 제어 신호의 반전 신호 및 상기 제 3의 제어 신호의 반전 신호를 제 1 및 제 3의 입력단자로부터 입력하고, 상기 제 2의 제어 신호를 제 2의 입력단자로부터 그대로 입력하고, 이들 3개의 입력 신호의 논리곱을 출력 단자로부터 출력하는 제 2의 논리 게이트 회로와,
    상기 제 1의 논리 게이트 회로의 출력 단자로부터의 출력 신호를 세트 단자로부터 입력하고, 상기 제 2의 논리 게이트 회로의 출력 단자로부터의 출력 신호를 리셋 단자로부터 입력하고, 출력 단자로부터, 상기 리드 라이트 식별 신호를 출력하는 SR형 플립플롭을 구비하고 있는 것을 특징으로 하는 반도체 장치.
  25. 제 19항에 있어서,
    상기 모드 판정부가,
    리드 어드레스 레지스터에 격납된 리드 어드레스와, 리드 사이클에서 어드레스 단자에 입력된 어드레스를 비교한 어드레스를 비교하는 어드레스 비교부와,
    상기 어드레스 비교부의 출력 신호를 입력으로 하는 제 1의 레지스터와,
    상기 제 1의 레지스터의 출력 신호를 입력으로 하는 제 2의 레지스터와,
    상기 제 1 및 제 2의 레지스터의 출력 신호를 입력하고, 상기 리드 라이트 판정부로부터의 리드 라이트 식별 신호와의 논리곱을, 상기 모드 엔트리 신호로서 출력하는 논리 게이트 회로를 구비하고,
    상기 제 1 및 제 2의 레지스터의 샘플링 제어 신호로서, 어드레스의 천이를 검출하는 어드레스 천이 검출 회로에 의해 어드레스 천이시에 출력되는 펄스 신호가 공급 되는 것을 특징으로 하는 반도체 장치.
  26. 복수의 메모리 셀이 어레이 형상으로 배열되어 이루어지는 메모리 셀 어레이와,
    어드레스의 입력을 행하는 어드레스 단자와,
    데이터의 입력과 출력을 행하는 데이터 단자를 적어도 포함하는 반도체 메모리와,
    상기 반도체 메모리의 동작 모드의 엔트리를 행하는 동작 모드 엔트리 회로를 구비하고,
    상기 동작 모드 엔트리 회로에는 제어 신호로서,
    제 1의 제어 단자에 입력되고, 메모리 사이클에서, 반도체 메모리의 칩 선택시에 액티브 상태로 되는 제 1의 제어 신호와,
    제 2의 제어 단자에 입력되고, 상기 데이터 단자에서의 데이터의 입력과 출력을 제어하고, 데이터를 출력한 경우에 액티브 상태로 설정되는 제 2의 제어 신호와,
    제 3의 제어 단자에 입력되고, 라이트 동작인 때에 액티브 상태로 되는 제 3의 제어 신호가 입력되고,
    상기 동작 모드 엔트리 회로는,
    상기 어드레스 단자에 입력되는 어드레스와, 기억부에 격납되어 있는 미리 정해진 어드레스를 각각 입력하고, 입력한 2개의 어드레스가 일치하는지의 여부를 비교하고, 일치하고 있는 경우에, 액티브 상태의 출력 신호를 출력하는 어드레스 비교기와,
    상기 제 1의 제어 신호의 액티브 상태로의 천이에 의거하여 원숏의 펄스 신호를 생성하는 펄스 생성 회로와,
    상기 펄스 생성 회로로부터 출력되는 펄스 신호를 샘플링 제어 신호로 하여, 상기 어드레스 비교기의 출력 신호를 샘플 하여 출력하는 제 1의 레지스터와,
    상기 펄스 신호를 샘플링 제어 신호로 하여, 상기 제 2의 제어 신호를 샘플 하여 출력하는 제 2의 레지스터와,
    상기 제 1의 레지스터의 출력 신호와 상기 제 2의 레지스터의 출력 신호와 상기 펄스 신호를 입력하고, 입력한 3개의 신호의 논리곱 연산 결과를 샘플링 제어 신호로서 출력하는 제 1의 논리 게이트 회로와,
    상기 샘플링 제어 신호를 공통으로 입력하고, 종속 형태에 접속되어 있는 복수단의 레지스터를 구비하고,
    상기 복수단의 레지스터의 초단의 레지스터에는 상기 어드레스 비교기의 출력 신호가 입력되고,
    상기 복수단의 레지스터의 출력 신호를 입력하고, 상기 복수단의 레지스터의 출력 신호가 함께 액티브 상태를 나타내는 때에, 액티브 상태의 출력 신호를 출력하는 제 2의 논리 게이트 회로와,
    상기 제 2의 논리 게이트 회로의 출력 신호를 세트 신호로서 세트 단자에 입력하고, 상기 제 1의 레지스터의 출력 신호를 리셋 신호로서 리셋 단자에 입력하고, 출력 단자로부터, 동작 모드의 엔트리의 허가를 제어하는 모드 엔트리 신호를 출력하는 SR형 플립플롭을 구비하고,
    상기 SR형 플립플롭으로부터 출력되는 상기 모드 엔트리 신호와, 상기 제 1의 레지스터의 출력 신호와, 상기 제 3의 제어 신호를 입력하고, 상기 모드 엔트리 신호가 액티브 상태인 때, 상기 어드레스 단자에 입력되는 어드레스가 상기 미리 정해진 어드레스와 일치하는 적어도 하나의 라이트 사이클에서, 상기 데이터 단자에 입력되는 데이터를 받아들여서 해독하고, 해독 결과에 의거하여, 동작 모드를 설정하는 모드 고정 회로를 구비하고 있는 것을 특징으로 하는 반도체 장치.
  27. 제 26항에 있어서,
    상기 모드 설정 회로가,
    상기 제 3의 제어 신호를, 상기 펄스 신호에 샘플 하여 출력하는 제 3의 레지스터와,
    상기 제 1의 레지스터의 출력 신호가 액티브 상태를 나타내고, 상기 제 3 레지스터가 출력 신호가 액티브 상태를 나타내고 있는 경우에, 상기 펄스 신호에 의거하여, 제 2의 샘플링 제어 신호를 생성하는 제 3의 논리 게이트 회로와,
    상기 데이터 단자로부터의 데이터를, 상기 제 3의 논리 게이트 회로로부터 출력되는 상기 제 2의 샘플링 제어 신호로 샘플 하여 출력하는 제 4의 레지스터와,
    상기 제 4의 레지스터의 출력 신호에 의거하여 모드 선택을 행하는 모드 선택 회로와,
    상기 모드 선택 회로의 출력 신호가 액티브인 때, 상기 펄스 신호를 받아서 제 3의 샘플링 제어 신호를 생성하는 제 4의 논리 게이트 회로와,
    상기 데이터 단자로부터의 데이터를, 상기 제 3의 샘플링 제어 신호로 샘플 하여 출력하는 제 5의 레지스터와,
    상기 제 5의 레지스터의 출력 신호에 의거하여 동작의 전환을 행하는 전환 신호를 출력하는 절환 신호 발생 회로를 구비하고 있는 것을 특징으로 하는 반도체 장치.
  28. 제 26항에 있어서,
    소정의 시간 계시하는 타이머에 있어서의 타임 아웃 발생시, 리프레시 어드레스를 생성하고 자동 리프레시을 행하는 리프레시 제어회로를 구비하고,
    상기 동작 전환 신호는 상기 생성된 리프레시 어드레스의 소정의 상위 비트를 마스크하는 신호로서 사용되고, 상기 동작 모드 엔트리 회로로부터 출력되는 동작 전환 신호에 의거하여, 리프레시 영역이 가변되는 것을 특징으로 하는 반도체장치.
  29. 제 19항 또는 제 26항에 있어서,
    상기 반도체 메모리가 셀프 리프레시 기능을 구비한 다이내믹형 반도체 메모리로 구성된 의사 SRAM(그태틱 랜덤 액세스 메모리)으로 이루어지고,
    상기 제 1 내지 제 3의 제어 신호가 SRAM 준거의 칩 실렉트 신호, 아웃풋 인에이블, 및 라이트 인에이블 신호로 이루어지는 것을 특징으로 하는 반도체 장치.
  30. 제 19항에 있어서,
    상기 모드 설정부가 상기 모드 엔트리 신호가 액티브 상태인 경우에, 연속하는 복수의 상기 리드 사이클에 계속된 적어도 하나의 라이트 사이클에서, 상기 데이터 단자 대신에, 상기 어드레스 단자 및/또는 소정의 제어 단자에 공급되는 신호에 의거하여 모드 데이터를 생성하고 출력하는 수단을 구비하고 있는 것을 특징으로 하는 반도체 장치.
  31. 제 19항에 있어서,
    상기 모드 설정부는,
    미리 정해진 라이트 어드레스를 격납한 라이트 어드레스 레지스터와,
    상기 리드 사이클에 계속된 사이클이 상기 리드 라이트 판정부에서 라이트 사이클이라고 판정된 경우, 상기 어드레스 단자에 입력된 어드레스가 상기 라이트어드레스 레지스터에 격납된 상기 라이트 어드레스와 일치하는지의 여부를 비교 판정하는 라이트 어드레스 비교부와,
    상기 라이트 어드레스 비교부로의 비교의 결과, 일치하는 경우, 상기 데이터 단자 대신에, 상기 어드레스 단자 및/또는 소정의 제어 단자로부터 입력되는 신호에 의거하여, 엔트리하여야 할 동작 모드를 확정하고 모드 데이터로서 출력하는 커맨드 디코더를 구비하고 있는 것을 특징으로 하는 반도체 장치.
  32. 제 26항에 있어서,
    상기 모드 설정 회로가 상기 SR형 플립플롭으로부터 출력되는 상기 모드 엔트리 신호와, 상기 제 1의 레지스터의 출력 신호와, 상기 제 3의 제어 신호를 입력하고, 상기 모드 엔트리 신호가 액티브 상태인 때, 상기 어드레스 단자에 입력되는 어드레스가 상기 미리 정해진 어드레스와 일치하는 적어도 하나의 라이트 사이클에서, 상기 데이터 단자 대신에, 상기 어드레스 단자 및/또는 소정의 제어 단자에 입력되는 신호를 받아들여 해독하고, 해독 결과에 의거하여, 동작 모드를 설정하는 수단을 구비하고 있는 것을 특징으로 하는 반도체 장치.
  33. 반도체 메모리의 어드레스 단자에 입력되는 어드레스와, 상기 반도체 메모리의 제어 단자에 입력되고, 적어도 기록과 판독 액세스의 제어를 행하는 제어 신호와, 상기 반도체 메모리의 데이터 단자에 입력되는 데이터 신호중의 적어도 하나에 의거하여, 동작 모드 엔트리 회로에 의해 상기 반도체 메모리의 동작 모드의 엔트리의 제어를 행하는 방법으로서,
    상기 동작 모드 엔트리 회로는. 상기 어드레스 단자에 입력되는 어드레스와, 상기 제어 단자에 입력되는 제어 신호를 감시하고, 미리 정해진 어드레스에 대한 미리 정해진 복수회의 리드 사이클, 또는 미리 정해진 어드레스에 대한 미리 정해진 복수회의 라이트 사이클, 또는 미리 정해진 어드레스에 대한 리드 사이클과 미리 정해진 어드레스에 대한 라이트 사이클의 소정의 순서로의 조합에 의해 이루어지는 액세스 사이클이 나타나는 것의 검출을 행하고, 상기 미리 정해진 어드레스에 대한 액세스 사이클이 미리 정해진 회수 나타난 경우에, 동작 모드의 엔트리의 접수를 허가하는 제어를 행하는 단계와,
    상기 동작 모드 엔트리 회로는 상기 동작 모드의 엔트리의 접수가 허가된 경우에, 상기 데이터 단자, 상기 어드레스 단자 및 상기 제어 단자중의 어느 하나 또는 이들의 단자의 조합에 입력되는 신호에 의거하여 엔트리하여야 할 동작 모드를 확정하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리의 동작 모드의 엔트리 방법.
  34. 복수의 메모리 셀이 어레이 형상으로 배열되어 이루어지는 메모리 셀 어레이와,
    어드레스의 입력을 행하는 어드레스 단자와,
    데이터의 입력 및 출력을 행하는 데이터 단자와,
    반도체 메모리의 액세스 제어, 기록 제어 및 판독 제어를 위한 제어 신호의입력을 행하는 제어 단자를 적어도 포함하는 반도체 메모리를 가지며,
    상기 어드레스 단자에 입력되는 어드레스와, 상기 제어 단자에 입력되는 제어 신호와, 상기 데이터 단자에 입력되는 데이터 신호중의 적어도 하나에 의거하여, 상기 반도체 메모리의 동작 모드의 엔트리를 행하는 동작 모드 엔트리 회로에 의한, 반도체 메모리의 동작 모드의 엔트리 방법으로서,
    상기 제어 단자에 입력되는 제어 신호에 의거하여, 현재의 사이클이 리드 사이클인지 라이트 사이클인지를 판정하고, 현재의 사이클이, 리드 동작 또는 라이트 동작중 미리 정해진 동작의 사이클인 경우에, 상기 어드레스 단자에 입력된 어드레스가 미리 정해진 어드레스와 일치하는 지의 여부를 비교 판정하는 단계와,
    어드레스가 일치하는 경우, 상기 사이클에 계속되고, 미리 정해진 리드 사이클 또는 라이트 사이클, 또는 리드 사이클과 라이트 사이클의 조합으로 이루어지는 미리 정해진 하나 또는 복수의 사이클에서, 상기 어드레스 단자에 입력된 각각의 어드레스가 미리 정해진 어드레스와 일치하는지의 여부를 비교 판정하는 단계와,
    상기 각 사이클에서, 어드레스의 일치가 검출된 경우에, 동작 모드의 엔트리의 허가를 제어하는 모드 엔트리 신호를 액티브 상태로 설정하는 단계와,
    상기 모드 엔트리 신호가 액티브 상태로 된 경우에, 상기 어드레스 단자, 상기 제어 단자, 및 상기 데이터 단자중의 적어도 하나 또는 이들의 단자의 조합에 의해 입력되는 신호에 의거하여, 엔트리하여야 할 동작 모드를 확정하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리의 동작 모드의 엔트리 방법.
  35. 복수의 메모리 셀이 어레이 형상으로 배열되어 이루어지는 메모리 셀 어레이와,
    어드레스의 입력을 행하는 어드레스 단자와,
    데이터의 입력 및 출력을 행하는 데이터 단자와,
    반도체 메모리의 액세스 제어, 기록 제어 및 판독 데이터의 출력 제어를 위한 제어 신호의 입력을 행하는 제어 단자를 적어도 포함하는 반도체 메모리를 가지며,
    상기 어드레스 단자에 입력되는 어드레스와, 상기 제어 단자에 입력되는 제어 신호와, 상기 데이터 단자에 입력되는 데이터 신호중의 적어도 하나에 의거하여, 상기 반도체 메모리의 동작 모드의 엔트리를 행하는 동작 모드 엔트리 회로를 구비하고,
    상기 동작 모드 엔트리 회로는,
    상기 제어 단자에 입력되는 제어 신호에 의거하여, 현재의 사이클이 리드 사이클인지 라이트 사이클인지를 판정하는 수단을 구비하고,
    현재의 사이클이, 리드 사이클 또는 라이트 사이클중 미리 정해진 액세스 사이클인 경우에, 상기 어드레스 단자에 입력된 어드레스가 미리 정해진 어드레스와 일치하는 지의 여부를 비교 판정하는 수단과,
    어드레스가 일치하는 경우, 상기 사이클에 계속되고, 미리 정해진 리드 사이클 또는 라이트 사이클, 또는 리드 사이클과 라이트 사이클의 조합으로 이루어지는 미리 정해진 하나 또는 복수의 사이클에서, 상기 어드레스 단자에 입력된 각각의어드레스가 미리 정해진 어드레스와 일치하는지의 여부를 비교 판정하는 수단과,
    상기 각 사이클에서, 어드레스의 일치가 검출된 경우에. 동작 모드의 엔트리의 허가를 제어하는 모드 엔트리 신호를 액티브 상태로 설정하는 수단과,
    상기 모드 엔트리 신호가 인액티브 상태로부터 액티브 상태로 된 경우에, 상기 어드레스 단자, 상기 제어 단자 및 상기 데이터 단자중의 적어도 하나 또는 이들의 단자의 조합에 의해 입력되는 신호에 의거하여, 엔트리하여야 할 동작 모드를 확정하는 수단을 포함하는 것을 특징으로 하는 반도체 장치.
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