CN1329921C - 半导体存储器以及其动作模式的输入方法 - Google Patents

Abstract

提供一种不需要特别的时序、并且能够有效的抑制误输入，在动作中能进行动作模式的输入的半导体存储器及其动作模式的输入方法。读周期中，在对应多个地址的读周期连续时，接受动作模式输入的请求(步骤S1，S2)。在紧跟在此读周期之后的写周期中，基于从外部指定的数据，确定应输入的动作模式。此时，在最初的写周期中设定动作模式的种类，下一个周期中设定动作模式的条件。以此来执行半导体存储器的动作模式的输入。

Description

半导体存储器以及其动作模式的输入方法

技术区域

本发明涉及具有根据被输入的动作模式可使电路的动作方式变更而构成的半导体存储器及其动作模式的输入方法，特别是涉及用于动作模式输入的技术。

背景技术

近年来，手机作为因特网等的信息终端受到关注，可以存储被送信的图像数据、文字数据等各种数据的功能被手机所请求。这种信息终端，内部装有存储被送信数据的作为缓冲存储器的大容量的动态随机存储器(Dynamic Random Access Memory)。

但是，动态随机存储器，为了更新存储单元所存储的数据的动作有必要定期进行。伴随这种更新动作发生的消耗电流与存储容量有关。也就是说，更新动作进行时，通过使存储单元阵列的行进行顺次选择，进行数据的存取。如果存储容量大，由于单位时间内应该选择的行数增加，所以更新的动作周期有必要设定得短。因此，存储容量大的半导体存储器，伴随更新动作发生的消耗功率增加的倾向，给装有它的手机的电池的负担变大。

这里，手机的缓冲存储器存储的数据的规模小的情况下，动态存储器的存储单元阵列中不存在有用数据的区域的比率大，由于无效的更新动作会产生消耗电流。作为抑制这样的无效的消耗电流的动作，就是所谓的部分更新方式。如果利用这种部分更新方式，会选择记载有用的数据的一部分区域进行更新，可以有效地抑制无用的消耗电流。

于是，在手机的区域，在应用方面，动态随机存储器的更新等动作方式有根据存储数据的规模而相应转换的需求。

然而，如果是以往的动态随机存储器存在以下问题，为了转换动作方式，必须具备特别设定的时序方法的输入信号，所以，装有这种动态随机存储器的装置侧的时序设计变得复杂。

鉴于上述的情况，本发明的目的是提供一种不需要特别的时序方法、并且可以有效的抑制误输入、能够在动作中进行动作方式的输入的半导体以及这种动作方式的输入方法。

发明内容

为了解决上述课题，本发明具有以下的构成。

即，本发明涉及的半导体存储器的动作模式的输入方法，其特征在于，包括：(a)第1步骤，在对满足预先设定的规定关系的多个地址的读周期连续时，接受动作模式输入的请求(例如，相当于后述的步骤S1～S3的要素)，(b)第2步骤，基于紧接着上述读周期的写周期中被指定的数据确定应该输入的动作模式(例如，相当于后述的步骤S4～S7的要素)。

如果基于这种构成，例如半导体存储器按照既定的时序在读周期连续的情况下接受动作模式输入的请求。此时，在连续的读周期中被指定的多个地址，例如具有互相是同一地址等的规定的关系，满足这种关系的多个地址被输入的情况下，可以进行输入。因此，不需要特别的时序，能够在动作中接受输入，并且能够有效的抑制误输入。紧跟着上述的读周期，例如由在按照既定时序的写周期中被指定的数据来确定动作模式。

为了接受动作模式的输入，读周期和写周期的时序是既定的标准式样即可，只要对上述多个地址的周期连续就够了。因此，如果基于这种构成，不需要特定的时序，能够在动作中接受、确定动作模式的输入。

再者，在上述读周期中被指定的多个地址，可以互相不相同，也可以互相相同，只要在动作模式输入时，相连续的各周期指定的地址是预先设定的就可以。

上述的第1步骤，其特征在于，包括：例如在上述的读周期中，把预先存储的第1特定的地址(例如，相当于后述的最终地址[1FFFFFh]的要素)与从外部顺次被指定的地址相比较的步骤，和接受上述的比较结果，判断对第1特定的地址的读周期是否是2个周期以上连续的步骤。

上述的第2步骤，其特征在于，包括：例如在紧跟在上述的读周期之后的写周期中，把预先存储的第2特定的地址(例如，相当于后述的头地址[000000h]的要素)与从外部顺次被指定的地址相比较的步骤，和接受上述结果，基于在上述写周期中被指定的数据确定动作模式的步骤。

上述的第1步骤，其特征在于，例如作为上述的多个地址被指定为相互相同的地址(例如，相当于后述的读周期T3，T4中分别被指定的最终地址[1FFFFFh]的要素)的情况下接受动作模式的输入。

上述第1步骤，其特征在于，例如作为上述的多个地址被指定为最终地址(例如，相当于后述的最终地址[1FFFFFh]的要素)或者头地址(例如，相当于后述的头地址[000000h]的要素)中的任一个时接受动作模式的输入。

上述第2步骤，其特征在于，例如头地址和最终地址中的一个被指定为上述读周期的地址的情况下，接受动作模式的输入，上述第2步骤，例如上述头地址和最终地址中的另一个被指定为上述写周期的地址的情况下，确定输入的动作模式。

上述第1步骤，其特征在于，例如作为应该输入的动作模式，接受用于更新由动态型存储单元呈行列状排列形成的存储单元阵列内的一部分区域的部分更新模式，上述第2的步骤，该部分更新模式被确定为应输入的动作模式。

此外，本发明涉及的半导体存储器，其构成为在动作中能够输入动作模式，其特征在于，具有：动作模式输入电路，在对满足预先设定的规定关系的多个地址的读周期连续时接受输入的请求，基于在紧跟在上述读周期之后的写周期中被指定的数据，来确定应输入的动作模式。(相当于后述动作模式输入电路MOD的构成要素)。

如果基于这种构成，动作模式输入电路按照既定的时序，在读周期连续的情况下接受动作模式输入的请求。此时，连续的读周期中被指定的多个地址，例如具有互相是同一地址等的规定的关系，满足这种关系的地址被输入的情况下，可以进行输入。因此，不需要特别的时序，在动作中能够接受输入，并且能够有效的抑制误输入。

紧跟在上述读周期之后，动作模式输入电路按照规定的时序，基于在写周期中被指定的数据，来确定动作模式。结果，动作模式输入电路按照规定的时序，只在读周期和写周期中进行动作模式的输入。因此，不需要特别的时序，能够在动作中确定输入的动作模式。

此外，上述半导体存储器，其特征在于，上述动作模式输入电路具有：存储部分(例如相当于后述读地址寄存器REG或者读地址寄存器RREG的构成要件)，例如存储在上述读周期中应从外部指定的第1特定的地址；第一比较部分(例如相当于后述比较器CMP或者读地址比较器RCMP的构成要件)，把上述存储部分存储的第1特定的地址与从外部顺次指定的地址相比较；和判断部分(例如相当于后述由锁存器LATA、LATB与逻辑与门GA与锁存控制部分LCNT构成的电路，或者模式判断电路MDJ的构成要件)，接受由上述比较部分比较的结果，判断对应于第1特定的地址的读周期是否为2个周期以上连续。

并且，上述半导体存储器，其特征在于，上述动作模式输入电路，具有：存储部分(例如相当于后述写地址寄存器WREG的构成要素)，例如存储在紧跟在上述读周期之后的写周期中应从外部指定的第2特定的地址；第二比较部分(例如相当于后述写地址比较器WCMP的构成要素)，把上述存储部分存储的第2特定的地址与由外部顺次指定的地址相比较；和确定部分(例如相当于后述模式设定电路MDS的构成要素)，接受由上述比较部分比较的结果，基于上述写周期中被指定的数据，来确定动作模式。

并且，上述半导体存储器，其特征在于，上述动作模式输入电路，例如在上述多个地址互相被指定为同一地址的情况下，接受动作模式的输入。

并且，上述半导体存储器，其特征在于，上述动作模式输入电路，例如在最终地址或者头地址中任何一个被指定为上述多个地址时接受动作模式的输入。

并且，上述半导体存储器，其特征在于，上述动作模式输入电路，例如在头地址与最终地址中的一方被指定为上述读周期的地址，上述头地址与最终地址中的另一方被指定为上述写周期的地址的情况下，接受动作模式的输入。

并且，上述半导体存储器，其特征在于，上述动作模式输入电路中，例如，作为应输入的动作模式，接受用于更新由动态型存储单元呈行列状排列形成的存储单元阵列内的一部分区域的部分更新模式。

(1)并且，本发明涉及的半导体存储器的动作模式的输入方法，该方法由动作模式输入电路(MOD)实现，该动作模式输入电路具有半导体存储器，至少包括：由复数的存储单元呈阵列状排列形成的存储单元阵列(例如图1的MARY)；进行地址输入的地址端子(例如图1的ADD)；进行数据的输入和输出的数据端子(例如图1的DQ)；和输入用于半导体存储器的存取控制、写入控制、以及读出数据的输出控制的控制信号的控制端子(例如图1的/CS、/WE、/OE)，基于输入至上述地址端子的地址，输入至上述控制端子(例如图1的/CS、/WE、/OE)的控制信号，输入至上述数据端子的数据，通过执行半导体存储器的动作模式的输入，该动作模式输入方法包括：第一比较判断步骤(图2的S1)，基于被输入至上述控制端子的控制信号，判断现在的周期是读周期还是写周期，在现在的周期是读周期的情况下，比较判断被输入到上述地址端子的地址与预先设定的地址是否一致；第二比较判断步骤(图2的S2)，在地址一致的情况下，在紧跟在上述读周期之后的下一个或者多个读周期中，比较判断分别被输入至上述地址端子的地址与预先设定的地址是否一致；设定步骤(图2的S3)，在检测出连续多个上述读周期中地址一致的情况下，把控制动作模式的输入许可的模式输入信号设定为激活状态；确定步骤(图2的S4～S7)，在上述模式输入信号为激活状态的情况下，在紧跟在连续多个的上述读周期之后的至少一个写周期中，比较判断被输入到上述地址端子的地址与预先设定的地址是否一致，在一致的情况下，基于被输入至上述数据端子的数据，确定应输入的动作模式。

(2)本发明涉及的半导体存储器的动作模式的输入方法，上述对应输入的动作模式进行确定的步骤，包括：第三比较判断步骤(图2的S4)，在紧跟在多个上述读周期之后的写周期中，比较判断被输入到上述地址端子的地址与预先设定的地址是否一致；选择步骤(图2的S5)，在地址一致的情况下，在上述写周期中，基于被输入到上述数据端子的数据，选择动作模式的种类；比较判断步骤(图2的S6)，在上述写周期的下一个写周期中，比较判断被输入到上述地址端子的地址与预先设定的地址是否一致；和设定步骤(图2的S7)，在地址一致的情况下，在上述后一个写周期中，基于被输入至上述数据端子的数据，设定动作模式的条件。

(3)本发明涉及的半导体装置，包括动作模式输入电路(图1的MOD)，该动作模式输入电路具有半导体存储器，至少包括：由多个存储单元呈阵列状排列形成的存储单元阵列(例如图1的MARY)；进行地址的输入的地址端子(例如图1的ADD)；进行数据的输入和输出的数据端子(例如图1的DQ)；和输入用于半导体存储器的存取控制、写入控制、以及读出数据的输出控制的控制信号的控制端子(例如图1的/CS、/WE、/OE)，并基于被输入到地址端子的地址，被输入到控制端子的控制信号，以及被输入到数据端子的数据，控制上述半导体存储器的动作模式的输入；上述动作模式输入电路包括：模式设定装置(例如相当于后述图5的模式判断部分ADJ的构成要素)，模式设定装置包括：判断装置(例如相当于后述图5的读写判断部分RWJ的构成要素)，基于被输入到上述控制端子的控制信号，判断现在的周期是读周期还是写周期；比较判断装置(例如相当于后述各图的读地址寄存器RREG与读地址比较器RCMP的构成要素，或者相当于图14的地址寄存器AREG与地址比较器ACMP的构成要素)，在现在的周期是读周期的情况下，比较判断被输入到上述地址端子的地址与预先设定的地址是否一致；和设定装置(例如相当于后述图5、6的读地址判断电路ADJ的构成要素，或者相当于图14的寄存器REG1、REG2与NAND1～NAND3等的构成要素)，具有在上述读周期中地址一致的情况下，在紧跟在上述读周期之后的下一个或者多个读周期中，在检测出被输入到上述地址端子的地址与预先设定的地址一致的情况下，控制动作模式的输入许可的模式输入信号被设定为激活状态；和确定装置(例如相当于后述图5的模式设定部CDE的构成要素)，判断在紧跟在多个上述读周期之后的至少1个写周期中，被输入至上述地址端子的地址与预先设定的地址是否一致，在地址一致、上述模式输入信号为激活的状态的情况下，基于从上述数据端子输入的数据，确定应输入的动作模式。

(4)本发明中，上述对应输入的动作模式进行确定的装置(例如相当于后述图5的模式设定部分CDE的构成要素)，包括：地址比较装置(例如相当于后述图6的写地址寄存器WREG与写地址比较器WCMP的构成要素，或者图14的地址寄存器AREG与地址比较器ACMP)，在紧跟在多个上述读周期之后的写周期中，比较判断被输入到上述地址端子的地址与预先设定的地址是否一致；和动作模式条件的设定装置(例如相当于后述图6的指令解码器MDS，或者图14的寄存器REG6、REG7与模式选择电路MODSEL，部分更新切换信号生成电路PEGEN等构成要素)，上述比较判断的结果在地址一致的情况下，在上述写周期中，基于被输入到数据端子的数据，选择动作模式的种类，在上述写周期的下一个写周期中，比较判断被输入到上述地址端子的地址与由上述地址比较装置预先设定的地址是否一致，上述比较判断的结果，在地址一致的情况下，在上述写周期中，基于被输入到上述数据端子的数据，设定动作模式的条件。

(5)本发明涉及的半导体装置，包括动作模式输入电路(图1的MOD)，该动作模式输入电路具有半导体存储器至少包括：由多个存储单元呈阵列状排列形成的存储单元阵列(例如图1的MARY)；进行地址的输入的地址端子(例如图1的ADD)；进行数据的输入和输出的数据端子(例如图1的DQ)；和分别输入各控制信号对半导体存储器进行选择控制的第1控制信号(例如图1的片选信号/CS)，对由上述数据端子的数据进行输入和输出控制的第2控制信号(例如图1的输出使能信号/OE)，以及，对数据的写入和读出进行控制的第3控制信号(例如图1的写使能信号/WE)的第1至第3的控制端子，并基于被输入到上述地址端子的地址、被输入到上述第1至第3控制端子的控制信号，以及被输入到上述数据端子的数据，控制上述动作模式的输入。上述动作模式输入电路(图1的MOD)，包括：读写判断部分(后述图5的RWJ)，在上述第1控制信号为激活状态的时候，基于上述第2控制信号与第3控制信号，判断现在的周期是读周期还是写周期后，输出读写识别信号；模式判断部分(图5的ADJ)，基于在读周期中被指定的地址，判断有无输入的请求，输出用于控制动作模式输入许可的模式输入信号(图1、图5的MENT)，该模式判断部分具有地址比较器，在通过上述读写判断部分判断为读周期的情况下，比较判断被输入到上述地址端子的地址与预先设定的地址是否一致；和设定装置，在紧跟在上述读周期之后的一个或者多个读周期中，上述地址比较器表示为连续一致的情况下，把上述模式输入信号设定为激活状态；和模式设定部分(CDE)，在上述模式输入信号为激活状态的情况下，在紧跟在连续的多个上述读周期之后的至少1个写周期中，基于被提供到上述数据端子的指令数据(图1、图5的MDATA)产生并输出模式数据。

(6)在本发明涉及的半导体装置中，上述模式判断部分(ADJ)，包括在多个读周期中，检测上述地址比较器是否表示为连续一致的检测装置(例如相当于后述图7的锁存器LATA和LATB，或者图13的寄存器RA和RB，或者图14的寄存器REG1和REG2的构成要素)；和上述多个读周期中，当检测出上述地址比较器表示为连续一致的情况下，把上述模式输入信号设定为激活状态，当上述地址比较器表示为不一致的情况下，把上述模式输入信号复位为非激活状态的装置(例如相当于后述图7的门GA，或者图13的门GA，或者图14的SR触发器的构成要素)。

(7)在本发明涉及的半导体装置中，上述模式设定部分(图5的CDE)，包括：写地址寄存器(图5的WREG)，存储预先设定的写地址；写地址比较部分(图5的WCMP)，在紧跟在上述读周期之后的周期通过上述读写判断部分被判断为写周期的情况下，比较判断被输入到上述地址端子的地址与上述写地址寄存器中所存储的写地址是否一致；指令解码器(图5的MDS)，通过上述读写判断部分的比较结果如果是一致的情况下，基于被输入到上述数据端子的数据，确定应输入的动作模式，作为模式数据输出。

(8)在本发明涉及的半导体装置中，上述模式判断部分(ADJ)，包括：读地址寄存器(图7的RREG)，存储预先设定的读地址；读地址比较器(图7的RCMP)，由被输入至上述地址端子的地址和上述读地址寄存器中所存储的读地址，以由地址转移检测电路中地址转移时输出的脉冲信号(SATD)的时序，进行比较，检测出被输入的地址与上述读地址一致后输出地址检测信号(图7的SCR)；第1与第2锁存电路(图7的LATA和LATB)，基于被输入的第1和第2锁存信号，分别锁存上述地址检测信号后作为第1及第2地址检测信号(图7的SCA和SCB)分别输出；逻辑门电路(图7的GA)，对上述第1及第2地址检测信号(图7的SRW)和来自上述读写判断部分的读写识别信号进行逻辑与运算，把上述运算结果作为上述模式输入信号输出；和锁存控制部分(图7的LCNT)，基于由上述地址转移电路进行地址转移时被输出的脉冲信号(图7的SATD)和上述第1控制信号(图7的/CS)，产生并输出用于控制上述第1和第2锁存电路(图7的LATA和LATB)的锁存动作的第1和第2锁存信号。

(9)在本发明涉及的半导体装置中，锁存控制部分(图7的LCNT)，包括：反转型触发器(图8的TRF)，把上述第1控制信号向激活状态迁移作为触发，把输出信号进行反转；第1逻辑门电路(图7的GAA)，把在地址转移时由上述地址转移检测电路输出的脉冲信号(图8的SATD)，与上述反转型触发器的反转输出的逻辑与运算结果作为上述第1锁存信号输出；和第2逻辑门电路(图7的GAB)，把在地址转移时由上述地址转移检测电路输出的脉冲信号(图8的SATD)，与上述反转型触发器(图8的TRF)的输出的逻辑与运算结果作为上述第2锁存信号输出。

(10)在本发明涉及的半导体装置中，上述读写判断部分(RWJ)，包括：第1逻辑门电路(图9的GAC)，从第1和第2输入端子输入上述第1控制信号(/CS)的反转信号和上述第2控制信号的反转信号，从第3输入端子保持原样输入上述第3控制信号，这3个输入信号的逻辑与从输出端子输出；第2逻辑门电路(图9的GAD)，从第1和第3输入端子输入上述第1控制信号的反转信号和上述第3控制信号的反转信号，从第2输入端子保持原样输入上述第2控制信号，这3个输入信号的逻辑从由输出端子输出；SR型触发器(图9的RSF)，来自上述第1逻辑门电路(图9的GAC)的输出端子的输出信号从置位端子输入，来自上述第2逻辑门电路(图9的GAD)的输出端子的输出信号从复位端子输入，从输出端子输出上述读写识别信号(SRW)。

(11)在本发明涉及的半导体装置中，上述模式判断部分(ADJ)，包括：地址比较部分(图13的RCMP)，对读地址寄存器(RREG)中存储的读地址与读周期中被输入至地址端子的地址进行比较；第1寄存器(图13的RA)，输入上述地址比较部分的输出信号；第2寄存器(图13的RB)，输入上述第1寄存器的输出信号；和逻辑门电路(图13的GA)，输入上述第1和第2寄存器的输出信号，并把与来自上述读写判断部分输出的读写识别信号(SRW)的逻辑与，作为上述模式输入信号输出，在地址转移时由用于检测地址转移的地址转移电路输出的脉冲信号SATD被提供作为上述第1和第2寄存器(图13的RA和RB)的取样控制信号。

(12)在本发明涉及的半导体装置中，包括：存储单元阵列(图1的MARY)，由多个存储单元呈阵列状排列形成；地址端子(图1的ADD)，进行地址的输入；数据端子(图1的DQ)，进行数据的输入和输出；和动作模式输入电路(图1的MOD)，输入(上述半导体存储器的)动作模式，上述动作模式输入电路，具有以下的构成，即，在上述动作模式输入电路中，作为控制信号，输入第1控制信号(图1的/CS)，被输入到第1控制端子，在存储周期中，半导体存储器进行片选时被设定为激活状态；第2控制信号(图1的/OE)，被输入到第2控制端子，控制通过上述数据端子的数据的输入和输出，在数据输出时被设定为激活状态；和第3控制信号(图1的/WE)，被输入到第3控制端子，读动作时被设定为激活状态。

上述动作模式输入电路(MOD)，具有：地址比较器(图14的ACMP)，被输入至上述地址端子的地址，与存储部(AREG)中存储的预先设定的地址分别被输入，比较被输入的2个地址是否一致，如果一致，输出激活状态的输出信号；脉冲生成电路(图14的PG1)，基于上述第1控制信号(/CS)向激活状态迁移，产生单触发脉冲信号；第1寄存器(图14的REG3)，从上述脉冲生成电路(PG1)输出的脉冲信号作为取样控制信号，对上述地址比较器(ACMP)的输出信号进行取样并输出；第2寄存器(图14的REG4)，把上述脉冲信号作为取样信号，对上述第2控制信号进行取样并输出；第1逻辑门电路(图14的AND1)，输入上述第1寄存器的输出信号、上述第2寄存器的输出信号与上述脉冲信号，把输入的3个信号的逻辑与运算结果作为取样控制信号(图14的PRE)输出；和多级寄存器(图14的REG1和REG2)，上述取样控制信号一起输入，以级联形态相连接，上述多级寄存器中初级的寄存器(图14的REG1)，被输入地址比较器(ACMP)的输出信号。并且，还具有第2逻辑门电路(图14的NAND1)，上述多级寄存器的输出信号被输入，在上述多级寄存器的输出信号都显示为激活状态时，输出激活状态的输出信号；和SR型触发器(图14的NAND2和NAND3)，上述第2逻辑门电路的输出信号(作为置位信号)被输入到置位端子，上述第1寄存器的输出信号(作为复位信号)被输入到复位端子，从输出端子输出用于控制动作模式的输入许可的模式输入信号(图14的MENT)，和模式设定电路(相当于图14的寄存器REG6和REG7，模式选择电路MODSEL，部分更新切换信号生成电路PEGEN，逻辑与门电路AND2和AND3等构成要素)，输入从上述SR型触发器被输出的上述模式输入信号、上述第1寄存器的输出信号和上述第3控制信号，在上述模式输入信号为激活状态时，在被输入到上述地址端子的地址与上述预先设定的地址一致的至少1个写周期中，被输入到上述数据端子的数据被接受并解码，基于解码的结果，设定动作模式。

(13)本发明中，上述模式设定电路，包括：第3寄存器(图14的REG5)，基于上述脉冲信号取样并输出上述第3控制信号；第3逻辑门电路(图14的AND2)，在上述第1寄存器(图14的REG3)的输出信号表示为激活状态，上述第3寄存器(图14的REG5)的输出信号表示为激活状态的情况下，基于上述脉冲信号，产生第2取样控制信号(WRE1)；第4寄存器(图14的REG6)，通过从上述第3逻辑门电路被输出的第2取样控制信号(WRE1)，取样并输出来自上述数据端子的数据；模式选择电路(图14的MODSEL)，基于上述第4寄存器的输出信号进行模式选择；第4逻辑门电路(图14的AND3)，在上述模式选择电路的输出信号为激活状态时，接受上述脉冲信号，产生第3取样控制信号(WRE2)；第5寄存器(图14的REG7)，通过上述第3取样控制信号(WRE2)，取样并输出来自上述数据端子的数据；和切换信号生成电路(PEGEN)，基于上述第5寄存器的输出信号，输出执行动作切换的切换信号。

(14)并且，本发明中包括更新控制电路(图1的RSH)，当按设定时间计时的定时已到时，生成更新地址，进行自动更新，上述动作切换信号，被用来作为掩蔽上述被生成的更新地址的规定高位信号，基于从上述动作模式输入电路输出的动作切换信号，改变更新区域。

(15)本发明中，半导体存储器由具备自更新功能的动态半导体存储器构成的虚拟SRAM(静态随机存储器)构成，这种情况下，上述第1至第3控制信号，由以SRAM基准的片选信号(/CS)、输出使能信号(/OE)、以及写使能信号构成(/WE)。

(16)本发明中，模式设定部分(CDE)，具有：在模式输入信号(MENT)为激活状态的情况下，在紧跟在多个连续的上述读周期之后的至少1个写周期中，替换上述数据端子，而基于被提供到上述地址端子和/或所定的控制端子的信号，产生并输出模式数据的装置。

(17)在本发明中，用于模式设定部分(CDE)把模式输入信号设定为激活状态的条件，即使在对应于规定的地址读周期为连续的以外的情况下，例如还可以有以下情况：

由对应于规定的地址的读周期以及紧跟在其后的对应于规定的地址的写周期构成的多个周期，

由对应于规定的地址的写周期以及紧跟在其后的对应于规定的地址的读周期构成的多个周期，或者，

检测出对应于规定的地址的写周期为连续。

附图说明

图1是表示本发明的实施方式1所涉及的半导体存储器的全体构成的简要方块图。

图2是表示本发明的实施方式1所涉及的动作模式输入电路的动作流程的流程图。

图3是为了说明本发明的实施方式1所涉及的动作模式输入电路的动作的时序图。

图4是为了说明本发明的实施方式1所涉及的指令数据的构成的图。

图5是表示本发明的实施方式1所涉及的动作模式输入电路的构成的方块图。

图6是表示本发明的实施方式1所涉及的动作模式输入电路的主要部分的详细构成的方块图。

图7是表示本发明的实施方式1所涉及的构成动作模式输入电路的模式判定部分的构成例的电路图。

图8是表示本发明的实施方式1所涉及的构成模式判定部分的锁控制部分的构成例的电路图。

图9是表示本发明的实施方式1所涉及的构成动作模式输入电路的读写判定部分的构成例的电路图。

图10是用于说明本发明的实施方式1所涉及的动作模式输入电路的动作的时序图。

图11是用于说明本发明的实施方式1所涉及的模式判定部分的动作的时序图。

图12是用于说明本发明的实施方式1所涉及的读写判定部分的动作的时序图。

图13是表示本发明的实施方式2所涉及的模式判定部分的构成例的电路图。

图14是表示本发明的实施方式3所涉及的动作模式输入电路的构成例的电路图。

图15是用于说明本发明的实施方式3所涉及的动作模式输入电路的动作的时序图。

具体实施方式

以下根据附图，对本发明的实施方式进行说明。

<实施方式1>

图1是概略表示本发明的实施方式1所涉及的半导体存储器的全体构成的图。这种半导体存储器是以动态RAM作为基础而构成的非同步的虚拟SRAM的一种，具有在动作中通过指令数据能够输入动作模式的构成。然而，本发明不限定虚拟SRAM，只要是非同步的存储器，无论什么样的存储器都能够适用。

图1中，符号AIN是地址输入电路系统，用来从外部读取地址ADD。符号MARY是由动态型的存储单元呈行列状排列而构成的存储单元阵列。这个存储单元阵列MARY中行和列以分别对应字线和位线的方式布线。符号XDEC是行解码器，根据由地址输入电路系统AIN取来的行地址选择存储单元阵列MARY的行。

符号SAMP是读出放大器，把存储单元阵列MARY中位线上出现的数据信号放大。符号YDEC是列解码器，根据由地址输入电路系统AIN取来的列地址选择存储单元阵列MARY的列。在通过SAMP放大的数据信号中，与通过列解码器YDEC选择的列所对应的信号成为读出的对象。符号DIO是数据输入输出电路系统，用来进行数据DQ的输入输出。

符号RSH是更新控制电路，对于作为更新对象所选择的存储单元阵列的行的指定进行一系列的控制。符号VGEN是产生各种内部电压的电压产生电路，具有产生用于驱动字线的附加电压的功能，具有产生用于使存储单元阵列的基板偏压的基板电压的功能，具有产生通过读出放大器把数据信号放大时所参照的参考电压的功能。

符号MOD是作为本发明的特征部分的动作模式输入电路，输入通过指令数据指定的动作模式，根据动作模式的内容输出用于改变上述的更新控制电路RSH等各种电路块的功能的模式数据MDATA。它具有以下构成：动作模式输入电路MOD存储最终地址[1FFFFFh](h：16进制标记)和头地址[000000h]，对最终地址的读周期连续的时候接收动作模式输入的请求，根据与此读周期相连续的写周期所指定的数据，确定输入的动作模式。

再者，图1中符号/CS所表示的信号是片选信号(chip selectsignal)，用来控制此半导体存储器的待机状态的外部控制信号。此外，符号/OE所表示的信号是输出使能信号，用来控制数据输入输出电路系统DIO的对外部的输出阻抗状态。此外，符号/WE所表示的信号是写使能信号，是用于切换读动作和写动作的信号。

以下按照图2所示的流程图，参照图3所示的时序图，以输入部分更新模式的情况作为例子来说明图1所示的模式输入电路MOD的动作(动作模式的输入方法)。这里，图2是表示输入动作模式的情况的动作流程的流程图。图3是和该动作模式的输入相关连的信号的时序图。

动作模式输入电路MOD，把外部地址ADD和最终地址[1FFFFFh]相比较，在每个读周期都判断由外部指定的地址ADD是否是最终地址(步骤S1)。如图3所示的例子，从读周期T1到T2，外部地址ADD不是最终地址，外部地址ADD和最终地址不一致。这种情况下，直到指定与最终地址一致的外部地址ADD为止，将反复进行这个判断处理(步骤S1：NO)。

接着，读周期T3中，当最终地址[1FFFFFh]被指定作为外部地址ADD，外部地址ADD和最终地址一致时，动作模式输入电路MOD判断外部的地址ADD是最终地址(步骤S1：YES)。在下一个读周期T4中，当最终地址也被指定作为地址ADD(步骤S2：YES)时，允许动作模式的输入(步骤3)。也就是说，在作为特定地址的最终地址的读周期连续的条件下，动作模式的输入被许可，动作模式的输入的请求被接受。假如在读周期T4中，最终地址没有被指定，将返回上述的步骤S1的处理，反复执行同样的处理。

通过以上所述，动作模式的输入的请求被接受。

在接下来的读周期T5中，头地址被指定作为外部而来的外部地址ADD，用来指定输入动作模式的种类的指令数据作为数据DQ被指定。如图4(a)所示，可以输入的动作模式的种类有部分更新模式、页长设定模式、测试模式。这些动作模式的种类，在写周期T5中作为数据DQ通过由数据端子I/O1和I/O2输入的2比特数据指定。现在，由于部分更新模式作为输入的对象，如果按照图4(a)所示的例子，则由外部分别在数据端子I/O1上输入1，在I/O2上输入0。

再者，图3中信号SCW是用于识别读周期和写周期的读写识别信号，是动作模式输入MOD的内部生成的信号。有关这种信号的详细阐述在后面。

写周期T5中，动作模式输入电路MOD判断外部指定的地址ADD是否是头地址(步骤S4)。如果是头地址，动作模式输入电路MOD则根据上述作为指令数据而被指定的数据DQ设定动作模式的种类(步骤S5)。于是，部分更新模式作为设定的动作模式，用来指定它的模式数据MDATA被输出。在头地址未被指定的情况(步骤S4：NO)，则返回上述步骤S1的处理，从最初开始反复进行同样的处理。

接着，在上述写周期T5中，当部分更新模式作为动作模式的种类被指定时，在接下来的写周期T6中，动作模式输入电路也进行与上述步骤S4同样的地址比较。于是，在写周期T6中，当头地址作为外部地址ADD被指定时，作为部分更新模式的详细条件，设定更新的存储区域的规模，也就是成为更新对象的存储单元阵列的规模。与此相对，写周期T6的头地址未被指定的情况(步骤S6：NO)，动作模式输入电路MOD则返回上述步骤S1的处理，从最初开始反复进行同样的处理。

通过以上所述，输入的动作模式被确定。这以后，半导体存储器将执行部分更新的模式动作。

图4(b)表示可指定为部分更新模式的详细条件的存储区域的规模。用来指定这种详细的条件的指令数据作为写周期T6的外部地址DQ通过被输入数据端子I/O1和I/O2的2比特数据指定。如图4(b)所示的例子，被输入数据端子I/O1和I/O2的2比特数据是[0，0]的情况相当于16兆比特，[1，0]的情况相当于8兆比特，[0，1]的情况相当于4兆比特的存储区域被指定。再者，这个2比特数据是[1，1]的情况不存在更新的存储区域，由此不进行更新操作，数据是非保持的状态。

此外，页长设定模式作为动作模式的种类被指定的情况，作为表示动作模式的条件的数据，如图4(c)所示，表示页长的字数作为指令数据(数据DQ)被指定。图4(c)所示的例子，页长由被输入数据端子I/O3的1比特数据指定，被输入数据端子I/O3的数据是[0]的情况，页长是4字，[1]的情况页长是8字。

接着对于动作模式输入电路MOD进行详细说明。

图5表示动作模式输入电路MOD的概略的构成。图5中符号RWJ是读写判断部分，根据输出使能信号/OE和写使能信号/WE，判断现在的周期是读周期还是写周期，然后输出读写识别信号SRW。符号ADJ是模式判断部分，根据读周期中被指定的地址ADD，判断有无输入的请求然后输出模式输入信号MENT。符号CDE是模式设定部分，在输入请求存在的情况下，根据数据DQ产生模式数据MDATA并输出。这种情况下数据DQ作为指令数据由外部被提供。

此外，图5中符号SATD所表示的信号是通过图中没表示的地址转移检测电路(ATD)检测出地址ADD的转移后产生的脉冲信号(ATD信号)。

图6表示模式判断部分ADJ和模式设定部分CDE的构成例。图6中符号RREG是存储最终地址的读地址寄存器。符号RCMP是最终地址和外部地址相比较的读地址比较器，检测出由外部被输入的地址ADD与最终地址一致后输出地址检测信号SCR。符号MDJ是地址判断电路，输入脉冲信号SATD和地址检测信号SCR后，判断对最终地址的读周期是否连续。

符号WREG是存储头地址的写地址寄存器，符号WCMP是头地址和外部地址相比较的写地址比较器。除去检测出头地址后输出地址检测信号SCW这一点以外，与上述的读地址寄存器RREG和读地址比较器RCMP是同样的。符号MDS是指令解码器，输入外部数据DQ和地址检测信号SCW后生成模式数据MDATA。

图7表示模式判断部分ADJ的详细构成。图7中符号ADET是地址检测部分，在输入动作模式的时候在读周期中检测由外部指定的特定的地址(以下称作特定读地址)ADDR。这个地址检测部分ADET由读地址寄存器RREG和读地址比较器RCMP构成。读地址比较器RREG存储作为特定读地址ADDR的最终地址。读地址比较器RCMP对读地址寄存器RREG存储的特定读地址ADDR和外部顺次指定的地址ADD相比较，一致的情况下输出地址检测信号SCR。

符号LATA，LATB是锁存器，上述地址检测信号SCR基于锁存信号SLA，SLB锁存后输出地址检测信号SCA，SCB。符号GA是逻辑与门，计算地址检测信号SCA和SCB的逻辑与，运算结果作为模式输入信号MENT输出。符号LCNT是锁存控制部分，控制上述的锁存器LATA和LATB的锁存动作。锁存器LATA和LATB、逻辑与门GA和锁存控制部分LCNT，具有接受地址检测信号SCR，判断对特定读地址ADDR的读周期是否2个周期以上连续的判断电路MDJ的功能。

图8表示锁存控制电路LCNT的构成例。图8中符号TRF是反转触发器(T-FF)，以片选信号/CS的负沿(negative edge)为触发，使输出信号反转。符号GN是反相器，输出反转触发器TRF的输出信号的反转信号。符号GAA，GAB是逻辑与门。其中，逻辑与门GAA输入脉冲信号SATD和反相器GN的输出信号后输出锁存信号SLA。符号GAB是逻辑与门，输入脉冲信号SATD和反转触发器TRF的输出信号后输出锁存信号SLA，SLB。如果是这种读写判断电路LCNT，如后述，以片选信号/CS的负沿为触发，脉冲信号SATD作为锁存信号SLA或者锁存信号SLB交互出现。

图9是表示图5的读写判断部分RWJ的构成例。图9中符号GAC，GAD是逻辑与门。逻辑与门GAC反转输入片选信号/CS和输出使能信号/OE，写使能信号/WE保持原状输入。逻辑与门GAD反转输入片选信号/CS和写使能信号/WE，输出使能信号/OE保持原状输入。符号RSF是复位置位(Reset/Set)触发器(RS-FF)，从逻辑与门GAC向S端子输入置位信号SE，从逻辑与门GAD向R端子输入复位信号RE，从Q端子输出读写识别信号SRW。根据该读写判断部分RWJ，如后述，读写识别信号SRW在读周期变为高电平，写周期变为低电平。

接下来，参照图10至图12所示的时序图，对实施方式1所涉及的图5至图9所示的动作模式输入电路的动作进行说明。其中，图10是用来说明图5所示的动作模式输入电路的动作的时序图，图11是用来说明图6至图8所示的模式判断部分ADJ的动作的时序图，图12是用来说明图9的读写判断部分RWJ的动作的时序图。

首先，参照图10，对图5所示的动作模式输入电路MOD的动作进行概要的说明。读动作的情况，写使能信号/WE保持高电平，片选信号/CS和输出使能信号/OE与读动作周期同期设定为低电平。地址ADD在各周期被指定。其中，周期交替的时候地址ADD发生变化，通过图中没表示的地址转移检测电路，该地址ADD迁移被检测出，产生脉冲信号SATD。

读写判断部分RWJ，在读周期T1～T4的期间，作为读写识别信号SRW输出高电平，在写周期T5，T6的期间，作为读写识别信号SRW输出低电平。模式判断部分ADJ，在读写识别信号SWR为高电位的期间，在对最终地址的读周期2个连续的情况下，判断有无动作模式输入的请求。于是，接受这种请求后作为模式输入信号MENT输出高电平。图10所示的例子，在读周期T3和T4中，对最终地址[1FFFFFh]的读周期连续，在读周期T4中模式输入信号MENT变为高电平。

接下来，模式设定部分CDE，当在上述读周期T4中读写识别信号SRW变为高电平，并且在读周期T4之后的写周期T5，T6中头地址[000000h]被作为地址ADD指定时，根据外部的数据DQ生成模式数据MDATA。此时，数据输入输出电路DIO被设为非激活，禁止读出数据的输出。模式数据MDATA是根据输入的动作模式，为了半导体存储器的内部电路的信号路径的再组合所必需的数据设定，预先准备与动作模式相对应的数据。根据模式数据MDATA的输出，半导体存储器的内部电路的状态进行转换，可乾地在被输入的动作模式下的动作。也就是说，确定了被输入的动作模式。

图10所示的例子，在最初的写周期T5中动作模式的种类被确定，在下一个写周期T6中动作模式的详细条件被确定。这种动作模式的种类和详细条件，按照上述图4所示的例子进行设定。例如，作为输入的动作模式，设想相当4兆比特的存储区域被部分更新的情况，在最初的写周期中，确定动作模式的种类即“部分更新模式”的数据被指定为数据DQ。接下来的写周期T6中，确定更新的存储区域的规模的数据被指定为数据DQ。通过这样，输入的动作模式被确定，与这个动作模式对应的模式数据MDATA被生成。

本发明涉及的半导体存储器，由外部看是非同步的存储器，在通常的动作中，不需要外部的同步信号，根据片选信号/CS或者地址ADD进行数据的写入、读出操作。

此外，本发明涉及的半导体存储器具有以下的构成，在连续的周期中指定同一地址的情况下，进行动作模式的设定，而片选信号/CS在每个周期都进行变化，通过灵活利用该片选信号/CS作为同步信号，效防止了误输入。

接下来，参照图11对于图7和图8所示的模式判断部分ADJ的动作进行说明。这个模式判断部分ADJ，在最终地址[1FFFFFh]持续2个周期的情况下，输出模式输入信号MENT。以下具体地说明。

首先，通电时，图8所示的反转触发器TRF处于初期的安定状态。这个例子中，初期状态下锁存信号SLA是高电平，锁存信号SLB是低电平。由这样的状态开始，当读周期T1开始时，后述的读写判断部分RWJ动作，输出作为读写识别信号SRW的高电平。

图7所示的逻辑与门GA，接受到读写识别信号SRW后被激活，输出与地址检测信号SCA，SCB的组合相对应的模式输入信号MENT。此外同样地，后述的锁存控制电路LCNT动作，锁存信号SLA和锁存信号SLB在每个读周期交互输出。图11所示的例子，在读周期T1，T3中输出锁存信号SLA，在读周期T2，T4中输出锁存信号SLB，交互输出上述锁存信号。

另一方面，构成地址检测部分ADET的读地址比较器RCMP，把从外部被指定的地址ADD与读地址寄存器RREG中作为特定的读地址ADDR存储的最终地址[1FFFFFh]相比较，一致的情况下，输出作为地址检测信号SCR的高电平。图11所示的例子，读周期T3，T4中外部地址ADD与最终地址一致，输出作为地址检测信号SCR的高电平。

地址检测信号SCR，根据锁存信号SLA和锁存信号SLB，输入锁存器LATA或者LATB的任一个。在图11中，读周期T3中由于锁存信号SLA变高电平，地址检测信号SCR被取入锁存器LATA，作为地址检测信号SCA被输出。此时，在锁存器LATB中，由于这以前的读周期T2中取入了低电平的地址检测信号SCR，所以读周期T3中由锁存器LATB输出的地址检测信号SCB是低电平。因此，输入地址检测信号SCA，SCB的逻辑与门GA，作为模式输入信号MENT输出的是低电平。

接下来的写周期T4中，当锁存信号SLB变为高电平时，地址检测信号SCR被取入另一个锁存器LATB，作为地址检测信号SCB输出。此时，由于外部的地址ADD是最终地址[1FFFFFh]，地址检测信号SCR保持高电平。此外，锁存器LATA由于在读周期T3中取入高电平，写周期T4中地址检测信号SCB保持高电平。因此，逻辑与门GA输出作为模式输入信号MENT的高电平。

通过以上所述，最终地址[1FFFFFh]持续2个周期的情况下作为模式输入信号MENT输出的是高电平，通过这个信号，能够把握输入的请求。

接着，参照图12对图9所示的读写判断部分RWJ进行说明。读写判断部分RWJ，对片选信号/CS与输出使能信号/OE以及写使能信号/WE的组合进行判别后，可以识别读周期(读动作)与写周期(写动作)。以下进行详细的说明。

在图12中，在周期T10，T20是读周期的情况下，逻辑与门GAC在上述周期中输出作为置位信号SE的高电平。这种情况，由于逻辑与门GAD的复位信号RE维持低电平，复位置位触发器RSF输出作为读写识别信号SRW的高电平。

接着，周期T30，T40是写周期的情况，逻辑与门GAD在上述周期中输出作为复位信号RE的高电平。这种情况，由于逻辑与门GAC的置位信号SE维持低电平，复位置位触发器RSF输出作为读写识别信号SRW的低电平。这样，读写识别信号SRW在读周期连续的情况下维持高电平，在写周期连续的情况维持低电平。因此，通过读写识别信号SRW可以识别读周期和写周期。

通过以上所述，本实施方式1涉及的半导体存储器的动作模式的输入就完了。这以后就是半导体存储器在输入的动作模式下进行所定的动作。

总结以上的动作成为以下几点。

(1)读写判断部分RWJ判断现在的周期是读周期还是写周期后，输出用于识别现在的周期是哪种周期的读写识别信号SRW。

(2)现在的周期是读周期的情况，模式判断部分ADJ对于各周期，判断由外部输入的地址ADD与最终地址是否一致，对最终地址的读周期连续的情况下输出模式输入信号MENT。

(3)模式设定部分CDE，当输入模式输入信号MENT时，如果现在的周期是写周期，外部地址与头地址一致，则对由外部指定的数据DQ进行解码，生成模式数据MDATA。

根据这种实施方式1，由于读周期和写周期的时序与通常的时序相同，使用这种半导体存储器的系统侧不需要进行特别的时序的准备，基于此，时序的设计没有变得复杂，并能够进行动作模式的输入。

此外，由于在同一个特定的地址持续多个读周期的情况下接受动作模式的输入，能够有效的防止误输入。

更进一步，由于在对通常的应用中使用频度少的最终地址连续读写2次的情况下，动作模式的输入被允许，所以在应用中能够把地址空间的制约限制在最小。

<实施方式2>

以下，对本发明涉及的实施方式2进行说明。

本实施方式2，替换了与上述的实施方式1所涉及的构成中的图5所示的模式判定部分ADJ，而具备图13所示的模式判断部分ADJ2。此模式判断部分ADJ2，与图7所示的模式判断部分ADJ相比较，替换了锁存器LATA，LATB和锁存控制电路LCNT，具备移位寄存器SREG。此移位寄存器SREG由寄存器RA和寄存器RB构成。

在本实施方式2中，移位寄存器SREG基于脉冲信号SATD，将地址检测信号SC取入初级的寄存器RA，然后移位到F级的寄存器RB中。因此，移位寄存器SREG的内容随着周期的进行随时更新，寄存器RA，RB通常保持在新的周期中得到的地址检测信号SCR和前个周期得到的地址检测信号SCR。被寄存器RA，RB取入的地址检测信号SCR分别作为地址检测信号SRA，SRB输出到逻辑与门GA。逻辑与门GA输入的地址检测信号SRA，SRB并进行逻辑与运算，然后输出模式输入信号MENT。

其中，从寄存器RA，RB输出的地址检测信号SRA，SRB都是高电平的情况下模式输入信号MENT变为高电平。这样就意味着，能够检测出这次的周期和上次的周期中与最终地址一致的地址ADD。因此，与上述的实施方式1同样，在对最终地址的读周期连续的情况下得到变为高电平的模式输入信号MENT。其它的动作和实施方式1同样。

根据实施方式2涉及的地址判断部分ADJ2，与上述的实施方式1涉及的地址判断电路ADJ相比较，片选信号/CS不是必需的，因此电路的构成能够简略化。

再者，本实施方式2，使用2级构成的寄存器，例如如果对最终地址的读周期在3个周期连续的情况下接受输入的请求的话，则可采用3级构成的移位寄存器，也可以设定适宜的级数。

接下来，引用图2所示的流程图，对上述的图6所示的地址判断电路MDJ和指令解码器的功能在软件上的实现例进行说明。

图6中读地址比较器RCMP对外部的地址ADD和读地址寄存器RREG内的最终地址相比较，判断最终地址是否被指定(步骤S1)。从读周期T1到读周期T2，外部的地址ADD和最终地址不一致，由于外部的地址ADD不是最终地址，所以直到一致为止都重复该判断处理(步骤S1：NO)。

接着，在读周期T3中最终地址[1FFFFFh]作为外部地址ADD被指定，外部的地址ADD和最终地址一致的情况下，读地址比较器RCMP判断外部的地址ADD是最终地址后，输出作为地址检测信号SCR的高电平(步骤S1：YES)。在下面的周期T4中，由于最终地址作为地址ADD被指定，地址检测信号SCR维持高电平(步骤S2：YES)。然而，读周期T4中最终地址没有被指定的情况下，返回上述的步骤S1的处理，重复执行同样的处理。通过以上，动作模式的输入被接受(步骤S3)。

接下来的写周期T5中，写地址比较器WCMP对外部的地址ADD和写地址寄存器WREG内的头地址[000000h]相比较，判断是否是头地址被指定(步骤S4)。头地址被指定的情况，指令解码器MDS设定动作模式的种类(步骤S5)。这种情况下，指令解码器MDJ输出作为表示设定的动作模式的种类的数据，指定部分更新模式的模式数据MDATA。然而，判断头地址没有被指定的情况下(步骤S4：NO)，返回上述步骤S1的处理，重复执行同样的处理。

写周期T5中动作模式被设定后，接下来的写周期T6中，写地址比较器WCMP执行和上述步骤S4同样的地址的比较。同样，这个周期中由于头地址作为外部地址ADD被指定，所以地址检测信号SCW被输出。指令解码器MDS接受此信号，对动作模式的详细的条件进行设定。这个例子中部分更新模式下设定应该更新的存储区域。然而，判断头地址没有被指定的情况(步骤S6：NO)下，则返回上述的步骤S1的处理，重复执行同样的处理。通过以上操作，应该输入的动作模式被确定。这以后半导体存储器在被输入的动作模式下进行所定的动作。

根据该参考例，由于在软件上做一连串的判断处理，能够减轻硬件的负担。当然，这一连串的处理功能也可以通过硬件实现。

再者，根据上述的实施方式1和2涉及的半导体存储器，即使在执行动作模式输入的情况下，作为读周期和写周期的时序，既定的时序也适用。因此，能够在最小周期时间内进行动作，并能够高速执行动作模式的输入。

<实施方式3>

以下，对本发明所涉及的实施方式3进行说明。图14是表示本发明所涉及的实施方式3的构成图。图14表示图1中动作模式输入电路MOD的一个构成例，图1的模式数据MDATA被用作部分更新的切换信号。此外，这个实施方式3的构成具有以下一个特征，即防止对地址的时滞的模式的误输入。

参照图14，此实施方式所涉及的动作模式输入电路具有：存储被编程的地址的地址寄存器AREG；地址信号ADD和地址寄存器AREG的地址输入后，对输入的2个地址进行比较的地址比较器ACMP；接受由控制端子输入的片选信号/CS并反转输出的反相器INV1；接受反相器INV1的输出信号(片选信号/CS的反转信号)，生成与片选信号/CS向低电平转移同步的规定脉宽的单触发脉冲信号的单触发脉冲信号发生器PG1；接受由控制端子输入的输出使能信号/OE并反转输出的反相器INV2；接受由控制端子输入的写使能信号/WE并反转输出的反相器INV3；在从单触发脉冲信号发生器PG1输出的单触发脉冲信号的上升沿，取样并输出地址比较器ACMP的输出信号的寄存器REG3；在从单触发脉冲信号发生器PG1输出的单触发脉冲信号的上升沿，取样并输出反相器INV2的输出信号(输出使能信号/OE的反转信号)的寄存器REG4；在从单触发脉冲信号发生器PG1输出的单触发脉冲信号的上升沿，取样并输出反相器INV3的输出信号(写使能信号/WE的反转信号)的寄存器REG5；分别通过3个输入端子输入单触发脉冲信号发生器PG1的输出信号、寄存器REG3的输出信号与寄存器REG4的输出信号后，输出3个信号的逻辑与的3输入逻辑与门电路AND1；分别通过3个输入端子输入单触发脉冲信号发生器PG1的输出信号、寄存器REG3的输出信号与寄存器REG5的输出信号后，输出3个信号的逻辑与的3输入逻辑与门电路AND2。

并且，此实施方式所涉及的动作模式输入电路具有：在从逻辑与门电路AND1的输出端子输出的信号PRE的上升沿，取样并输出地址比较器ACMP的输出信号的寄存器REG1；在信号PRE在上升沿时，取样并输出寄存器REG1的输出信号的寄存器REG2。还具有：分别通过2个输入端子输入寄存器REG1的输出信号与寄存器REG2的输出信号后，输出被输入的两个信号的逻辑与非的与非门电路NAND1；输入与非门电路NAND1的输出信号作为置位信号SET，输入寄存器REG3的输出信号作为复位信号RES的SR触发器(也叫做“RS触发器”)。这个非同步的SR触发器由2个与非门电路NAND2和NAND3构成。与非门电路NAND2输入与非门电路NAND1的输出信号SET和与非门电路NAND3的输出信号，从输出端子输出模式输入信号MENT，与非门电路NAND3输入寄存器REG3的输出信号RES和与非门电路NAND2的输出信号。当信号SET为高电平，RES为高电平时，这个SR触发器保持原来的状态。当模式输入信号MENT为低电平时，信号SET变为低电平，当信号RES为高电平时，模式输入信号MENT变为高电平(即置位)。并且，当模式输入信号MENT为高电平时，信号SET为高电平，当信号RES为低电平时，模式输入信号MENT变为低电平(即复位)。再者，如图14所示，SR触发器由2个与非门电路NAND2和NAND3构成的情况下，信号SET和RESET同为低电平时被置为激活状态。这个SR触发器由2个逻辑或非门构成也可以。这种情况下，信号SET和RESET同为高电平时被置为激活状态，具有以下构成：图14的NAND1被置换为逻辑与门电路，此外寄存器REG3的输出信号通过反相器反转后的信号被输入SR触发器的复位端子。

并且，这种实施方式所涉及的动作输入电路具有：写周期中，把由DQ端子(参照图1)输入的数据(Data)，通过逻辑与门电路AND2的输出信号WRE1取样后输出的寄存器REG6；把寄存器REG6的输出信号解码(decode)后进行模式选择的模式选择电路MODSEL；输入模式选择电路MODSEL的输出信号和单触发脉冲发生器PG1的输出信号的2输入逻辑与门电路AND3；在写周期中把由DQ端子输入的数据，通过逻辑与门电路AND3的输出信号WRE2取样后输出的寄存器REG7。

图14的地址寄存器AREG、地址比较器ACMP等与上述实施方式2的地址判断部相对应，寄存器REG1和REG2与图13所示的2级寄存器RA，RB相对应。然而，此实施方式中，如后面所述，寄存器REG1和REG2与图13所示的寄存器RA，RB的时序控制信号不同。此外，此实施方式与上述实施方式2的不同是，读地址寄存器和写地址寄存器的2个地址寄存器变为了一个地址寄存器，在读地址周期和写地址周期中共用特定的地址。并且，此实施方式中用SR触发器置换图13中的门GA。

下面说明寄存器的时序控制。此实施方式中基于地址比较器ACMP的输出信号、片选信号/CS和输出使能信号/OE，产生寄存器REG1和REG2的取样控制信号(锁时序信号，或者称做取样时钟信号)和SR触发器的复位信号。

此实施方式中，在片选信号/CS变为低电平(单触发脉冲发生器PG1的输出信号变为高电平)、通过地址比较器ACMP比较的地址一致(地址比较器ACMP的输出信号为高电平)、输出使能信号/OE为低电平的时候，寄存器REG1和REG2的取样控制信号PRE变为高电平。当同一地址信号例如[1FFFFFh]在2个存储单元连续被输出的时候，在信号PRE的上升沿，由于寄存器REG1和REG2的输出信号都变为高电平，所以置位信号SET变为低电平，作为SR触发器的输出信号的模式输入信号MENT被置为高电平。寄存器REG3的输出信号RES，在通过地址比较器ACMP的地址比较表示为不一致的时候(低电平)，与片选信号/CS向低电平迁移同步变为了低电平，SR触发器的输出信号(模式输入信号MENT)被复位成低电平。

逻辑与门电路AND2和AND3、模式选择电路MODSEL、寄存器REG6和REG7、部分更新切换电路PEGEN，构成接受模式输入信号的激活状态，输入在写周期被设定的模式的种别、模式的条件，执行模式输入回路的模式设定电路。

图15表示图14所示构成的模式输入信号MENT的生成动作，以及在模式输入信号MENT激活状态时的模式设定的时序动作的一个例子。图15中表示了图14相关的地址信号ADD半导体存储器的控制端子被提供的片选信号/CS，输出使能信号/OE，写使能信号/WE，以及动作模式输入电路内部产生的信号PRE、SET、RES、MENT、WRE1的时序波形。在各存储周期中，有地址的确定期间和由于地址延迟等而产生的地址时滞期间。片选信号/CS与上述实施的形态1，2同样，例如在存储周期的开始被设定为激活状态(即此实施方式也转移为低电平)。输出使能信号/OE，在存储周期的开始的所定期间，读动作时为低电平，写动作时为高电平。写使能信号/WE在写动作时，在存储周期的开始的所定期间被设定为激活(低电平)。此实施方式中，为了设定模式输入，当地址[1FFFFFh]多次连续地读动作的情况，在读周期的数据输出期间，输出使能信号/OE由低电平被设定为高电平(参照图15的周期T1，T2)，数据输入输出电路DIO(参照图1)接受这个输出使能信号/OE，数据的输出缓冲(无图示)的输出被禁止。也就是说，模式输入用的读周期中由存储单元阵列读出的数据不从数据端子DQ(无图示)向数据路径输出(即读周期)。再者可构成为，根据应用，在模式输入用的读周期时，输出使能信号/OE保持低电平，通过输入从数据端子输出的数据侧的处理器等，在读入该数据后，将该数据废弃或不用。

周期T0中由于地址信号ADD不是[1FFFFFh]，因此不执行为了实现动作模式输入的动作(通常动作)。

周期T1(读周期)中，地址信号ADD被设定为[1FFFFFh]，在片选信号/CS的低电平的迁移时刻，在从单触发脉冲发生器PG1输出的脉冲信号(无图示)的上升沿，将地址比较器ACMP的输出信号锁存的寄存器REG3的输出信号RES变为高电平。当片选信号/CS变为低电平(单触发脉冲发生器PG1的输出信号迁移为高电平)，地址比较器ACMP的地址比较一致，输出使能信号/OE为低电平时，信号PRE变为高电平，被提供作为寄存器REG1和REG2的取样控制信号(锁存时序信号)。此外，逻辑与非门电路NAND1的输出信号SET为高电平，SR触发器保持以前的状态(MENT＝低电平)。周期T1(读周期)的数据输出期间中，输出使能信号/OE被设定为高电平，成为输出禁止状态。

在下一个周期T2(读周期)中，地址信号ADD被设定为[1FFFFFh]，地址比较器ACMP的输出信号为高电平。当片选信号/CS变为低电平(单触发脉冲发生器PG1的输出信号迁移为高电平)，地址比较器ACMP的地址比较一致，输出使能信号/OE为低电平时，信号PRE变为高电平，被提供作为寄存器REG1和REG2的取样控制信号。在片选信号/CS向低电平的迁移的时刻，在上升的单触发脉冲的上升沿，对地址比较器ACMP的输出信号进行锁存的寄存器REG3的输出信号RES保持原样为高电平。此外，由于寄存器REG1和REG2的输出信号同为高电平，逻辑与非门电路NAND1的输出信号为低电平，模式输入信号MENT变为高电平。

在下一个周期T3(写周期)中，地址信号ADD被设定为[1FFFFFh]，地址比较器ACMP的输出信号为高电平。当片选信号/CS为低电平(单触发脉冲发生器PG1的输出信号迁移为高电平)，地址比较器ACMP的输出信号为高电平，输出使能信号/OE为高电平时，作为逻辑与门电路AND1的输出信号的信号PRE为低电平，信号PRE不上升，寄存器REG1和REG2都保持原来的高电平。逻辑与非门电路NAND1的输出信号SET为低电平，模式输入信号MENT变为高电平。周期T3中，种类数据被输入数据端子DQ，在信号WRE1的上升沿，被输入的数据被取入寄存器REG6。

模式选择电路MODSEL，接受寄存器REG6的输出信号并解码，在寄存器REG6的输出信号是预先确定的模式的情况下，使输出信号为激活状态(高电平)。此实施方式中模式选择电路MODSEL当识别到是部分更新模式的动作设定(图4(a))时，使输出信号为激活状态。

在下一个周期T4(写周期)中，地址信号ADD被设定为[1FFFFFh]，地址比较器ACMP的输出信号为高电平。当片选信号/CS为低电平(单触发脉冲发生器PG1的输出信号迁移为高电平)，地址比较器ACMP的输出信号为高电平，输出使能信号/OE为高电平的时候，作为逻辑与门电路AND1的输出信号的信号PRE为低电平，信号PRE不上升，寄存器REG1和REG2都保持原来的状态。此外，寄存器REG3的输出信号RES还是高电平。逻辑与非门电路NAND1的输出信号SET为低电平，模式输入信号MENT为高电平。

周期T4中条件数据被输入数据端子DQ，被输入的条件数据，在信号WRE2的上升沿由寄存器REG7取样。信号WRE2是使在片选信号/CS下降为低电平时通过单触发脉冲发生器PG1产生的单触发脉冲信号，保持原样通过接受模式选择电路MODSEL输出的激活状态的信号的逻辑与门电路的信号。周期T4中取入寄存器REG7的条件数据被提供给部分更新切换信号发生电路。从部分更新切换信号发生电路PEGEN输出部分更新切换信号PEn、PEn-1、PEn-2。部分更新切换信号PEn、PEn-1、PEn-2的设定值，在电源开的状态下，一直保持到设定下一次部分更新切换信号。

周期T5中地址信号ADD不是[1FFFFFh]，因此，地址比较器ACMP的输出信号为低电平。在片选信号/CS下降为低电平时通过单触发脉冲发生PG1产生单触发脉冲信号的上升沿，寄存器REG3的输出信号RES变为低电平，接受该信号后由SR触发器输出的模式输入信号MENT是低电平。模式输入信号MENT是低电平时，取样控制信号WRE1为低电平，寄存器REG6不取样数据。因此，模式选择电路MODSEL的输出信号不是激活状态，取样控制信号WRE2为低电平，寄存器REG7不取样数据。

再者，在上述的实施方式中，种类和条件的数据对数据幅进行设定使得可以在一个写周期中取入，或者，在2个写周期以上的周期中对数据(种类和条件)进行设定。

部分更新切换信号PEn、PEn-1、PEn-2的设定值，作为模式数据MDATA提供给图1的更新控制电路RSH，然后提供给更新控制电路RSH中的更新地址生成电路(无图示)，更新地址的最高位，与从最高位开始的第2、第3位的各位的逻辑运算结果(例如或非运算)在更新时，提供给行解码器。部分更新切换信号PEn为高电平时，更新地址的最高位被设定为低电平(被屏蔽)，存储区域的一半被设定为更新区域。此外，部分更新切换信号PEn、PEn-1为高电平时，更新地址的最高位和第1位被设定为低电平(被屏蔽)，从而存储区域的1/4被设定为更新区域。再者，部分更新切换信号PEn、PEn-1、PEn-2作为模式数据MDATA也供给电源发生电路VGEN(参照图1)，基于此信号电源发生电路VGEN，在例如待机时进行用于部分更新动作的电源供给。

在地址信号被非同步输入的半导体存储器中，系统中地址信号所产生的时滞被输入到存储器芯片的地址端子。于是，处理器指定同一地址的情况下也会产生地址时滞。上述适用于本发明的非同步的半导体存储器的实施例中，在各存取周期中向激活状态迁移的片选信号/CS被使用，生成用于在各周期中确实读入地址的作为触发的时序沿，实现了防止由于地址时滞而产生的误输入。

上述的实施方式中，动作模式输入电路MOD不限定与半导体存储器设置在同一芯片内的构成，例如，也可以在与处理器相连接，对半导体存储器进行控制的存储器控制器IC内，设置动作模式输入电路MOD的一部分或者全部功能。此外，本发明也同样适用存储器、处理器、存储器控制器等的各种逻辑电路设置在同一芯片内的构成。

此外，上述实施方式1的模式设定部CDE(参照图6)中，写地址比较部WCMP的地址比较结果一致的情况下，从数据端子DQ输入指令数据的构成不是被限定的。也就是，作为上述的实施方式1的变形例，模式设定部CDE的指令数据MDS，在模式输入信号MENT是激活状态的时候，从地址端子ADD和/或字节控制等所定的控制端子被输入的信号组合，作为输入动作模式(动作模式的种类、条件)被输入也可以。同样，上述实施方式3(参照图13)中，作为被供给寄存器REG6和寄存器REG7的模式数据，从数据端子DQ(参照图1)被输入的数据替换为从地址端子ADD和/或字节控制等所定的控制端子被输入的信号组合输入也可以。这是因为，在本发明的实施方式所涉及的半导体存储器中，动作模式输入的时候，从数据端子DQ被输入的动作信息不被写入存储单元阵列，因此使用被输入地址端子和/或控制端子的信号也可以。

上述实施方式1至实施方式3中，动作模式输入电路MOD，基于被输入控制端子的控制信号，判断现在的周期是读周期还是写周期，如果连续2个读周期中地址与预先设定的读地址一致，则模式输入信号MENT被设为激活状态。这样，在将模式输入被许可的条件设定为对预先设定的地址的连续的读动作的情况下，可以可靠地避免存储单元阵列的数据的写入(重写)。然而，在本发明中，模式输入信号MENT成为激活状态的条件不限于对预先设定的地址的连续的读周期。

作为上述实施方式1至3的变形例，读周期、写周期的判断结果如果是现在的周期是读周期，被输入地址端子的地址与预先设定的地址一致，则下一个周期是写周期，如果从地址端子被输入的地址与预先设定的地址一致，则模式输入信号MENT被设为激活状态的构成也是可以的。此变形例中，例如图7或者图10所示的模式设定部中，比较读地址寄存器RREG存放的地址与输入的地址的读地址比较器RCMP的输出信号，被输入图7的锁存LATA或者图13的寄存器RA，比较写地址寄存器WREG(参照图6)存放的地址与输入的地址的写地址比较器WCMP(参照图6)的输出信号，被输入图7的锁存器LATB或者图13的寄存器RB，读写识别信号SRW的反转信号被输入图7或者图10的门电路GA。这种情况下，门电路GA在锁存器LATA(寄存器RA)、锁存器LATB(寄存器RB)的输出信号都是高电平的状态，读写识别信号SRW为低电平的时候，将模式输入信号MENT设定为高电平。再者，读地址和写地址使用同一地址的情况下，地址寄存器与地址比较器可以为一组。

与此相反，如果读周期、写周期的判断的结果是现在的周期是写周期，被输入地址端子的地址与预先设定的地址一致，则下一个周期是读周期，如果被输入地址端子的地址与预先设定的地址一致，则使模式输入信号MENT成为激活状态的构成也是可以的。在此变形例中，例如图7或者图10所示的模式设定部中，比较读地址寄存器RREG存放的地址与输入的地址的读地址比较器RCMP的输出信号，被输入图7的锁存器LATB或者图13的寄存器RB，比较写地址寄存器WREG(参照图6)存放的地址与输入的地址的写地址比较器WCMP(参照图6)的输出信号，被输入图7的锁存器LATA或者图13的寄存器RA，读写识别信号SRW的反转信号被输入图7或者图10的门电路GA。这种情况下，在最初的写周期中，从数据端子DQ输入的数据被写入存储器单元阵列的预先设定的地址中。也就是，在这个写周期中，被写上了模式输入专用的数据(伪的数据也可以)被写入预先设定的写地址中。并且，作为上述实施方式1至3的变形例，如果现在的周期是写周期，从地址端子被输入的地址与预先设定的地址一致，则下一个周期是写周期，如果被输入地址端子的地址与预先设定的地址一致，则模式输入信号MENT被设为激活状态的构成也是可以的。此变形例，例如在说明上述实施方式3所参照的图14中的被提供给寄存器REG1和REG2的取样控制信号PRE，也可以通过下面的方式生成：通过寄存器REG3在从单触发脉冲发生器PG1输出的单触发脉冲的上升沿对地址比较器ACMP的输出信号进行取样后的信号，以及通过寄存器REG4(或者写使能信号/WE的反转信号通过寄存器REG5)在从单触发脉冲发生器PG1输出的单触发脉冲的上升沿对输出使能信号/OE进行取样后的信号，以及单触发脉冲发生器PG1的输出信号通过逻辑与门进行逻辑与运算后生成。

于是，作为上述实施方式1至实施方式3的变形例可以构成为，模式输入信号MENT由未激活状态被设为激活状态的情况下，此时刻以后，模式设定电路CDE，基于通过地址端子、控制端子、数据端子中至少一个或者这些的组合(例如地址端子的所定的位与控制端子中的所定的端子等)被输入的信号，确定输入的动作模式。

以上，对本发明的实施方式1至3进行了说明，但本发明并不限定与这些实施方式，只要在不脱离本发明的主旨的范围内的设计变更等都包含于本发明中。也就是，本发明自然包括本区域的技术人员在本专利的权利要求范围的各权利要求项的发明范围内进行的各种变形、修改。

发明的效果

根据本发明，能够得到以下的效果。

也就是，由于当多个对地址的读周期连续时接受输入的请求，在与上述读周期连接的写周期中，基于被指定的数据确定输入的动作模式，所以不需要特别的时序，并且有效抑制误输入的同时，能够在动作中进行半导体存储器的动作模式的输入。

此外，由于在上述的读周期中存储从外部被指定的特定的地址，上述被存储的特定的地址和从外部被顺次指定的地址相比较，接受这个比较结果，判断对上述特定的地址的读周期是否在2个周期以上连续，所以能够在多个对地址的读周期连续时接受输入的请求。

并且，由于在上述读周期之后的写周期中存储从外部被指定的特定的地址，上述被存储的特定的地址和从外部被顺次指定的地址相比较，接受这个比较结果，在上述写周期中基于被指定的数据确定动作模式，所以能够在上述读周期之后的写周期中基于被指定的数据确定动作模式。

并且，在上述多个地址互相指定为同一地址的情况下接受动作模式的输入，所以能够有效的防止误输入。

并且，上述多个地址指定最终地址或者头地址任何一个的情况下接受动作模式的输入，所以实质上不存在使用此半导体存储器的系统侧的地址空间的制约。

并且，在上述读周期的地址指定头地址和最终地址中一方，上述写周期的地址指定上述头地址和最终地址中另一方的情况下，接受动作模式的输入，因此能够有效地防止误输入。

并且，作为输入的动作模式，为了更新由动态型存储单元呈行列状排列形成的存储单元阵列内的一部分区域，部分更新模式被接受，因此能够根据存储区域的规模选择地更新存储区域，能够有效防止与更新动作相伴的无效的消耗电流的产生。

以上，对本发明的实施方式进行了说明，然而，本发明并不限定于这些实施方式，只要在不脱离本发明的主旨的范围内的设计变更等都包含于本发明中。例如，上述的实施方式在读周期中，最终地址作为多个地址被连续指定，而互相不同的地址作为多个地址被指定也可以。同样，写周期中互相不同的地址被指定也可以。

此外，上述的实施方式中，读周期中指定最终地址，写周期中指定头地址，而在上述周期中指定同一地址也可以。

并且，上述的实施方式中，读周期在2个连续的情况下接受输入，但只要是复数的周期就可以，周期数越增加，越能够有效防止误输入。

并且，上述的实施方式中，在2个写周期中分开进行指令数据的指定、输入的确定，而在1个周期中进行指令数据的指定的这种构成也可以。当然，在3个周期以上的写周期中进行指令数据的指定也可以。

并且，上述的实施方式中，使片选信号/CS与地址ADD同步变化，但把它固定为低电平(激活状态)固定的这种构成也可以。但是，如上述的实施方式那样使片选信号/CS与地址信号同步，接受输入的条件变得严格，能够有效的防止误输入。

此外，上述的实施方式中，以作为动作模式的部分更新模式的输入情况为例进行说明，但并不限定与此，只要是许容读动作和写动作的动作模式，无论什么样的动作模式作为输入的对象都可以。

根据本发明，把模式输入的设定中使用的读地址和写地址设定为共用的特定的地址，构成就会简易化。并且，根据本发明，多个存取周期中存取地址与所定的地址一致的情况下，设有用来将控制设定模式输入许可的信号设为激活状态的触发器，时序的设计简易化的同时，地址时滞等的抗性(时序范围)增加，可以更可靠地防止误操作。

并且，本发明中，对应于预先设定的所定的地址的预先设定的所定的顺序的读动作与写动作的组合(也包含只进行写动作的情况)被检测出，模式输入的许可控制信号设为激活状态，根据以上构成，上述同样的效果，或者上述各效果中至少有一个能够奏效。

Claims (35)

1.一种半导体存储器的动作模式的输入方法，其特征在于，包括：

(a)第1步骤，在对满足预先设定的规定关系的多个地址的读周期连续时，接受动作模式输入的请求，

(b)第2步骤，根据紧接着上述读周期的写周期中被指定的数据确定应该输入的动作模式。

2.根据权利要求1所述的半导体存储器的动作模式的输入方法，其特征在于：

上述第1步骤，包括：

第一比较步骤，在上述读周期中，把预先被存储的第1特定地址与从外部顺次被指定的地址进行比较；和

判断步骤，接受上述比较的结果，判断对第1特定地址的读周期是否在2个周期以上连续。

3.根据权利要求1或者2所述的半导体存储器的动作模式的输入方法，其特征在于：

上述第2步骤，包括：

第二比较步骤，在紧接着上述读周期的写周期中，把预先被存储的第2特定地址与从外部顺次被指定的地址进行比较；和

确定步骤，接受上述比较的结果，基于在上述写周期中被指定的数据确定动作模式。

4.根据权利要求3所述的半导体存储器的动作模式的输入方法，其特征在于，上述第1步骤中，在上述多个地址互相被指定为同一地址的情况下接受动作模式的输入。

5.根据权利要求3所述的半导体存储器的动作模式的输入方法，其特征在于，上述第1步骤中，在上述多个地址被指定为最终地址或者头地址中任何一个时接受动作模式的输入。

6.根据权利要求3所述的半导体存储器的动作模式的输入方法，其特征在于，在上述第2步骤中，在上述读周期的地址被指定为头地址与最终地址中的一方的情况下，接受动作模式的输入，在上述第2步骤中，上述写周期的地址被指定为上述头地址与最终地址中的另一方的情况下，确定应该输入的动作模式。

7.根据权利要求6所述的半导体存储器的动作模式的输入方法，其特征在于，

在上述第1步骤中，作为应该输入的动作模式，接受用于更新由动态型存储单元呈行列状排列形成的存储单元阵列内的一部分区域的部分更新模式，

在上述第2步骤中，确定该部分更新模式为应输入的动作模式。

8.一种半导体存储器，其构成为在动作中可进行动作模式的输入，其特征在于，具有：

动作模式输入电路，在对满足预先设定的规定关系的多个地址的读周期连续时，接受输入的请求，基于在紧接着上述读周期的写周期中被指定的数据确定应输入的动作模式。

9.根据权利要求8所述的半导体存储器，其特征在于，

上述动作模式输入电路，具有：

存储部分，存储上述读周期中从外部被指定的第1特定地址；

第一比较部分，把上述存储部分存储的第1特定地址与从外部顺次被指定的地址相比较；和

判断部分，接受由上述比较部分比较的结果，判断对第1特定地址的读周期是否2个周期以上连续。

10.根据权利要求8或者9所述的半导体存储器，其特征在于，

上述动作模式输入电路，具有：

存储部分，存储在紧接着上述读周期的写周期中从外部被指定的第2特定地址；

第二比较部分，把上述存储部分存储的第2特定地址与从外部顺次被指定的地址相比较；和

确定部分，接受由上述比较部分比较的结果，基于上述写周期中被指定的数据确定动作模式。

11.根据权利要求10所述的半导体存储器，其特征在于，

上述动作模式输入电路，

在上述多个地址互相被指定为同一地址的情况下，接受动作模式的输入。

12.根据权利要求10所述的半导体存储器，其特征在于，

上述动作模式输入电路，

在上述多个地址被指定为最终地址或者头地址中任何一个时接受动作模式的输入。

13.根据权利要求10所述的半导体存储器，其特征在于，

上述动作模式输入电路，

在上述读周期的地址被指定为头地址与最终地址中的一方，上述写周期的地址被指定为上述头地址与最终地址中的另一方的情况下，接受动作模式的输入。

14.根据权利要求13所述的半导体存储器，其特征在于，

上述动作模式输入电路，

作为应该输入的动作模式，接受用于更新由动态型存储单元呈行列状排列形成的存储单元阵列内的一部分区域的部分更新模式。

15.一种半导体存储器的动作模式的输入方法，具有：

半导体存储器，至少包括：

存储单元阵列，由多个存储单元呈阵列状排列形成；

地址端子，进行地址的输入；

数据端子，进行数据的输入和输出；和

控制端子，输入用于半导体存储器的存取控制、写控制、以及读出数据的输出控制的控制信号，

上述半导体存储器的动作模式输入方法由动作模式输入电路实现，上述动作模式输入电路基于被输入上述地址端子的地址、被输入上述控制端子的控制信号和被输入上述数据端子的数据，进行上述半导体存储器的动作模式的输入，

其特征在于，包括：

第一比较判断步骤，基于被输入上述控制端子的控制信号，判断现在的周期是读周期还是写周期，在现在的周期是读周期的情况下，比较判断被输入上述地址端子的地址与预先设定的地址是否一致；

第二比较判断步骤，在地址一致的情况下，在紧接着上述读周期的下一个或者多个读周期中，比较判断分别被输入上述地址端子的地址与预先设定的地址是否一致；

设定步骤，在检测出连续多个上述读周期中地址一致的情况下，将控制动作模式的输入许可的模式输入信号设定为激活状态；

确定步骤，在上述模式输入信号为激活状态的情况下，在紧接着连续多个上述读周期的至少一个写周期中，比较判断被输入上述地址端子的地址与预先设定的地址是否一致，在一致的情况下，基于被输入上述数据端子的数据，确定应输入的动作模式。

16.根据权利要求15所述的半导体存储器的动作模式的输入方法，其特征在于，

上述对应输入的动作模式进行确定的步骤，包括：

第三比较判断步骤，在紧接着多个上述读周期的写周期中，比较判断被输入上述地址端子的地址与预先设定的地址是否一致；

选择步骤，在地址一致的情况下，在上述写周期中，基于被输入上述数据端子的数据，选择动作模式的种类；

第四比较判断步骤，在上述写周期的下一个写周期中，比较判断被输入上述地址端子的地址与预先设定的地址是否一致的步骤；和

设定步骤，在地址一致的情况下，在上述后一个写周期中，基于被输入上述数据端子的数据，设定动作模式的条件。

17.一种半导体装置，其特征在于，

具有半导体存储器，至少包括：

存储单元阵列，由多个存储单元呈阵列状排列形成；

地址端子，进行地址的输入；

数据端子，进行数据的输入和输出；和

控制端子，输入用于半导体存储器的存取控制、写控制、以及读出数据的输出控制的控制信号，

该半导体装置具有动作模式输入电路，基于被输入上述地址端子的地址、被输入上述控制端子的控制信号以及被输入上述数据端子的数据，控制上述半导体存储器的动作模式的输入，

上述动作模式输入电路，包括：

判断装置，基于被输入上述控制端子的控制信号，判断现在的周期是读周期还是写周期；

比较判断装置，在现在的周期是读周期的情况下，比较判断被输入上述地址端子的地址与预先设定的地址是否一致；

设定装置，在上述读周期中地址一致的情况下，在紧接着上述读周期的下一个或者多个读周期中，在检测出被输入上述地址端子的地址与预先设定的地址一致的情况下，将控制动作模式的输入许可的模式输入信号设定为激活状态；

确定装置，在紧接着多个上述读周期的至少1个写周期中，比较判断被输入上述地址端子的地址与预先设定的地址是否一致，在地址一致、上述模式输入信号为激活的状态的情况下，基于从上述数据端子输入的数据，确定应输入的动作模式。

18.如权利要求17所述的半导体装置，其特征在于，

上述对应输入的动作模式进行确定的装置，包括：

地址比较装置，在紧接着多个上述读周期的写周期中，比较判断被输入上述地址端子的地址与预先设定的地址是否一致；

动作模式种类的选择装置，上述比较判断的结果在地址一致的情况下，在上述写周期中，基于由数据端子被输入的数据，选择动作模式的种类；

动作模式条件的设定装置，在上述写周期的下一个写周期中，比较判断被输入上述地址端子的地址与在上述地址比较装置中预先设定的地址是否一致，在上述比较判断的结果为地址一致的情况下，在上述写周期中，基于被输入上述数据端子的数据，设定动作模式的条件。

19.一种半导体装置，其特征在于，

具有半导体存储器，至少包括：

存储单元阵列，由多个存储单元呈阵列状排列形成；

地址端子，进行地址的输入；

数据端子，进行数据的输入和输出；和

第1至第3控制端子，分别输入控制半导体存储器的选择的第1控制信号，控制来自上述数据端子输入和输出数据的第2控制信号，以及，控制数据的写入和读出的第3控制信号，

该半导体装置具有动作模式输入电路，基于被输入上述地址端子的地址、被输入上述第1至第3控制端子的控制信号以及被输入上述数据端子的数据，控制动作模式的输入，

上述动作模式输入电路，包括：

读写判断部分，在上述第1控制信号为激活状态的时候，基于上述第2控制信号与第3控制信号，判断现在的周期是读周期还是写周期后输出读写识别信号；

模式判断部分，基于在读周期中被指定的地址，判断有无输入的请求，输出控制动作模式输入许可的模式输入信号，该模式判断部具有：地址比较器，在通过上述读写判断部分判断为读周期的情况下，比较判断被输入上述地址端子的地址与预先设定的地址是否一致；设定装置，在紧接着上述读周期的一个或者多个读周期中，上述地址比较器表示为连续一致的情况下，将上述模式输入信号设定为激活状态；和

模式设定部分，在上述模式输入信号为激活状态的情况下，在紧接着连续的多个上述读周期相的至少1个写周期中，基于被上述数据端子提供的指令数据生成并输出模式数据。

20.根据权利要求19所述的半导体装置，其特征在于，

上述模式判断部分，包括：

在多个读周期中，检测上述地址比较器是否表示为连续一致的检测装置；和

触发器，在上述多个读周期中，当检测出上述地址比较器表示为连续一致的情况下，把上述模式输入信号设定为激活状态，当上述地址比较器表示为不一致的情况下，把上述模式输入信号设定为非激活状态。

21.根据权利要求19所述的半导体装置，其特征在于，

上述模式设定部分，包括：

写地址寄存器，存储预先设定的写地址；

写地址比较部分，紧接着上述读周期的周期通过上述读写判断部分被判断为写周期的情况下，比较判断被输入上述地址端子的地址与上述写地址寄存器存储的写地址是否一致；和

指令解码器，通过上述读写判断部分的比较结果如果是一致的情况下，基于被输入上述数据端子的数据，确定应输入的动作模式，作为模式数据输出。

22.根据权利要求19所述的半导体装置，其特征在于，

上述模式判断部分，包括：

读地址寄存器，存储预先设定的读地址；

读地址比较器，由上述地址端子被输入的地址和上述读地址寄存器存储的读地址，以由地址转移检测电路进行地址转移时输出的脉冲信号的时序进行比较，检测出被输入的地址与上述读地址一致后输出地址检测信号；

第1与第2锁存电路，基于被输入的第1和第2锁存信号，分别锁存上述地址检测信号后作为第1及第2地址检测信号分别输出；

逻辑门电路，对上述第1及第2地址检测信号和来自上述读写判断部分的读写识别信号进行逻辑与运算，将上述运算结果作为上述模式输入信号输出；和

锁存控制部分，生成并输出第1和第2锁存信号，上述第1和第2锁存信号基于由上述地址转移电路进行地址转移时被输出的脉冲信号以及上述第1控制信号，控制上述第1和第2锁存电路的锁存动作。

23.根据权利要求22所述的半导体装置，其特征在于，

上述锁存控制部分，包括：

反转型触发器，输入上述第1控制信号，以上述第1控制信号变为激活状态为触发，对输出信号进行反转；

第1逻辑门电路，输入在上述地址转移检测电路进行地址转移时输出的脉冲信号和上述反转型触发器的输出信号的反转信号，输出所输入的2个信号的逻辑与运算结果作为上述第1锁存信号；和

第2逻辑门电路，输入在上述地址转移检测电路进行地址转移时输出的脉冲信号和上述反转型触发器的输出信号，输出所输入的2个信号的逻辑与运算结果作为上述第2锁存信号。

24.根据权利要求19所述的半导体装置，其特征在于，

上述读写判断部分，包括：

第1逻辑门电路，上述第1控制信号的反转信号以及上述第2控制信号的反转信号从第1和第2输入端子被输入，上述第3控制信号从第3输入端子保持原样被输入，这3个输入信号的逻辑与从输出端子被输出；

第2逻辑门电路，上述第1控制信号的反转信号以及上述第3控制信号的反转信号从第1和第3输入端子被输入，上述第2控制信号从第2输入端子保持原样被输入，这3个输入信号的逻辑与从输出端子被输出；和

SR型触发器，来自上述第1逻辑门电路的输出端子的输出信号从置位端子被输入，来自上述第2逻辑门电路的输出端子的输出信号从复位端子被输入，从输出端子输出上述读写识别信号。

25.根据权利要求19所述的半导体装置，其特征在于，

上述模式判断部分，包括：

地址比较部分，比较读地址寄存器存储的读地址和在读周期中被输入地址端子的地址；

第1寄存器，输入上述地址比较部分的输出信号；

第2寄存器，输入上述第1寄存器的输出信号；和

逻辑门电路，输入上述第1和第2寄存器的输出信号，输出与来自上述读写判断部分的读写识别信号的逻辑与，作为上述模式输入信号，

在由检测出地址转移的地址转移电路进行地址转移时输出的脉冲信号被提供作为上述第1和第2寄存器的取样信号。

26.一种半导体装置，其特征在于，

具有半导体存储器，至少包括：

存储单元阵列，由复数的存储单元呈阵列状排列形成；

地址端子，进行地址的输入；和

数据端子，进行数据的输入和输出，

该半导体装置具有动作模式输入电路，进行上述半导体存储器的动作模式的输入，

在上述动作模式输入电路中，作为控制信号，输入：

第1控制信号，被输入到第1控制端子，在存储器周期中半导体存储器进行片选时被设定为激活状态；

第2控制信号，被输入到第2控制端子，控制上述数据端子的数据的输入和输出，在数据输出时被设定为激活状态；和

第3控制信号，被输入到第3控制端子，读动作时被设定为激活状态，

上述动作模式输入电路，具有：

地址比较器，被输入的上述地址端子的地址和存储部存储的预先设定的地址分别被输入，比较被输入的2个地址是否一致，如果一致，输出激活状态的输出信号；

脉冲生成电路，基于上述第1控制信号变为激活状态，生成单触发脉冲信号；

第1寄存器，以从上述脉冲生成电路输出的脉冲信号为取样控制信号，对上述地址比较器的输出信号进行取样并输出；

第2寄存器，以上述脉冲信号为取样控制信号，对上述第2控制信号进行取样并输出；

第1逻辑门电路，上述第1寄存器的输出信号、上述第2寄存器的输出信号与上述脉冲信号被输入，被输入的3个信号的逻辑与运算结果作为取样控制信号被输出；和

多级寄存器，上述取样控制信号共同被输入，以级联形态相连接，

上述多级寄存器中初级的寄存器，被输入地址比较器的输出信号，

上述半导体装置具有：

第2逻辑门电路，上述多级寄存器的输出信号被输入，在上述多级寄存器的输出信号都显示为激活状态时，输出激活状态的输出信号；和

SR型触发器，上述第2逻辑门电路的输出信号作为置位信号被输入到置位端子，上述第1寄存器的输出信号作为复位信号被输入到复位端子，控制动作模式的输入许可的模式输入信号从输出端子被输出，

上述半导体装置具有：

模式设定电路，从上述SR型触发器被输出的上述模式输入信号、上述第1寄存器的输出信号和上述第3控制信号被输入，在上述模式输入信号为激活状态时，在被输入到上述地址端子的地址与上述预先设定的地址一致的至少1个写周期中，被输入到上述数据端子的数据被接受并解码，基于解码的结果，设定动作模式。

27.根据权利要求26所述的半导体装置，其特征在于，

上述模式设定电路，包括：

第3寄存器，基于上述脉冲信号取样并输出上述第3控制信号；

第3逻辑门电路，在上述第1寄存器的输出信号表示为激活状态，上述第3寄存器的输出信号表示为激活状态的情况下，基于上述脉冲信号，生成第2取样控制信号；

第4寄存器，通过从上述第3逻辑门电路被输出的第2取样控制信号取样并输出来自上述数据端子的数据；

模式选择电路，基于上述第4寄存器的输出信号进行模式选择；

第4逻辑门电路，在上述模式选择电路的输出信号为激活状态时，接受上述脉冲信号，生成第3取样控制信号；

第5寄存器，通过上述第3取样控制信号取样并输出来自上述数据端子的数据；和

切换信号生成电路，基于上述第5寄存器的输出信号，输出进行动作切换的切换信号。

28.根据权利要求26所述的半导体装置，其特征在于，包括更新控制电路，当按设定时间计时的定时器超时时，生成更新地址，自动进行更新，

上述动作切换信号，被用来作为屏蔽上述被生成的更新地址的高位的信号，基于从上述动作模式输入电路被输出的动作切换信号，改变更新区域。

29.根据权利要求19或者26所述的半导体装置，其特征在于，

上述半导体存储器，由虚拟静态随机存储器SRAM构成，上述虚拟静态随机存储器SRAM由具备自更新功能的动态半导体存储器构成，

上述第1至第3控制信号，由以SRAM为基准的片选信号、输出使能信号和写使能信号构成。

30.根据权利要求19所述的半导体装置，其特征在于，

上述模式设定部分在上述模式输入信号为激活状态的情况下，在紧接着连续多个上述读周期的至少1个写周期中，替换上述数据端子，而具有基于被提供到上述地址端子和/或所定的控制端子的信号，生成并输出模式数据的装置。

31.根据权利要求19所述的半导体装置，其特征在于，上述模式设定部具有：

写地址寄存器，存储预先设定的写地址；

写地址比较部分，在通过上述读写判断部分判断在紧接着上述读周期的周期为写周期时，比较判断输入到上述地址端子的地址与上述写地址寄存器中存储的预先设定的写地址是否一致；和

指令解码器，上述写地址比较部分比较的结果如果一致，则替换上述数据端子，基于从上述地址端子和/或所定的控制端子被输入的信号，确定应输入的动作模式，作为模式数据输出。

32.根据权利要求26所述的半导体装置，其特征在于，

上述模式设定部分，具有：

动作模式的设定装置，从上述SR型触发器被输出的上述模式输入信号、上述第1寄存器的输出信号和上述第3控制信号被输入，在上述模式输入信号为激活状态时，在被输入到上述地址端子的地址与上述预先设定的地址一致的至少1个写周期中，替换上述数据端子，接受并解码被输入到上述地址端子和/或所定的控制端子的信号，基于解码的结果，设定动作模式。

33.一种动作模式的输入方法，至少基于被输入到半导体存储器的地址端子的地址、被输入到上述半导体存储器的控制端子的至少进行写和读访问的控制信号以及被输入到上述半导体存储器的数据端子的数据信号中的1个，通过动作模式输入电路进行上述半导体存储器的动作模式的输入，其特征在于，具有：

上述动作模式输入电路监视被输入到地址端子的地址以及被输入到上述控制端子的控制信号，检测对预先设定的地址的预先设定的多个读周期、或者对预先设定的地址的预先设定的多个写周期、或者对预先设定的地址的读周期和对预先设定的地址的写周期按所定顺序的组合构成的访问周期的出现，在对上述预先设定的地址的存储周期出现预先设定的次数的时候，控制是否允许接受动作模式输入的步骤；和

上述动作模式输入电路在上述动作模式输入的请求被允许的情况下，基于被输入到上述数据端子、上述地址端子以及上述控制端子中的任何一个或者这些端子的组合的信号，确定输入的动作模式的步骤。

34.一种半导体存储器的动作模式的输入方法，

具有半导体存储器，至少包括：

存储单元阵列，由多个存储单元呈阵列状排列形成；

地址端子，进行地址的输入；

数据端子，进行数据的输入和输出；和

控制端子，输入用于半导体存储器的访问控制、写控制、以及控制的控制信号，

上述半导体存储器的动作模式输入方法由动作模式输入电路实现，该动作模式输入电路基于被输入到上述地址端子的地址、被输入到上述控制端子的控制信号以及被输入到上述数据端子的数据信号中的至少1个，进行半导体存储器的动作模式的输入，

其特征在于，包括：

第一比较判断步骤，基于被输入到上述控制端子的控制信号，判断现在的周期是读周期还是写周期，如果现在的周期是读动作或者写动作中的预先被设定的动作周期，则比较判断被输入到上述地址端子的地址与预先被设定的地址是否一致；

第二比较判断步骤，在地址一致的情况下，在紧接着上述周期的、预先被设定的读周期或者写周期、或者读周期与写周期的组合构成的预先被设定的1个或者多个的周期中，比较判断被输入到上述地址端子的地址与预先被设定的地址是否一致；

设定步骤，在上述各周期中，在检测出地址一致的情况下，将控制动作模式的输入许可的模式输入信号设定为激活状态；和

动作模式的确定步骤，在上述模式输入信号被设定为激活状态的情况下，基于从上述数据端子、上述地址端子以及上述控制端子中的任何一个或者这些端子的组合被输入的信号，确定输入的动作模式。

35.一种半导体装置，其特征在于，

具有半导体存储器，至少包括：

存储单元阵列，由多个存储单元呈阵列状排列形成；

地址端子，进行地址的输入；

数据端子，进行数据的输入和输出；和

控制端子，输入用于半导体存储器的访问控制、写控制、以及控制的控制信号，

该半导体装置具有动作模式输入电路，基于被输入到上述地址端子的地址、被输入到上述控制端子的控制信号以及被输入到上述数据端子的数据信号中的至少1个，进行上述半导体存储器的动作模式的输入；

上述动作模式输入电路，包括：

判断装置，基于被输入到上述控制端子的控制信号，判断现在的周期是读周期还是写周期；

第一比较判断装置，如果现在的周期是读周期或者写周期中的预先被设定的访问周期，则比较判断被输入到上述地址端子的地址与预先被设定的地址是否一致；

第二比较判断装置，在地址一致的情况下，在紧接着上述周期的、预先被设定的读周期或者写周期、或者是读周期与写周期的组合构成的预先被设定的1个或者多个的周期中，比较判断被输入到上述地址端子的地址与预先被设定的地址是否一致；

设定装置，在上述各周期中，在检测出地址一致的情况下，将控制动作模式的输入许可的模式输入信号设定为激活状态；

动作模式的确定装置，在上述模式输入信号由未激活状态被设定为激活状态的情况下，基于从上述地址端子、上述控制端子以及上述数据端子中的至少一个或者这些端子的组合被输入的信号，确定输入的动作模式。

Images