TW548651B - Semiconductor memory and method of entry of its operation mode - Google Patents

Description

548651 五、發明說明（1) 〔發明之領域〕 =明係關於一種可依據所登錄之操作模式而改 路之刼作規格的半導體記憶體及其操作模式之登錄方電 特別是關於用以登錄操作模式之技術。 /、去， 〔習知技術〕 網際網路等 用以記憶所 。作為用以 終端機中内 Memory) ° 進行用以將 隨著此重清 ’於重清操 行貧料之回 行數增加， 電容越大之 電力有增加 予之負擔變 話之緩衝器 元陣列中， 餘的重清操 <多餘消耗 05若利用此 之資訊終端 傳送之影像 記憶所傳送 藏有大電容 記憶於記憶 操作所產生 作中，藉由 寫。若記憶 故必須將重 半導體記憶 之傾向，而 大。 記憶體之資 不存在有用 作所造成之 電流之操作 部分重清模 近年來，行動電話因作為 被注目’並要求行動電話具備 或文字資料等各種資料之功能 之緩衝器記憶體，於此種資訊 DRAMCDynamic Random Access 又，於DRAM中，必須定期 之資料加以重清之操作。而伴 耗電流與記憶電容相關。亦即 選擇記憶單元陣列之行，而進 大’則因每單位時間應選擇之 操作周期設為短。因此，記憶 其伴隨重清操作所產生之消耗 搭載其之行動電話之電池所賦 在此，於應記憶於行動電 模小之情形時，dram之記憶單 之區域比率變高，而產生因多 電流。作為用以抑制產生如此 式’而有所謂得部分重清模式 548651 五、發明說明（2) ----- 可選擇地重清記憶有用資料之部分區,或，可有 餘的消耗電流之產生。 P f j夕 在此’於行動電話之領域中，於應用上要求能因應 貢料之規模，而適當地切換DRAM之重清模式等操作模。 然而’若依據習知技術之DRAM，為了切換 必須有特別設定之時序規格之輸入信得：翁 此種DRAM之裝置侧之時序設計變為複雜。 使侍搭載 有鑑於上述問題，本發明之目的在一 別時序規格，I可於有效抑制誤登錄之同:、：種=特 行操作模式之登錄之半導體$ _ _ 於才木作中進 法。 +¥體4體及其操作模式之登錄方 〔發明概要〕 2 J解。述課題，本發明具有以下結構。 法，其包含：記憶體之操作模式之登錄方 連、、，貝呀，接受操作模式之登錄之 之項出週期 之步驟S1〜S3之要夸、·爲要求（例如’相當於後述 出週期之寫入週期所指定第2步驟，基於以接於該讀 (例如’相當於後述之曰步驟S4貝〜V:定1登錄之操作模式 時，使半導體記”二广：既疋時序之讀出週期連續 於連續之讀出週作模式之登錄之要求。此時， 同位址等之預定關 =^數個位址，具有如互為相 關係於滿足此關係之複數個位址被輸入 548651 五、發明說明（3) 時’可進行登錄。因此 作中接受登錄，而且可有誤：之時序規格，可於操 後，藉由例如以依循既定栌^制块登錄。於該讀出週期之 可確定操作模式。 $ 之寫入週期所指定之資料， 在此，為了接受操作模 期之時序規格亦可為既定標且錄，讀出週期及寫入週 址之週期連續即可。因此仿攄格，只要對上述複數個位 序規格，可於操作中丄此構成，不需要特別之時 又，於上述讀出週=式之登錄。 同，只要其為事先決定之 ^數個位址可互異或相 所應指定之位址即可。 且錄刼作模式時連續之各週期 該第1步驟包含：例如 士 記憶之第"寺定位址(例如，、相比較事先所 「1FFFFFh」之要素）及從外部。終位址 受該比較結果，判定對第"寺 址之步：’·接 期以上之步驟。 < σ貝出週期連續2週 該第2步驟包含：例如在接續於該讀 期中，比較事先所記憶之第2特定位址(例出1之寫入週 之前頭位址「OOOOOOh」之要素）及從外部依於後述 之步驟，接党該比較結果，基於以該寫 ：：之位址 料，確定操作模式之步驟。 巧J所和定之資 該第1步驟例如於指定互為相同之位址 在後述之讀出週期T3、T4中分別指定之 ：’相當於 「IFFFFFh」之要素）作為該複數個位址 J 禪文刼作模 第8頁 548651 五、發明說明（4) 式之登錄 該第1步驟例如於指定啬炊 終位址「IFFFFFh」之要素二址（例如相當於後述之最 之前頭位址「〇〇〇〇〇〇h」之要2 ^碩位址（例如相當於後述 時，接受操作模式之登錄。”之其一作為該複數個位址 该第2步驟例如於指定命 為該讀出週期之位址時，接受操立作〜'最終位址之-方作 驟例如於指定該前頭位址 权式之登錄，該第2步 週期之位址時，確定應登錄：操：:二：另-方作為該寫入 該第1步驟例如以接受用、: 行列狀所成之記憶單元陣列内邱八您。型記憶單元排列成 重清模式，作為應登錄之操作刀區域加以重清之部分 確定該部分重清模式作為應登^品=第2步驟例如以 又，本發明之半導體記情 =杈式。 行操作模式之登錄之半導“：：構：為於操作中可進 登錄電路（相當於後述之操- /、具備··操作模式 素），其於對複數個位址之讀^ = f錄電路M0D之構成要 式之登錄要求，基於以接於誃读U連續時，接受操作模 之資料，確定應登錄之操作^ 。週期之寫入週期所指定 依據此構成，操作模式登 出週期連續時，接受操作模式之、a於依循既定時序之讀 之讀出週期中所指定之複數個位二錄要求。此時，於連續 址等之預定關係，當輸入滿足此^例如具有互為相同位 錄。因此，不需要特別之時序i係之位址時，可進行登 、σ，於操作中可接受登 ΙΗ 第9頁 548651 - _ 五、發明說明（5) 錄，而且可有效抑制誤登錄。 定時後，操作模式登錄電路藉由以依猶既 操作模式登錄電以；料’確定操作模式。結果， ;期；；于操作模式之登錄。因…需要特別之時= 格’可於操作中確定應登錄之操作模式。 才序規 且偌又；’ t該半㈣記憶體中，該操作模式登錄電路例如 =址=部:例如相當於後述之讀出位 = 出位址暫存器RREG之椹， 从斗>， 乂項 應從外部指定之第14#λ 出週期中，記憶 比較哭CMP Φ 比較部（例如相當於後述之 於1 5 θ /買 比較器RCMP之構成要素），比較呓，卜 於该記憶部之篦1r u ^ 〇C fe 判定部（例如相合於由德、f從外部依序指定之位址；及 ,,ΓΛ 田於由後述之閃鎖lata、LATB、邏輯穑Ρ弓 極GA及閃鎖控制都LCNT所/間 路MDJ之構成要素），接為兮L ±电峪次相田於杈式判定電 #笛1蛀—& 、 接又3亥比較部所得之比較結果，判定 對弟1特疋位址之讀出週期連續2週期以上。 疋 此外’該半導體記憶體巾，該操作模式登錄電路 構：要相當於後述之寫入位址暫存器職之° 成要素），在接々於該讀出週期之 從外部指定之第2特定位址；應 當於後述之模式設定電路MDS:=去、及確定部(例如相 所得之比較結果，基於以二構:/素）’接受該比較部 茨寫入週期所指定之資料，確定 弟10頁 548651

操作模式。 於 式 該操作模式登錄電路例如 作為該複數個位址時， 此外，該半導體記憶體中， 於指定最終位址或前頭位址之其 接受操作模式之登錄。

二2 ’該半導體記憶體巾，該操作模式登錄電路例如 :和疋别頭位址及最終位址之一方作為該讀出週期之位址 :’而於指定該珂頭位址及最終位址之另一方作為該寫入 < J之位址時，接受操作模式之登錄。 、☆又，該半導體記憶體中.該操作模式登錄電路例如 又用以將動態型記憶單元排列成行列狀所成之記憶單元 ^内之部分區域加以重清之部分重清模式，作為應登錄之

、（1)此外，本發明之半導體記憶體之操作模式之登錄 方法’其係依據操作模式登錄電路（Μ 〇 d )而進行，該操作 模式登錄電路（MOD)具有一半導體記憶體，該半導體記憶 體至 >、具有.由複數個§己憶單元排列成陣列狀所構成之記 憶單元陣列（例如圖1之MARY);進行位址輸入之位址端子° (例如圖1之ADD);進行資料之輸入及輸出之資料端子（例 如圖1之DQ);及進行用為半導體記憶體之存取控制、寫入 控制、及讀出資料之輸出控制之控制信號之輸入之控制端 子（例如圖1之/CS、/WE、/0E)，該操作模式登錄電路

第11頁 548651 五、發明說明（7) (MOD)基於輸入至位址端子之位址、 圖1之/CS、/WE、/〇E)之控制传 輪入至控制端子（例如 資料，而進行半導體記憶體之摔H輸人至資料端子之 記憶體之操作模式之登錄方法之特二ί之登錄，該半導體 控制端子之控制信號，判定現在週：基於輸入至 期，當現在週期為讀出週期時，比蛰f頃出週期或寫入週 子之位址與預定之位址是 =判定輪入至該位址端 址為-致時，於該讀出週期之後之圖2之以）；當位 出週期中’比較判定輸入 /、-人之1個或複數個讀 址是否-致之步驟(二=址連端 中，當檢測位址一致時，將 /禝數個该讀出週期 式登錄k唬設定為活動狀態之錄:午了之椟 登錄信號為活動狀態時，於連續二Π，及於模式 之至少1個寫人週期中，比較判、1數買出週期之後 址與預定之位址是否一致，於别3亥位址端子之位 所輸入之資料，確定應登錄之二亥資料端子 S7)。 j〜你1卞杈式之步驟（圖2之S4〜 牛^2ί ί i發明之方法中，該確定應登錄之操作模式之 一认個5亥讀出週期之後之寫入週期中， 比較判疋輸入至該位址端子之位 ：中 之步驟（圖2之S4);於一致時，括诚认分办、疋否一致 資料端子之資料，選擇摔作模:;广寫入週期輸入該 S 5 於該寫入週期之Λ之宜種類之步驟(圖2之 至該位址端子之位址與’比㈣定輸入 、疋之位址疋否一致之步驟（圖2之

五、發明說明（8) '致日守，根據於該其次之寫入週期輸入至該資 枓而子之資料，設定操作模式條件之步驟（圖2之以）。、 rAinn/3)本發明之半導體裝置具備操作模式登錄電路 該操作模式登錄電路（m〇d)具有—半導體記憶體，

己憶！ϊ少具有：*複數個記憶單元排列成陣列 之S己憶單70陣列（例如圖i AR =:1之dqv及進行用為半導體記憶體之存 輸入之栌制ί Π广讀出資料之輸出控制之控制信號之 ::子!^之 2s、/WE、/0E)御 ；r # p 枓，控制該半導體記憶體之操作模式之a 4f 操作模式登錄電路(圖…⑽)包含：基；广錄’ 子之控制信號，判定土；輸至虡控制端 辛）.圖5之讀出寫入判定部RWJ之構成要 述之圖5之讀出位址疋否一致之機構（例如相當於後 構成要素Λ相Λ=ΓΚΕ(Ϊ及讀出位址wc肝之 ACMP之構成要Ϊ)'於^；4之^址暫存器應G及位址比較器 續於該讀出週期之二夕買出週期位址為-致時’在接 到輸入至該位址端;址個個讀出週期中’檢測 制操作模式之登錄 二位址為-致時，將控 拉式羞錄信號設為活動狀態之 548651 五、發明說明（9) ____ ^ 例如相當於後述之圖5、圖6之位址判$電路D了 NAND3、/或相當於圖14之暫存器REG1、REG2及NAND1〜 少—個京之構成要素）；及在接續於複數個該讀出週期之至 ί定比較判定輸入至該位址端子之位 .^ At 址疋否一致’於一致時，當該模式登錄信梦盔Γ 之：：：；基於從該資料端子所輸入之資#，確定應登ί (4)本發明中，該確認應登錄之 =當於後述之圖5之模式設定顯之構成 包含以下機構之結構：在接續於複數個該讀 7為 比較判定輸入該位址端子之位址與預定 致之位址比較機構（例如相當於後述之圖6之 疋 暫存器WREG與相當於寫入位址比較器WCMp之構要 址 ”4 =址暫存器咖與位址比較器ACMp);以比較： 疋二果為位址一致時，依據於該寫入週期輸入該資 之貢料，選擇操作模式之種類，於該寫入週期之其^ ^ 入週期中，比較判定輸入至該位址端子之位址與於誃二 比較機構預定之位址是否一致，於該比較判定結^ 一致時，依據於該寫入週期輸入至該資料端子之料^ 定操作模式之條件之機構（例如相當於後述之圖6之於 碼器MDS、或圖14之暫存器REG6、REG7與模式選 曰敗7 MODSEL、部分重清切換信號產生電路PEGEN等之構成要 素）。 ιϋϋ 第14頁

548651 五、發明說明（ίο) (5 )本發明之半導體裝置最好具備一操作模式登錄電 路（圖1之MOD) ’該操作模式登錄電路（圖1之M〇D)具有一半 導體記憶體，該半導體記憶體至少包含：由複數個記憶單 元排列成陣列狀所成之記憶單元陣列（後述之圖1之 MARY);進行位址輸入之位址端子（圖1之ADD);進行資料 ，輸入及輸出之資料端子（圖1之DQ);及分別進行半導體 記憶體之選擇控制之第丨控制信號（例如圖丨之晶片選擇信 遽/CS)、進仃來自該資料端子之資料輸入及輸出控制之第 控制信號（例如圖1之輸出致能信號/0E)、及進行資料之 ί 2 Γ項t控制之第3控制信號（圖1之寫入致能信號/WE) Φ敗r工制仏旒輸入之第1至第3控制端子，該操作模式登錄 Κι;;:如輸入至該位址… ί 子之控制信號及輸入至該資料端子之資 =電體之操作模式之登錄。操作模ΐ登 週期，而輸出讀出寫入辨哉Λ為讀出週期或寫入 無，以輸出用以控制操作^曰^位址，判定登錄要求有 (圖1、圖5之ΜΕΝΤ)之模式判1錄許可之模式登錄信號 定部判定為讀出週期時，比丄包含於以該讀出寫入判 址與預定之讀出位址是否—^ |疋輪入至該位址端子之位 該讀出週期之其次之丨個或 之位址比較器，及在接續於 一 數個讀出週期中，該位址比

第15頁 548651 -、發明說明（11) —— 較器連續顯示一致時，將該模式登錄信號設定為活動 之機構；及模式設定部（CDE)，於該模式登錄信號為活動e 狀態時，在接續於連續之複數個該讀出週期之至少丨個 入週期中，基於供應至該資料端子之指令資料，產生桓'·、 資料（圖1、圖5之MDATA)並輸出。 、式 (6)本發明之半導體裝置中，該模式判定部（adj) y為具備：於複數個讀出週期中，檢測該位址比較器連浐 頒不一致之機構（例如相當於後述之圖7之閂鎖及只 LATB、或圖13之暫存器^及心、或圖14之暫存 REG2之構成要素）；及於該複數個讀出 較器連續顯示一致:…㈣式登錄信二出為該舌 作嗝=士並於4位址比較态顯不不一致時，將該模式登錄 ° k重设為非活動狀態之機構（例如相當於後述之圖7 極GA、或圖13之閘極GA、或圖14之邡正反器之構成要甲·1 素）。 ΓΓ)ΡΜ (7)本發明之半導體裒置中，該模式設定部（圖5之 A )亦可為具備：寫入位址暫存器（圖5 2WREG)，儲存預 =之寫入位址；寫入位址比較部（圖5之WCMp )，告 二出週期之週期於該讀出寫入判定部被判定為寫入週期/ 二新，，判定輪入至該位址端子之位址與儲存於該寫入位 Μ‘ 之該寫入位址是否一致；及指令解碼器（圖5之 資料沪^寫入位址比較部之比較結果為一致時，基於從該 作A二t所輸入之資料，確定應登錄之操作模式，而輸出 P ’杈式資料。 548651 五、發明說明（12) (8) 本發明之半導體裝置中，該模式判定部（A])J)亦 可為具備：讀出位址暫存器（圖7iRREG)，儲存預定之讀 出位址；讀出位址比較器（圖7之RCMP)，以藉由位址遷= 檢測電路於位址遷移時所輸出之脈波信號（SATD)之時序夕， ί較從該位址端子所輸入之位址與儲存於該讀出位址暫存 态之該讀出位址，檢測所輸入之位址與該讀出位址一致^ 而輸出位址檢測信號（圖7之SCR);第1及第2閂鎖電路（圖 之LATA及LATB)，基於所輸入之第！及第2閃鎖信號，分 將該位址檢測信號加以閂鎖，並分別輸出作為第丨及 測信號（圖7之SCA及SCB);邏輯閘極電路（圖7之GA)， f算該第1及第2位址檢測信號與來自該讀出寫入判定 言買出寫入辨識信號（圖7之SRW)之邏輯積，將該演算結 出=為該模式登錄信號；及閂鎖控制都（圖7之1(^ 丁）°，其刖 ^藉由該位址遷移檢測電路於位址遷移時所輸出之脈土 被（圖7之SATD)與該第1控制信號（圖7之似），產生 ^ 制該第1及第2閃鎖電路之閃鎖操作之第丨及第2 工 (圖7之SLA及SLB)並輸出。 、1口说 (9) 本發明之半導體裝置中，問鎖控制部（圖7之 =Π為具備：雙態觸變型正反器（圖8之TRF)，以對 加以反向；第！邏輯閘極電路（圖7之以 ^由:^虎 遷移檢測電路於位址遠銘眭张^山 竹猎由4位址 Γ/: 觸變型正反器之反向輸出之邏輯積… 果，輸出作為該扪閃鎖錢；及第2邏輯閘極電路之

548651 五、發明說明（13) GAB)，將藉由该位址遷移檢測電路於位址遷移時所輸出之 脈波信號（圖8之SATD)及該雙態觸變型正反器（圖8iTRF) 之輸出之邏輯積演算結果，輸出作為該第2閂鎖信號。 (1 0 )本發明之半導體裝置中，該讀出寫入判定部 (RWj)亦可為具備：第1邏輯閘極電路（圖9之GAC)，從第1 ，第2輸入端子輸入該第i控制信號（/cs)之反向信號及該 第2控制信號之反向信號，從第3輸入端子直接輸入該第3 控制信號，並從輪出端子輸出此3個輸入信號之邏輯積； 第^邏輯閘極電路（圖9之GAD)，從第！及第3輸入端子輸入 ϊ ί 1控制，號之反向信號及該第3控制信號之反向信號， k第2輸入食而子直接輸入該第2控制信號，並從輸出端子輸 出此3個輸入信號之邏輯積；及別型正反器（圖92Rsf)， 從設定端子輸入來自該第1邏輯閘極電路（圖9之GAC)之輪 出端子之輸出信號，從重設端子輸入來自該第2邏輯閘極 :屮圖』之㈣)之輸出端子之輸出信號，從輸出端子輸出 该頊出寫入辨識信號（SRW)。 發明之半導體裝置中，該模式判定部（adj)亦 ;暫㈣義)之讀出位址及於讀出週期中: 出為輸入；第2暫存器（圖13之叫，以該Hi輪哭 之=出仏谠作為輪入；及邏輯間極電路二 該第1Λ第2暫存器之輸出信號，將與來自該讀出寫入：： 』之靖寫入辨識信號（SRW)之邏輯積，作為該模式登錄^

第18頁 548651 五、發明說明（14) — U: H::由檢測位址遷移之位址遷移檢測電路於 夕π輸出之脈波信號（圖13之SATD)，供應作為 ㈣暫，器（圖13之^及叫之抽樣控制信號。乍為 址輪入之位成之記憶單元陣列（圖1 2MARY)，·進行位 料二子（圖1之二子·（圖1之A'D);進行資料輸入及輸出之資 電路，及進行彳呆作模式登錄之操作模式登錄 亦：’於該操作模式登錄電路可輸入：匕為以 :3子二f料輸入與輸出，於輸出資料時；定為能枓 二控制信號(圖1之㈣，輸人至第3控制端J，；匕 作時設定為活動狀態。 而卞於寫入# (AREΓ ) $ @ t 端子之位址與儲存於記怜部 (AREG之預…址加以輸入，比較所輸 ^ 否-致，致時，輸出活動狀 位址疋

Sr產^ _)，將《 Λ之產 = 抽樣控制化號，將該位址比較器（ACMp)之 ^虎作= 樣並輸出；第2暫存器（圖14樣4)，將該脈波。信號加作以為取 第19頁 548651 五、發明說明（15) ，樣控制信號，將該第2控制信號加以取樣並輸出. 圖“之層1)，輸入該第1暫存器之輸出ί 個信號之邏輯積演瞀社果於+反彳°唬將所輪入之3 PRF、· 4 ^ 樣控㈣號（圖14之 暫存器（圖14之REG1及REG2)，共同輪入兮 ’而連接成級聯形態。於複數上暫 Ϊ 器（圖Η之REG1) ’輸入該位址比較哭 (ACMP)之輸出信號。此外，並时 14 ^ ^ 儿八備·弟2邏輯閘極電路（圖 14之NAND1)，輸入該複數段之暫存器之輸出信號，於^ u又之！存态之輸出信號皆為活動狀態時，輸出活動：： 2之羅輸Μ出f號；別型正反器（圖14之NAND2ANAND3)，將該^ 哭之鈐中C 設定端子，將該第1暫存 :出^虎輸入至重設端+，從輪出端子，輸出： =式线許可之模式登錄信號（圖14之_了）；模式^定 电路（相當於圖14之暫存器REG6與REG7、模式選擇電路 MODSEL、部分重清切換信號產生電路n、 與細等之構成要素)，輸入從·型；；= ΞίΪΪ模式登錄信號、該第1暫存器之輸出信號及該第3 ^制^，於該模式登錄信號為活動狀g，輸人至該位址 ^子之位址與該預定之位址為一致之至少一個寫入週期 中，接受輸入至該資料端子之資料並解 果，設定操作模式。 午貝、、、口 (13)本發明中，該模式設定電路亦可為具備：第3暫 存器（圖14之REG5)，將該第3控制信號以該脈波信號加以

548651 五、發明說明（16) 取樣並輸出；第3邏輯閘極電路（圖14 iAND2)，於斬 存器（圖14之腿）之輸出信號為活動狀態，而該、第^曰 ^圖“之腸)之輸出信號為活動狀態時，基於該脈曰二 唬，產生第2抽樣控制信號（WRE1);第4暫存器 ° R E G 6 )，將來自該資料端子之杳判_ 〇α ° h 1 貝十知千之貝枓，以從該第3邏輯閘極電 路所輸出之該第2抽樣控制信號（w R Ε υ加以取樣並 模式選擇電路（圖U之MODSEL)，基於該第4暫存器之輸出 #唬，進行模式選擇；第4邏輯閘極電路（圖14之機㈧， 擇Λ路之輸出信號為活動，接受該脈波信號而 產，弟3/由樣控制信號（WRE2);第5暫存器（圖142REG7)，

將來自该資料端子之資料以該箆U 貝竹乂 口哀弟3抽樣控制信號（WRE2)加 =ΓΪΓ及切換信號產生電路(pegen)，基於該第5 曰存,,輸出#號，輸出進行操作切換之切換信號。 (圖1夕]?ςμ、此夕卜本电明中’亦可為具備：重清控制電路 S ，於產生以預定時間計時之時間中之中斷時， 屋生重清位址進行自動舌、、主 巧 所產生之重清位址之位：核乍切換信號係用為將該 域為可變。 电路所輸出之刼作切換信號，使重清區 功处j 4明中，+導體記憶體亦可為由具備自重清 # π π i e隐體所構成之擬似SRAM(靜態隨機 日成。此時，該第1至第3控制信號係由以 寫入致2二=二片選擇信號（/CS)、輸出致能信號（/〇E)及 冩入致能信號（WE)所成。

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五、發明說明（17) (16)本發明中，於模式登錄信號（MENT)為活動狀熊 時，在接續於連續之複數個該讀出週期之至少丨個寫入= 期中，模式設定部（CDE )取代該資料端子，基於供應至該 位址端子及/或預定供應至控制端子之信號產生模式料 並輸出。 、 (1 7 )本發明中，模式設定部（CDE )用以將模式 號(ME+NT)設為活動狀態之條件，除了對預定位址之讀出^ 期連續之情开> 外，其他亦可如檢測出下述情形時。

•由對預定位址之讀出週期及接於此週期之對預定位址之 寫入週期所成之複數個週期， ^由對預定位址之寫入週期及接於此週期之對預定位址之 項出週期所成之複數個週期，或 •對預定位址之寫入週期為連續。 較佳實施例之詳細說明 <實施形態1 >

圖1係地示本發明之實施形態i之半導體記憶體之售 ^半導體記憶體係種為以動態RAM為母體所構成之 桓=式之擬似SRAM，於操作中可進行依據指令資料之損 ^之登錄。但是’本發明並不於擬似SRAM，只要是力 V >之圮憶體，可適用任一種記憶體。 部取ϋ圖1中’符號AIN係為位址輸入電路系統，用以换 =取=位址ADD符號MARY係為將動態型之記憶單元排 仃列狀之§己憶早兀陣列。於此記憶單元陣列mry内肩

第22頁 548651 五、發明說明（18) 及列配置有字元線及位元線。符號XDEC係為列解碼器，基 於以位址輸入電路系統A IN所取得之列位址，選擇記情抑 元陣列MARY之列。 °心早 付號SAMP係為感測放大器，將記憶單元陣列mary内之 位元線上所顯現之資料信號加以放大。符號yDEC係為行解 螞器，基於以位址輸入電路系統A丨N所取入之行位址，選 擇記憶單元陣列MARY之行。以感測放大器SAMp所放大之\ 料信號中，應以行解碼器YDEC所選擇之行者成為讀出對貝 象。符號D I 0係資料輸出入電路系統，用以進行資料叫之 輸出入。 、 符號RSH係為重清控制電路，用以進行指定 重清對象應選擇之記憶單元陣列之列之一連串控制'符、、、 VGEN係為產生各種内部電壓之電壓產生電路，且 = 二驅之輔助電壓之功能、產生用以使；憶單元； 之基板電壓之功能、及產生以感測放大器將 貧料彳a號加以放大時所參考之參考電壓之功能。 、 符號MOD係為成為本發明之特 ％ 路，登錄以指令資料所指定之操作模式，^ 之内^ ㉜出於改變上述重清控制電路rsh等各種電路、式 塊功能所使用之模式資料MDATA。此^ ^ 記憶最終位址「1FFFFFh」(h表16進:乍及=電路_ ϋ之==。基於接續於此讀出週期之寫入週期 所和疋之貝枓，確疋應登錄之操作模式。 刀 第23頁 548651 五、發明說明（19) 號，為用：1將'，广符號/CS所示之信號係為晶片選擇， 就馮用以將此半導體記憶體控制 =彈乜 信號。又，以篇觫/ηϊ?〜_ 制為待滅狀恶之外部控制 用以控制對資料^ + 不之信號係為輸出致能信號，為 離之作：3 電路系_〇之外部之輸出阻抗Ξ 號，為用以換寫入操作及讀出操作之^y系為寫入致能信 以下，沿著圖2之流程，夂老囘Q 士产 分重清模式時為例，說明時序圖，以登錄部 作（操作模式之登錄方法）。· *拉式登錄電路MOD之操 在此，圖2係為登錄操作模式時之操& 古 係為與=操作模式之登錄相關之信號之Y序二呈圖，圖3 r IFFFFFh ^ ^ ^ ^ ^ ^ ^ ^ADD ^ ^ ^ ^ f " Nh」，於母一讀出週期判定從 働是否為最終位址（步驟Sl)。於圖3所示。曰疋上址 週期T1至T2，外部位址ADD非為最終，，從碩出 〇 ,

被指定為止，重複此判定處理（步驟Sl:N〇)。外核址ADD 接著，於讀出週期T3中，指定最炊# J p 作為外部位址ADD，當外部位址ADD與最「1FFFFFh」 操作模式登錄電路MOD判定外部位址ADD ^ f址一致時，則 si :YES)。於其次之讀出週期T4，若亦位址步驟 位址ADD位址ADD(步驟S2 : YES)，則允今^疋取終位址作為 (步驟S3)。#即，以對特定位址之最终呆作模式之登錄 續為條件，允許操作模式之登錄，而接心^之項出週期連 # X此操作模式之登 548651 五、發明說明（20) _ J :若於讀出週期T4中，未指定最終位址時， 步驟S1之處理，重複進行同樣處理。 、 上述 藉由以上，接受操作模式之登錄要求。 於其後之寫入週期T5中，從外邱扣1二 部位址綱，而用以指定應登錄之二曰疋 ^ ^ ^ ^ t #dq Λ , ,0 H4(a^ « ^ ^ ^ ^ t 模式種類有部分重清模式、頁長設定模：：操作 端子i/oiwmu位元資料所指定 於育料 模式成為登錄對象，故若依昭 邛/刀重清 對資料端子施加資Γ「:」例’則從外部分別 又’於圖3中，信號SCW係用以辨嗜綠 期之讀出寫入辨識信號，為於操作期及寫入週 生之信號。此信號於後詳述。刪内部所產 於此寫入週期丁5中，摔作搵才a拉+ 部所指定之位址ADD θ ^ u錄電路MQD判定從外 位址，則摔：頭位址(步驟S4)。若為前頭 指定之二 之操作模式則出指定部八：11種私步驟⑹。而應設定 前頭位址未被沪二士 /刀b杈式之模式資料MDATA。若 處理，從ί t:時（步驟S4 :N〇)，則回到上述步㈣之 攸取仞重複相同處理。 4少驟81之 ^ ^ 於上述寫入週期T 5中，若择作y — 口 P刀重清模式，則 木作挺式之種類指定 電_與上述步驟S4二之進= 第25頁 548651 五 、發明說明（21) ' _______ 期T6中，若亦指定前頭位址作為外 清模式之詳細條件為設定應重清士 、 則部分重 為重清對象之記憶單元陣列之規A思區域規模，亦即成 期T fi Φ，甚去4匕6 ' 、果。相對於此’於鸾入、闲 期T6中，右未指定前頭位址時（步 於冩入週 登錄電路MOD回到上述步驟S1 R b . Ν0)，則操作模式 藉由以上，確定應登錄之操複^同處理。 憶體進行於部分重清模式之操作。、工/、後，半導體記 圖4(b)為作為部分重清模式 憶區域之規模。用以指定此詳細條件：二：可指定之記 施加於資料端子1/01及I/O2之2位-次、、、曰々貧料，係藉由 週期T6之外部位址])q。於圖4 (匕）所八’料而^曰疋作為寫入 端子1/01及I/O2之2位元資料為「〇不之例士中，施加於資料 百萬位元之記憶區域，而為「1，〇 +」’指定相當於6 位元之記憶區域，而於「〇，i」萨」t =扣疋相當於8百萬 之記憶區域。又，此2位元資料為疋1相當士於4百萬位元 重清之記憶區域，因此不進行重、、主 」日守’不存在應 狀態。 巧，而成為不維持資料之 又’當指定頁長設定模式作氧贫 =作模式條件之資料，如圖4 (c)所‘果，，類時，表示 字元數作為指令資料（資料DQ)。於:二糸指定表示頁長之 藉由施加於資料端子1/03之1位元資\ =之例中，頁長係 資料端子"03之資料為「0」時指，，而施加於 「1」時，則頁長為8字元。 、x ‘、、' 4字疋；而為 其次，詳細說明操作模式登錄電路M0D。

548651 五、發明說明（22) 甲，號RW] U G : : f f _之概略結構。於圖5 寫入致能信號/WE，判定現^ ^ ^於輸出致能信號/0E及 期，而輸出_屮宜 疋現在週期為讀出週期或寫入週 部，依據於讀出週：：ns:w。符號adj係為模式判定 求，而輸出模^疋之位址add，判定有無登錄要 :，：===信號_。符號⑽係為模式設定 輸出。此時:資料!^ ^基於貧料㈧產生模式資料MDATA並 貝科DQ係作為指令資料而從外部供應。 之位址遷：符號SATD所示之信號係藉由無圖示 中，式/A'ADJ及模式設定部CDE之構成例。圖6 RCMP係IV最：：憶最終位址之讀出位址暫存器。符號 檢編卜部所輪入之位址與最終位址=址=出'立 二二：:“虎S严。㈣MDJ係位址判定電路，輸入脈波信 連續。立址檢測信號SCR，判定對最終位址之讀出週期為’b 符號WREG係記憶前頭位址之寫入位址暫哭， =係比較前頭位址及外部位址ADD之寫入 *專除了檢測前頭位址輸出位址檢測信號scw之點外，與 ^述讀出位址暫存器RREG及讀出位址比較器RCMP相同/符 號MDS係指令解碼器，輸入外部資料DQ及位址檢測信號 sew ’產生模式資料MDATA。

548651 五、發明說明（23) 圖 7 係模式判定部ADJ 之 ^ ^ ^ ^ ^ ^ ADET為位址檢測部，於登 :::圖7中’付滅 ADDR L J曰定之特定位址（以下，稱為特定讀出位址） ADDR。此位址檢測部AMT係由讀出位址 位址比較器RCMP所嫉# a , 曰什时ΚίίϋΙτ及靖£0 ^ Λ Μ - - ^ , 冓成。碩出位址暫存器RREG記憶最終位 作為特疋頃出位址ADDR。螬φ 乂六tL 土 ^ ψ ^ +L ^ . σση 項出位址比較器RCMP比較記憶於 ί之位：tM曰Dif， G，特定讀出位aADDR及從外部依序指 今％ ^此等為一致時，輸出位址檢測信號SCR。 於Η :::节ς"、ATB為閂鎖’將上述位址檢測信號SCR基 ° = #u6A㈣輯積閘極’演算位址檢測信號 MFMT。μ 肖冑’將丨演算結果輸出作為模式登錄信號 ^ ΝΤ，閃鎖控制部，控制上述問鎖LATA、LATB =木作。此等閂鎖LATA、LATB、邏輯積閘極GA及閂鎖 :P CNT，其功旎為作為接受位址檢測信號SCR，判定 對特定讀出位址ADDR之讀出週期為連續2週期以上之位址 判定電路MDJ。 圖8係閃鎖控制電路LCNT之構成例。圖8中，符號trf 係雙態觸變正反器（丁-FF)，以晶片選擇信號/cs之負緣作 為觸^ ，使輸出佗號反向。符號GN為反向器，輸出雙態觸 變正反器TRF之輸出信號之反向信號。符號GM、gab為邏 輯，閘極。其中，邏輯積閘極GAA輸入脈波信號satd及反 向器GN之輸出信號，而輸出閃鎖信號su。符號gab為邏輯 積閘極，輸入脈波信號SATD及雙態觸變正反器TRF之輸出 Η 第28頁 548651 五、發明說明（24) ' '------ 輸出門鎖^號SLA、SLB。依據此讀出寫入判定電 π，如後所述，a μ ^ Λ入'疋电 信號 ° 貝抬就SLA、SLB。依據此讀出寫入判定2 路LCNT，如後所述，日摆 ” rr ^ςΑτη - 以曰日片選擇佗唬/CS之負緣為觸發， 脈波彳虎〇 乂互顯現為閂鎖信號SLA或閃鎖 圖9細之讀出寫入判定糊之構成^:=中， =二為致邏輯積閑極。邏輯積間織將晶片選擇 /WE t 二心號/〇E反向輸入，而將寫入致能信號 τ/^w；,: γγ;?/λ# " ^/cs ^ ^ - 符號RSF係重設設定 :别S牝七唬/〇E直接輸入。

端子輪入#定e %。反TO(RS-FF)，從邏輯積閘極GAC對S ；" ： ； VIs " "GAD tiR" ^4 - 出寫入判定部C 辨識信號SRW。依據此讀 出週期以位V 所述’讀出寫入辨識信咖於讀 甘巧為：位準，而於寫入週期成為低位準。 ” 一人’茶考圖1 〇至圖；! 2之時序圖， > … ，圖5至圖9之操作模式登錄：知开/ 1 ^係以說明圖6至圖8之模式判定部ADJ^^序， 圖，圖1 2係用以說明圖g之_ A 知作之時序 序圖。 “圖9之-出寫入判定㈣J之操作之時 首先’茶考圖1 〇，概略地說明圖5木 路_之操作。於讀出操作 月二=式登錄電 位準，日H、堂探 ”、、致月匕仏5虎/WE維持a古 抓定i 擇虎CS及輸出信號/〇E與操作ig & ^為间 準。位址_各週期指心:週 受位址廳，則藉由未圖示之位址遷移切

第29頁 五、發明說明（25) 檢測出此位址ADD之遷移，而產生脈波信號SATD。 讀出寫入判定部RWJ於讀出週期π〜T4期間， 位準作為讀出寫入辨識信號SRW，而於寫入週期巧、j ^ 間，輸出低位準作為讀出寫入辨識信號別？。 斯於讀出寫人辨識信號SWR為高位準之期間中、，^疋1 :ΪΪ讀=取連續2週期連料，判斷有操作模式之T =於求’輸出高位準作為模式登錄信號 「IFFFFFh之 於讀出週期Π及Τ4中’對最終位址 」"貝出週期為連續，而於週期Τ 4中，；彳a 錄信號MENT成為高位準。 』中杈式登 其次，模式設定部（：])£於 蠢 入辨識信號SRW成為高位準二週心中’讀出寫 入週期Τ5、Τ6中，者於—乂 於接、、只於讀出週期Τ4之寫 ㈣時，基於外部資田料^雨^位址「〇〇〇〇〇〇h」作為位址 料輸出入電路系統DI 挺：：料MDATA。此時’資 模式資料_A係對應應登錄摔：穴輸：：出資料。 吕己憶體内部電路之传士軚作杈式，於重組半導體 備野應操作模式者=二所必要之資料設定，事先準 半導體記憶體内部電‘ =A出此模式資料MDATA，切換此 式之操作。亦即， 八使可進行所登錄之操作模 、於圖10之例中，操作模式。 式之種類，於其次 冩入週期Τ5中，確定操作模 條件。此等操作模式^ 中’確定操作模式之詳細 例而設定。例如，岸八颌及詳細條件係依據上述圖4之 應企錄之操作模式於設定為相當於4百 五、發明說明（26) 萬位元相當之記憶區域之部 — 週期中，將特定操作模式種類之月「=日守，於最初之寫入 料，指定作為資料DQ。而於其後之^ y刀重清模式」之資 應重清之記憶區域之規模之資料罵入週期T6中，將特定 此，確定應登錄之操作模式，、而產^定作為資料DQ。藉 式資料MDATA。 生對應此操作模式之模 本發明之半導體記憶體從外 體，於-般操作中，不需要 斤^非同步式之記憶 選擇信號/CS或位址ADD，進 號，可基於晶片 作。 貝枓之寫入操作或讀出操 又本务明之半導體記憶體係於以、t洛 位址時’進行操作模式之設定，：m續週期指定相同 選擇信號/CS，將此晶片選擇信號晶片 可有效防止誤登錄。 /用為同步#唬，而 其次，參考圖J J， 操作。此模式判定部ADJ於二^圖8「之&式判定部謝之 期時，浐屮握彳八 ；〜位址IFFFFFh」連續2週 营Ϊ :錄信號麵。以下，具體說明之。

百先於電源投與之際，圖8之雙態觸變正反哭TRF 初期安定狀態確定。於此例中 Λ k正反謂？之 SU今A古仞、、隹 ?初期狀恶中，閂鎖信號 sy ,又為回位準，而問鎖信號su設為低 態起，若讀出週期T1開始，則如後所述 操作，而輸出高位準作為讀出寫入辨識信號寫srwW疋# 化，r岸^止李耳於積間極以接受讀出寫入辨識信號srw並活 Μ 欢/則尨唬SCA、SCB之組合而輸出模式登錄信 548651 五、發明說明（27) :了-丁讀^调：目同，，後述之閃鎖控制電路’操作，而 於m 1 = η由月，乂互輸出閂鎖信號SLA及閂鎖信號SLB。 而二於讀出週期T1、T3中，輸出閃鎖信號 :: ’構成位址檢測部ADET之讀出位址比較器 ADDR2 G -部指定之位址娜’及作為特定讀出位址 ADDR ,己丨思於頃出位址暫存器RREG之最終位址 測1^=」％當此等為一致時，輸出高位準作為位址檢 縣號SC曰R。於圖U之例中’讀出週期Τ3 ]4中，外部位 =DD ’、取冬位址-致’而輸出高位準作為位址檢測信號 位址檢測信號SCR基於閃鎖信號sla Lm或閃鎖latb之其一。於圖η，讀τ3:仔= =，八成為高位準，故位址檢測信號⑽被取人至關 面之讀出週期T2中，取得低位準二 :貝=SCR，故於讀出週期”中，從閃鎖LATB所輸出之位 二檢=號SCB為低位準。因此，輪入此等位址檢測信號 MENT 積閉極以輸出低位準作為模式登錄信號 2其後之寫入週期T4中，若閃鎖信號似成為高位 位址檢測信號SCR被取人另—方之⑽題，而輸 出作為位址檢測信號㈣。此時，外部位址獅因相同地為 第32頁 548651 五、發明說明（28)

最終位址「IFF妤Fh」，故位址檢測信號5(：]?維 準。又，於閃鎖LATA中，於讀出週期T3中因取 2鬲位 故寫入週期Τ4中，位址檢測信號SCB維持為高^位準， 此，極GA”高位準作為模式登錄信號丰。因 猎由以上，於最終位址「JFFFFM W 作為模式登錄信號麵，藉由此信號，：握ί 作。ΐ出大寫，說明圓9之讀出寫入判定™之f ，山頌出寫入判定部RWJ係判別晶片致能信 」之知 月Us號/0E及寫入致能信號/WE之组合，儿 兩出致 (讀出操作）及寫入週期（寫入操作）:心“買出週期 圖12中’當週期Τ10、Τ20為出、周：：砰細說明之。 gaC於此等週期中輸出高位準作wm邏輯士積閘極 輯積閘極⑽因將重設信號RE維持為：JSE。，邏 正反器RSF輸出高位準作為读 ‘、，、-位準，故重設设定 其次，當週期T30、T4n°V^寫入辨識信號SRW。 GAD於此等週期巾 為寫入週期時，邏輯積閘極 邏輯積閑二中將！ 定正反卿輸為低位準，故重設設 準，而於寫入週期連續時維持低出週'月連績時維持高位 寫入辨識信職w，可識別讀出低週位率。因此，藉由此讀出 藉由以上，而6士去士每☆、功及寫入週期。 "己L體進行於所登錄之操作 第33頁 立、赞、明現π 模式中之預定操作。 以上操作總結如下。 (1) 讀出寫入判定部RWJ判定 期，而輸出用以辨識現 週功為讀出週期或寫入發 綱。 現在週期為何週期之讀出寫入霜 (2) 在此，當現在週期為讀 各週期，判定從外部所於、週4妗，模式判定部ADJ對於 致，而於對最終位址之與最終位址是否一 號MENT。 、 <，月連、績時，輸出模式登錄信 (3)模式設定部CJ)e芒於人p上 為寫入週期，而於 依據此實施形態i !f出而//模式資料她。 因可與-般時序規格相同、，出1及寫入週期之時序規格 :侧不必準備特別時序規格，因此用：憶體之系 化，而可進行操作模式之登錄γ此+會使時序設計複雜 士立又’因當相同之特定位址連續葙齡徊&山 Π模；：：錄，故可有效防止誤登：時，可 址，於讀出般此 錄’故可將庫用’可允許操作模式之登 〈實施形態丄之位址空間限制維持為最少限。 以下，說明本發明之實施形態2。 於此實施形態2中，於μ、+、a ^ T於上述實施形態1之構成 548651 五、發明說明（30) 13之模式判定部ADJ2取代圖5之模式判定部ADJ。此模 定部ADJ2於圖7之模式判定部ADJ之構成中，以移位ς哭 SREj取代閃鎖LATA、LATB及閃鎖控制電路“町。此移位^ 存器SREG由暫存器RA及暫存器rB所構成。 暫 於此實施形態2中，移位暫存器SREG基於脈波信沪 SATD，將位址檢測信號％取入初段之暫存器，使移 次段之暫存器RB。因此，移位暫存器sreg之内容隨 進行而隨時更新’而於暫存，，中，總是保持於K 期=得之位址檢測信號SCR，及於其前週期所得之位址义 測#號SCR。而被取入此等暫存器RA、RB之位址檢測； ;Γ。’、羅〜'作為位址檢測信號SRA、SRB輸出至邏輯積閘極u ^軏積閘極GA輸入位址檢測信號SRA、SRB， 積，而輸出模式登錄信號MENT。 ’、t匕輯 在此，模式登錄信號MENT於從暫存器RA、RB所鈐 位址檢測信號SRA、SRB皆為高位準時，成為高位準: 不於此次週期及前一次週期中，檢測出與最終位址一 ^ 位址ADI)。因此，與上述實施形態1相同，於對最故位 連續日[得到成為高位準之模式登錄信號嶋。 而其他知作與上述實施形態1相同。

At依據此實施形態2之位址判定部ADJ2，與上述實施带 位址判定電路ADJ相比，不需要晶片選擇信號^" 因此可間化電路結構。 # #又，於此實施形態2中，使用2段構成之移位暫存器， 若設為如於對最終位址之讀出週期連續3週期時接受登

548651 五、發明說明（31) 錄’則亦可採用3段構成之移位暫存哭 數。 于的 可設定適當段 其次，使用圖2之流程，說明將上述 路MDJ及指令解碼器MDS之功能實現於曰 位址判定電 參考。 取體上之例，以作為 於圖6中，讀出位址比較器RCMp比 出位址暫存器RREG内之最終位址，判定車卜/位址ADD及讀 定（步驟S1)。在此，從讀出週期n至”，囡=，疋否被指

血畏έ夂你丁 , 口外部位址ADD ”取、、、；位址不一致，外部位址ADD非為最終位址， 此判定處理直至一致為止（步驟S1 : N〇)。 =’於讀出週期T3中’指定最終位址「㈣附匕」 =為外指址ADD，於外部位址ADD與最終位址—，接 職判定外部位址_為最終位址，而輸出 同位丰作為位址檢測信號SCR(步驟S1 : YEs)。於盆 出週期T4中，因亦指定最終位址作為位址add -檢貝 :=SCR維持為高位準(步驟S2:m)。但是，於讀出週 j 4中’右未指定最終位址時，回到上述步驟S1之處理， H進行相同處理。藉由以±，接受操作模式之登錄 驟 b d ) 0 於其後之寫入週期T5中，寫入位址比較器WCMp比較外 邛位址ADD及寫入位址暫存器WREG内之前頭位址 0 0 0 0 0 Oh」，判定别頭位址是否被指定（步驟S4)。在 此，刖頭位址被指定時，指令解碼器〇s設定操作模式之 種類（步驟S5)。此時，指令解碼器MDJ輸出指定部分重清

第36頁 548651 、發明說明（32) 、式，，式二，以作為表示應設定之操作模式種 類。仁疋於判斷刖頭位址未被指定時（步驟S4 : N 到上述步驟S1之處理，重複進行相同處理。 σ 於寫入週期Τ5中，若設定操作模式，則於豆後之 週期Τ6中，寫入位址比較部WCMp與上述步驟^相 位址比較。於此週期中’因外部位址亦指定為前頭位仃 址，故輸出位址檢測信號SCW。指令解碼器mds接 、， 進行操作模式之詳細條件之設定。於此例中，設 重清巧式應重清之記憶區域。但是，#判斷前頭位址：： 指定時（步驟S6 : NO)，回到上述步驟S1之處理，、 相同處理。藉由以上，確定應登錄之操作模式。1 = 導體記憶體f所登錄之操作模式進行預定操作。/、 依據此參考例，因-連串之判定處理於 故可減少硬體上之負擔。當然，此一 二=上執订 藉由硬體執行。 #串之處理功能亦可 J作形態1及2之半導體記憶體，即使於 進灯知作杈式之豆錄枯，讀出週期及寫入週期中之 格可適用既定之時序規格。0此’可以最小週 間、 作，且可咼速地進行操作模式之登錄。 a才門知 〈實施形態3> 以下’說明本發明之實施形態3。圖14係本發明之 之構表示圖1之操作模式登錄電路_ 之構成例，圖1之楔式資料MDATA設為部分重、、主 號。又，此實施形態3之特徵之一係為 Θ 、口 了做心丨了、钓可防止對位址偏移 548651 五、發明說明（33) 之模式之誤登錄之結構。 且備评：=勒：考圖14，此實施形態之操作模式登錄電路 ，備.位址暫存器AREG，記憶被程式之位土止；位址 所=，輸入位址信號ADD及位址暫存器AREG之位址，比較 斤輸入之2個位址；反向器W1，接受從控制端子 =晶片選擇信號/CS並加以反向輸出；單發脈波發生哭 向"接受=器1NV1之輸出信號(晶片選擇信號w :反 :riV 晶片選擇信號，以之低位準之遷移之預定 2於見度之早發脈波信號；反向器INV2，接受從控制端子 =輸入之輸出致能信號/0E並加以反向輸出；反向器 6 山接受從控制端子輸入之寫入致能信號/WE並加以反 向輸出；暫存器REG3，將位址比較器ACMp 發輸出之單發脈波信號之 f 將反向麵2之輸出信號（輸 二$ 之反向“唬），於從單發脈波發生器PG1輸 出=早發脈波信號之上升緣加以取樣並輸出；暫存器 REG5，將反向器INV3之輸出信號（冑入致能信號價之反向 =)’於從單發脈波發生器PG1所輸出之單發脈波信號之 j加以取樣並輸出；3輸入之邏輯積閘極電路AN"， 波發生器PG1之輸出信號、暫存器圖之輸出信 ίΐ ㈣4之輸*信號分別從3個輸入端子輸入，而 兩個輸入彳5號之邏輯積；3輸入之邏輯積閘極電路 A二2 ’將單發脈波發生器pG1之輪出信號、暫存器嶋之 輸出信號及暫存器REG5之輸出信號，分別從3個輸入端子 548651 五、發明說明（34) 輸入，而輸出3個輸入信號之邏輯積。 此外，此實施形態之操作模式登 :.斬存哭上’取樣位址比較器膽之輸出信號並輸 出，曰存阳REG2，於信號PRE之上升緣，取 之輸出信號並輸出·在；宗、s^ ψ w -Regi 信號及暫存議2之輸出信號，分別上ΐ 極電路NANDI之輸出信號作為設定信號SET，輸入暫存哭 信號作為重設信號RES。此非同步式之別正^ 裔 個否疋邏輯積閘極電路NAND2及NAND3所構成。否定 ，輯=閘極電路麵2輸人否定邏輯積閘極電路nandi之輸 ί ΪΓ 否定邏輯積閘極電路NAND3之輸出信號，並從 輸出模式登錄信號ment，否定邏輯積閘極電路 NAND3輸入暫存器REG3之輸出信號RES及否定邏輯積閘極 = NAND2之輸出信號。當信號SET為高位準而m為高位準 時，此SR正反器直接保持原本之狀態。而當模式登錄信號 MENT為低位準、彳言號SET成為低位準、而信號哪為高位準 日守’模式登錄信號ME NT則為高位準（亦即被設定）。此外， 於模式登錄信號MENT為高位準、信號SET為高位準、而res 為低位準時，模式登錄信號龍町成為低位準（亦即被重 汉）。又，如圖14所不，以2個否定邏輯積閘極電路NAND2 及NAND3構成SR正反器時，信號SET &reset皆於低位準成 第39頁 548651 五、發明說明（35) N為。趟正反器亦可由2個否定邏輯和閘極電路 所構成。此時，SET及心“了皆於高位準成為活動狀 =胳=14之NAND1被置換成邏輯積閘極電路，又將以反向 =將暫存态REG3之輸出信號加以反向之信號輸入至別正反 恭之重設端子。 此!^ &實施形態之操作模式登錄電路具# :暫存器 _ H 週期中，將從DQ端子（參考圖1)所輸人之資 二出::二：邏輯積閘極電路綱2之輸出信咖1取樣並 二解續（果解^ =_舰，將暫存器鬧之輸出信號加 ^AND3^仃扠式之選擇；2輸入之邏輯積閘極電 生m 電路m〇dsel之輸出信號及單發脈波發 mPGl,之輸出信號作為輸入；暫存器REG7，於寫入週期 將kDQ鳊子所輸入之資料，於邏輯積 輸出信號繼2加以取樣並輸出。 ❺則之 之位址暫存器AREG、位址比較·ΜΡ等對應該實 ，二部’而暫存器REG1及腐2對應圖13之2 1^Τ9 Γ /I ^ 、、RB。但是，此實施形態中，暫存器REG1及 二Γί 與圖13之暫存器^、rb相比，其時序控制 :=目/、又’於此實施形態中，與該實施形態2相異， 炎頃出位址暫存器及寫入位址暫存器之2個位址暫存器作 :'、、個=址暫存器，而於讀出週期及寫入週期共用特定位 =。此夕，此實施形態中，以SR正反器置換圖1 3之閘極 G A 〇 關於暫存器之時序控制，於此實施形態中，基於位址

548651 五、發明說明（36) 比較裔ACMP之輸出信號、曰壁 議，而產生暫存器露i曰曰及RE==cf制輸=致能信 設=時序信號」或「抽樣時計信===

PRE 之輸出信號遷移至=準於/(單發脈波發生咖 較-致(位址比較器歸 信號/0Ε為低位準時，成 ‘唬為=位準）、輸出致能 「1附觸」於連續2個成記為“位準。相同±位址信號」列如 之上升緣，暫存器REG1及REG2之輸虎PRE 故設定信號SET成為低位進，而ςρ 二儿白成為尚位準， 式登錄信號ΜΕΝΤ設定為*位$ ^_反☆之輸出信號之模 與對晶片選擇 正反^輸出信號（模式登錄信號隱）則重設成低位 ^ LI" "?,； ；A,ND； , ： " ：p^ " -- ^ =路，其接受模 所設定之模式種別及模式條件作為輸入，而進行： 圖15係圖14之構成中之模式登錄信號MENT之產生择 作，及模式登錄信號MENT於活動狀態時之模式設定之時序 第41頁 548651 五、發明說明（37) --- 操作之一例圖。圖1 5概略地顯示圖丨4中之位址信號add 供應至半導體記憶體之控制端子之晶片選擇信號/ [ $、 出致能k號/ Ο E1、寫入致能信號/ ^ E、及於操作模式a ^ 路内部所產生之信號PRE、SE、RES、MENT、WRE1、1 ί ^電 形。於各記憶體週期中，具有位址確定之期間，及^'波 之延遲等所造成之位址偏移期間。晶片選擇作立址 實施形態卜2相同，例如於記憶體週期之初：為、動狀該 (亦即，於此實施形態亦遷移為低位準）。輸出致能= 於記憶體週期之最初之預定期間、讀出存取。： 位準，而於寫入存取時成為高位準。寫入致 為二 =二時，…體週期之最初預定期間成為 位準）狀恶。於此貫施形態中，為讲 - 續複數次讀出存取位址「lFFFFFh」日j，於；^ :髮於連 料輸出期間，輸出致能信號/〇E從 成月之貧 入電路DIO(參考圖i )將資料輪 b ° $ ，貝料輸出 Φ非從处 别Κ緩衝為（未圖示）母糸於 =，能。亦"模式登錄用之讀出週期中，=;;Ϊ 凡陣列所讀出之資料不從資料端子 < ^ 早 (不圖示)（亦即成為虛設讀出週期：貝料匯流排 構成亦可於模式登錄用之讀出週’依應用方式’其 維持為低位準，以輸入從資料:日二將輸出致能信號 之處理器等，讀入該資料後，貝將^\子叫輸出之資料之側 於週期τ"，因位址;;號二= 作模式登錄之相關操作皆不 2 IFFFFFh」，故操 仃I成為一般操作）。

548651 五、發明說明（38) 於週期T1(讀出週期）中，位址信號AD 「iFFFFFh」，於晶片選擇信號/cs之 ^進為、 點，於從單發脈波發生器PG1所輪出之脈波作^遷移時 之上升緣閃鎖位址比較器ACMP之輸出信穿=圖不） 輸出信號RES成為高位準。晶片選擇偉^盗REG3之 (單發脈波發生器PG1之輸出信號遷7 J為低位準 準時，信綱E成為高位準;出信號⑽為低位 抽樣控制信號(閃鎖時序信號；二乍々定存，及EG2之 NAND1之輸出信號SET設為高位準，s d = 狀態⑽心低位準）。於週期T1 (讀之m刖面之 間中，輸出致能信號鹰設定為高 ：：二：巧出期 狀態。 1门促半，成為輪出非致能 於其次之週期T2(讀出週期）中，位址 「IFFFFFh」，位址比較哭ACM 〇#uADD叹為 以；ίίίΓ準 位準(單發脈波產生器pgi之輸出 :ί:ΐ 於位址比較器ACMP之位址比較- 為低位準時，信咖設為高位 準而供應作為暫存器REG1及REG2之抽樣控制产铁。於曰 片選擇信號/CS遷移至低位B± # ί制“琥於曰日 夕h斗鎊Η # ^ 準之時點，於上升之單發脈波 f升、，泉閂鎖位址比較器ACMP之輸出信號之暫存哭REG3 ：；：：!!：SA^ - ^ - ^ ^ ^ ,κε!^ε\εΓ/ 輸出^口號白為雨位準，故不中、器絡 Ψ ^ ^ Α ^ ^ 故否疋邏軏積閘極電路NAND1之輸 出為低位準’而模式登錄信細ΝΤ成為高位準。 第43頁 548651 五、發明說明（39) 曰曰 於其··人之週期T3(寫入週期）中，位址信號ADD設為 IFFFFFh」，位址比較器ACMp之輸出信號設為高位準。 片選擇=號/cs為低位準（單發脈波發生器PG1之輸出信 號遷移為高位準）、位址比較器ACMp之輸出信號為高位 準、而輸出致能信號/0E為高位準時，邏輯積閘極電路 AND1之輸出信號之信號PRE設為低位準，而信號pRE不上 升，暫存g§REGl及REG2皆保持前面之狀態。又，暫存器 輸出信號RES直接設為高位準。否定邏輯積閘極電 路N^NDi之輸出信號SET設為低位準，模式登錄信號心^設 為南位準。於週期T3中，對資料端子DQ輸入種類之資料， 於信:虎WRE1之上升緣所輸入之資料則取入至暫存器嶋。 ^式，=電路M0DSEL接受暫存器REG6i輸出信號並加 二=::暫存器鬧之輪出信號為預定之模式時，將輸 出^唬§又為活動狀態（高位準）。於 擇電路腳观若辨識為部分重清模式之操作設定（圖 4 (a))’則將輸出信號設為活動狀能。 n次之週簡（寫入週期）中^立址信號㈣設為 二=址比較器ACMP之輸出信號設為高位準。 為低位準(單發脈波發生器pgi之輸出 枱就遷移至咼位準）、位址屮鉍 率、而輸出致能信號/0E為高信號為高位 ㈣之輸出信號之信號PRE設為準邏= 極電路 輪出URES直接设“位準。否定邏輯積閘極電路NAND1

第44頁 548651 五、發明說明（40) =出信號SET設為低位準，模式登錄信號刪設為高位 於週期T4對貧料端子Dq輸入條 係使對日日片選擇k號/cs之低位準之 生器PG1所產生之單癸脈、、由产咕 午才％早知脈波產 擇電路m_el所輸出\脈/動=,’之直^通過接受從模式選 ANM夕产味^ Κ之活動狀悲之信號之邏輯積閘極電路 廍是邱=1期74取入至暫存器REG《條件資料，供 應f 4刀重&切換信號產生電路pEGEN。從部分重清切、 二號產生電路PEGEN，輸出部分重清切換信號心、、 二η 2。部分重清切換信號PEn、pEnq、ρΕη_2 設定值於電源啟動狀離下彳 號被設定為止。 Τ料至下—次部分重清切換信 7 3 ?Τ5中，位址信號ADD非為「1FFFFFh」。因此， 位址t較器ACMP之輸出信號設為低 /CS之對低位準之下降睥，千瓦日曰月&擇心旎 之單發脈波之卜發脈波產生器PG1所產生 進M 升，曰存态REG3之輸出信號RES成為低位 :準反器輪出之模式登錄信號瞧成為低 -為低位i且ί t號_Τ為低位準肖，抽樣控制信號wrei —…“4出:;:==:資:抽樣控制信號 次料ί产於i述實施形態中’種類及條件之資料亦可設定 貝枓見度’而取入1寫入週期中，或以2個寫入週期以上之 第45頁 548651 五、發明說明（41) 週期設定資料（種類及條件）。 部分重清切換信號PEn 'PEnd、PEn_2 定 模式資料MDATA，供應至圖Α 乍為 至重清控制電路_= 重///電路⑽，並供應 、、主A ” ^ 更，月位址產生電路（不圖示），重 :位-之位二兀，從最上位所見，與第2、第3位元之 =Γ之 演异結果（例如繼演算）於重清時，可供庫 =解：器。而部分重清切換信射 ； 定(被遮蔽)，而成為記 —I,:址：！分重清切換信號 ^ ^ ^ α位址之最上位位元及第1位 :;二為低位準(被遮蔽）’而成為記憶體區域之1/4之重 二I二:t，將部分重清切換信號Pen、ΡΕη_1、ΡΕη-2亦 2 料謝ΤΑ供應至電源產生電路VGM(參考圖i) 土於此專k號，於電源產生雷敗 機時之部分重清操作之i=GEN中，亦可進行如於待 中，於m號：為非同t型之輸入規格之半導體記憶體 曰曰片；/、、’山，：於位址信號所產生之偏移輸入至記憶體 …盘狡立址鈿+。而處理為於指定相同位址時，亦產生位 每於：：本發明適用於非同步型之半導體記憶體之上述 觸：ϊ產生成為於用以於各週期將位址確實取入之 χ之日寸序ί ’彳防止因位址偏移所造成之誤登錄。 -於：i ϊ ΐ施形態中，操作模式登錄電路_並不限定 口又、人+ ¥體七憶體相同晶片内之結構，例如，可於連接

548651 五、發明說明（42) ί =作：記憶體控制之記憶體控·c内， 發明當然亦可適用於機記憶體 理^或王部。又’本 各種邏輯電路設於相同晶片内之ς構了、§己憶體控制器等 中，；不：模式；定部CDE(參考圖6) 致時:從資料端子叫輸人指令=之== 比較結果: 訑形恶1之變形例亦可為··模 ρ上述只 MDS於模式登錄信號ΜΕΝτ為活狀：：⑽之指令解碼器 ADD、及/或數元組控制 二;:，將，^ 合，輸人料應登錄之操作m子所輸人之信號組 存器咖及暫存哭態3(參考圖1 3)中，供應至暫 及/或數元組控制等=端=輸入位址端伽， 係因於本發明之實施形態之制;^所輸入之信號組合。此 之登錄時，從資料端子DC) % = V體δ己憶體中，於操作模式 :記憶單元陣:二 立而子之信號。 Μ 位址端子及/或控制 輪入至控：端子：；1制至3 : ：作模式登錄電路mod基於 :致時，將模式登錄信號二週期二址叙與預定之讀出位址 §"莫式登錄之條件作為對：：活f狀態。如此’將允 勹ί預疋之位址連續之讀出操作時， 第47頁 548651

%、《月中， 條件並非僅限於對預 五、發明說明（43) 可確實避免記憶單元陣列之資料寫入 將模式登錄信號Μ E N T設為活動狀熊之 定之位址連續之讀出週期。 上述實施形態1至3之變形例亦可設為讀 週期之判定結果為：現在週期為讀出週期，'於於功、寫入 端子之位址與預定之位址—致時，其次之週期至位址 期，於輸入至位址端子之位址與預定之位址2 =入週 式登錄信號ΜΕΝΤ設為活動狀態。此變形 致捋，將模 或圖之模式設定部中比較儲㈣讀出位址暫圖7 位址及輸入位址之讀出位址比較器RCMp之輸 ;Ej之 圖7之閃鎖LATA或圖13之暫存器RA ，出5就，輸入 :止暫存器WREG(參考圖6)之位址及輸入位址 較器WCMP(參考圖6)之輸出寫入位址比 圖13之暫存謂，而對 二之閃鎖1^或 出寫入辨識信號SRW之反向μ此j ° ^路GA ’輸入讀 鎖LATA(暫存圖及 3暫^ ’閘極電路以於閃 高位準狀能、而#中宜“(暫存）之輸出信號皆為 式a # &心、 貝出寫入辨識信號SRI為低位準時，將模 又，於讀出二 鱼=二：址暫存器及位址比較器非為-組。 週期為寫入週期°:而：：至寫入週期之判定結果為：現在 一致時，甘a 、 輪入至位址端子之位址與預定之位址 址與預定2二=j期為讀出週期，而於輸人位址端子之位 態。於此變形財致^將模式登錄信細Ντ設為活動狀 乂 U中例如於圖7或圖1 〇之模式設定部中，

548651 五、發明說明（44) 比較儲存於讀出位址暫存器RREG之位址及輸入 位址比較器RCMP之輪ψ产哚 ^ , ^ πΓ7 項出 13之斬在哭pr 輸出^谠，輸入至圖7之閂鎖LATB或圖 曰σσ ，而比較儲存於寫入位址暫存器WiREG(參考 =位址之寫入位址比較器則p(參考圖6) 輸出L唬，則輸入至圖7之閂鎖LATA或圖13之 RA，而於圖7或圖1 〇之關朽雪政Γ A ^ 士 曰廿口口 f卢SRW之反…1 f 輸入讀出寫入辨識信 此時’於最初之寫入週期中，寫入從 貝料：=輸入至記憶單元陣列之預定之位址之資料。亦 P，於此寫入週期中，對預定之寫入位址， 專：之資料（亦可為虛設資料）。此外，上述實施开;：广二 之變形例=可為現在週期為寫入週期，於輸入位址二 位址與預定之位址一致時，苴次之 入至位址端子之位址與預定;位址一 週期’於輸 號MENT設為活動狀態。於此變 2 ’㈣式登錄信 態3之說明所參考之供應至二例暫中 择抻法丨丨尸啼pdp你朴丄 &實存SREG1及REG2之抽 樣控制k ，係糟由於邏輯積間極將 邏輯積演算而產生亦可；（1)將位址比較哭 t/虎加 號以暫存器讓於從單發脈波產生器pGi“MP=出: 波之上升緣所取樣之信號，（2 )將 厅輸出之早叙脈 器REG4(或將寫入致能信號/WE之反1向此仏號/〇E以暫存 於從單發脈波產生器PG1所輸出之單以暫存器“65) 樣之信號，（3)單發脈波產生器PG1之^輪（/皮i之上升緣所取 上述實施形態1至3之變形例亦可=出信號。 MENT從非活動狀態設為活動狀能日车:·於模式登錄信號 心才’於此時點以後，模式 第49頁 548651 五、發明說明（45) 設定電路CDE基於位址端子、控制端子、資料端子中之至 少1個或此等之組合（例如位址端子之預定位元及控制端子 中之預疋端子等）所輸入之信號，確定應登錄之操作模 式。 、 以上，說明本發明之實施形態1至3，但本發明並不限 於此等實施形H ’凡不超過本發明要旨範圍之設 ===;圍r:，本發明當然包含於專利請求範圍 及：：辄圍之發明範圍内當業者所能作之各種變形 〔發明效果〕 依據本發明，可得以下效果。 亦即，於對複數個位址之讀出 要求，基在接續於該讀出週 ^連、，4，接受登錄 確定應登錄之操作模式，因此不需特指定之資料’ 有效抑制誤登錄，$時於操作中進序規格’而且可 模式之登錄。 半&體記憶體之操作 又，於該讀出週期中，記憶應從 址]比較所記憶之該特定位址及從^扣定之特定位 接受此比較結果，判定對該特定位址二二序指定之位址， 期以上，因此，於對複數個位址之綠喟出週期連續2週 受登錄要求。 ’出週期連續時，可接 此外，在接續於該讀出週期之 外部指定之特定位址，比較所記憶之▲週期中，記憶應從 依序指定之位址，接受此比較結^^特定位址與從外部 土於以該寫入週期所 548651

指定之資 週期之寫 式。 此外 作模式之 此外 時，接受 半導體記 此外 一方，而 另一方時 誤登錄。 ’、' 確疋操作模式，因此，其於、4 入週期所指定之資料，τ _ =:u接續於該讀出 〈貝卄了4(應登錄之操作模 ’於該複數個位址相互指定 登錄…，可有效防位址時，接受操 操;=終位址或前頭位址之其- 丨穴八ι登錄，因此，不合每 憶體之系統侧之位址空間…地限制搭載此 兮：讀出週期之位址指$前頭^止及最終位址之 〆:、、入週期之位址指定該前頭位址及最終位址之 ，接受操作模式之登錄，因此，可更有效地防止 /此外/應登錄之操作模式係接受用以將動態塑記憶單 元排列^行列狀之記憶單元陣列内之一部區域加以重清之 部刀重β模式’因此對應記憶之資料之規模，可選擇的重 清記憶區域，可有效防止隨著重清操作所產生之多餘的消 耗電流。 以上，說明本發明之實施形態，但本發明ϋ不限於此 等實施形態，凡不超過本發明要旨範圍之設計變更等皆包 含於本發明。例如，於上述實施形態中，於讀出週期中’ 係將連續之複數個位址指定為最終位址，但亦玎指疋互1 之位址作為複數個位址。同樣地，於寫入週期中’亦可才曰 定互異之位址。 又，於上述實施形態中，於讀出週期中指定最終位

第51頁 548651 五、發明說明（47) ΐ指中…前頭位址，但亦可於此等週期 受登ϊ外伸：實施形態中’於讀出週期連續2次時接 止誤登錄 週期亦可’越增加週㈣，越可有效防 資料：：定m施形態中宜分2個寫入週期指定指令 當然，亦=錄’但亦可於1個：入週期指定指令資料。 了於3週期以上之寫入週期指定指令資料。 址ADD同夕步而於^述實施形態中’使晶片選擇信號/CS與位 態）。伸：，，但亦可將其固定為低位準（活動狀 與位址，，二上述實施形態所述，若使晶片致能信號/CS 誤登錄 同步，則接受登錄之條件變嚴格，可有效防止 清模U為：ί述實施形態中’操作模式係以登錄部分重 作及寫入操作於此，只要為容許讀出操 對象。 ’、乍杈式，不淪何種操作模式皆可為登錄 位址依：f:’用：模式登錄之設定之讀出位址及寫入 據本發明:、：二：J位址’故可簡化其結構。此外:依 致時，且也、 ^ ^ T之存取位址與預定位蚰 態之正；之許可之信號設為活動: 等，時序‘二㈡ 於本I明中，猎由檢測對預定之預定位址之預定 548651 五、發明說明（48) 之預定順序之讀出存取及寫入存取之組合（亦包含僅寫入 存取時），將控制模式登錄許可之信號設為活動狀態之構 548651

圖式簡單說明 〔圖式之簡單說明〕 圖1係概略顯示本發明之實施形態1之丰 構成之方塊圖。 ^體記憶體之整體 圖2係顯示本發明之實施形態1之操作楹 流程之流程圖。、 杈式登錄電路之操作. 圖3係說明本發明之實施形態1之操作掇 . 之時序圖。 、式登錄電路之操作 圖4係用以說明本發明之實施形態1 圖。 和令資料之構成之 圖5係顯示本發明之實施形態1之操作 之方塊圖。 、式登錄電路之結構 _ 圃〇你顯不本發明之實施形態1之操作桓 部分之詳細結構之方塊圖。 、式登錄電路之主要 圖7係顯示本發明之實施形態1之成為操 * 、 模式判定部之結構例之電路圖。 木模式登錄電路之 圖8係顯示本發明之實施形態1之成為模 制部之結構例之電路圖。 果判定部之閂鎖控 圖9係顯示本發明之實施形態1之成為操 、 頃出寫入判定部之結構例之電路圖:=乍模式登錄電路之 圖1 〇係概略地說明本發明之實施形態丨 。 路之操作之時序圖。 "、之操作模式登錄電 圖11係用以說明本發明之實施形態丨 之時序圖。 果式判定部之操作 圖1 2係用以說明本發明之實施形能]

___ 、 讀出寫Μ定部之

第54頁 548651 圖式簡單說明 操作之時序圖。 圖1 3係顯示本發明之實施形態2之模式判定部之結構例之 電路圖。 圖1 4係顯示本發明之實施形態3之操作模式登錄電路之結 構例之電路圖。 圖1 5係用以說明本發明之實施形態3之操作模式登錄電路 之操作之時序圖。 〔符號說明〕 RSH 重清控制電路 VGEN 電壓產生電路 AIN 位址輸入電路系統 XDEC 列解碼器 MARY 記憶單元陣列 SAMP 感測放大器 YDEC 行解碼器 MOD 操作模式登錄電路 DI0 資料輸出入電路系統 CDE 模式設定部 ADJ 模式判定部 RWJ 讀出寫入判定部 RREG 讀出位址暫存器 RCMP 讀出位址比較器 MD J 位址判定電路

第55頁 548651 圖式簡單說明 WR.EG 寫入位址暫存器 WCMP 寫入位址比較器 MDS 指令解碼器 LATA 閂鎖 LATB 閂鎖 LCNT 閃鎖控制部 TRF 雙態觸變正反器 AREG 位址暫存器 ACMP 位址比較器

PG1 單發脈波發生器 REG1〜7 暫存器 MODSEL 模式選擇電路 PEGEN 部分重清切換電路

第56頁

Claims (1)

1. 548651 , 申請專利範圍 1 · 一種半導體記憶體之操作模式之登 ""~ (a )第1步驟，於對複數個位址之讀=去，其包含： 作模式之登錄之要求；及 °功連績時，接受操 (b)第2步驟，基於以接於該讀出週期 資料，確定應登錄之操作模式。 馬入週期所指定之 2·如申請專利範圍第1項之半導駚 錄方法，其中，該第i步驟包含广°思體之操作模式之登 於該讀出週期中，比較事先所記 部依序指定之位址之步驟；及 乐1特定位址及從外 接受該比較結果，判定對第丨特定之 週期以上之步驟。 址之讀出週期連續2 3. 如申請專利範圍第1或2 登錄方法，其中1第2步驟為包含體記憶體之操作模式之 在接續於該讀出週期之寫入週期中 2特定位址及從外部依序指定之^比較事先所記憶之第 接受該比較結果，基於以該 址之步驟；及 操作模式之步驟。 週功所指定之資料，確定 4. 如申請專利範圍第丨或〗 疋 ;錄：法’其中，，亥第1步驟於二體記憶體之操作模式之 5=個位址時，接受操作模式V\互為相同之位址作為 5 ·如申請專利範圍第1或2項 2之登錄。 =方法’其中’該第1步驟於护^體5己憶體之操作模式之 —作為該複數個位址時，技\疋最終位址或前頭位址 • ϋ申請專利範圍第丨或2項 文操作模式之登錄。 ___ 、 +導體記憶體之操作模式之 548651 六、申請專利範圍 登錄方法，其中，該第2步驟於指定 之一方作為該讀出週期之位址時，心_ 敢終位址 ^ 2 # ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ 5 7、，、如由1之位址時，確定應登錄之操作模式。 • σ申凊專利範圍第1或2項之半導， 之登錄方法，其中，該第!步驟己憶體之操作模式 ”之部分重清模式，作為應登錚分區域加以 广驟以確定該部分重清模式作為庫$乍极式；而該第2 =:種半導體記憶體，其係構成;：二模式。 ，模式登錄電路，其於對複備： =，接受操作模式之登錄要求 ^出週期連續 寫入週期所指定之資料，確：：二接於該讀出週期之 9； ^ IS ^ 8 „ ^ ^ ^ ° 拉式登錄電路具備·· 立似體，其中，該操作 =部’於該讀出週期中’記憶應從外部指定之第卫特定 之=記憶部之第1特定位址及從外部依 2 : : 接受該比較部所得之比較結果，判定對” 7止之讀出週期連續2%期以上。 〜對弟1特定 •如申請專利範圍第8 知作模式登錄電路具備貝之^體以'體，其中，該

   第58頁 548651 六 申請專利範圍 __ 出週期之寫人週期，’記憶應從外 ί ϋ ’比較記憶於該記憶部之第2特定位址與從外部依 外扣疋之位址；及 丨丨伋 霍疋口ρ ’接受該比較部 期所指定之I . 于之比杈、、、口果基於以該寫入週 之貝枓，確定操作模式。 摔作H專林利範圍第8或9項之半導體記憶體，其中，嗲 你作杈式登錄電路 a τ 成 址時，接受操作模式^ = ^相同之位址作為該複數個位 ίο l 、心豆録0 i Z ·如申請專利簕 操作模式登錄電路Λ 項之半導體記憶體，其中，該 該複數個位址時，定最終位址或前頭位址之其一作為 13. 如申請專利範圍作模式之登錄。 操作模式登錄電路二t8^項之半導體記憶體’其中，該 該讀出週期之位址.日疋别頭位址及最終位址之一方作為 另一方作為該寫入，而於指定該前頭位址及最終位址之 14. 如申請專利範圍^^期之位址時，接受操作模式之登錄。 操作模式登錄電路弟j或9項之半導體記憶體，其中，該 狀所成之記憶單元又用以將動態型記憶單元排列成行列 模式，作為應登鋒，内之部分區域加以重清之部分重清 15. -種半導體記二桑作模式。 記憶體至少具有：、體之刼作模式之登錄方法，該半導體 記憶單元陣列，由〜 位址端子’進行位：：：：憶單元排列成陣列狀所構成； 548651 六、申凊專利範圍 資料端子，進行資料之輸入及輸出； 控制端子，用以輸入用於半導 寫入 控制、及讀出資料之輸出控制〇取控制一 該半導體記憶體之操作模式之登錄 登錄電路而施行，該操作模式登錄電踗ί错由—操作模式 ，子之位址、輸入至該控制端子之控ς =輪入至該位址 :料端子之資，料，而進行該半導體記憶“：：：輪入至該 錄， 义無作模式之登 忒半導體記憶體之操作模式之登錄方法之 依據輸入至該控制端子之控制芦號，而铽為包含： 期係為讀出週期或寫入週期，當現在之° S現在之週 時’比較収輸人至該位址端子之位址* = ^出週期 一致之步驟； /、頂疋之位址是否 當位址為一致時，於該讀出週期之後之1 個讀出週期中，比較判定輸入至該位址端子：1個或複數 之位址是否一致之步驟； 千各位址與預定 =連績複數個該讀出週期中，當檢測位址一 :作=式之登錄許可之模式登錄信號設定為活‘狀 狀態時’於連續之複數個該讀出週 子之位…定個之寫二週期中’比較判定輸入至該位址端 料端子所輪入之址ί否一致’於;致時’基於從該資 16·如申請專利宝，彳確定應登錄之操作模式之步驟。 月寻利乾圍第丨5項之半導體記憶體之操作模式之 第60頁 登錄方法，其中，該 =數個該讀出週期之後；^之操作模式之步驟包含. Π端，之位址與預中’比較判定匕 :::時，根據於該寫八週：=:致之步驟； 模式之種類，/輪入该賢料端子之資料，選 址端子之位址與預i之：中，比較判定輪入至該位 於一致時，根據於該其次；否一致之步驟，·及 '貝料端子之 模式登錄電路包含一半導、備^模式登錄電路，該操作 具有·· _憶體，該半導體記憶體至少 ==陣記‘…排列成陣列狀所構成; =子子，’=:輪:及輸出;* 寫入 制、及讀出資料：輪：：體§己憶體之存取控制 該操作模式登===的控制信號； 控制端子之控制信號，及:端子之位址、輸A 該半導體記憶體之摔作5 ^貝科端子之資料，而控 該操作模式登錄’· 依據輸入至該控制端 讀出週期或寫入週铜之^制信號，而判定現在週期係 於現在週期為讀出週期時，比較判定輸入至該位址端子 548651 /、、申請專利範圍 定之位址是否—致之機構； 二於礒碩出週期位址為一致時， -人之1個或複數個讀出週期中，檢刭只；k讀出週期之其 之位址與預定之位址為一致時，將、I入至該位址端子 式登錄信號設為活動狀態之機構：式之豆錄之 在接續於複數個該讀出週期、—，及 定輸入至該位址端子之位址盘預；：寫入週期中， 欠時，當該模式登錄信號為活動以是否一 構。 疋應登錄之操作模式之機 1 8 ·如申請專利範圍第1 7項之半 應登錄之操作模式之機構包含·· 、 ，/、中，該確認 :址:::交機構，在接續於複數個該讀 :，比較判定輸入該位址端子之位 2寫入週期 致；及 /、頂疋之位址是否一 廷擇機構，在該比較判定結果為位址— 入週期輸入至該資料端子之資料 =从依據於該寫 類； 而4擇知作模式之種 操作模式條件設定機構，於該寫入週 中，比較判定輪入至該位址端子之位址久之寫入週期 ，定之位址是否一致，於該比較=址， 操作模式之條件。 卄柒子之貢料，而設定 19:-種半導體裝置’其具備一操作模式登錄電路，該操

   548651

   作模式登錄雷％ 少包含：/、 具有一半導體圮丨思體，該半導體記憶體i 吕己t思單元陣列，、 位址端子，、隹y 複數個記憶單兀排列成陣列狀所成； 資料端子，ί:位址輸入； 第1至第3控制：：料之輸入及輸出；及 半導體記憶# ，分別輸入以下各控制信號：用以控制 料端子之資料私選擇之第1控制信號、用以進行來自該資 行資料之窵::入及輸出控制之第2控制信號、及用以進 該操作模讀出控制之第3控制信號； 至該第1至第1二，路基於輸入至該位址端子之位址及輸入 資料，而护r制^ j端子之控制信號及輸入至該資料端子之 ，作模式登錄電路包含： 且錄 ϊ H入4判定部’於該第1控制信號為活動狀態時，基於 ί Λ 與謂控㈣號，判定；見在週期為讀出週 ^ a寫入週期’而輸出讀出寫入辨識信號； 部’ $基於以讀出週期所指定之位址，判定登錄 ^有無，以輸出用以控制操作模式之登錄許可之模式登 ，號之模式判定冑，包含於以該讀出寫入判定部判定為 =出週期時，比較判定輸入至該位址端子之位址與預定之 讀出位址是否一致之位址比較器，及在接續於該讀出週期 之其次之1個或複數個讀出週期中，該位址比較器連續顯 示一致時，將該模式登錄信號設定為活動狀態之機構、.’、、及 模式設定部，於該模式登錄信號為活動狀態時，在接續於

   548651 六、申請專利範圍 _ ，續之複數個該讀出週期之至少1個寫入週期中，基於供 Λ資料端子之指令資料，產生模式資料並輪出 判定°部/備專#_第19項之半導體裝置’其中，該模式 :j數：讀出週期t，檢測該位址比較器連續 機構，及 取i =二複數個頃出週期中，檢測出該位址比較器連續顯示一 較模；t錄信號設定為活動狀態，並於該位址比 時’將該模式登錄信號重設為非活動狀態 _ =定如部申Λ專利範圍第19項之半導體裝置，其中，該模式 =入位址暫存器，儲存預定之寫入位址. 寫入位址比較部，當接於該讀 仍 判定部被判定為寫入週期時，比較二出寫入 致；及 亥寫入位址暫存器之該寫入位址是否— 指令解碼器，於寫入位址比較 於從該資料端子所輸入之資料，二Ϊ、：果為：致時，基 而輪出作為模式資料。 疋應釭錄之操作模式， 22.如申請專利範圍第19項之半導 判定部具備： 殿衣置’其中，該模式 k移撿測電路於位址遷移時

   第64頁 讀出位址暫存器，儲存預定之讀 讀出位址比較器，以藉由 =， 548651 六、申請專利範圍 所輸出之脈 址與儲存於 之位址與該 第1及第2閂 別將該位址 位址檢測信 邏輯閘極電 出寫判定 果輸出作為 閂鎖控制都 所輸出之脈 及第2閂鎖， 2 3 ·如申請』 控制部具備 雙態觸變型 信號朝活動 向； 第1邏輯閘才 移時所輪出 之邏輯積演 第2邏輯間彳 移時所輪出 輯積演算結 2 4 · &中請」

   波信號之時序，比較從該位址端子^ 丁所輸入之位 該讀出位址暫存器之該讀出位址， » 檢測所輸入 續出位址一致，而輸出位址檢測信號； 鎖電路，基於所輸入之第1及第2 &鎖\信號，分 檢測信號加以閂鎖，並分別輸出作為第丨^及第^ 路，演算該第1及第2位址檢測信 部之讀出寫入辨識信號之邏輯積 該模式登錄信號；及 號與來自該讀 ，將該演算結 二基於藉由該位址遷移檢測電路於位址遷移 波仏號與該第1控制信號，產生用以控制嗜 [路之閃鎖操作之第1及第2閃鎖信號並輪^。 L利範圍第22項之半導體裝置，其中，哼門 = ΐ該第1控制信號，以對該第1控制 狀恶之遷移作為觸發，將輸出信 既 < 值加以反 δ電路，將藉由該位址遷移檢測電路於位址遷 =脈波信號及該雙態觸變型正反器之反 。异結果’輸出作為該第1閂鎖信號；及 別 S電路，將藉由該位址遷移檢測電路於位址卷 :脈波信號及該雙態觸變型正反器之輸出之、邏 果，輸出作為該第2閂鎖信號。 攀利範圍第19項之半導體裝置，其中，該讀出

   548651 六、申請專利範圍 寫入判定部具備 第1邏輯閘極電路，從第1及第2輸入端子輸入該第1控制信 號之反向信號及該第2控制信號之反向信號，從第3輸入端 子直接輸入該第3控制信號’並從輸出端子輸出此3個輸入 信號之邏輯積； 第2邏輯閘極電路，從第1及第3輸入端子輸入該第1控制信 號之反向信號及該第3控制信號之反向信號，從第2輸入端 子直接輸入該第2控制信號，並從輸出端子輸出此3個輸入 ^號之邏輯積；及 ^型^反器，從設定端子輸入來自該第1邏輯閘極電路之 ^子之輸出信號，從重設端子輸入來自該第2邏輯閘 二：ίί:出端子之輸出錢’從輪出端子輸出該讀出寫 :定如部申：利範圍第19項之半導體農置，其中，該模式 週讀出位址暫存器咖)之讀出位 第i斬六D。迥，月中輸入至位址端子之位址； 邏輯閘極電路，t Λ β °。之輸出信號作為輪入；及 來自該讀】Li:::1/:暫存器之輸出信號，將與 為該模式登錄信號而輪出頃出寫入辨識信號之邏輯積，作 且將藉由檢測位址 移時所輸出之脈波、移之位址遷移檢測電路於位址遷 久歲，供應作為該第1及第2暫存器之

   第66頁 548651 六、申請專利範圍 抽樣控制信號。 26· —種半導體裝置，其具備一半導體記憶、少一 模式登錄之刼作模式登錄電路，該半導體—及進行操作 含：將複數個記憶單元排列成陣列狀而成：^少包 列；及進行位址輪入之位址端子；及進行^憶早7L陣 之資料端子； 料輸入及輪出 於該操作模式登錄電路輸入： r控制信號，作為控制信號輸入至 r隐體週期中’於半導體記憶體之晶C端子，於 態； 、擇時設為活動狀 弟2控制信號，於 之資料輸入與輪出輸苐! 2制端：，控制該資料 弟3拴制^號，輪入 動狀態；及 定為活動狀態； 弟3拴制鉍子’於寫入操作時設 該操作模式登 位址比較哭，：電路具備. r己憶部之預定之=該=端子之位址與儲存 是否-致，於-致時，輸入，比較所輪入之2個位址 脈波產生電路，狀態之輪出信號； 移，f &單發之脈波^ ?虎對D亥弟1 #制信號活動狀態之遷 第1暫存器，將^ :/ϋ ’ =抽樣控制信號，產生電路所輸出之脈波信號 並輪出’· Ί亥位a比較器之輸出信號加以取樣 第2暫存器’將該脈波”作心 。儿作為抽樣控制信號，將該 1 I 第67頁 548651 六、 申請專利範圍 第2控制信號加以取樣並輪出· 第1邏輯閘極電路，輸入兮# 第2暫存器之輸出信號及該脈=f \暫存器之輸出信號、該 之邏輯積演算結果輸出作為抽、信號，將所輸入之3個信號 複數段之暫存器，共同於樣控制信號；及 成級聯形態； u入该抽樣控制信號，而連接 並於複數段之暫存哭之 器之輸出信號； _ 初段暫存器，輸入該位址比較 更具備： 第2邏輯閘極電路，輪 — 號，於該複數段之暫存哭之^亥山後數段之暫存器之輸出信 出活動狀態之輸出信號了輸出信號皆為活動狀態時，輸 入 SR型正反器，將該笙 至設定端子，將节邏軏閘極電路之輸出信號輸 子，從：H i暫存器之輪出信號輸入至重設端 信號；丄m ’雨出控制操作模式登錄許可之模式登錄 登錄ϊ i s 型正反器所輸出之該模式 該模式登錄作获主曰、、存益之輸出信號及該第3控制信號，於 兮預定—。〜為’舌動狀態’輸入至該位址端子之位址與 該資料端子之資料t至少一個寫入週期巾，接受輸入至 式。丁心貝抖並解讀，基於解讀結果，設定操作模 設定電申路'具專備利乾圍第26項之半導體裝置’其中，該模式

   第68頁 548651 六、申請專利範圍 並輸暫存器，將該第3控制信號以該脈波信號加以取樣 &第3邏輯閘極電路，於該第1暫存哭 狀悲，而該箆^鉍+ 存之輸出信號為活動 脈波信號，Γ:/:器之輸出信號為活動狀態時，基於該 產生第2抽樣控制信號； 4暫存裔’將來自該資料端子之次 ^ 、 輯閘極雷狄私认 貝料，以從該第3邏 電路所輪出之該第2抽樣控制信號加以取樣並輸 模式選擇電路，基於該第4暫存 模式選擇； 曰仔w之輪出信號，進行 活動mi極電路’於該模式選擇電路之輸出信號為 第5接暫V哭脈波信號而產生第3抽樣控制信號； 制信號⑽2)加以取樣並輸出；*胃#心以3抽樣控 輪出：換Γ虎產生電路，基於該第5暫存器之輸出信號， 輸出進仃刼作切換之切換信號。 28·如申請專利範圍第26項之半導體裝置，其具備： 重清控制電㉟，於產生以預定時間計時之時間中之中 崎日守’產生重清位址進行自動重清， 該操作切換信號係用為將該所產生之重清位址之預定 ^位位元加以遮閉之信號，基於從該操作模式登錄電路 输出之操作切換信號，使重清區域為可變。 29·如申請專利範圍第19或26項之半導體袭置，其中，該 半導體兄憶體由具備自重清功能之動態型半導體記憶體所

   548651 六、申請專利範圍 構成之擬似SRAM(靜態隨機存取記憶體）所構成， 該第1至第3控制信號係由以M A Μ為依準之晶片選擇信 號、輸出致能信號及寫入致能信號所成。 30·如申請專利範圍第1 9項之半導體裝置，其中，該模式 設定部具備··在接續於連續之複數個該讀出週期之至少j 個寫入週期中，模式設定部取代該資料端子，基於供應至 該位址端子及/或預定供應至控制端子之信號產斗媛彳次 料並輸出之機構。 式貝 ’其中，該模式

   31.如申請專利範圍第1 9項之半導體裝置 設定部具備： 儲存預定之寫入位址； 當接於該讀出週期之週期以該讀出 週期時，比較判定輸入至該位址端 入位址暫存為之該寫入位址是否一 寫入位址暫存器， 寫入位址比較部， 寫入判定部判定為寫入 子之位址與儲存於該寫 致；及 指令解碼器，當於該寫 致時，不以該資料端子，而 定控制知子所輸入之信號， 出作為权式貧料。 入位址比較部之比較結果為一 以基於從該位址端子及/或預 確定應登錄之操作模式，而輸

   32·如申請專利範圍第26 “、 ' 致之至少1個寫入週期中，

   設定電路具備一機構，其_之半導體裝置，其中，該模式 該模式登錄信號、該第^斬雨入··從該SR型正反器所輸出之 號，於該模式登錄信號曰存器之輸出信號及該第3控制信 子之位址與該預定之位址狀態時，於輸入至該位址端 ^48651 /、申清專利範圍 :::資料蠕子，而 一 輪人至半V體體之操作模式，登錄二：Λν C之控制端子且至少進行、輸入至該半導體 。^、及輪入至該半導俨及項出存取控制之控制 之至少1個，拉“二 之資料端子之資料作轳由 體之操作模弋：：杈式登錄電路而進行該半導體节； 鵝式之登錄控制之方法， 亍冷體圮拖 其特徵為包含·· 口亥操作模式登錄電路監 ，入至該控制端子之控制 『至該位址端子之位址及 測’該存取週期係由二行存取週期出現之檢 期、或對預定位址之預定之複預定之複數次讀出週 址之讀出週期與對預定位址=入週期、或對預定位 :構卜對該預定位址之存取週順序之組合 進仃允許接受操作模式之登錄之控次數時， 時’基於輪入至該資料端子丨，文§亥刼作模式之登錄 之任-或或此等端子組合之“位=子及該控制端子中 之步驟。 口 ，確疋應登錄之操作模式 種半導體記憶體之择作 記憶體至少具有： 知作杈式之7豆錄方法，該半導體 記憶單元陣列，由複數個 ― 位址端子，進行位址之輸：，早兀"成陣列狀所構成； 第71頁 ii 548651 /、申凊專利範圍 資料端子，進行資 控制端子，用以5 輸入及輸出；及 控制、及讀出控半導體記憶體之存取控制、考入 該半導體記憶控制信號; 登錄電路而施行之n式之登錄方法係藉由—操作楔 端子之位址、輪入；=乍:；：錄電路基於輸入至該2 ::端子之資料信號中二：：控：信號，及輸入至該 體之刼作模式之登錄， 者，而進行該半導體記憶 舌亥半導體記惋 、 含： 〜 #才莫式之登錄方法之特徵為包 基於輸入至兮扯 讀出週期或寫入週:制：：；控制信號，判定現在週期為 與預定之位址是否::致：巧定輸入至該位址端子之 於位址-致時，：t 寫入週期、或讀出 t於該週期之預定之讀出週期 定之位址是i 比較輸入至該位址端子之久： 址疋否—致之步驟； 知子之各位址與預 於该各週期φ 之登掉4 ^檢測位址一致日奪，n -錄终可之模式登 ^，將控制操作模式 於該模式登 二=2活動狀態之步驟；及 ::該控制端子、；=態時，基於從該位址端 之組合所輸入之_>亥貝+枓鈿子中之至少1個或此等端子 Μ.—插主道歲’確定應登錄之摔作掇斗、止 —備刼作杈式登錄電路，該操作 第72頁 /、、申請專利範圍 拉式登錄電路具有一“ " ~- =單元陣列:二半導體記憶體，該半導體記憶體至少 記憶單元排列成陣列狀所構成； 控制端子，用之輪人及輸出；及 ΐ:、及讀出資料ΐί ί半導體記憶體之存取控制、寫入 更包含··操作模式出控制之控制信號；寫入 υ入至控制蠕’基於輸入至位址端子之位 科仏號中之至少““言號，及輪入至資 之登錄； ’而控制該半導體記憶體之； ϊ操作電^人 基於輪入至診^路包含： 項出週期或寫^〗鸲子之控制信號，判 於現在週之機構，· 卜現在週期為 時，比較判定輪二=出週期或寫入週期中預定 致之機構； 而子之位址與預定位址是否j 於位址一致時，户4 士 “週期、或讀出週週期之預定之讀出 ，或複數個週期中，比較=期之組合所成之預定之ί 共預定，位址是否一致之機構輪入至該位址端子之各位址 之登錄許可之=’於檢測位址—致時，將押針从 於該模式登锊广啼w Γ 為活動狀態之機槿·爲 錄…非活動狀態設為活動=時及基 第73頁 548651

   第74頁