TW296452B - - Google Patents

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Description

、發明説明( 發明背景 I ·本發明範固 本發明係關於-處理器包含 複數個功能性單元; •—暫存器檔包含 第:數目數::元可定址第-暫存器,每個暫存器均有 -第二數目的可定址第二暫存器 小於該第—數目位元的第二數目位元;暫存器均有 -一複數個寫入埠,盎佃奁> + 址 埠,功能性…-每寫埠有一相關之寫入位 ;&性早4合至個別寫人埠反相關寫人位址蟑 訂 -:複::讀出痒,每個讀出棒均有一相關之讀出位址 功此性單元轉合至個別讀出埠及相關讀出位址槔 本發明亦係關於此一處理器的一暫存器檔。 2 .相關技術 經 濟 部 t 樣 準 局 員 工 消 t 合 作 社 印 製 多埠暫存器樓係用於需要同時存取複數個暫存器的數位 資料處理器。特別是對vuw(非常長指令字元)處理器有 用的暫存H肖。該種處⑨器亦包含一指令暫#器其可容納 複數個操作碼及可在單一機器週期同時開始執行複數個操 作碼的複數個功能性單元。 多埠暫存器檔同樣可使用在其他型式的處理器。 圖1顯示一較早技術之多埠暫存器檔。該檔包含128個32 -4- 本紙張尺度適用中國國家標隼(CNS ) A4規格(210X297公慶) 2夠5公 A7 -------B7五、發明説明(2 ) 經濟部中央標準局員工消費合作社印製 位元的暫存器。 在該檔左邊顯示的是寫入位址埠,WA1,WA2,及 WA3,每個均爲8位元寬。左邊亦顯示寫入埠WDi,wd2 ,WD3,每個均爲32位元寬。3個功能性單元所得之結果 可同時於寫入位址埠所設定之位址由3個寫入埠寫入。 在孩樓右邊顯示的是讀出位址埠RAi,ra2,RA3, RA4 ’ RA5 ’ RA6,RA7 ’ RA8,及 RA9,每個均爲 8 位 元寬。右邊亦顯示讀出埠RD丨,RD2,RD3,RD4,rd5 ’ RD6 ’ RD7,RD8 ’及RD9,每個均爲32位元寬。至少9 個預定爲功能性單元之操作元可同時由窝入位址棒所設定 位址之寫入埠讀出該檔。 在VLIW處理器中,警示位元係用來作爲將功能性單元 產生之結果寫入多埠暫存器檔動作的條件。由於分支延遲 ,所以在VLIW處理器中很需要警示位元,如奸479 39〇中 所説明(PHAm9)。在處理K定運算所要使用何種結果之 前功能性單S會在—分支延遲中執行運算。完成運算之後 ’每個功能性單it只有在—相關警示位元有—適當値時才 將結果寫入暫存器檔。 在該特別檔單元中有9個讀出蜂,因在討論中的川赠 理器中有-容納3個運算的指令字元。每個運算通常需要2 個資料運算元及一警示位元。共有3個寫入埠以容納由3個 同時執行之功能性單元所得之結果。每個讀出或寫入璋均 有一相關位址埤。 通4警不位是由多埠暫存器檔所提供。警示位元,或 nn n^— ^^^1 ml In m .n I n^i ^^1 (請先閱讀背面之注意事項再填寫本莨)
• I -I -II -5- ^適用;國iiS7^yA4規格(21〇;^^~~~~-— 11 五 、發明説明( A7 B7 經 濟 部 中 央 標 準 員 工 消 合 作 社 印 製 多位元警示値通常是甚小於3 2位元暫存器而32位元讀出及 寫入崞依較早暫存器檔之技術已經完備。當每個功能性單 疋的寫入動作是由一警示位元或値作爲條件時,則將需要 —大堆非必要的電路,特別是額外的32位元寫入及讀出埠 和額外的8位元寫入及讀出崞。 發明摘要 本發明之目的在於減少處理器運算所需之電路。 該目的的達成是由於處理器之特性爲: 第-暫存器與相關之寫人琿,寫人位址埠,讀出璋及讀 出位址埠均配置於一第—檔單元内;而且 -第二暫存器與相關之寫人埠,寫人位址埠,讀出痒及讀 出位址埠均配置於一第二檔單元内。 ▽⑽處理器之一警示位元是儲存在第二暫存器内 其他型式之處理器中,其他型式之短資料可儲存在第 單凡内。該短資料包含例如旗標。 附圖簡易説明 本發明藉著參考下列附圖之非限制例子來作説明: 圖1顯:F —較早技術之多埠暫存器檔。 圖2顯示根據本發明的_多璋暫存器樓。 圖3顯示一暫存器檔的平面圖。 =示-適合使用於較早技術平面圖之暫存器細胞元。 777根據本發明之暫存器擋的平面圖。 細=。示—適用於圖5中暫存器樓之資料部分的暫存器樓 而 檔 --------f、— I 裝-- (請先閱讀背面之注意事項再填寫本頁) -* -6- 本紙張尺颜财酬轉 -------------I ------- (2丨0X297公釐) 經濟部中央標準局員工消費合作社印製 A7 ____Β7_ 五、發明説明(4 ) '—~ 圖7顯示一適用於圖5中暫存器檔之警示部分的暫存器押 細胞元。 圖8顯示一將讀出及寫入位址訊號轉換爲讀出及寫入致能 訊號的解碼器。 較佳實施例的詳細説明 圖2顯示根據本發明的一多埠暫存器檔。該檔分爲二部分 ,一個資料檔單元2〇,其爲一丨28個32位元寬的暫存器擋 ’以及一個警示擋單元22,其爲一 128個1位元寬的暫存器 檔。 寫入位址輸入端WA1,WA2,WA3和寫入資料輸入端 WD1,WD2,及WD3如較早技術所示。然而資料輸入端 中只有一個位元必需繞線到警示檔22。並不需要繞線線路 因爲警不位元是同時寫入該2個檔而只從一個檔中讀出。讀 出位址輸入端RA1,RA2,RA3,RA4,RA5,及RA6和 讀出資料輸出端RD1,RD2,RD3,RD4,RD5,及RD6 都是供給資料檔20。讀出位址輸入RA7,RA8,及RA9和 讀出資料輸出端RD7,RD8,及RD9都是供給警示檔22。 由於供給警示檔之讀出資料輸出端只有1位元寬,所以可節 省在應用較早技術時所必需之3個額外3 2位元寬資料匯流 排的實際電路。歐洲專利應用號碼6〇5 927(PHA2〗.777)之 結構中所適用的讀出埠及窝入埠即爲較早技術之多埠暫存 器檔。 圖3顯示根據圖1之暫存器檔的一平面圖。該檔的組成爲 一配置成列與行的一暫存器細胞元矩陣。簡化起見只顯示 本紙張尺度適用中國國家標準(CNS ) Α4規格 (21 Οχ 297公餐.) 裝------訂------Γ線 (請先閱讀背面之注意事項再填寫本頁) A7
五、發明説明(5 ) 上下二列及左右二行。共有3 2行,每行均作爲暫存器的每 個位元。共有1 2 8列,每列均作爲每個暫存器。 圖4顯示適用於圖3平面圖的一暫存器細胞元。圖左方爲 寫入資料訊號WD1,WD2,及WD3的個別輸入位元,該 位元個別連接至MOSFETs(金氧半場效電晶體)4(H,4〇2, 及403。MOSFETs 401,402,及403的閘極耦合至寫入致能 訊號WEI,WE2,及WE3的個別位元。接點425其功能如 同一接線之或閘以作爲反向器423的輸入。一回饋反向器 424耦合在反向器423的輸入與輸出端間。反向器423的輸 出端 404核合至 MOSFETs 405-413的閘極。MOSFETs 405-413連接至RD 1 -RD9的個別位元。MOSFETs 405-413亦個 別連接至 MOSFETs 414-422。MOSFETs 414-422的間極個 別連接至讀出致能訊號RE1-RE9的個別位元。在圖3暫存 器檔中,可能爲下列: I1 ^ I裝 I訂 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 元件的位置及型式 元件數目 每個細胞元之寫入資料線 3 每個細胞元之讀出資料線 9 每個細胞元之寫入致能線 3 每個細胞元之讀出致能線 9 每列水平線(即讀出致能及寫入致能) 12 每行垂直線(即讀出資料及寫入資料) 12 每個細胞元之電晶體數目 25 暫存器檔核心中的全部水平線 12*128=1536 暫存器檔核心中的全部垂直線 12*32=384 暫存器標核心中的全部電晶體 25*32*128=102400 -8- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐)
經濟部中央標準局員工消費合作社印製 顯示根據本發明之多蜂暫存器檔的平面圖。該新的多 埠暫存器檔包含與較早枯 早技術有相同平面圖的一資料暫存器 备早兀a —含有—行128個暫存器細胞元 檔單元(b)。雖然該資嵙耜六β $仔盗 . 料暫存4檔單元(a)的平面圖與較 二術(暫存器檔相同’但新的資料暫存器檔所需用的暫存 ⑼胞7L則已大幅簡化。警示暫存器檔單元⑻所需用之細 胞元亦己簡化。 圖6顯示根據本發明能在資料暫存器樓單元產生功能的— 暫存器細胞7L。該暫存器細胞元的左邊部分是與圖4顯示的 相同,有著相同之參考數字的相同元件。然而細胞元右邊 部分則已痛化,電晶體6〇5_61()取代4G5 413而電晶體…-619取代電晶體414.422。換句話説,圖6的細胞元比圖4細 胞元少6個電晶體及6條讀出線。 。圖7顯示能在圖5中警示暫存器單元⑻產生功㈣一暫存 器細胞π。該細胞元的左邊部分類似於圖4細胞元的左邊部 刀然而右邊邵分則比圖6細胞元更爲簡化。]yjOSFETs 705-707 取代 MOSFETs 405 -4 1 3 而 MOSFETs 7 14-71 6 則 取代 MOSFETs 4 1 4-422。MOSFETs 705-707 連接至讀出 資料線RD7-RD9的個別位元。MOSFETs714_716耦合至讀出 致能線RE7-RE9的個別位元。換句話説,圖7之細胞元比圖 4之細胞元少1 2個電晶體而比圖6之細胞元少6個電晶體, 並且也少掉相對應讀出線。由於資料暫存器檔單元(a)中不 需要讀出致能RE7_9且警示暫存器檔單元(b)不需要讀出致 能線RE1-6,而且致能線RE7-9所佔用水平空間與致能線 -9- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) f 裝------訂-----' 線 (請先閱讀背面之注意事項再填寫本頁) Χ-- 發明説明(7 A7 B7 經濟部中央標準局員工消費合作社印製 阳-6中3條的配置相^因此,並不需要額外水平接線空 間給RE7-9。 命俾能爲下列: 元件的位置及型式 元件數目 每個資料細胞元之寫入資料4宁 3 每個資料細胞元之讀出資料後 6 母個資料細胞元之寫入致能呼 3 每個資料細胞元之讀出致铋崎 6 每資料列水平線(即讀出及寫入致能) 9 每資料行垂直線(即讀出及寫入資料) 9 每個資料細胞元之電晶體 ------- 19 每個警示細胞元之寫入資料崎 3 每個警示細胞元之讀出資料碎 3 每個警示細胞元之寫入致能_ 3 每個警示細胞元之讀出致能轉 3 每警示列水平線(讀出致能及窝入致能、 6 每警示行垂直線(讀出資料及寫入資料) 6 每個警示細胞元之電晶體 13 全部水平線空間 9*128=1152 全部垂直線 9*32+6*1=294 全部電晶體 19*32*128+13*1*128 =79488 圖2及5 - 7的實施例中比圖1及3 _ 4的實施例要少了 22912 個電晶體,3 8 4條水平線空間及9 〇條垂直線。 —^ϋ t^i^l ml —^ϋ —4 n^i 7 u? (請先閲讀背面之注意事項再填寫本頁) 、τ 線 -10- 本纸張尺度適用中國國家標準(CNS ) Α4規格(210Χ 297公釐)
經濟部中央標準局,負工消費合作社印製 圖4,6及7中讀出致能輸入及寫入致能輸入是由如圖8顯 不的解碼器對讀出位址輸入及寫入位址位址解碼所得。標 準的位址解碼方塊顯示在8〇1,802,803,804,805,806 ,807,808,809,810,811,812。這些方塊將 8位元位 址 WA1,WA2,WA3,RA1 , RA2,RA3,RA4,RA5, RA7,RA8,RA9轉換成個別的128位元致能訊號WE1, WE2,WE3,RE1,RE2,RE3,RE4,RE5,RE6,RE7, RE8及 RE9。 寫入致能訊號的每一位元係相關於暫存器檔的一個別列 ,並且進入資料暫存器檔單元(a)及警示暫存器檔單元(b) 中個別列的每一細胞元。讀出致能訊號RE丨,RE2,RE3, RE4,RE5,RE6的每一位元係相關於資料暫存器檔單元(a) 的個別列並且進入資料暫存器檔單元(a)中個別列的每一 細胞元。讀出致能訊號RE7, RE8,及RE9的每一位元係相 關於警不暫存器檔單元(b)的一個別列並且進入警示暫存器 檔單元(b)中個別列的每一位元。依此例如,WE1的位元】 進入至一個暫存器檔單元第1列的每一細胞元;R E 1的位元 1進入資料暫存器檔單元(a)第1列的每一細胞元;尺E 7的位 元1進入警示暫存器檔單元(b)的第1列的每一細胞元:依此 類推。 依此技術的一般技巧將能了解根據本發明的多埠暫存器 能有各種不同的實施例。這些實施例包含下列。資料暫存 器了爲任寬度’例如1 6位元’其在—特別處理器中是作 爲操作疋或結果資料。若要使用多位元警示或旗標値則黎 (請先閱讀背面之注意事項再填寫本頁) f I装------ΐτ I (、'線-----
經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(9 ) 示暫存器可稱爲寬些,若處理器需用到其他不同寬度資料 時則可使用更多的暫存器檔。 -12- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) ^ I裝 訂 一 線 (請先閱讀背面之注意事項再填寫本頁)

Claims (1)

  1. 年一 專本 號修 7面 7範 1利I 3專 11請 4中 8文 第中I 利 案υι Λ 請 中 ABCD
    經濟部中央標準局男工消費合作社印製 六、申請專利範圍 1. 一種處理器,包含: 複數個功能性單元; 一暫存器檔,包含 一第一數目的可定址第一暫存器,每個暫存器均有 一第一數目的位元: 一第二數目的可定址第二暫存器,每個暫存器均有 一小於遠第一數目位元的第二數目位元; 複數個寫入埠,每個寫入埠均有一相關寫入位址埠 ,功能性單元耦合至個別寫入埠及相關寫入位址埠 » 複數個s賣出崞’每個讀出槔均有一相關之讀出位址 埠’功能性單元耦合至個別讀出埠及相關讀出位址 埠, 其特徵爲遠處理器能提供一寫入位址其同時將一特別第 一暫存器及一特別第二暫存器定址到與該寫入淳中至少 —個相關的寫入位址埠’該暫存器樓之用途是在相關寫 入位址埠接收到該寫入位址時,將在至少一個寫入埠中 的資料寫入特別第一暫存器及特別第二暫存器中,該特 別第一暫存器及該特別第二暫存器可經由讀出位址埠獨 立地定址。 2.根據申請專利範圍第1項的處理器,其中: 該第一暫存器是與相關之窝入埠、寫入位址埠、讀出 埠及讀出位址埠一同配置在一第一檔單元中;並且 該第二暫存器是與相關之寫入埠、寫入位址埠、讀出 42107NI.DOC\HYC\ 5 - 1 - 本紙張尺度適用中國國家標準(CNS ) Α4况格(210X297公釐) f待先聞讀背面之注意事項再填寫本頁} •士衣· 、1T 經濟部中央標準局員工消費合作社印製 AS B8 C8 D8 '申請專利範圍 埠及讀出位址埠一同配置在一第二檔單元中。 3-根據申請專利範圍第丨項的處理器,其中該暫存器權是 ^多埠暫存器檔,該第一及/或第二暫存器中至少一個可 從超過一個以上的該讀出埠中存取到。 4.根據申請專利範圍第丨項的處理器,其中至少—個功能 性單元的用途是視從特別第二暫存器讀出之一警示位= 的情形來將一運算的結果寫入。 兀 根據申請專利範圍第丨、2或3項的處理器,其中該第二 數目位元數爲1。 . 6. 根據申請專利範圍第項的處理器,其中該 處理器是-VLIW處理器,其包含—指令暫存器,可容 納在單一機器週期同時由功能性單元並行執行的複數個 操作碼。 7. —種處理器,包含: 複數個功能性單元; 一暫存器檔,包含 -第-數目的可定址第-暫存器,每個暫存器均有 —第一數目位元; 弟-數目的可定址第二暫存器,每個暫存器均有 —小於該第一數目位元的第二數目位元; 複數個寫入埠’每個寫入埠均有一相關之寫入位址 埠,功能性單元耦合至個別窝入埠及相關窝入位址 淳; 複數個讀出埠,每個讀出埠均有一相關之讀出位址 421〇7NI.DOC\HYC\ 5 冰張尺度適財酬轉) Α4· ( 2ωχ297公釐y (請先聞讀背面之注意事項再填寫本頁) .装, 、1T
    經濟部中央標準局員工消費合作社印製 4含 ’功能性單元耦合至個別讀出埠及相關讀出位址 埠, 其特$爲孩暫存器檔是一多埠暫存器檔,第一及/或第二 暫子°。'中至少有—個可從超過一個以上之讀出琿中存取 到。 8.根據申請專利範圍第7項之處理器,其中 S第一暫存器是與相關之窝入埠、寫入位址埠、讀出 埠及讀出位址埠—同配置在一第一檔單元中;並且 孩第二暫存器是與相關之.寫入埠、寫入位址埠、讀出 埠及讀出位址埠—同配置在二第二檔單元中。 9_ 一種用於專利範圍第1至8項中任一項之處理器中之多埠 暫存器檔。 10. —種處理器運算的方法,包含的步驟爲: 個別地由一第一功能性單元供給資料及一窝入位址给 一暫存器檔的一寫入埠及一相關窝入位址埠; 將孩資料儲存在由該寫入位址所定址之一第一暫存器 ,而且只將部分之該資料儲存在亦由該寫入位址所定址 之一第二暫存器; 在一第一及一第二存取運算中的任一個或二個運算使 用該資料及/或部分之該資料, 該第一存取運算包含 供應該第二暫存器的—讀出位址給該暫存器檔的一 讀出位址埠, 從该第二暫存器讀出部分之該資料給—第二功能性 421〇7NI.D〇C、HYC\ 5 ·3- 度it 财賴家料(CNS ) ( ~ ---------士表---^----1T (請先聞讀背面之注意事項再填寫本頁) ABCD 六、申請專利範圍 單元, 視該部分資料之値的條件來決定由該第二功能性單 元來之結果寫入; 該第二存取運算包含 供應該第一暫存器的一讀出位址給該暫存器檔的一 讀出位址埠, 從該第一暫存器讀出該資料給一第三功能性單元, 在該第三功能性單元運算該資料。 ---------装------訂 (請先閲讀背面之注意事項再填寫本百) 經濟部中央標準局負工消費合作社印製 42107NI.DOC\HYC\ 5 - 4 - 本紙張尺度適用中國國家標準(CNS ) A4現格(210X297公釐)
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5931939A (en) * 1996-09-25 1999-08-03 Philips Electronics North America Corporation Read crossbar elimination in a VLIW processor
US5974537A (en) * 1997-12-29 1999-10-26 Philips Electronics North America Corporation Guard bits in a VLIW instruction control routing of operations to functional units allowing two issue slots to specify the same functional unit
WO2000079395A1 (en) * 1999-06-21 2000-12-28 Bops Incorporated Methods and apparatus for establishing port priority functions in a vliw processor
US6421744B1 (en) * 1999-10-25 2002-07-16 Motorola, Inc. Direct memory access controller and method therefor
US6851044B1 (en) 2000-02-16 2005-02-01 Koninklijke Philips Electronics N.V. System and method for eliminating write backs with buffer for exception processing
US6862677B1 (en) 2000-02-16 2005-03-01 Koninklijke Philips Electronics N.V. System and method for eliminating write back to register using dead field indicator
WO2002042897A2 (en) * 2000-11-27 2002-05-30 Koninklijke Philips Electronics N.V. Data processing apparatus
US6834024B2 (en) * 2001-10-23 2004-12-21 Ip-First, Llc Reduced size multi-port register cell
US20040128475A1 (en) * 2002-12-31 2004-07-01 Gad Sheaffer Widely accessible processor register file and method for use
US20050078693A1 (en) * 2003-10-10 2005-04-14 Landers Robert J. Time division multiplexed switch core using multiple write ports
KR101311187B1 (ko) * 2004-09-22 2013-09-26 코닌클리케 필립스 일렉트로닉스 엔.브이. 기능 유닛이 판독 포트를 공유하는 데이터 처리 회로
TW200625097A (en) * 2004-11-17 2006-07-16 Sandbridge Technologies Inc Data file storing multiple date types with controlled data access
US7962731B2 (en) 2005-10-20 2011-06-14 Qualcomm Incorporated Backing store buffer for the register save engine of a stacked register file
US7844804B2 (en) * 2005-11-10 2010-11-30 Qualcomm Incorporated Expansion of a stacked register file using shadow registers
US7366032B1 (en) * 2005-11-21 2008-04-29 Advanced Micro Devices, Inc. Multi-ported register cell with randomly accessible history

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4491937A (en) * 1982-02-25 1985-01-01 Trw Inc. Multiport register file
US4737933A (en) * 1983-02-22 1988-04-12 Storage Technology Partners CMOS multiport general purpose register
US5021945A (en) 1985-10-31 1991-06-04 Mcc Development, Ltd. Parallel processor system for processing natural concurrencies and method therefor
US4811296A (en) * 1987-05-15 1989-03-07 Analog Devices, Inc. Multi-port register file with flow-through of data
US5168573A (en) 1987-08-31 1992-12-01 Digital Equipment Corporation Memory device for storing vector registers
US5455926A (en) * 1988-04-05 1995-10-03 Data/Ware Development, Inc. Virtual addressing of optical storage media as magnetic tape equivalents
US5438674A (en) * 1988-04-05 1995-08-01 Data/Ware Development, Inc. Optical disk system emulating magnetic tape units
US5313551A (en) * 1988-12-28 1994-05-17 North American Philips Corporation Multiport memory bypass under software control
US5146577A (en) * 1989-04-10 1992-09-08 Motorola, Inc. Serial data circuit with randomly-accessed registers of different bit length
US5175863A (en) 1989-10-23 1992-12-29 International Business Machines Corporation Signal data processing system having independently, simultaneously operable alu and macu
US5212777A (en) * 1989-11-17 1993-05-18 Texas Instruments Incorporated Multi-processor reconfigurable in single instruction multiple data (SIMD) and multiple instruction multiple data (MIMD) modes and method of operation
DE69129569T2 (de) * 1990-09-05 1999-02-04 Philips Electronics N.V., Eindhoven Maschine mit sehr langem Befehlswort für leistungsfähige Durchführung von Programmen mit bedingten Verzweigungen
DE69130723T2 (de) 1990-10-05 1999-07-22 Koninklijke Philips Electronics N.V., Eindhoven Verarbeitungsgerät mit Speicherschaltung und eine Gruppe von Funktionseinheiten
JP2959104B2 (ja) 1990-10-31 1999-10-06 日本電気株式会社 信号処理プロセッサ
US5301340A (en) 1990-10-31 1994-04-05 International Business Machines Corporation IC chips including ALUs and identical register files whereby a number of ALUs directly and concurrently write results to every register file per cycle
US5649029A (en) * 1991-03-15 1997-07-15 Galbi; David E. MPEG audio/video decoder
US5500650A (en) * 1992-12-15 1996-03-19 Micron Technology, Inc. Data communication method using identification protocol
WO1993023816A1 (en) * 1992-05-18 1993-11-25 Silicon Engines Inc. System and method for cross correlation with application to video motion vector estimation
EP0594240B1 (en) * 1992-10-19 2000-01-05 Koninklijke Philips Electronics N.V. Data processor with operation units sharing groups of register files
DE69325785T2 (de) * 1992-12-29 2000-02-17 Koninklijke Philips Electronics N.V., Eindhoven Verbesserte Architektur für Prozessor mit sehr langem Befehlswort
DE69429061T2 (de) * 1993-10-29 2002-07-18 Advanced Micro Devices, Inc. Superskalarmikroprozessoren
US5631859A (en) * 1994-10-27 1997-05-20 Hewlett-Packard Company Floating point arithmetic unit having logic for quad precision arithmetic

Also Published As

Publication number Publication date
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