JP3561602B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、複数種類のビット幅で読み書きのアクセスが可能なスタティック・ランダム・アクセス・メモリ（以下、「ＳＲＡＭ」という）、ダイナミック・ランダム・アクセス・メモリ（以下、「ＤＲＡＭ」という）等の半導体記憶装置に関するものである。
【０００２】
【従来の技術】
図２は、従来のＳＲＡＭの概略の構成図である。
このＳＲＡＭは、８ビット６４ワード構成となっており、図示しない中央処理装置（以下、「ＣＰＵ」という）等のアドレスバス１に接続されて、アドレス信号Ａ０〜Ａ５が与えられるアドレスデコーダ２を有している。アドレスデコーダ２は、与えられた６ビットのアドレス信号Ａ０〜Ａ５を解読し、解読された番地に対応する１本のワード線ＷＤｉ（但し、ｉ＝０〜６３）を活性化するものである。各ワード線ＷＤｉには、それぞれ８個のメモリセル（ＭＣ）３ｉ０，３ｉ１，…，３ｉ７が接続されている。各メモリセル３ｉ０〜３ｉ７は、例えば、フリップフロップで構成され、それぞれｉ番地のデータビット０，１，…，７を記憶する回路である。
また、０番地から６３番地までの各番地の同一ビット（例えば、データビットｊ、但し、ｊ＝０〜７）のメモリセル３０ｊ，３１ｊ，…，３６３ ｊは、共通のビット線ＢＬｊを介してセンスアンプ（ＳＡ）４ｊに接続されている。各センスアンプ４０〜４７は、データバス５を介してＣＰＵに接続されている。各センスアンプ４０〜４７には、ＣＰＵから制御バス６を介して、書込み制御信号ＷＭ、及び読出し制御信号ＲＭが与えられるようになっている。
【０００３】
このようなＳＲＡＭに対してＣＰＵからデータを書込む場合、このＣＰＵは、データを書込むべきアドレスを示すアドレス信号Ａ０〜Ａ５をアドレスバス１へ出力し、書込むべきデータをデータバス５に出力するとともに、制御バス６上の書込み制御信号ＷＭを活性化する。これにより、それぞれデータバス５に与えられたデータは、各センスアンプ４ｊによって、ビット線ＢＬｊ上に出力される。一方、アドレス信号Ａ０〜Ａ５は、アドレスデコーダ２によって解読され、対応するワード線ＷＤｉが活性化される。これにより、ワード線ＷＤｉに接続する各メモリセル３ｉ０〜３ｉ７に、それぞれビット線ＢＬ０〜ＢＬ７上のデータが書込まれる。
また、ＣＰＵがＳＲＡＭからデータを読出す場合、このＣＰＵは、データを読出すべきアドレスを示すアドレス信号Ａ０〜Ａ５をアドレスバス１へ出力するとともに、制御バス６上の読出し制御信号ＲＭを活性化する。アドレス信号Ａ０〜Ａ５は、アドレスデコーダ２によって解読され、対応するワード線ＷＤｉが活性化される。これにより、ワード線ＷＤｉに接続された各メモリセル３ｉ０〜３ｉ７から、それぞれ保持されているデータがビット線ＢＬ０〜ＢＬ７上に出力される。ビット線ＢＬ０〜ＢＬ７上に出力されたデータは、それぞれセンスアンプ４０〜４７によって論理レベルまで増幅されて、データバス５に出力される。
以上のように、このＳＲＡＭは、８ビットのデータバス５を用いてデータを８ビット並列に読み書きすることができる。
【０００４】
【発明が解決しようとする課題】
従来のＳＲＡＭ等の半導体記憶装置では、データバス５を通して並列にアクセスすることのできるデータのビット幅は、例えば８ビット等の固定幅になっている。従って、ＣＰＵのデータバスのビット幅が一定であれば、そのＣＰＵのビット幅と同一のビット幅を有する半導体記憶装置を使用すれば、何等問題は生じない。
しかし、複数のＣＰＵで同一のメモリを共有するマルチＣＰＵシステムにおいて、それぞれのＣＰＵのデータバスのビット幅が異なる場合、次のような課題があった。
例えば、第１及び第２のＣＰＵを有するマルチＣＰＵシステムで、第１のＣＰＵが８ビット、第２のＣＰＵが１６ビットの場合、８ビット幅の半導体記憶装置を使用すると、第２のＣＰＵでは上位８ビットと下位８ビットに分けて、２回メモリアクセスを行う必要がある。一方、１６ビット幅の半導体記憶装置を使用すると、第１のＣＰＵでは、例えば上位８ビットに対するアクセスが不可能になる。
このため、例えば、８ビットと１６ビットのような、２種類のビット幅でのアクセスが可能な半導体記憶装置が求められていた。
本発明は、前記従来技術が持っていた課題を解決し、複数種類のビット幅でのアクセスが可能な半導体記憶装置を提供するものである。
【０００５】
【課題を解決するための手段】
前記課題を解決するために、本発明は、半導体記憶装置において、複数本のワード線と、前記ワード線に交叉するように配置され、それぞれＮ（但し、Ｎは自然数）本のビット線からなる第１及び第２のビット線群と、複数ビットのアドレス信号を解読して、該アドレス信号によって選択されたアドレスに対応する前記ワード線を活性化させるデコーダと、次のような複数のメモリセルと、第１のスイッチ手段と、第１及び第２のセンスアンプ群と、第１及び第２のデータバスと、第２及び第３のスイッチ手段とを備えている。
【０００６】
メモリセルは、前記ワード線と前記第１及び第２のビット線群の各交叉箇所に設けられ、該ワード線に接続され、該ワード線が選択されて活性化したときに該第１及び第２のビット線群にそれぞれ接続されるものである。第１のスイッチ手段は、異なる第１及び第２の論理レベルを有する第１の切替信号によって制御されるＮ個のスイッチで構成され、そのｉ（但し、ｉ＝１〜Ｎ）番目のスイッチは、該第１の切替信号が該第１の論理レベルのときには前記第１のビット線群のｉ番目のビット線を選択し、該第１の切替信号が該第２の論理レベルのときには前記第２のビット線群のｉ番目のビット線を選択するものである。
【０００７】
第１のセンスアンプ群は、前記第１のスイッチ手段に接続され、該第１のスイッチ手段で選択された前記第１または第２のビット線群と前記活性化されたワード線に接続された前記メモリセルに対して、データの書込みまたは読出しを行うＮ個のセンスアンプで構成されている。第２のセンスアンプ群は、前記第２のビット線群の各ビット線にそれぞれ接続され、前記活性化されたワード線に接続された前記メモリセルに対して、該第２のビット線群を介してデータの書込みまたは読出しを行うＮ個のセンスアンプで構成されている。
第１のデータバスは、前記第１及び第２のセンスアンプ群を介して前記メモリセルに対する書込みまたは読出しデータを伝送する２Ｎ本のデータ線で構成され、第２のデータバスは、前記第１のセンスアンプ群を介して前記メモリセルに対する書込みまたは読出しデータを伝送するＮ本のデータ線で構成されている。
【０００８】
第２のスイッチ手段は、異なる第３及び第４の論理レベルを有する第２の切替信号によって制御され、該第２の切替信号が該第３の論理レベルのときには前記第１及び第２のセンスアンプ群と前記第１のデータバスとを接続し、該第２の切替信号が該第４の論理レベルのときには該第１及び第２のセンスアンプ群と該第１のデータバスとの間を切断するものである。第３のスイッチ手段は、前記第２の切替信号によって制御され、該第２の切替信号が前記第４の論理レベルのときには前記第１のセンスアンプ群と前記第２のデータバスとを接続し、該第２の切替信号が前記第３の論理レベルのときには該第１のセンスアンプ群と該第２のデータバスとの間を切断するものである。
【０００９】
本発明によれば、以上のように半導体記憶装置を構成したので、次のような作用が行われる。
第１の切替信号として第１の論理レベルが、第２の切替信号として第３の論理レベルが与えられると、第１のビット線群が第１のセンスアンプ群、第２のビット線群が第２のセンスアンプ群にそれぞれ接続され、第１のデータバスを介して２Ｎ個のメモリセルに対するアクセスが行われる。
【００１０】
また、第２の切替信号として第４の論理レベルが与えられると、第２のデータバスを介してＮ個のメモリセルに対するアクセスが行われる。このとき、第１の切替信号を第１の論理レベルにすることにより、第１のスイッチ手段によって第１のビット線群に接続されたＮ個のメモリセルがアクセスされ、第２の論理レベルにすることにより、第２のビット線群に接続されたＮ個のメモリセルがアクセスされる。
【００１１】
【発明の実施の形態】
第１の実施形態
図１は、本発明の第１の実施形態を示すＳＲＡＭの概略の構成図である。
このＳＲＡＭ１０は、６４ワード構成となっており、図示しないＣＰＵ等のアドレスバス１に接続されて、アドレス信号Ａ０〜Ａ５が与えられるデコーダ（例えば、アドレスデコーダ）１１を有している。アドレスデコーダ１１の出力側には、平行に配置された６４本のワード線ＷＤ０〜ＷＤ６３が接続されている。アドレスデコーダ１１は、与えられた６ビットのアドレス信号Ａ０〜Ａ５を解読し、解読された番地に対応する１本のワード線ＷＤｉ（但し、ｉ＝０〜６３）を活性化するものである。
これらのワード線ＷＤ０〜ＷＤ６３に交叉するように、１６本のビット線ＢＬ０〜ＢＬ１５が配置されている。そして、例えば、奇数番目の８本のビット線ＢＬ０，ＢＬ２，…，ＢＬ１４によって、第１のビット線群が構成され、偶数番目の８本のビット線ＢＬ１，ＢＬ３，…，ＢＬ１５によって、第２のビット線群が構成されている。
各ワード線ＷＤｉと、各ビット線ＢＬ０〜ＢＬ１５の交叉箇所には、それぞれ１６個のメモリセル（ＭＣ）１２ｉ０，１２ｉ１，…，１２ｉ １５が設けられ、これらのメモリセル１２ｉ０〜１２ｉ １５は、ワード線ＷＤｉに共通接続されている。各メモリセル１２ｉ０〜１２ｉ １５は、例えば、フリップフロップで構成され、それぞれｉ番地のデータビット０，１，…，１５を記憶する回路である。
【００１２】
また、０番地から６３番地までの各番地の同一ビット（例えば、ビットｊ、但しｊ＝０〜１５）のメモリセル１２０ｊ，１２１ｊ，…，１２６３ ｊは、共通のビット線ＢＬｊを介してセンスアンプ（ＳＡ）１３ｊに接続されている。そして、例えば、奇数番目の８個のセンスアンプ１３０，１３２，…，１３１４によって、第１のセンスアンプ群が構成され、偶数番目の８個のセンスアンプ１３１，１３２，…，１３１５によって、第２のセンスアンプ群が構成されている。
各センスアンプ１３ｊは、活性化されたワード線ＷＤｉに接続されたメモリセル１２ｉｊに対して、それぞれビット線ＢＬｊを介してデータの書込みまたは読出しを行うものである。各センスアンプ１３０〜１３１５には、論理レベルのデータ信号を入出力するためのデータビット線ＤＢ０〜ＤＢ１５がそれぞれ接続されている。そして、各センスアンプ１３０〜１３１５は、共通に与えられる書込み制御信号ＷＭによって、各データビット線ＤＢ０〜ＤＢ１５上のデータ信号を各メモリセル１２ｉ０〜１２ｉ １５に書込み、共通に与えられる読出し制御信号ＲＭによって、各メモリセル１２ｉ０〜１２ｉ １５から読出したデータ信号を各データビット線ＤＢ０〜ＤＢ１５上に出力する機能を有している。
【００１３】
各データビット線ＤＢ０〜ＤＢ１５は、スイッチ手段（例えば、スイッチ回路）１４を介して、データ信号ＤＷ０，ＤＷ１，…，ＤＷ１５を伝送する１６本のデータ線からなるデータバス５Ａに接続されている。スイッチ回路１４の制御端子には、切替信号Ｓ／Ｗがインバータ１５を介して与えられている。スイッチ回路１４は、切替信号Ｓ／Ｗが論理レベル“０”の時にオン状態となり、データビット線ＤＢ０〜ＤＢ１５とデータバス５Ａとを接続し、切替信号Ｓ／Ｗが論理レベル“１”の時にはオフ状態となり、データビット線ＤＢ０〜ＤＢ１５をデータバス５Ａから切断するものである。
【００１４】
各データビット線ＤＢ０〜ＤＢ１５は、更に、スイッチ回路１６に接続されている。スイッチ回路１６は、それぞれ偶数番目のデータビット線ＤＢ２ｎ（但し、ｎは、０〜７の整数）と、奇数番目のデータビット線ＤＢ２ｎ＋１とを切替える８個の切替部１７０，１７１，…，１７７を有している。これらの切替部１７０〜１７７は、切替信号Ｕ／Ｌによって制御され、この切替信号Ｕ／Ｌが“０”の時に偶数番目のデータビット線ＤＢ２ｎが選択され、切替信号Ｕ／Ｌが“１”の時に、奇数番目のデータビット線ＤＢ２ｎ＋１が選択されるようになっている。切替部１７０〜１７７は、スイッチ部１８を介して、データ信号ＤＳ０，ＤＳ１，…，ＤＳ７を伝送する８本のデータ線からなるデータバス５Ｂに接続されている。
スイッチ部１８の制御端子には、切替信号Ｓ／Ｗが与えられている。スイッチ部１８は、切替信号Ｓ／Ｗが“１”の時にオン状態となり、切替部１７０〜１７７によって選択された偶数番目または奇数番目のデータビット線ＤＢｉと、データバス５Ｂとが接続される。また、切替信号Ｓ／Ｗが“０”の時には、スイッチ部１８はオフ状態となり、データビット線ＤＢｉがデータバス５Ｂから切断されるようになっている。
【００１５】
図３は、図１のＳＲＡＭ１０を適用したマルチＣＰＵシステムの一例を示す構成図である。
このマルチＣＰＵシステムは、ＳＲＡＭ１０を共有する２個のＣＰＵ２１，２２を有している。ＣＰＵ２１は、マスタＣＰＵであり、８ビット幅の１２８ワードのメモリに接続するものである。ＣＰＵ２２は、スレーブＣＰＵであり、１６ビット幅の６４ワードのメモリに接続するものである。
ＣＰＵ２１のデータ端子ＤＢ０〜７は、データバス５Ｂを介してＳＲＡＭ１０のデータ端子ＤＳ０〜７に接続されている。ＣＰＵ２１のアドレス端子ＡＤ１〜ＡＤ６は、３ステートバッファ２３を介してＳＲＡＭ１０のアドレス端子Ａ０〜Ａ５にそれぞれ接続されている。また、ＣＰＵ２１のアドレス端子ＡＤ０は、３ステートバッファ２３を介してＳＲＡＭ１０の制御端子Ｕ／Ｌに接続されている。更に、ＣＰＵ２１の書込み用の制御端子ＷＲ、及び読出し用の制御端子ＲＤは、３ステートバッファ２３を介してＳＲＡＭ１０の制御端子ＷＭ，ＲＭに、それぞれ接続されている。そして、データバス切替え用の切替信号Ｓ／Ｗを出力するＣＰＵ２１の制御端子ＤＣＨＧは、ＳＲＡＭ１０の制御端子Ｓ／Ｗと、３ステートバッファ２３の制御端子とに共通接続されている。
【００１６】
一方、ＣＰＵ２２のデータ端子ＤＢ０〜１５は、データバス５Ａを介してＳＲＡＭ１０のデータ端子ＤＷ０〜１５に接続されている。ＣＰＵ２２のアドレス端子ＡＤ０〜ＡＤ５は、３ステートバッファ２４を介してＳＲＡＭ１０のアドレス端子Ａ０〜Ａ５にそれぞれ接続されている。また、ＣＰＵ２２の制御端子ＷＲ，ＲＤは、３ステートバッファ２４を介してＳＲＡＭ１０の制御端子ＷＭ，ＲＭに、それぞれ接続されている。更に、ＳＲＡＭ１０の制御端子Ｕ／Ｌは、３ステートバッファ２４を介して接地電位（例えば、論理レベル“０”）に固定接続されている。そして、ＣＰＵ２１の制御端子ＤＣＨＧから、切替信号Ｓ／Ｗがインバータ２５を介して、３ステートバッファ２４に対する制御信号としてが与えられるようになっている。
次に、図１及び図３を参照しつつ、ＳＲＡＭ１０の、（１）８ビットモードでの動作、及び（２）１６ビットモードでの動作、について説明する。
【００１７】
（１） ８ビットモードでの動作
図３のＣＰＵ２１は、制御端子ＤＣＨＧから出力する切替信号Ｓ／Ｗを論理レベル“１”にする。これにより、３ステートバッファ２３はオン状態になり、ＣＰＵ２１のアドレス端子ＡＤ１〜ＡＤ６はＳＲＡＭ１０のアドレス端子Ａ０〜Ａ５に、アドレス端子ＡＤ０は制御端子Ｕ／Ｌに、制御端子ＷＲ，ＲＤは制御端子ＷＭ，ＲＭに、それぞれ接続される。一方、３ステートバッファ２４はオフ状態となり、ＣＰＵ２２はＳＲＡＭ１０から切断される。
図１のＳＲＡＭ１０において、切替信号Ｓ／Ｗが“１”となっているので、スイッチ回路１４はオフ状態、スイッチ部１８はオン状態になっており、このＳＲＡＭ１０は、データバス５Ｂを介してＣＰＵ２１のデータ端子ＤＢ０〜７と接続される。また、ＳＲＡＭ１０の切替信号Ｕ／Ｌとして、ＣＰＵ２１の最下位のアドレス信号ＡＤ０が与えられている。このため、アドレス信号ＡＤ０が“０”、即ち、偶数アドレスが指定されたときには、切替部１７によって第１のセンスアンプ群である偶数番目のセンスアンプ１３２ｎ（但し、ｎは、０≦ｎ≦７の整数）が選択されてデータバス５Ｂに接続される。一方、アドレス信号ＡＤ０が“１”、即ち、奇数アドレスが指定されたときには、切替部１７によって第２のセンスアンプ群である偶数番目のセンスアンプ１３２ｎ＋１が選択されてデータバス５Ｂに接続される
更に、ＣＰＵ２１からアドレス信号ＡＤ１〜ＡＤ６が、ＳＲＡＭ１０のアドレスデコーダ１１に与えられると、このアドレス信号ＡＤ１〜ＡＤ６で選択されたワード線ＷＬｉに接続するメモリセル１３ｉｊがアクセスされる。そして、ＣＰＵ２１から与えられる書込み制御信号ＷＲまたは読出し制御信号ＲＭに応じて、８ビット単位での読出しまたは書込み動作が行われる。
【００１８】
（２）１６ビットモードでの動作
図３のＣＰＵ２１は、制御端子ＤＣＨＧから出力する切替信号Ｓ／Ｗを論理レベル“０”にする。これにより、３ステートバッファ２３はオフ状態となり、ＣＰＵ２１はＳＲＡＭ１０から切断される。
一方、３ステートバッファ２４はオン状態になり、ＣＰＵ２２のアドレス端子ＡＤ０〜ＡＤ５はＳＲＡＭ１０のアドレス端子Ａ０〜Ａ５に、制御端子ＷＲ，ＲＤは制御端子ＷＭ，ＲＭに、それぞれ接続される。また、ＳＲＡＭ１０の制御端子Ｕ／Ｌは“０”に固定接続される。
図１のＳＲＡＭ１０において、制御信号Ｓ／Ｗが“０”となっているので、スイッチ回路１４はオン状態、スイッチ部１８はオフ状態となっており、このＳＲＡＭ１０は、データバス５Ａを介してＣＰＵ２２のデータ端子ＤＢ０〜１５に接続される。これにより、各センスアンプ１３０〜１３１５は、データバス５Ａに接続される。
【００１９】
更に、ＣＰＵ２２からアドレス信号ＡＤ０〜ＡＤ５が、ＳＲＡＭ１０のアドレスデコーダ１１に与えられ、このアドレス信号ＡＤ０〜ＡＤ５で選択されたメモリセル１３ｉｊに対する書込み制御信号ＷＲまたは読出し制御信号ＲＭが与えられると、１６ビット単位での読出しまたは書込み動作が行われる。
以上のように、本実施形態のＳＲＡＭ１０は、切替信号Ｓ／Ｗによって１６ビットのデータバス５Ａと、８ビットのデータバス５Ｂとを切替えるスイッチ回路１４及びスイッチ部１９を有している。更に、偶数番目のセンスアンプ群と奇数番目のセンスアンプ群を、切替信号Ｕ／Ｌによって切替えてデータバス５Ａに接続する切替部１７を有している。このため、すべてのメモリセル１３ｉｊを８ビット及び１６ビット単位でアクセスすることが可能になる。
【００２０】
第２の実施形態
図４は、本発明の第２の実施形態を示すＳＲＡＭの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
このＳＲＡＭ１０Ａは、図１のＳＲＡＭ１０のスイッチ回路１６に代えて、スイッチ回路１９，２０を設けている点のみが、図１と異なっている。
スイッチ回路１９は、第１のビット線群、例えば奇数番目のビット線ＢＬ０，ＢＬ２，…，ＢＬ１４と、第２のビット線群、例えば偶数番目のビット線ＢＬ１，ＢＬ３，…，ＢＬ１５とに接続され、切替信号Ｕ／Ｌによってどちらかのビット線群を選択する回路である。即ち、切替信号Ｕ／Ｌが、例えば、論理レベル“０”のときには、第１のビット線群を選択し、切替信号Ｕ／Ｌが論理レベル“０”のときには、第２のビット線群を選択して、奇数番目のセンスアンプ１３０，１３２，…，１３１４に接続するものである。スイッチ回路２０は、奇数番目のセンスアンプ１３０，１３２，…，１３１４のデータビット線ＤＢ０，ＤＢ２，…，ＤＢ１４とデータバス５Ａとの接続を、切替信号Ｓ／Ｗによって制御する回路であり、この切替信号Ｓ／Ｗが“１”の時に、オン状態になるスイッチである。
【００２１】
このように、図４のＳＲＡＭ１０Ａは、図１のＳＲＡＭ１０と回路構成が若干異なるが、切替信号Ｓ／Ｗによって１６ビットのデータバス５Ａと、１６ビットのデータバス５Ｂを切り替えるスイッチ回路１４，２０を有している。更に、偶数番目のセンスアンプ群と奇数番目のセンスアンプ群を、切替信号Ｕ／Ｌによって切替えてデータバス５Ａに接続するスイッチ回路１９を有しており、その基本動作は図１のＳＲＡＭ１０と同様である。このため、第１の実施形態と同様の利点を有する。
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ）〜（ｅ）のようなものがある。
【００２２】
（ａ） 第１及び第２の実施形態では、ＳＲＡＭについて説明したが、ＳＲＡＭに限定されず、ＤＲＡＭ等のランダムアクセスメモリ、あるいは、ＰＲＯＭ，ＥＥＰＲＯＭ等のリードオンリメモリにも適用可能である。
（ｂ） 図１及び図４のＳＲＡＭ１０，１０Ａは、８ビット／１６ビットの切替えが可能になっているが、ビット数はこれに限定されず、任意のＮビットとその２倍の２Ｎビットの切替えを行うようにすることができる。
（ｃ） ワード数は６４ワードに限定されず、任意のワード数で構成することができる。
（ｄ） 図１及び図４では、第１及び第２のビット線群を、奇数番目と偶数番目によって区分しているが、下位Ｎビットと上位Ｎビットで区分しても良い。
（ｅ） 第１及び第２の実施形態では、メモリセル１２が２つのデータバス５Ａ，５Ｂに切替え接続できる構成になっているが、３個以上のデータバスに切替えて接続するようにしても良い。その場合、上記の実施形態に準じて、データバスを選択するための切替信号やスイッチ回路等を、データバスの数に応じて設けることにより構成することができる。
【００２３】
【発明の効果】
以上詳細に説明したように、本発明によれば、第１の切替信号によって第１または第２のビット線群のいずれかが選択される第１のスイッチ手段とこれに接続された第１のセンスアンプ群、第２のビット線群に接続された第２のセンスアンプ群、及び第２の切替信号によって第１と第２のデータバスへの接続が制御される第２及び第３のスイッチ手段を有している。これにより、第１のデータバスを介して第１及び第２ビット線群の２Ｎビットのデータアクセスを行い、第２のデータバスを介して第１または第２ビット線群のＮビットのデータアクセスを行うことが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すＳＲＡＭの構成図である。
【図２】従来のＳＲＡＭの構成図である。
【図３】図１のＳＲＡＭ１０を適用したマルチＣＰＵシステムの一例を示す構成図である。
【図４】本発明の第２の実施形態を示すＳＲＡＭの構成図である。
【符号の説明】
５Ａ，５Ｂ データバス
１０，１０Ａ ＳＲＡＭ
１１ アドレスデコーダ
１２ｉｊ メモリセル
１３ｊ センスアンプ
１４，１６，１９，２０ スイッチ回路
ＢＬｊ ビット線
Ｓ／Ｗ，Ｕ／Ｌ 切替信号
ＷＬｉ ワード線
【発明の属する技術分野】
本発明は、複数種類のビット幅で読み書きのアクセスが可能なスタティック・ランダム・アクセス・メモリ（以下、「ＳＲＡＭ」という）、ダイナミック・ランダム・アクセス・メモリ（以下、「ＤＲＡＭ」という）等の半導体記憶装置に関するものである。
【０００２】
【従来の技術】
図２は、従来のＳＲＡＭの概略の構成図である。
このＳＲＡＭは、８ビット６４ワード構成となっており、図示しない中央処理装置（以下、「ＣＰＵ」という）等のアドレスバス１に接続されて、アドレス信号Ａ０〜Ａ５が与えられるアドレスデコーダ２を有している。アドレスデコーダ２は、与えられた６ビットのアドレス信号Ａ０〜Ａ５を解読し、解読された番地に対応する１本のワード線ＷＤｉ（但し、ｉ＝０〜６３）を活性化するものである。各ワード線ＷＤｉには、それぞれ８個のメモリセル（ＭＣ）３ｉ０，３ｉ１，…，３ｉ７が接続されている。各メモリセル３ｉ０〜３ｉ７は、例えば、フリップフロップで構成され、それぞれｉ番地のデータビット０，１，…，７を記憶する回路である。
また、０番地から６３番地までの各番地の同一ビット（例えば、データビットｊ、但し、ｊ＝０〜７）のメモリセル３０ｊ，３１ｊ，…，３６３ ｊは、共通のビット線ＢＬｊを介してセンスアンプ（ＳＡ）４ｊに接続されている。各センスアンプ４０〜４７は、データバス５を介してＣＰＵに接続されている。各センスアンプ４０〜４７には、ＣＰＵから制御バス６を介して、書込み制御信号ＷＭ、及び読出し制御信号ＲＭが与えられるようになっている。
【０００３】
このようなＳＲＡＭに対してＣＰＵからデータを書込む場合、このＣＰＵは、データを書込むべきアドレスを示すアドレス信号Ａ０〜Ａ５をアドレスバス１へ出力し、書込むべきデータをデータバス５に出力するとともに、制御バス６上の書込み制御信号ＷＭを活性化する。これにより、それぞれデータバス５に与えられたデータは、各センスアンプ４ｊによって、ビット線ＢＬｊ上に出力される。一方、アドレス信号Ａ０〜Ａ５は、アドレスデコーダ２によって解読され、対応するワード線ＷＤｉが活性化される。これにより、ワード線ＷＤｉに接続する各メモリセル３ｉ０〜３ｉ７に、それぞれビット線ＢＬ０〜ＢＬ７上のデータが書込まれる。
また、ＣＰＵがＳＲＡＭからデータを読出す場合、このＣＰＵは、データを読出すべきアドレスを示すアドレス信号Ａ０〜Ａ５をアドレスバス１へ出力するとともに、制御バス６上の読出し制御信号ＲＭを活性化する。アドレス信号Ａ０〜Ａ５は、アドレスデコーダ２によって解読され、対応するワード線ＷＤｉが活性化される。これにより、ワード線ＷＤｉに接続された各メモリセル３ｉ０〜３ｉ７から、それぞれ保持されているデータがビット線ＢＬ０〜ＢＬ７上に出力される。ビット線ＢＬ０〜ＢＬ７上に出力されたデータは、それぞれセンスアンプ４０〜４７によって論理レベルまで増幅されて、データバス５に出力される。
以上のように、このＳＲＡＭは、８ビットのデータバス５を用いてデータを８ビット並列に読み書きすることができる。
【０００４】
【発明が解決しようとする課題】
従来のＳＲＡＭ等の半導体記憶装置では、データバス５を通して並列にアクセスすることのできるデータのビット幅は、例えば８ビット等の固定幅になっている。従って、ＣＰＵのデータバスのビット幅が一定であれば、そのＣＰＵのビット幅と同一のビット幅を有する半導体記憶装置を使用すれば、何等問題は生じない。
しかし、複数のＣＰＵで同一のメモリを共有するマルチＣＰＵシステムにおいて、それぞれのＣＰＵのデータバスのビット幅が異なる場合、次のような課題があった。
例えば、第１及び第２のＣＰＵを有するマルチＣＰＵシステムで、第１のＣＰＵが８ビット、第２のＣＰＵが１６ビットの場合、８ビット幅の半導体記憶装置を使用すると、第２のＣＰＵでは上位８ビットと下位８ビットに分けて、２回メモリアクセスを行う必要がある。一方、１６ビット幅の半導体記憶装置を使用すると、第１のＣＰＵでは、例えば上位８ビットに対するアクセスが不可能になる。
このため、例えば、８ビットと１６ビットのような、２種類のビット幅でのアクセスが可能な半導体記憶装置が求められていた。
本発明は、前記従来技術が持っていた課題を解決し、複数種類のビット幅でのアクセスが可能な半導体記憶装置を提供するものである。
【０００５】
【課題を解決するための手段】
前記課題を解決するために、本発明は、半導体記憶装置において、複数本のワード線と、前記ワード線に交叉するように配置され、それぞれＮ（但し、Ｎは自然数）本のビット線からなる第１及び第２のビット線群と、複数ビットのアドレス信号を解読して、該アドレス信号によって選択されたアドレスに対応する前記ワード線を活性化させるデコーダと、次のような複数のメモリセルと、第１のスイッチ手段と、第１及び第２のセンスアンプ群と、第１及び第２のデータバスと、第２及び第３のスイッチ手段とを備えている。
【０００６】
メモリセルは、前記ワード線と前記第１及び第２のビット線群の各交叉箇所に設けられ、該ワード線に接続され、該ワード線が選択されて活性化したときに該第１及び第２のビット線群にそれぞれ接続されるものである。第１のスイッチ手段は、異なる第１及び第２の論理レベルを有する第１の切替信号によって制御されるＮ個のスイッチで構成され、そのｉ（但し、ｉ＝１〜Ｎ）番目のスイッチは、該第１の切替信号が該第１の論理レベルのときには前記第１のビット線群のｉ番目のビット線を選択し、該第１の切替信号が該第２の論理レベルのときには前記第２のビット線群のｉ番目のビット線を選択するものである。
【０００７】
第１のセンスアンプ群は、前記第１のスイッチ手段に接続され、該第１のスイッチ手段で選択された前記第１または第２のビット線群と前記活性化されたワード線に接続された前記メモリセルに対して、データの書込みまたは読出しを行うＮ個のセンスアンプで構成されている。第２のセンスアンプ群は、前記第２のビット線群の各ビット線にそれぞれ接続され、前記活性化されたワード線に接続された前記メモリセルに対して、該第２のビット線群を介してデータの書込みまたは読出しを行うＮ個のセンスアンプで構成されている。
第１のデータバスは、前記第１及び第２のセンスアンプ群を介して前記メモリセルに対する書込みまたは読出しデータを伝送する２Ｎ本のデータ線で構成され、第２のデータバスは、前記第１のセンスアンプ群を介して前記メモリセルに対する書込みまたは読出しデータを伝送するＮ本のデータ線で構成されている。
【０００８】
第２のスイッチ手段は、異なる第３及び第４の論理レベルを有する第２の切替信号によって制御され、該第２の切替信号が該第３の論理レベルのときには前記第１及び第２のセンスアンプ群と前記第１のデータバスとを接続し、該第２の切替信号が該第４の論理レベルのときには該第１及び第２のセンスアンプ群と該第１のデータバスとの間を切断するものである。第３のスイッチ手段は、前記第２の切替信号によって制御され、該第２の切替信号が前記第４の論理レベルのときには前記第１のセンスアンプ群と前記第２のデータバスとを接続し、該第２の切替信号が前記第３の論理レベルのときには該第１のセンスアンプ群と該第２のデータバスとの間を切断するものである。
【０００９】
本発明によれば、以上のように半導体記憶装置を構成したので、次のような作用が行われる。
第１の切替信号として第１の論理レベルが、第２の切替信号として第３の論理レベルが与えられると、第１のビット線群が第１のセンスアンプ群、第２のビット線群が第２のセンスアンプ群にそれぞれ接続され、第１のデータバスを介して２Ｎ個のメモリセルに対するアクセスが行われる。
【００１０】
また、第２の切替信号として第４の論理レベルが与えられると、第２のデータバスを介してＮ個のメモリセルに対するアクセスが行われる。このとき、第１の切替信号を第１の論理レベルにすることにより、第１のスイッチ手段によって第１のビット線群に接続されたＮ個のメモリセルがアクセスされ、第２の論理レベルにすることにより、第２のビット線群に接続されたＮ個のメモリセルがアクセスされる。
【００１１】
【発明の実施の形態】
第１の実施形態
図１は、本発明の第１の実施形態を示すＳＲＡＭの概略の構成図である。
このＳＲＡＭ１０は、６４ワード構成となっており、図示しないＣＰＵ等のアドレスバス１に接続されて、アドレス信号Ａ０〜Ａ５が与えられるデコーダ（例えば、アドレスデコーダ）１１を有している。アドレスデコーダ１１の出力側には、平行に配置された６４本のワード線ＷＤ０〜ＷＤ６３が接続されている。アドレスデコーダ１１は、与えられた６ビットのアドレス信号Ａ０〜Ａ５を解読し、解読された番地に対応する１本のワード線ＷＤｉ（但し、ｉ＝０〜６３）を活性化するものである。
これらのワード線ＷＤ０〜ＷＤ６３に交叉するように、１６本のビット線ＢＬ０〜ＢＬ１５が配置されている。そして、例えば、奇数番目の８本のビット線ＢＬ０，ＢＬ２，…，ＢＬ１４によって、第１のビット線群が構成され、偶数番目の８本のビット線ＢＬ１，ＢＬ３，…，ＢＬ１５によって、第２のビット線群が構成されている。
各ワード線ＷＤｉと、各ビット線ＢＬ０〜ＢＬ１５の交叉箇所には、それぞれ１６個のメモリセル（ＭＣ）１２ｉ０，１２ｉ１，…，１２ｉ １５が設けられ、これらのメモリセル１２ｉ０〜１２ｉ １５は、ワード線ＷＤｉに共通接続されている。各メモリセル１２ｉ０〜１２ｉ １５は、例えば、フリップフロップで構成され、それぞれｉ番地のデータビット０，１，…，１５を記憶する回路である。
【００１２】
また、０番地から６３番地までの各番地の同一ビット（例えば、ビットｊ、但しｊ＝０〜１５）のメモリセル１２０ｊ，１２１ｊ，…，１２６３ ｊは、共通のビット線ＢＬｊを介してセンスアンプ（ＳＡ）１３ｊに接続されている。そして、例えば、奇数番目の８個のセンスアンプ１３０，１３２，…，１３１４によって、第１のセンスアンプ群が構成され、偶数番目の８個のセンスアンプ１３１，１３２，…，１３１５によって、第２のセンスアンプ群が構成されている。
各センスアンプ１３ｊは、活性化されたワード線ＷＤｉに接続されたメモリセル１２ｉｊに対して、それぞれビット線ＢＬｊを介してデータの書込みまたは読出しを行うものである。各センスアンプ１３０〜１３１５には、論理レベルのデータ信号を入出力するためのデータビット線ＤＢ０〜ＤＢ１５がそれぞれ接続されている。そして、各センスアンプ１３０〜１３１５は、共通に与えられる書込み制御信号ＷＭによって、各データビット線ＤＢ０〜ＤＢ１５上のデータ信号を各メモリセル１２ｉ０〜１２ｉ １５に書込み、共通に与えられる読出し制御信号ＲＭによって、各メモリセル１２ｉ０〜１２ｉ １５から読出したデータ信号を各データビット線ＤＢ０〜ＤＢ１５上に出力する機能を有している。
【００１３】
各データビット線ＤＢ０〜ＤＢ１５は、スイッチ手段（例えば、スイッチ回路）１４を介して、データ信号ＤＷ０，ＤＷ１，…，ＤＷ１５を伝送する１６本のデータ線からなるデータバス５Ａに接続されている。スイッチ回路１４の制御端子には、切替信号Ｓ／Ｗがインバータ１５を介して与えられている。スイッチ回路１４は、切替信号Ｓ／Ｗが論理レベル“０”の時にオン状態となり、データビット線ＤＢ０〜ＤＢ１５とデータバス５Ａとを接続し、切替信号Ｓ／Ｗが論理レベル“１”の時にはオフ状態となり、データビット線ＤＢ０〜ＤＢ１５をデータバス５Ａから切断するものである。
【００１４】
各データビット線ＤＢ０〜ＤＢ１５は、更に、スイッチ回路１６に接続されている。スイッチ回路１６は、それぞれ偶数番目のデータビット線ＤＢ２ｎ（但し、ｎは、０〜７の整数）と、奇数番目のデータビット線ＤＢ２ｎ＋１とを切替える８個の切替部１７０，１７１，…，１７７を有している。これらの切替部１７０〜１７７は、切替信号Ｕ／Ｌによって制御され、この切替信号Ｕ／Ｌが“０”の時に偶数番目のデータビット線ＤＢ２ｎが選択され、切替信号Ｕ／Ｌが“１”の時に、奇数番目のデータビット線ＤＢ２ｎ＋１が選択されるようになっている。切替部１７０〜１７７は、スイッチ部１８を介して、データ信号ＤＳ０，ＤＳ１，…，ＤＳ７を伝送する８本のデータ線からなるデータバス５Ｂに接続されている。
スイッチ部１８の制御端子には、切替信号Ｓ／Ｗが与えられている。スイッチ部１８は、切替信号Ｓ／Ｗが“１”の時にオン状態となり、切替部１７０〜１７７によって選択された偶数番目または奇数番目のデータビット線ＤＢｉと、データバス５Ｂとが接続される。また、切替信号Ｓ／Ｗが“０”の時には、スイッチ部１８はオフ状態となり、データビット線ＤＢｉがデータバス５Ｂから切断されるようになっている。
【００１５】
図３は、図１のＳＲＡＭ１０を適用したマルチＣＰＵシステムの一例を示す構成図である。
このマルチＣＰＵシステムは、ＳＲＡＭ１０を共有する２個のＣＰＵ２１，２２を有している。ＣＰＵ２１は、マスタＣＰＵであり、８ビット幅の１２８ワードのメモリに接続するものである。ＣＰＵ２２は、スレーブＣＰＵであり、１６ビット幅の６４ワードのメモリに接続するものである。
ＣＰＵ２１のデータ端子ＤＢ０〜７は、データバス５Ｂを介してＳＲＡＭ１０のデータ端子ＤＳ０〜７に接続されている。ＣＰＵ２１のアドレス端子ＡＤ１〜ＡＤ６は、３ステートバッファ２３を介してＳＲＡＭ１０のアドレス端子Ａ０〜Ａ５にそれぞれ接続されている。また、ＣＰＵ２１のアドレス端子ＡＤ０は、３ステートバッファ２３を介してＳＲＡＭ１０の制御端子Ｕ／Ｌに接続されている。更に、ＣＰＵ２１の書込み用の制御端子ＷＲ、及び読出し用の制御端子ＲＤは、３ステートバッファ２３を介してＳＲＡＭ１０の制御端子ＷＭ，ＲＭに、それぞれ接続されている。そして、データバス切替え用の切替信号Ｓ／Ｗを出力するＣＰＵ２１の制御端子ＤＣＨＧは、ＳＲＡＭ１０の制御端子Ｓ／Ｗと、３ステートバッファ２３の制御端子とに共通接続されている。
【００１６】
一方、ＣＰＵ２２のデータ端子ＤＢ０〜１５は、データバス５Ａを介してＳＲＡＭ１０のデータ端子ＤＷ０〜１５に接続されている。ＣＰＵ２２のアドレス端子ＡＤ０〜ＡＤ５は、３ステートバッファ２４を介してＳＲＡＭ１０のアドレス端子Ａ０〜Ａ５にそれぞれ接続されている。また、ＣＰＵ２２の制御端子ＷＲ，ＲＤは、３ステートバッファ２４を介してＳＲＡＭ１０の制御端子ＷＭ，ＲＭに、それぞれ接続されている。更に、ＳＲＡＭ１０の制御端子Ｕ／Ｌは、３ステートバッファ２４を介して接地電位（例えば、論理レベル“０”）に固定接続されている。そして、ＣＰＵ２１の制御端子ＤＣＨＧから、切替信号Ｓ／Ｗがインバータ２５を介して、３ステートバッファ２４に対する制御信号としてが与えられるようになっている。
次に、図１及び図３を参照しつつ、ＳＲＡＭ１０の、（１）８ビットモードでの動作、及び（２）１６ビットモードでの動作、について説明する。
【００１７】
（１） ８ビットモードでの動作
図３のＣＰＵ２１は、制御端子ＤＣＨＧから出力する切替信号Ｓ／Ｗを論理レベル“１”にする。これにより、３ステートバッファ２３はオン状態になり、ＣＰＵ２１のアドレス端子ＡＤ１〜ＡＤ６はＳＲＡＭ１０のアドレス端子Ａ０〜Ａ５に、アドレス端子ＡＤ０は制御端子Ｕ／Ｌに、制御端子ＷＲ，ＲＤは制御端子ＷＭ，ＲＭに、それぞれ接続される。一方、３ステートバッファ２４はオフ状態となり、ＣＰＵ２２はＳＲＡＭ１０から切断される。
図１のＳＲＡＭ１０において、切替信号Ｓ／Ｗが“１”となっているので、スイッチ回路１４はオフ状態、スイッチ部１８はオン状態になっており、このＳＲＡＭ１０は、データバス５Ｂを介してＣＰＵ２１のデータ端子ＤＢ０〜７と接続される。また、ＳＲＡＭ１０の切替信号Ｕ／Ｌとして、ＣＰＵ２１の最下位のアドレス信号ＡＤ０が与えられている。このため、アドレス信号ＡＤ０が“０”、即ち、偶数アドレスが指定されたときには、切替部１７によって第１のセンスアンプ群である偶数番目のセンスアンプ１３２ｎ（但し、ｎは、０≦ｎ≦７の整数）が選択されてデータバス５Ｂに接続される。一方、アドレス信号ＡＤ０が“１”、即ち、奇数アドレスが指定されたときには、切替部１７によって第２のセンスアンプ群である偶数番目のセンスアンプ１３２ｎ＋１が選択されてデータバス５Ｂに接続される
更に、ＣＰＵ２１からアドレス信号ＡＤ１〜ＡＤ６が、ＳＲＡＭ１０のアドレスデコーダ１１に与えられると、このアドレス信号ＡＤ１〜ＡＤ６で選択されたワード線ＷＬｉに接続するメモリセル１３ｉｊがアクセスされる。そして、ＣＰＵ２１から与えられる書込み制御信号ＷＲまたは読出し制御信号ＲＭに応じて、８ビット単位での読出しまたは書込み動作が行われる。
【００１８】
（２）１６ビットモードでの動作
図３のＣＰＵ２１は、制御端子ＤＣＨＧから出力する切替信号Ｓ／Ｗを論理レベル“０”にする。これにより、３ステートバッファ２３はオフ状態となり、ＣＰＵ２１はＳＲＡＭ１０から切断される。
一方、３ステートバッファ２４はオン状態になり、ＣＰＵ２２のアドレス端子ＡＤ０〜ＡＤ５はＳＲＡＭ１０のアドレス端子Ａ０〜Ａ５に、制御端子ＷＲ，ＲＤは制御端子ＷＭ，ＲＭに、それぞれ接続される。また、ＳＲＡＭ１０の制御端子Ｕ／Ｌは“０”に固定接続される。
図１のＳＲＡＭ１０において、制御信号Ｓ／Ｗが“０”となっているので、スイッチ回路１４はオン状態、スイッチ部１８はオフ状態となっており、このＳＲＡＭ１０は、データバス５Ａを介してＣＰＵ２２のデータ端子ＤＢ０〜１５に接続される。これにより、各センスアンプ１３０〜１３１５は、データバス５Ａに接続される。
【００１９】
更に、ＣＰＵ２２からアドレス信号ＡＤ０〜ＡＤ５が、ＳＲＡＭ１０のアドレスデコーダ１１に与えられ、このアドレス信号ＡＤ０〜ＡＤ５で選択されたメモリセル１３ｉｊに対する書込み制御信号ＷＲまたは読出し制御信号ＲＭが与えられると、１６ビット単位での読出しまたは書込み動作が行われる。
以上のように、本実施形態のＳＲＡＭ１０は、切替信号Ｓ／Ｗによって１６ビットのデータバス５Ａと、８ビットのデータバス５Ｂとを切替えるスイッチ回路１４及びスイッチ部１９を有している。更に、偶数番目のセンスアンプ群と奇数番目のセンスアンプ群を、切替信号Ｕ／Ｌによって切替えてデータバス５Ａに接続する切替部１７を有している。このため、すべてのメモリセル１３ｉｊを８ビット及び１６ビット単位でアクセスすることが可能になる。
【００２０】
第２の実施形態
図４は、本発明の第２の実施形態を示すＳＲＡＭの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
このＳＲＡＭ１０Ａは、図１のＳＲＡＭ１０のスイッチ回路１６に代えて、スイッチ回路１９，２０を設けている点のみが、図１と異なっている。
スイッチ回路１９は、第１のビット線群、例えば奇数番目のビット線ＢＬ０，ＢＬ２，…，ＢＬ１４と、第２のビット線群、例えば偶数番目のビット線ＢＬ１，ＢＬ３，…，ＢＬ１５とに接続され、切替信号Ｕ／Ｌによってどちらかのビット線群を選択する回路である。即ち、切替信号Ｕ／Ｌが、例えば、論理レベル“０”のときには、第１のビット線群を選択し、切替信号Ｕ／Ｌが論理レベル“０”のときには、第２のビット線群を選択して、奇数番目のセンスアンプ１３０，１３２，…，１３１４に接続するものである。スイッチ回路２０は、奇数番目のセンスアンプ１３０，１３２，…，１３１４のデータビット線ＤＢ０，ＤＢ２，…，ＤＢ１４とデータバス５Ａとの接続を、切替信号Ｓ／Ｗによって制御する回路であり、この切替信号Ｓ／Ｗが“１”の時に、オン状態になるスイッチである。
【００２１】
このように、図４のＳＲＡＭ１０Ａは、図１のＳＲＡＭ１０と回路構成が若干異なるが、切替信号Ｓ／Ｗによって１６ビットのデータバス５Ａと、１６ビットのデータバス５Ｂを切り替えるスイッチ回路１４，２０を有している。更に、偶数番目のセンスアンプ群と奇数番目のセンスアンプ群を、切替信号Ｕ／Ｌによって切替えてデータバス５Ａに接続するスイッチ回路１９を有しており、その基本動作は図１のＳＲＡＭ１０と同様である。このため、第１の実施形態と同様の利点を有する。
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ）〜（ｅ）のようなものがある。
【００２２】
（ａ） 第１及び第２の実施形態では、ＳＲＡＭについて説明したが、ＳＲＡＭに限定されず、ＤＲＡＭ等のランダムアクセスメモリ、あるいは、ＰＲＯＭ，ＥＥＰＲＯＭ等のリードオンリメモリにも適用可能である。
（ｂ） 図１及び図４のＳＲＡＭ１０，１０Ａは、８ビット／１６ビットの切替えが可能になっているが、ビット数はこれに限定されず、任意のＮビットとその２倍の２Ｎビットの切替えを行うようにすることができる。
（ｃ） ワード数は６４ワードに限定されず、任意のワード数で構成することができる。
（ｄ） 図１及び図４では、第１及び第２のビット線群を、奇数番目と偶数番目によって区分しているが、下位Ｎビットと上位Ｎビットで区分しても良い。
（ｅ） 第１及び第２の実施形態では、メモリセル１２が２つのデータバス５Ａ，５Ｂに切替え接続できる構成になっているが、３個以上のデータバスに切替えて接続するようにしても良い。その場合、上記の実施形態に準じて、データバスを選択するための切替信号やスイッチ回路等を、データバスの数に応じて設けることにより構成することができる。
【００２３】
【発明の効果】
以上詳細に説明したように、本発明によれば、第１の切替信号によって第１または第２のビット線群のいずれかが選択される第１のスイッチ手段とこれに接続された第１のセンスアンプ群、第２のビット線群に接続された第２のセンスアンプ群、及び第２の切替信号によって第１と第２のデータバスへの接続が制御される第２及び第３のスイッチ手段を有している。これにより、第１のデータバスを介して第１及び第２ビット線群の２Ｎビットのデータアクセスを行い、第２のデータバスを介して第１または第２ビット線群のＮビットのデータアクセスを行うことが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すＳＲＡＭの構成図である。
【図２】従来のＳＲＡＭの構成図である。
【図３】図１のＳＲＡＭ１０を適用したマルチＣＰＵシステムの一例を示す構成図である。
【図４】本発明の第２の実施形態を示すＳＲＡＭの構成図である。
【符号の説明】
５Ａ，５Ｂ データバス
１０，１０Ａ ＳＲＡＭ
１１ アドレスデコーダ
１２ｉｊ メモリセル
１３ｊ センスアンプ
１４，１６，１９，２０ スイッチ回路
ＢＬｊ ビット線
Ｓ／Ｗ，Ｕ／Ｌ 切替信号
ＷＬｉ ワード線
Claims (1)
- 複数本のワード線と、
前記ワード線に交叉するように配置され、それぞれＮ（但し、Ｎは自然数）本のビット線からなる第１及び第２のビット線群と、
複数ビットのアドレス信号を解読して、該アドレス信号によって選択されたアドレスに対応する前記ワード線を活性化させるデコーダと、
前記ワード線と前記第１及び第２のビット線群の各交叉箇所に設けられ、該ワード線に接続され、該ワード線が選択されて活性化したときに該第１及び第２のビット線群にそれぞれ接続される複数のメモリセルと、
異なる第１及び第２の論理レベルを有する第１の切替信号によって制御されるＮ個のスイッチで構成され、そのｉ（但し、ｉ＝１〜Ｎ）番目のスイッチは、該第１の切替信号が該第１の論理レベルのときには前記第１のビット線群のｉ番目のビット線を選択し、該第１の切替信号が該第２の論理レベルのときには前記第２のビット線群のｉ番目のビット線を選択する第１のスイッチ手段と、
前記第１のスイッチ手段に接続され、該第１のスイッチ手段で選択された前記第１または第２のビット線群と前記活性化されたワード線に接続された前記メモリセルに対して、データの書込みまたは読出しを行うＮ個のセンスアンプからなる第１のセンスアンプ群と、
前記第２のビット線群の各ビット線にそれぞれ接続され、前記活性化されたワード線に接続された前記メモリセルに対して、該第２のビット線群を介してデータの書込みまたは読出しを行うＮ個のセンスアンプからなる第２のセンスアンプ群と、
前記第１及び第２のセンスアンプ群を介して前記メモリセルに対する書込みまたは読出しデータを伝送する２Ｎ本のデータ線からなる第１のデータバスと、
前記第１のセンスアンプ群を介して前記メモリセルに対する書込みまたは読出しデータを伝送するＮ本のデータ線からなる第２のデータバスと、
異なる第３及び第４の論理レベルを有する第２の切替信号によって制御され、該第２の切替信号が該第３の論理レベルのときには前記第１及び第２のセンスアンプ群と前記第１のデータバスとを接続し、該第２の切替信号が該第４の論理レベルのときには該第１及び第２のセンスアンプ群と該第１のデータバスとの間を切断する第２のスイッチ手段と、
前記第２の切替信号によって制御され、該第２の切替信号が前記第４の論理レベルのときには前記第１のセンスアンプ群と前記第２のデータバスとを接続し、該第２の切替信号が前記第３の論理レベルのときには該第１のセンスアンプ群と該第２のデータバスとの間を切断する第３のスイッチ手段とを、
備えたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP04390797A JP3561602B2 (ja) | 1997-02-27 | 1997-02-27 | 半導体記憶装置 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04390797A JP3561602B2 (ja) | 1997-02-27 | 1997-02-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10241370A JPH10241370A (ja) | 1998-09-11 |
| JP3561602B2 true JP3561602B2 (ja) | 2004-09-02 |
Family
ID=12676796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP04390797A Expired - Fee Related JP3561602B2 (ja) | 1997-02-27 | 1997-02-27 | 半導体記憶装置 |
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| Country | Link |
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| JP (1) | JP3561602B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100945795B1 (ko) | 2008-05-07 | 2010-03-08 | 주식회사 하이닉스반도체 | 반도체 집적 회로의 압축 테스트 방법 |
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| Publication number | Publication date |
|---|---|
| JPH10241370A (ja) | 1998-09-11 |
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Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
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| S531 | Written request for registration of change of domicile |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110604 Year of fee payment: 7 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120604 Year of fee payment: 8 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130604 Year of fee payment: 9 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
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