JPH04369750A - 半導体メモリシステム - Google Patents
半導体メモリシステムInfo
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- JPH04369750A JPH04369750A JP3174497A JP17449791A JPH04369750A JP H04369750 A JPH04369750 A JP H04369750A JP 3174497 A JP3174497 A JP 3174497A JP 17449791 A JP17449791 A JP 17449791A JP H04369750 A JPH04369750 A JP H04369750A
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- semiconductor memory
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- memory cell
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Links
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- 230000015654 memory Effects 0.000 claims abstract description 74
- 230000002950 deficient Effects 0.000 claims abstract description 73
- 238000000034 method Methods 0.000 claims description 8
- 238000006243 chemical reaction Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 2
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 description 1
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 description 1
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- 239000002699 waste material Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は複数の半導体メモリを備
える半導体メモリシステムに関するものである。
える半導体メモリシステムに関するものである。
【０００２】
【従来の技術】ＤＲＡＭ，ＳＲＡＭ 等の半導体メモリ
は全アドレスのメモリセルをアクセスできるようにして
おり、そのようにアクセスできるものを良品の半導体メ
モリとして販売している。
は全アドレスのメモリセルをアクセスできるようにして
おり、そのようにアクセスできるものを良品の半導体メ
モリとして販売している。
【０００３】ところで、最近、この種の半導体メモリは
、高集積化が進み記憶容量が大容量になってきている。 このような記憶容量が大容量である半導体メモリはウエ
ハの特性が不均一であること及び製造上のごみ等に起因
して製造した半導体メモリには多くの不良メモリセルが
発生する。
、高集積化が進み記憶容量が大容量になってきている。 このような記憶容量が大容量である半導体メモリはウエ
ハの特性が不均一であること及び製造上のごみ等に起因
して製造した半導体メモリには多くの不良メモリセルが
発生する。
【０００４】そのため予備のメモリセルを予め搭載して
おいて、半導体メモリを使用するときに不良メモリセル
を予備の正常のメモリセルと置換できる所謂冗長機能を
備えることが行われている。
おいて、半導体メモリを使用するときに不良メモリセル
を予備の正常のメモリセルと置換できる所謂冗長機能を
備えることが行われている。
【０００５】
【発明が解決しようとする課題】ところで、記憶容量が
大容量の半導体メモリに冗長のための予備メモリセルを
搭載した場合は、半導体メモリが大型化するとともに高
価になるという問題がある。
大容量の半導体メモリに冗長のための予備メモリセルを
搭載した場合は、半導体メモリが大型化するとともに高
価になるという問題がある。
【０００６】一方、記憶容量が大容量である半導体メモ
リは、ウエハ１枚から、不良メモリセルがない良品の半
導体メモリを数多く作ることが難しく良品の半導体メモ
リの歩留りが悪い。そのため良品の半導体メモリの単価
、即ちコストが必然的に上昇する。
リは、ウエハ１枚から、不良メモリセルがない良品の半
導体メモリを数多く作ることが難しく良品の半導体メモ
リの歩留りが悪い。そのため良品の半導体メモリの単価
、即ちコストが必然的に上昇する。
【０００７】従って記憶容量が大容量の半導体メモリを
用いて記憶容量が大容量の半導体メモリシステムを構成
する場合には極めて高価になるという問題がある。本発
明は斯かる問題に鑑み、全アドレスのメモリセルをアク
セスできない、不良の安価な半導体メモリを用いて、安
価な半導体メモリシステムを提供することを目的とする
。
用いて記憶容量が大容量の半導体メモリシステムを構成
する場合には極めて高価になるという問題がある。本発
明は斯かる問題に鑑み、全アドレスのメモリセルをアク
セスできない、不良の安価な半導体メモリを用いて、安
価な半導体メモリシステムを提供することを目的とする
。
【０００８】
【課題を解決するための手段】本発明に係る半導体メモ
リシステムは、複数の半導体メモリを備える半導体メモ
リシステムにおいて、前記半導体メモリの不良メモリセ
ルのアドレスを書込むべく半導体メモリに設けている不
良アドレス記憶部と、該不良アドレス記憶部のアドレス
を読出す手段と、読出したアドレスを記憶する記憶手段
と、アクセスすべきアドレスが前記記憶手段に記憶され
ているか否かを判断する手段と、記憶手段に記憶されて
いるアドレスを該記憶手段に記憶されていない他のアド
レスに変換する手段とを備え、アクセスする場合のアド
レスが記憶手段に記憶されているときは、それに記憶さ
れていないアドレスのメモリセルをアクセスすべく構成
してあることを特徴とする。
リシステムは、複数の半導体メモリを備える半導体メモ
リシステムにおいて、前記半導体メモリの不良メモリセ
ルのアドレスを書込むべく半導体メモリに設けている不
良アドレス記憶部と、該不良アドレス記憶部のアドレス
を読出す手段と、読出したアドレスを記憶する記憶手段
と、アクセスすべきアドレスが前記記憶手段に記憶され
ているか否かを判断する手段と、記憶手段に記憶されて
いるアドレスを該記憶手段に記憶されていない他のアド
レスに変換する手段とを備え、アクセスする場合のアド
レスが記憶手段に記憶されているときは、それに記憶さ
れていないアドレスのメモリセルをアクセスすべく構成
してあることを特徴とする。
【０００９】
【作用】半導体メモリの不良メモリセルのアドレスを、
その半導体メモリに設けた不良アドレス記憶部に記憶す
る。不良アドレス記憶部の読出しにより、不良アドレス
データが得られると、その不良アドレスデータを記憶手
段に記憶する。アクセスすべきアドレスが記憶手段に記
憶していない場合は、そのアドレスのメモリセルをアク
セスする。
その半導体メモリに設けた不良アドレス記憶部に記憶す
る。不良アドレス記憶部の読出しにより、不良アドレス
データが得られると、その不良アドレスデータを記憶手
段に記憶する。アクセスすべきアドレスが記憶手段に記
憶していない場合は、そのアドレスのメモリセルをアク
セスする。
【００１０】記憶手段に記憶している場合は、記憶して
いるアドレスを、記憶していない他のアドレスに変換し
、変換したアドレスのメモリセルをアクセスする。これ
により、不良メモリセルがある安価な半導体メモリを複
数個用いて、不良メモリセルがない半導体メモリと見か
け上同様に使用できる。
いるアドレスを、記憶していない他のアドレスに変換し
、変換したアドレスのメモリセルをアクセスする。これ
により、不良メモリセルがある安価な半導体メモリを複
数個用いて、不良メモリセルがない半導体メモリと見か
け上同様に使用できる。
【００１１】
【実施例】以下本発明をその実施例を示す図面により詳
述する。ここで実施例の説明に先立ち本発明の原理を説
明する。図１は本発明の原理の説明図であり、夫々が４
ビットである第１の半導体メモリＭ１ と、第２の半導
体メモリＭ２ と、第３の半導体メモリＭ３ とを備え
る。
述する。ここで実施例の説明に先立ち本発明の原理を説
明する。図１は本発明の原理の説明図であり、夫々が４
ビットである第１の半導体メモリＭ１ と、第２の半導
体メモリＭ２ と、第３の半導体メモリＭ３ とを備え
る。
【００１２】半導体メモリＭ１ は０番地及び３番地の
メモリセルが、半導体メモリＭ２ は２番地のメモリセ
ルが、また半導体メモリＭ３ は１番地のメモリセルが
夫々不良であるとする。
メモリセルが、半導体メモリＭ２ は２番地のメモリセ
ルが、また半導体メモリＭ３ は１番地のメモリセルが
夫々不良であるとする。
【００１３】このような３個の半導体メモリＭ１ ，Ｍ
２ ，Ｍ３ を備える場合、半導体メモリＭ１ の０番
地のメモリセルを半導体メモリＭ３ の正常な０番地の
メモリセルと置換し、半導体メモリＭ１ の３番地のメ
モリセルを半導体メモリＭ３ の正常な２番地のメモリ
セルと置換し、半導体メモリＭ２ の２番地のメモリセ
ルを半導体メモリＭ３ の正常な３番地のメモリセルと
置換する。
２ ，Ｍ３ を備える場合、半導体メモリＭ１ の０番
地のメモリセルを半導体メモリＭ３ の正常な０番地の
メモリセルと置換し、半導体メモリＭ１ の３番地のメ
モリセルを半導体メモリＭ３ の正常な２番地のメモリ
セルと置換し、半導体メモリＭ２ の２番地のメモリセ
ルを半導体メモリＭ３ の正常な３番地のメモリセルと
置換する。
【００１４】このようにすると、全体として２個の良品
の半導体メモリＭ１，Ｍ２ のメモリセルをアクセスし
た場合と同等となる。さて、図２は本発明に係る半導体
メモリシステムの構成を示すブロック図である。ＣＰＵ
１から、アドレスバスを介してアドレスＡＤがコント
ロール部２へ、各別のチップイネーブル信号線を介して
チップイネーブル信号＃ＣＥ１， ＃ＣＥ２， ＃ＣＥ
３がコントロール部２へ与えられる。
の半導体メモリＭ１，Ｍ２ のメモリセルをアクセスし
た場合と同等となる。さて、図２は本発明に係る半導体
メモリシステムの構成を示すブロック図である。ＣＰＵ
１から、アドレスバスを介してアドレスＡＤがコント
ロール部２へ、各別のチップイネーブル信号線を介して
チップイネーブル信号＃ＣＥ１， ＃ＣＥ２， ＃ＣＥ
３がコントロール部２へ与えられる。
【００１５】コントロール部２には記憶部２ａと、アド
レス変換部２ｂとを設けている。コントロール部２から
チップイネーブル信号＃ＣＥ１が第１の半導体メモリＭ
１ に、チップイネーブル信号＃ＣＥ２が第２の半導体
メモリＭ２ に、チップイネーブル信号＃ＣＥ３が第３
の半導体メモリＭ３ に各別に与えられる。
レス変換部２ｂとを設けている。コントロール部２から
チップイネーブル信号＃ＣＥ１が第１の半導体メモリＭ
１ に、チップイネーブル信号＃ＣＥ２が第２の半導体
メモリＭ２ に、チップイネーブル信号＃ＣＥ３が第３
の半導体メモリＭ３ に各別に与えられる。
【００１６】またコントロール部２からアドレスバスを
介してアドレスＡＤが半導体メモリＭ１ ，Ｍ２ ，Ｍ
３ に夫々与えられる。半導体メモリＭ１ ，Ｍ２ ，
Ｍ３ の夫々には、不良メモリセルのアドレスを書込む
ための不良アドレス記憶部たるＲＯＭ１０を設けている
。
介してアドレスＡＤが半導体メモリＭ１ ，Ｍ２ ，Ｍ
３ に夫々与えられる。半導体メモリＭ１ ，Ｍ２ ，
Ｍ３ の夫々には、不良メモリセルのアドレスを書込む
ための不良アドレス記憶部たるＲＯＭ１０を設けている
。
【００１７】そして、半導体メモリＭ１ （Ｍ２ ，Ｍ
３ ）をアクセスしてＲＯＭ １０から読出した不良メ
モリセルの不良アドレスデータＦ０１ （Ｆ０２，Ｆ０
３）はコントロール部２へ与えられるようになっている
。
３ ）をアクセスしてＲＯＭ １０から読出した不良メ
モリセルの不良アドレスデータＦ０１ （Ｆ０２，Ｆ０
３）はコントロール部２へ与えられるようになっている
。
【００１８】次にこのように構成した半導体メモリシス
テムの初期処理の手順をＣＰＵ １の処理手順を示す図
３のフローチャートとともに説明する。ＣＰＵ １から
半導体メモリＭ１ の０番地のアドレスＡＤを、アドレ
スバスを介してＲＯＭ １０に与えて（Ｓ１）、データ
を読出す（Ｓ２）。
テムの初期処理の手順をＣＰＵ １の処理手順を示す図
３のフローチャートとともに説明する。ＣＰＵ １から
半導体メモリＭ１ の０番地のアドレスＡＤを、アドレ
スバスを介してＲＯＭ １０に与えて（Ｓ１）、データ
を読出す（Ｓ２）。
【００１９】その読出しによって、不良アドレスデータ
Ｆ０１が得られたか否かを判断し（Ｓ３）、「Ｈ」レベ
ルの不良アドレスデータＦ０１が得られたと判断すると
、不良アドレスデータＦ０１及びその半導体メモリＭ１
の特定番号をコントロール部２の記憶部２ａに記憶す
る（Ｓ４）。
Ｆ０１が得られたか否かを判断し（Ｓ３）、「Ｈ」レベ
ルの不良アドレスデータＦ０１が得られたと判断すると
、不良アドレスデータＦ０１及びその半導体メモリＭ１
の特定番号をコントロール部２の記憶部２ａに記憶す
る（Ｓ４）。
【００２０】不良アドレスデータＦ０１及びその半導体
メモリＭ１ の特定番号を記憶した場合、又は不良アド
レスデータＦ０１が得られなかったと判断した場合は、
アドレス番地をインクリメントする（Ｓ５）。
メモリＭ１ の特定番号を記憶した場合、又は不良アド
レスデータＦ０１が得られなかったと判断した場合は、
アドレス番地をインクリメントする（Ｓ５）。
【００２１】続いてインクリメントしたアドレス番地が
４番地であるか否かを判断し（Ｓ６）、４番地でない場
合、つまり０番地から３番地までのアドレスでＲＯＭ
１０の各不良アドレスデータの読出しを終了していない
場合は、ステップ（Ｓ２）に戻り、インクリメントした
１番地のアドレスＡＤをＲＯＭ １０に与えて不良アド
レスデータＦ０１を読出し、不良アドレスデータＦ０１
が得られたか否かを判断し（Ｓ３）、得られたと判断す
るとその不良アドレスデータＦ０１及び半導体メモリＭ
１ の特定番号を記憶部２ａに記憶し（Ｓ４）、記憶し
た場合、又は不良アドレスデータＦ０１が得られなかっ
たと判断した場合は、再びアドレス番地をインクリメン
トする（Ｓ５）。
４番地であるか否かを判断し（Ｓ６）、４番地でない場
合、つまり０番地から３番地までのアドレスでＲＯＭ
１０の各不良アドレスデータの読出しを終了していない
場合は、ステップ（Ｓ２）に戻り、インクリメントした
１番地のアドレスＡＤをＲＯＭ １０に与えて不良アド
レスデータＦ０１を読出し、不良アドレスデータＦ０１
が得られたか否かを判断し（Ｓ３）、得られたと判断す
るとその不良アドレスデータＦ０１及び半導体メモリＭ
１ の特定番号を記憶部２ａに記憶し（Ｓ４）、記憶し
た場合、又は不良アドレスデータＦ０１が得られなかっ
たと判断した場合は、再びアドレス番地をインクリメン
トする（Ｓ５）。
【００２２】そしてアドレス番地が４番地であるか否か
を判断し（Ｓ６）、４番地になるまでこのようなフロー
を繰り返す。このようにして、半導体メモリＭ１ のＲ
ＯＭ １０に０番地から３番地までの全てのアドレスを
与えたと判断した場合（Ｓ６）、今度はＣＰＵ １から
アドレスバスを介して半導体メモリＭ２ のＲＯＭ １
０に０番地のアドレスＡＤを与えて（Ｓ７）、半導体メ
モリＭ２ のＲＯＭ １０から不良アドレスデータＦ０
２を読出す（Ｓ８）。
を判断し（Ｓ６）、４番地になるまでこのようなフロー
を繰り返す。このようにして、半導体メモリＭ１ のＲ
ＯＭ １０に０番地から３番地までの全てのアドレスを
与えたと判断した場合（Ｓ６）、今度はＣＰＵ １から
アドレスバスを介して半導体メモリＭ２ のＲＯＭ １
０に０番地のアドレスＡＤを与えて（Ｓ７）、半導体メ
モリＭ２ のＲＯＭ １０から不良アドレスデータＦ０
２を読出す（Ｓ８）。
【００２３】その読出しによって、不良アドレスデータ
Ｆ０２が得られたか否かを判断し（Ｓ９）、「Ｈ」レベ
ルの不良アドレスデータＦ０２が得られたと判断すると
、不良アドレスデータＦ０２及びその半導体メモリＭ２
の特定番号をコントロール部２の記憶部２ａに記憶す
る（Ｓ１０） 。
Ｆ０２が得られたか否かを判断し（Ｓ９）、「Ｈ」レベ
ルの不良アドレスデータＦ０２が得られたと判断すると
、不良アドレスデータＦ０２及びその半導体メモリＭ２
の特定番号をコントロール部２の記憶部２ａに記憶す
る（Ｓ１０） 。
【００２４】不良アドレスデータＦ０２及びその半導体
メモリＭ２ の特定番号を記憶した場合、又は不良アド
レスデータＦ０２が得られなかったと判断した場合は（
Ｓ９）、アドレス番地をインクリメントする（Ｓ１１）
。
メモリＭ２ の特定番号を記憶した場合、又は不良アド
レスデータＦ０２が得られなかったと判断した場合は（
Ｓ９）、アドレス番地をインクリメントする（Ｓ１１）
。
【００２５】続いて、インクリメントしたアドレス番地
が４番地であるか否かを判断し（Ｓ１２） 、４番地で
ない場合、つまり０番地から３番地までのアドレスでＲ
ＯＭ １０の各不良アドレスデータの読出しを終了して
いない場合はステップ（Ｓ８）に戻り、インクリメント
した１番地のアドレスＡＤをＲＯＭ １０に与えて不良
アドレスデータＦ０２を読出し、不良アドレスデータＦ
０２が得られたか否かを判断し（Ｓ９）、不良アドレス
データＦ０２が得られたと判断すると、その不良アドレ
スデータＦ０２及びその半導体メモリＭ２ の特定番号
を記憶部２ａに記憶し（Ｓ１０） 、記憶した場合又は
不良アドレスデータＦ０２が得られなかったと判断した
場合は（Ｓ９）、再びアドレス番地をインクリメントす
る（Ｓ１１） 。
が４番地であるか否かを判断し（Ｓ１２） 、４番地で
ない場合、つまり０番地から３番地までのアドレスでＲ
ＯＭ １０の各不良アドレスデータの読出しを終了して
いない場合はステップ（Ｓ８）に戻り、インクリメント
した１番地のアドレスＡＤをＲＯＭ １０に与えて不良
アドレスデータＦ０２を読出し、不良アドレスデータＦ
０２が得られたか否かを判断し（Ｓ９）、不良アドレス
データＦ０２が得られたと判断すると、その不良アドレ
スデータＦ０２及びその半導体メモリＭ２ の特定番号
を記憶部２ａに記憶し（Ｓ１０） 、記憶した場合又は
不良アドレスデータＦ０２が得られなかったと判断した
場合は（Ｓ９）、再びアドレス番地をインクリメントす
る（Ｓ１１） 。
【００２６】そしてアドレス番地が４番地であるか否か
を判断し（Ｓ１２） 、４番地になるまでこのようなフ
ローを繰り返す。このようにして半導体メモリＭ２ の
ＲＯＭ １０に０番地から３番地までの全てのアドレス
を与えたと判断した場合は（Ｓ１２） 、今度はＣＰＵ
１からアドレスバスに半導体メモリＭ３ のＲＯＭ
１０に０番地のアドレスＡＤを与えて（Ｓ１３） 、半
導体メモリＭ３ のＲＯＭ１０から不良アドレスデータ
Ｆ０３を読出す（Ｓ１４） 。
を判断し（Ｓ１２） 、４番地になるまでこのようなフ
ローを繰り返す。このようにして半導体メモリＭ２ の
ＲＯＭ １０に０番地から３番地までの全てのアドレス
を与えたと判断した場合は（Ｓ１２） 、今度はＣＰＵ
１からアドレスバスに半導体メモリＭ３ のＲＯＭ
１０に０番地のアドレスＡＤを与えて（Ｓ１３） 、半
導体メモリＭ３ のＲＯＭ１０から不良アドレスデータ
Ｆ０３を読出す（Ｓ１４） 。
【００２７】その読出しによって、不良アドレスデータ
Ｆ０３が得られたか否かを判断し（Ｓ１５） 、「Ｈ」
レベルの不良アドレスデータＦ０３が得られたと判断す
ると、不良アドレスデータＦ０３及びその半導体メモリ
Ｍ３ の特定番号をコントロール部２の記憶部２ａに記
憶する（Ｓ１６） 。
Ｆ０３が得られたか否かを判断し（Ｓ１５） 、「Ｈ」
レベルの不良アドレスデータＦ０３が得られたと判断す
ると、不良アドレスデータＦ０３及びその半導体メモリ
Ｍ３ の特定番号をコントロール部２の記憶部２ａに記
憶する（Ｓ１６） 。
【００２８】不良アドレスデータＦ０３及びその半導体
メモリＭ３ の特定番号を記憶した場合、又は不良アド
レスデータＦ０３が得られなかったと判断した場合は（
Ｓ１５） 、アドレス番地をインクリメントする（Ｓ１
７） 。
メモリＭ３ の特定番号を記憶した場合、又は不良アド
レスデータＦ０３が得られなかったと判断した場合は（
Ｓ１５） 、アドレス番地をインクリメントする（Ｓ１
７） 。
【００２９】続いてインクリメントした番地が４番地で
あるか否かを判断し（Ｓ１８） 、４番地でない場合、
つまり０番地から３番地までのアドレスでＲＯＭ １０
の各不良アドレスデータの読出しを終了していない場合
はステップ（Ｓ１４） に戻り、インクリメントした１
番地のアドレスＡＤをＲＯＭ １０に与えて不良アドレ
スデータＦ０３を読出し、不良アドレスデータＦ０３を
読出したか否かを判断し（Ｓ１５） 、不良アドレスデ
ータＦ０３が得られたと判断すると、その不良アドレス
データＦ０３及びその半導体メモリＭ３ の特定番号を
記憶部２ａに記憶し（Ｓ１６） 、記憶した場合又は不
良アドレスデータＦ０３が得られなかったと判断した場
合は（Ｓ１５） 、再びアドレス番地をインクリメント
する（Ｓ１７） 。
あるか否かを判断し（Ｓ１８） 、４番地でない場合、
つまり０番地から３番地までのアドレスでＲＯＭ １０
の各不良アドレスデータの読出しを終了していない場合
はステップ（Ｓ１４） に戻り、インクリメントした１
番地のアドレスＡＤをＲＯＭ １０に与えて不良アドレ
スデータＦ０３を読出し、不良アドレスデータＦ０３を
読出したか否かを判断し（Ｓ１５） 、不良アドレスデ
ータＦ０３が得られたと判断すると、その不良アドレス
データＦ０３及びその半導体メモリＭ３ の特定番号を
記憶部２ａに記憶し（Ｓ１６） 、記憶した場合又は不
良アドレスデータＦ０３が得られなかったと判断した場
合は（Ｓ１５） 、再びアドレス番地をインクリメント
する（Ｓ１７） 。
【００３０】そしてアドレス番地が４番地であるか否か
を判断し（Ｓ１８） 、４番地になるまでこのようなフ
ローを繰り返す。そして４番地になったと判断した場合
（Ｓ１８） 、初期処理手順を終了する。これにより不
良メモリセルのアドレスが全てコントロール部２の記憶
部２ａに記憶されたことになる。
を判断し（Ｓ１８） 、４番地になるまでこのようなフ
ローを繰り返す。そして４番地になったと判断した場合
（Ｓ１８） 、初期処理手順を終了する。これにより不
良メモリセルのアドレスが全てコントロール部２の記憶
部２ａに記憶されたことになる。
【００３１】次に半導体メモリシステムの使用手順をＣ
ＰＵ の使用手順を示す図４とともに説明する。ＣＰＵ
１から例えば半導体メモリＭ１ にチップイネーブル
信号線を介してチップイネーブル信号＃ＣＥ１を与え、
またアドレスバスを介してアクセスすべきメモリセルの
アドレスＡＤを与える（Ｓ２０） 。
ＰＵ の使用手順を示す図４とともに説明する。ＣＰＵ
１から例えば半導体メモリＭ１ にチップイネーブル
信号線を介してチップイネーブル信号＃ＣＥ１を与え、
またアドレスバスを介してアクセスすべきメモリセルの
アドレスＡＤを与える（Ｓ２０） 。
【００３２】続いてＣＰＵ １は記憶部２ａを調べて半
導体メモリＭ１ に与えるアドレスＡＤがコントロール
部２の記憶部２ａに記憶されているか否かを判断し（Ｓ
２１） 、記憶されていない場合は半導体メモリＭ１
に与えるアドレスのメモリセルをアクセスする（Ｓ２２
） 。
導体メモリＭ１ に与えるアドレスＡＤがコントロール
部２の記憶部２ａに記憶されているか否かを判断し（Ｓ
２１） 、記憶されていない場合は半導体メモリＭ１
に与えるアドレスのメモリセルをアクセスする（Ｓ２２
） 。
【００３３】一方半導体メモリＭ１ に与えるアドレス
が記憶部２ａに記憶されていると判断した場合は（Ｓ２
１） 、コントロール部２のアドレス変換部２ｂにより
、記憶しているアドレスを、記憶していない半導体メモ
リＭ３ の正常なメモリセルのアドレスに変換して（Ｓ
２３） 、変換したアドレスのメモリセルをアクセスす
る（Ｓ２２） 。
が記憶部２ａに記憶されていると判断した場合は（Ｓ２
１） 、コントロール部２のアドレス変換部２ｂにより
、記憶しているアドレスを、記憶していない半導体メモ
リＭ３ の正常なメモリセルのアドレスに変換して（Ｓ
２３） 、変換したアドレスのメモリセルをアクセスす
る（Ｓ２２） 。
【００３４】このようにしてメモリセルをアクセスして
半導体メモリシステムにおける１回のアクセス動作を終
了する。なおステップ（Ｓ２０） におけるＣＰＵ １
からチップイネーブル信号＃ＣＥ１を出力して半導体メ
モリＭ１ からアクセスを始めたが、チップイネーブル
信号＃ＣＥ２を出力して半導体メモリＭ２ からアクセ
スを始めてもよい。
半導体メモリシステムにおける１回のアクセス動作を終
了する。なおステップ（Ｓ２０） におけるＣＰＵ １
からチップイネーブル信号＃ＣＥ１を出力して半導体メ
モリＭ１ からアクセスを始めたが、チップイネーブル
信号＃ＣＥ２を出力して半導体メモリＭ２ からアクセ
スを始めてもよい。
【００３５】このように半導体メモリＭ１ に与えたア
ドレスのメモリセルが正常であれば、そのメモリセルを
アクセスでき、不良メモリセルである場合は他の半導体
メモリＭ３ の正常なメモリセルをアクセスできること
になる。そして見かけ上は不良メモリセルがない良品の
２個の半導体メモリＭ１ ，Ｍ２ をアクセスしている
如きアクセス動作になる。
ドレスのメモリセルが正常であれば、そのメモリセルを
アクセスでき、不良メモリセルである場合は他の半導体
メモリＭ３ の正常なメモリセルをアクセスできること
になる。そして見かけ上は不良メモリセルがない良品の
２個の半導体メモリＭ１ ，Ｍ２ をアクセスしている
如きアクセス動作になる。
【００３６】そのため、記憶容量が大容量である半導体
メモリを製造する場合に発生する不良メモリがある良品
でない安価な半導体メモリを用いて、記憶容量が極めて
大きい半導体メモリシステムを安価に提供できる。そし
て、製造時に生じる不良メモリセルがある不良の半導体
メモリを予備メモリセルを備えずにそのまま有効に活用
できることになる。
メモリを製造する場合に発生する不良メモリがある良品
でない安価な半導体メモリを用いて、記憶容量が極めて
大きい半導体メモリシステムを安価に提供できる。そし
て、製造時に生じる不良メモリセルがある不良の半導体
メモリを予備メモリセルを備えずにそのまま有効に活用
できることになる。
【００３７】本実施例では半導体メモリＭ１ ，Ｍ２
，Ｍ３ を、いずれも４ビットとしたが、それは例示で
あり、また半導体メモリの数についても単なる例示であ
って、それらに何ら限定されるものではない。
，Ｍ３ を、いずれも４ビットとしたが、それは例示で
あり、また半導体メモリの数についても単なる例示であ
って、それらに何ら限定されるものではない。
【００３８】更に、本実施例では不良メモリセルをアク
セスした場合にのみ不良アドレス記憶部のアドレスを読
出す半導体メモリを用いたが、不良メモリセルがある多
数のメモリセル内の所定のメモリセルをアクセスしたと
きに、不良アドレス記憶部のアドレスを読出しできる半
導体メモリを用いることもできる。
セスした場合にのみ不良アドレス記憶部のアドレスを読
出す半導体メモリを用いたが、不良メモリセルがある多
数のメモリセル内の所定のメモリセルをアクセスしたと
きに、不良アドレス記憶部のアドレスを読出しできる半
導体メモリを用いることもできる。
【００３９】
【発明の効果】以上詳述したように本発明によれば、不
良メモリセルがあり、また冗長のためのメモリセルを設
けていない不良品の安価な半導体メモリを用いて記憶容
量が大容量の半導体メモリシステムを安価に提供できる
。また不良メモリセルがある半導体メモリに、予備メモ
リを設けずに、その半導体メモリをそのまま活用するこ
とができる等の優れた効果を奏する。
良メモリセルがあり、また冗長のためのメモリセルを設
けていない不良品の安価な半導体メモリを用いて記憶容
量が大容量の半導体メモリシステムを安価に提供できる
。また不良メモリセルがある半導体メモリに、予備メモ
リを設けずに、その半導体メモリをそのまま活用するこ
とができる等の優れた効果を奏する。
【図１】本発明に係る半導体メモリシステムの原理を説
明する説明図である。
明する説明図である。
【図２】本発明に係る半導体メモリシステムの構成を示
すブロック図である。
すブロック図である。
【図３】ＣＰＵ の初期処理の手順を示すフローチャー
トである。
トである。
【図４】ＣＰＵ の使用手順を示すフローチャートであ
る。
る。
１ ＣＰＵ
２ コントロール部
２ａ 記憶部
２ｂ アドレス変換部
Ｍ１ ，Ｍ２ ，Ｍ３ 半導体メモリＡＤ アド
レス
レス
Claims (1)
- 【請求項１】 複数の半導体メモリを備える半導体メ
モリシステムにおいて、前記半導体メモリの不良メモリ
セルのアドレスを書込むべく半導体メモリに設けている
不良アドレス記憶部と、該不良アドレス記憶部のアドレ
スを読出す手段と、読出したアドレスを記憶する記憶手
段と、アクセスすべきアドレスが前記記憶手段に記憶さ
れているか否かを判断する手段と、記憶手段に記憶され
ているアドレスを該記憶手段に記憶されていない他のア
ドレスに変換する手段とを備え、アクセスする場合のア
ドレスが記憶手段に記憶されているときは、それに記憶
されていないアドレスのメモリセルをアクセスすべく構
成してあることを特徴とする半導体メモリシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3174497A JPH04369750A (ja) | 1991-06-18 | 1991-06-18 | 半導体メモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3174497A JPH04369750A (ja) | 1991-06-18 | 1991-06-18 | 半導体メモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04369750A true JPH04369750A (ja) | 1992-12-22 |
Family
ID=15979529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3174497A Pending JPH04369750A (ja) | 1991-06-18 | 1991-06-18 | 半導体メモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04369750A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997000518A1 (fr) * | 1995-06-14 | 1997-01-03 | Hitachi, Ltd. | Memoire a semiconducteurs, unite de memoire et carte de memoire |
| US5848021A (en) * | 1996-11-08 | 1998-12-08 | Nec Corporation | Semiconductor memory device having main word decoder skipping defective address during sequential access and method of controlling thereof |
| JP2001306409A (ja) * | 2000-04-21 | 2001-11-02 | Mitsubishi Electric Corp | 携帯可能な記憶装置及びそれを用いた情報処理システム |
| WO2002045139A1 (fr) * | 2000-12-01 | 2002-06-06 | Hitachi, Ltd | Methode d'identification d'un dispositif a circuit integre a semi-conducteur, procede de fabrication d'un tel dispositif, dispositif a circuit integre a semi-conducteur et microcircuit a semi-conducteur |
| JP5013387B2 (ja) * | 2000-12-01 | 2012-08-29 | ルネサスエレクトロニクス株式会社 | 集積回路装置の識別方法、集積回路装置の製造方法、集積回路装置、半導体チップ及び実装体 |
-
1991
- 1991-06-18 JP JP3174497A patent/JPH04369750A/ja active Pending
Cited By (12)
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| US6266792B1 (en) | 1995-06-14 | 2001-07-24 | Hitachi, Ltd. | Semiconductor memory, memory device, and memory card |
| US6477671B2 (en) | 1995-06-14 | 2002-11-05 | Hitachi, Ltd. | Semiconductor memory, memory device, and memory card |
| US6757853B2 (en) | 1995-06-14 | 2004-06-29 | Renesas Technology Corporation | Semiconductor memory, memory device, and memory card |
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| JP5013387B2 (ja) * | 2000-12-01 | 2012-08-29 | ルネサスエレクトロニクス株式会社 | 集積回路装置の識別方法、集積回路装置の製造方法、集積回路装置、半導体チップ及び実装体 |
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