JP4723711B2 - 半導体メモリ - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、ＬＣＤ（液晶表示装置）等のドライバで必要とされる超多ビット並列読み出しが可能な半導体メモリに関するものである。
【０００２】
【従来の技術】
例えば、ＬＣＤのドライバで用いられる表示用メモリでは、行（コモン）に対応する列（セグメント）のデータを同時にドライブする必要があるため、超多ビット並列読み出し動作が要求される。しかし、超多ビット並列読み出し動作が要求される半導体メモリは１ワード当りのビット数が多くなるため、１ワードのビット数分のメモリセルを一方向に配列すると、メモリアレイが非常に細長くなり、製造するのが物理的に困難である。
【０００３】
上述する物理的なメモリサイズの制約から、ＬＣＤのドライバでは、表示用メモリからデータを時分割で読み出し、先に読み出したデータを一旦レジスタに蓄えることによって超多ビット並列読み出し動作を実現している。
従って、ＬＣＤのドライバで用いられる表示用メモリ等のように、超多ビット並列読み出し動作が要求される用途では、別途膨大なレジスタ等の回路が必要となり、チップ面積が大きくなるという問題があった。
【０００４】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点を解消し、チップサイズを増大させることなく、超多ビット読み出し動作を実現した半導体メモリを提供することにある。
【０００５】
【課題を解決するための手段】
上記目的を達成するために、本発明は、複数のワードを有するメモリアレイと、
第１のアドレス信号をデコードし、前記メモリアレイの複数のワードの２つもしくはそれ以上を同時に選択するリードワード信号を出力する第１のアドレスデコーダと、
前記リードワード信号により同時に選択される２つもしくはそれ以上のワードに格納されているデータを同時に読み出す第１のデータポートと、
第２のアドレス信号をデコードし、前記メモリアレイの１ワードを選択するワード信号を出力する第２のアドレスデコーダとを備えることを特徴とする半導体メモリを提供するものである。
ここで、前記第１のデータポートが、前記リードワード信号により同時に選択される２つもしくはそれ以上のワードのそれぞれに対応して設けられたリードビット線を備えることが好ましい。
また、前記メモリアレイの複数のワードに共通に設けられたビット線を備える第２のデータポートをさらに備えることが好ましい。
【０００６】
【発明の実施の形態】
以下に、添付の図面に示す好適実施例に基づいて、本発明の半導体メモリを詳細に説明する。
【０００７】
図１は、本発明の半導体メモリの一実施例の構成概略図である。
同図に示す半導体メモリ１０は、一例として２ワード分のデータを同時に出力するもので、メモリアレイ１２と、読み書き両用のアドレスデコーダ１４と、読み出し専用のアドレスデコーダ１６とを備えている。また、半導体メモリ１０は、データポートとして、読み書き両用ポートおよび読み出し専用ポートの２つのデータポートを備えている。
【０００８】
図示例の半導体メモリ１０において、読み書き両用ポートは、ＭＰＵ（中央演算装置）からメモリアレイ１２に対してデータの読み出し／書き込みを行うために用いられるデータポートである。図示例の場合、読み書き両用ポートは、メモリアレイ１２の各々のビット列ｉ（０≦ｉ≦ｎ）に対応して設けられたビット線ＢＬ（ｉ）およびビットバー線／ＢＬ（ｉ）からなる（ｎ＋１）ビット分のビット線対を備えている。
【０００９】
一方、読み出し専用ポートは、メモリアレイ１２からデータの超多ビット並列読み出しを行うために用いられるデータポートである。図示例の場合、２ワード分のデータを同時に読み出すために、メモリアレイ１２の偶数ワード０，２，…の各々のビット列ｉに対応して設けられたリードビット線ＲＢＬ０（ｉ）、および、メモリアレイ１２の奇数ワード１，３，…の各々のビット列ｉに対応して設けられたリードビット線ＲＢＬ１（ｉ）を備えている。
【００１０】
半導体メモリ１０において、まず、メモリアレイ１２は、（ｍ＋１）ワード×（ｎ＋１）ビットのメモリセルＭＣをアレイ状に配置したものである。図中、左右方向には、１ワード当り（ｎ＋１）ビットのメモリセルＭＣが一列に配置され、上下方向には、（ｍ＋１）ワードの各々対応するビットのメモリセルＭＣが一列に配置されている。本実施例では、上下に隣接する２ワード分のデータが読み出し専用ポートから同時に読み出される。
【００１１】
続いて、読み書き両用のアドレスデコーダ１４は、ＭＰＵが読み出し／書き込みを行うメモリアレイ１２のワードを指定するためのアドレス信号（図示省略）をデコードし、これに対応したワード信号をワード線ＷＬ（ｊ）（０≦ｊ≦ｍ）に出力する。ワード線ＷＬ（ｊ）は、１ワードを構成する（ｎ＋１）ビットのメモリセルＭＣに共通に接続され、ＭＰＵは、ビット線ＢＬ（ｉ）およびビットバー線／ＢＬ（ｉ）を介して１ワード分のデータの読み出し／書き込みを行う。
【００１２】
一方、読み出し専用のアドレスデコーダ１６は、超多ビット並列読み出しを行うメモリアレイ１２の複数のワードを指定するためのアドレス信号（図示省略）をデコードし、これに対応したリードワード信号を複数のリードワード線ＲＷＬ（ｊ）に出力する。本実施例では、１本のリードワード信号が２つのリードワード線ＲＷＬに分配され、リードビット線ＲＢＬ０（ｉ），ＲＢＬ１（ｉ）から合計２ワード分のデータが読み出される。
【００１３】
なお、図示例では、１本のリードワード信号を２つのリードワード線ＲＷＬ（ｊ），ＲＷＬ（ｊ＋１）に分配しているが、これに限定されず、同時に読み出される複数のワードをそれぞれ指定するリードワード信号により、複数のワードを同時に指定してもよい。また、同図には、アドレスデコーダ１４，１６として、ＮＡＮＤゲートおよびインバータを概念的に示しているが、従来公知のアドレスデコーダはいずれも利用可能である。
【００１４】
次に、図２を参照しながら、メモリアレイ１２を構成するメモリセルＭＣについて具体例を挙げて説明する。
図２（ａ）および（ｂ）は、いずれも本発明の半導体メモリとして適用可能なメモリセルの一実施例の構成回路図である。
まず、同図（ａ）に示すメモリセルＭＣ１は、ＳＲＡＭセル１８と、スタティック構成の読み出し回路２０ａとを備えている。
【００１５】
メモリセルＭＣ１において、ＳＲＡＭセル１８は、１ビットのデータを保持するもので、互いの出力端子を他方の入力端子に接続してリング状に接続された２つのインバータ２２，２４と、各々のインバータ２２，２４の入力端子とビット線ＢＬおよびビットバー線／ＢＬとの間に接続された２つのトランジスタ２６，２８とを備えている。そして、これらの２つのトランジスタ２６，２８のゲートにはワード線ＷＬが共通に接続されている。
【００１６】
また、読み出し回路２０ａは、メモリセルＭＣ１に保持されているデータをリードビット線ＲＢＬに出力するためのもので、インバータ３０と、トランジスタ３２とを備えている。インバータ３０の入力端子は、ＳＲＡＭセル１８を構成するインバータ２４の出力端子に接続されている。トランジスタ３２は、インバータ３０の出力端子とリードビット線ＲＢＬとの間に接続され、そのゲートにはリードワード線ＲＷＬが接続されている。
【００１７】
メモリセルＭＣ１では、ビット線ＢＬおよびビットバー線／ＢＬをＭＰＵが書き込むべきデータでドライブし、ワード線ＷＬをハイレベルとすると、そのデータがトランジスタ２６，２８を介してＳＲＡＭセル１８に書き込まれる。一方、ビット線ＢＬおよびビットバー線／ＢＬをドライブせずにワード線ＷＬをハイレベルとすれば、メモリセルＭＣ１に保持されているデータがトランジスタ２６，２８を介してビット線ＢＬおよびビットバー線／ＢＬに読み出される。
【００１８】
メモリセルＭＣ１に保持されたデータのリードビット線ＲＢＬへの読み出しは、リードワード線ＲＷＬを制御することにより行われる。すなわち、リードワード線ＲＷＬがアクティブ状態であるハイレベルになると、読み出し回路２０ａのトランジスタ３２がオンし、ＳＲＡＭセル１８に保持されているデータが、インバータ３０およびオン状態のトランジスタ３２を介してリードビット線ＲＢＬに読み出される。
【００１９】
一方、図２（ｂ）に示すメモリセルＭＣ２は、同図（ａ）に示すメモリセルＭＣ１において、スタティック構成の読み出し回路２０ａの代わりにダイナミック構成の読み出し回路２０ｂを用いたものである。言い換えると、ＳＲＡＭセル１８の構成は、メモリセルＭＣ１およびメモリセルＭＣ２ともに全く同じであり、したがって、同一の構成要素には同一の符号を付し、その詳細な説明を省略するものとする。
【００２０】
読み出し回路２０ｂは、同図に示すように、リードビット線ＲＢＬとグランドとの間に直列に接続された２つのトランジスタ３２，３４を備えている。トランジスタ３４のゲートには、ＳＲＡＭセル１８を構成するインバータ２４の出力端子が接続され、トランジスタ３２のゲートには、リードワード線ＲＷＬが接続されている。なお、図示していないが、リードビット線ＲＢＬにはプリチャージ回路が設けられている。
【００２１】
図示例のメモリセルＭＣ２では、ＳＲＡＭセル１８に保持されているデータを読み出し専用ポートから読み出す前に、前述のプリチャージ回路によりリードビット線ＲＢＬがプリチャージされる。
【００２２】
リードワード線ＲＷＬがアクティブ状態であるハイレベルになると、読み出し回路２０ｂのトランジスタ３２がオンする。この時、ＳＲＡＭセル１８に保持されているデータのレベルに応じて、トランジスタ３４がオンの場合、リードビット線ＲＢＬは、トランジスタ３２，３４を介してディスチャージされ、ロウレベルが読み出される。逆に、トランジスタ３４がオフの場合、リードビット線ＲＢＬにはプリチャージされたままのハイレベルが読み出される。
【００２３】
なお、本発明の半導体メモリ１０で用いられるメモリセルＭＣの具体的な構成は何ら限定されず、例えばＳＲＡＭ，ＤＲＡＭ等のＲＡＭの他、ＥＰＲＯＭ，ＥＥＰＲＯＭ等のＲＯＭなど、従来公知の各種構成のメモリセルが全て適用可能である。また、読み出し回路の構成も何ら限定されず、メモリセルＭＣに格納されているデータを読み出し専用ポートに出力することができるものであれば、どのような回路構成であってもよい。
【００２４】
図１に示す半導体メモリ１０では、ＭＰＵから、ビット線ＢＬ（ｉ）およびビットバー線／ＢＬ（ｉ）を介して、１ワードを単位として、メモリアレイ１２の各ワードに対してデータの読み出し／書き込みが行われる。
これに対して、メモリアレイ１２に保持されたデータの読み出し、すなわち、超多ビット並列読み出しは、リードビット線ＲＢＬ０（ｉ），ＲＢＬ１（ｉ）を介して、本実施例の場合には２ワードを単位として行われる。
【００２５】
読み出し専用のアドレスデコーダ１６から、１本のリードワード信号が２つのリードワード線ＲＷＬ（ｊ）に出力される。図１に示すように、１本のリードワード信号により、例えばリードワード線ＲＷＬ（０），ＲＷＬ（１）の２つのワードが同時に選択され、この同時に選択された２つのワードに格納されているデータが、それぞれリードビット線ＲＢＬ０（ｉ），ＲＢＬ１（ｉ）を介して同時に出力される。
【００２６】
本発明の半導体メモリは、同時に複数のワードを選択し、読み出し専用ポートを介して、これらの同時に選択された複数のワードに保持されているデータを読み出すことにより、超多ビット並列読み出し動作を実現するものである。従って、１ワード当りのビット数は従来の半導体メモリと同じなので、現状の製造技術で物理的に製造可能であり、別途レジスタ等の回路も必要ないので、チップサイズも増大しないという特徴がある。
【００２７】
本発明の半導体メモリは、例えばＬＣＤのドライバ等のように、超多ビット並列読み出し動作が要求される用途に好適に利用可能である。なお、本発明は、ＬＣＤのドライバに限定されるものではなく、超多ビット並列読み出し動作が要求されるあらゆる用途に適用可能である。また、実施例では、同時に２ワードを選択して読み出しているが、本発明はこれに限定されず、必要に応じて同時に２ワード以上の複数ワードを選択するようにすればよい。
【００２８】
本発明の半導体メモリは、基本的に以上のようなものである。
以上、本発明の半導体メモリについて詳細に説明したが、本発明は上記実施例に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００２９】
【発明の効果】
以上詳細に説明した様に、本発明の半導体メモリは、リードワード信号により、メモリアレイの複数のワードを同時に選択し、この同時に選択された複数のワードに格納されているデータを読み出し専用のデータポートを介して同時に読み出すようにしたものである。
本発明の半導体メモリによれば、１ワード当りのビット数は従来の半導体メモリと同じでよいため、物理的に現状の製造技術で製造することができ、別途レジスタ等の回路を設ける必要もないため、チップサイズを増大させずに、超多ビット並列読み出し動作が可能な半導体メモリを実現することができる。
【図面の簡単な説明】
【図１】 本発明の半導体メモリの一実施例の構成概略図である。
【図２】 （ａ）および（ｂ）は、いずれも本発明の半導体メモリとして適用可能なメモリセルの一実施例の構成回路図である。
【符号の説明】
１０ 半導体メモリ
１２ メモリアレイ
１４，１６ アドレスデコーダ
１８ ＳＲＡＭセル
２０ａ，２０ｂ 読み出し回路
２２，２４ インバータ
２６，２８，３４ トランジスタ
ＭＣ，ＭＣ１，ＭＣ２ メモリセル
ＷＬ ワード線
ＲＷＬ リードワード線
ＢＬ ビット線
／ＢＬ ビットバー線
ＲＢＬ０，ＲＢＬ１ リードビット線

Claims (3)

1. 複数のワードを有するメモリアレイと、
   第１のアドレス信号をデコードし、前記メモリアレイの複数のワードの２つもしくはそれ以上を同時に選択するリードワード信号を出力する第１のアドレスデコーダと、
   前記リードワード信号により同時に選択される２つもしくはそれ以上のワードに格納されているデータを同時に読み出す第１のデータポートと、
   第２のアドレス信号をデコードし、前記メモリアレイの１ワードを選択するワード信号を出力する第２のアドレスデコーダとを備えることを特徴とする半導体メモリ。
2. 前記第１のデータポートが、前記リードワード信号により同時に選択される２つもしくはそれ以上のワードのそれぞれに対応して設けられたリードビット線を備えることを特徴とする請求項１記載の半導体メモリ。
3. 前記メモリアレイの複数のワードに共通に設けられたビット線を備える第２のデータポートをさらに備えることを特徴とする請求項１または２記載の半導体メモリ。

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