KR930001282B1 - 반도체 메모리 - Google Patents

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KR930001282B1
KR930001282B1 KR1019880015888A KR880015888A KR930001282B1 KR 930001282 B1 KR930001282 B1 KR 930001282B1 KR 1019880015888 A KR1019880015888 A KR 1019880015888A KR 880015888 A KR880015888 A KR 880015888A KR 930001282 B1 KR930001282 B1 KR 930001282B1
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다카야스 사쿠라이
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

반도체 메모리
제1도는 본 발명에 따른 반도체 메모리의 1실시예를 도시한 구성설명도.
제2도는 제1도중의 논리게이트의 일례를 도시한 논리회로도,
제3도(a) 및 제3도(b)는 제1도중 메모리셀의 번형예로서 스태틱형 메모리셀을 도시한 회로도.
제4도는 본 발명에 따른 반도체 메모리의 다른 실시예의 요부를 도시한 논리회로도.
제5도는 제4도중의 클리어 블록에서의 논리게이트의 변형예를 도시한 논리회로도.
제6도는 종래의 반도체 메모리를 도시한 구성설명도이다.
* 도면의 주요부분에 대한 부호의 설명
1,61 : 메모리셀 어레이 2,62 : 행디코더,
10,30 : 클리어 메모리셀 어레이부 11 : 제어신호선,
12 : 논리게이트 13,23,65,65′: 부하회로
14,24,66,66′: 센스증폭기 15,25,64,64′: 열디코더
16,26,67,67′: 기록회로 20,40 : 통상의 메모리셀 어레이부
31 : 오아게이트 32,34 : 낸드게이트
33 : 클리어 제어신호선 401∼40n: 블록
41 : 노아게이트 61 : 열부분
63 : 카운터 BL : 비트선군
WL : 워드선군 MWL : 주워드선
SWL1∼SWLN: 부워드선 BS1∼BSn: 블록선택선
CBS : 클리어 블럭 선택신호선 CL,
Figure kpo00001
: 클리어 제어신호
[산업상의 이용분야]
본 발명은 반도체 메모리에 관한 것으로, 특히 기억데이터중 적어도 일부를 고속으로 클리어(clear)하거나 또한 소망하는 데이터로 설정하는 기능을 갖춘 반도체 메모리에 관한 것이다.
[종래의 기술 및 그 문제점]
반도체 메모리를 응용하는 시스탬중에는, 메모리의 내용중 일부를 일관해서 ˝0˝으로 클리어하거나, ˝1˝로 프리셋트하도록 된 것이 있다. 즉, 예컨대 캐시 메모리에서의 태그(tag)부의 유효비트를 시스템의 동작개시시에 ˝0˝으로 클리어하여 캐시 메모리의 내용이 초기상태에서는 올바르게 되어 있지 않다는 것을 지정할 필요가 있다. 또 화상메모리에 있어서는 메모리의 내용전부를 일괄해서 클리어해야 할 경우가 많다.
이와같은 클리어기능을 갖춘 종래의 반도체 메모리는, 예컨데 제6도에 도시한 바와같이 구성되었다. 제6도에 있어서, 메모리셀 어레이(61)는 매트릭스형태로 배열된 예컨대 다이나믹형 메모리셀(MC)과 이 메모리셀을 선택하기 위한 워드선(WL)군 및 비트선(BL)군을 갖추고 있다. 도면에서, 참조부호 62는 상기 위드선(WL)군을 선택하기 위한 행디코더로서, 외부어드레스입력 또는 어드레스 카운터(63)로부터 입력되는 내부 어드레스신호를 디코드한다. 참조부호 64는 상기 비트선(BL)군을 선택하기 위한 열디코더이다. 상기 메모리셀 어레이(61)중 특정의 열(예컨대 1열) 부분(61′)을 일괄적으로 클리어하기 위해, 이 특정의 열부분(61′)에 대응하는 열디코더(64′: 열스위치)와 부하회로(65′), 센스증폭기(66′)및 기록회로(67′)가 설치되어 있고, 그 이외의 열에는 대응해서 부하회로(65), 센스증폭기(66) 및 기록회로(67)가 설치되어 있다. 상기 센스증폭기(66,66′)는 센스이네이블신호(SE1,SE2)에 의해 독립적으로 제어되고, 기록회로(67,67′)는 기록이네이블신호(WE1,WE2)에 의해 독립적으로 제어된다.
상기와 같이 구성된 반도체 메모리에 있어서, 특정의 열부분(61′)의 데이터를 ˝0˝으로 클리어하는 경우에는, 우선 카운터(63)의 출력(내부어드레스)을 순차적으로 행디코더(62)에 입력시키고 그 출력으로 워드선(WL)군을 하나씩 순차적으로 활성화시키게 되는데, 이때 클리어를 필요로 하지 않는 그 이외의 열에 대응하는 기록회로 (67)는 비활성화상태로 해놓고, 상기 특정의 열부분(61′)에 대응하는 가록회로(67′)를 활성화시킴과 더불어, 열디코더(64′)로 상기 특정의 열부분(61′)을 선택함으로써, 이 특정의 열부분(61′)에 속해 있는 메모리셀(MC)만 ˝0˝데이터 상태로 클리어시키게 된다.
그러나, 상기한 바와같이 워드선(WL)군을 하나씩 순차적으로 모두 선택해서 하나하나의 행단위로 클리어동작을 실행하는 것은, 특정의 열부분에서의 모든 메모리셀을 클리어하는데 아주 많은 시간이 소요된다고 하는 문제점이 있다. 예컨대 행수가 1000이면, 클리어동작은 억세스시간(x)의 1000배를 필요로 하기 때문에, 통상동작에 비해서 극단적으로 저속으로 되게 된다. 또, 상기 클리어동작시에 있어서는 워드선(WL)군을 하나씩 순차적으로 선택할 때에 클리어를 필요로 하지 않는 메모리셀(특정의 열부분 이외의 열의 메모리셀)까지 활성화되어 버리기 때문에, 이 활성화된 메모리셀을 통해 부하회로(65)로부터 전류가 흘러 소비전류가 증대된다고 하는 문제가 있었다.
상기한 바와같은 문제를 회피하기 위해선, 메모리셀 어레이를 일괄 클리어를 필요로 하는 메모리셀 어레이와 일괄 클리어를 필요로 하지 않는 메모리셀 어레이의 둘로 불할하는 것을 고려할 수가 있지만, 통상적으로는 메모리셀 어레이의 행방향 중앙에 행디코더가 배치되기 때문에, 상기 2개의 메모리셀 어레이 각각에 행디코더를 설치할 필요가 생기가 되어 칩면적의 대폭적인 증가를 초래하게 된다.
[발명의 목적]
본 발명은 상기한 바와같이 워드선을 하나씩 순차적으로 선택해서 특정한 열의 메모리셀에 ˝0˝또는 ˝1˝의 데이터를 기록할 때에, 모든 기록이 종료하기까지의 소요시간이 길어지게 됨과 더불어 소비전류가 증대된다고 하는 문제점을 해결하기 위해 발명된 것으로, 특정의 메모리셀 어레이부의 메모리셀에 동시에 ˝0˝또는 ˝1˝의 데이터를 기록할 수 있게 되어 기록동작의 소요시간을 대폭적으로 단축시킬 수 있게 됨과 더불어 기록동작에 따른 소비전류를 대폭적으로 줄일 수 있게 되고, 게다가 칩면적이 작은 반도체 메모리를 제공함에 그 목적이 있다.
[발명의 구성]
상기한 목적으로 달성하기 위해 본 발명에 따른 반도체 메모리는, 메모리셀들이 매트릭스형태로 배열된 제1메모리셀 어레이부와, 상기 제1메모리셀 어레이부내의 메모리셀 어레이부내의 메모리셀의 행을 선택하기 위한 행디코더수단, 상기 제1메모리셀 어레이부내의 메모리셀의 열을 선택하기 위한 제1열디코더수단, 각 행이 상기 제1메모리셀 어레이부의 행에 대응해서 설치되면서 메모리셀들이 매트릭스형태로 배열된 제2메모리셀 어레이부, 상기 제2메모리셀 어레이부내의 메모리셀의 열을 선택하기 위한 것으로서, 상기 제1열디코더수단에 의해 상기 제1메모리셀 어레이부내의 메모리셀의 열중에서 선택된 것이 하나도 없을 경우에는 통상동작모드에서 상기 제2메모리셀 어레이부내의 메모리셀의 열중에서 하나의 선택하고, 상기 제1열디코더수단에 의해 상기 제1메모리셀 어레이부내의 메모리셀의 열중에서 선택된 것이 어느 하나라도 있는 경우에는 상기 제2메모리셀 어레이부내의 메모리셀의 열중에서 아무것도 선택하지 않으며, 상기 제2메모리셀 어레이부의 모든 메모리셀에 동일한 데이터를 동시에 기록하는 경우에는 상기 제2메모리셀 어레이부내의 모든 열을 선택하는 제2열디코더수단 및, 상기 제1및 제2메모리셀 어레이부의 메모리셀의 대응하는 행사이에 설치되어, 상기 행디코더수단으로부터의 출력이 상기 제2메모리셀 어레이부로 전송되는 것을 허용하기 위해 통상동작모드에서 상기 제1메모리셀 어레이부내의 메모리셀의 행을 상기 제2메모리셀 어레이부내의 메모리셀의 각행에 접속시키고, 상기 제2메모리셀 어레이부내의 모든 메모리셀에 동일한 데이터를 동시에 기록하는 경우에 상기 제2메모리셀 어레이부의 각 행을 선택된 레벨로 셋트시키는 논리게이트수단을 구비하여 이루어진 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명의 반도체 메모리에 있어서는, 제어신호선을 활성화시킴으로써, 상기 메모리셀 어레이부의 전부 또는 일부의 워드선군을 동시에 구동시킬 수 있게 되어, 이 메모리셀 어레이부에 대한 일괄 클리어동작 또는 일괄 프리셋트동작시에 순차적으로 워드선을 하나씩 구동시키던 종래예에 비해서 대폭적으로 고속화할 수 있게 된다. 또, 상기 클리어동작 또는 프리셋트작동시에 다른 메모리셀 어레이부의 통상의 워드선은 활성화되지 않으므로, 저소비전력화가 가능하게 된다. 또, 메모리셀 어레이를 분할하지 않고 상기 제어신호선 및 논리게이트를 부가하는 것이 가능하므로 칩면적이 작아지게 된다.
[실시예]
이하, 예시도면을 참조하여 본 발명의 1실시예를 상세히 설명한다.
제1도에 도시한 반도체 메모리에 있어서, 참조부호 1은 예컨대 1트랜지스터, 1캐패시터방식의 다이나믹형 메모리셀(MC)이 메트릭스형태로 배열된 메모리셀 어레이로서, 그중 일붕의 영역은 동일한 데이터의 일괄 기록(또는 데이터의 일괄 클리어)의 대상으로 되는 클리어 메모리셀 어레이부(10)이고, 그 이외의 영역은 통상의 메모리셀 어레이부(20)이다. 또한, WL… 및 BL…은 상기 각 메모리셀 어레이부(10,20)의 워드선군 및 비트선군으로서, 동일행의 메모리셀(MC)에 공통으로 하나의 워드선이 접속되고, 동일열의 메모리셀(MC)에 공통으로 하나의 비트선이 접속되어 있다.
상기 클리어 메모리셀 어레이부(10)의 열방향으로 하나의 제어신호선(11)이 설치됨과 더불어 각 행에 대응해서 논리게이트(12)가 설치되어 있다. 이 논리게이트(12)로는 각각 예컨데 제2도에 도시한 바와같은 오아게이트(12)가 이용되고 있는 바, 이 오아게이트 (12)의 각 한쪽 입력단에는 상기 제어신호선(11)이 공통으로 접속되어 있고, 각 다른쪽 입력단에는 상기 통상의 메모리셀 어레이부(20)의 워드선(WL)이 각각 대응해서 접속되어 있다. 그리고, 이 오아게이트(12)의 각 출력단은 클리어 메모리셀 어레이부(10)의 워드선(WL)에 각각 대응해서 접속되어 있다.
또한, 참조부호 2는 상기 통상의 메모리셀 어레이부(20)의 워드선(WL)을 선택하기 위한 행디코더이고, 통상의 메모리셀 어레이부(20)의 비트선(BL)군에 접속되는 부하회로(23)와 센스증폭기(24), 열디코더(25)및 기록회로(26)가 설치되어 있으며, 상기 클리어 메모리셀 어레이부(10)의 비트선(BL)군에 접속되는 부하회로(13)와 센스증폭기(14), 열디코더(15) 및 기록회로(16)가 설치되어 있다. 상기 센스증폭기 (2 4)와 기록회로(26), 센스증폭기(14)와 기록회로(16)는 각각 SE1, WE1신호와 SE2, WE2신호에 의해서 독립적으로 제어되도록 되어 있다.
상기한 바와같이 구성된 반도체 메모리에 있어서, 통상 동작시에는 제어신호선 (11)이 ˝0˝레벨인 바, 통상의 메모리셀 어레이부(20)의 워드선(WL)의 각 전위가 대응해서 오아게이트(12)를 경유하여 클리어 메모리셀 어레이부(10)의 워드선(WL)에 전달되어 통상의 독출/기록동작이 가능하게되고, 클리어동작시에는 제어신호선(11)이 ˝1˝레벨로 활성화되어 이 ˝1˝레벨이 오아게이트(12)를 경유하여 클리어 메모리셀 어레이부(10)의 모든 워드선(WL)을 동시에 활성화시키게 된다. 따라서, 이 직전에 클리어 메모리셀 어레이부(10)의 비트선(BL)이 클리어레벨로 되도록 기록회로(16)로서 설정해 두면, 클리어 메모리셀 어레이부(10)의 모든 메모리셀(MC)이 한번에 (따라서 고속으로)클리어 되게 된다.
또, 이때 통상의 메모리셀 어레이부(20)의 워드선(WL)은 활성화되지 않으므로, 이 메모리셀 어레이부(20)에서 여분의 전력을 소비하지도 않게 된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 스태틱형 메모리셀(예컨대, 제3도(a)에 도시한 바와같은 6개의 MOS트랜지스터(Q1∼Q6)를 이용한 CMOS 메모리셀이라던지, 제3도(b)에 도시한 바와같은 4개의 MOS 트랜지스터(Q7∼Q10)와 2개의 부하저항(R1,R2)을 이용한 스태틱형 메모리셀 등)을 이용한 반도체 메모리에도 전용할 수 있다.
또, 클리어 메모리셀 어레이부(10)를 n(양의 정수)구분, 예컨대 2구분(區分)하고, 각 구분을 독립적으로 클리어제어할 수 있도록, 예컨대 각 구분마다 독립적으로 클리어용 제어신호선을 설치해서 각 구분의 제어 신호선을 활성화시키도록 해도 좋다. 상기 2구분으로서는, 메모리셀 어레이의 각 행을 홀수번, 짝수번으로 구분하던지, 하위번호, 상위번호로 구분하는(에리어 구분)것 등이 가능하다.
또한, 상기 실시예는 메모리셀 어레이의 각 행을 각 행의 하나의 워드선으로 선택하였지만, 각 행을 이중의 워드선으로 선택하는 반도체 메모리(본원 출원인의 출원에 따른 공개특허공보 소 59-30249호 참조)에도 적용할 수 있는바, 그 구성예의 요부가 제4도에 도시되어 있다. 즉, 통상의 메모리셀 어레이부(40)에 있어서는, 다수의 열단위로 다수의 블록(401∼40n; 메모리셀 어레이)으로 분할되어 있고, 이 다수의 블록(401∼40n)의 각 행마다 공통으로 주워드선(MWL)이 설치되며, 상기 각 블록(401∼40n)마다 각 행에 대응하는 부워드선(SWL1∼SWLn)이 설치되어 있고, 각 블록(4 01∼40n)에 대층해서 블록선택선(BS1∼BSn)이 열방향으로 설치되어 있다. 그리고, 각 블록(401∼40n)의 각 행에 있어서는, 주워드선(MWL)과 대응하는 블록선택선 (BS1∼BSn)이 각각 논리게이트[예컨대, 노아게이트(41)]의 입력단에 접속되어 있고, 이 노아게이트 (41)의 출력단에는 상기 부워드선(SWL1∼SWLn)이 대응해서 접속되어 있다. 메모리셀(MC)은 상기 부워드선(SWL1∼SWLn) 및 비트선(BL)에 접속되어 있다.
따라서, 블록선택선(BS1∼BSn)을 선택적으로 ˝0˝레벨로 함으로써, 대응하는 블록(401∼40n)을 활성화시키도록 선택가능하게 되어 있는바, 만일 주워드선(MWL)이 활성화상태 (여기에서는 ˝0˝레벨)로 되어 있더라도 블록이 선택되지 않는 한 메모리셀(MC)은 활성화되지 않게 되므로 저소비전력화가 가능하게 된다. 이와같은 이중워드선방식의 반도체 메모리에서의 클리어 메모리셀 어레이부(30)의 각 행에 있어서는, 주워드선(MWL)의 신호와 클리어 블록 선택신호선(CBS)의 신호를 오아게이트(31)에 입력하고, 이 오아게이트(31)의 각 출력과 클리어 제어신호선(33)의 신호를 낸드게이트(32)에 입력하며, 이 낸드게이트(32)의 각 출력을 부워드선(SWL)에 접속시켜 두면 좋다. 그렇게 하면, 클리어 제어신호(
Figure kpo00002
)가 ˝0˝레벨로 되면 클리어 메모리셀 어레이부(30)의 모든 부워드선(SWL)이 ˝1˝레벨로 되어 모든 메모리셀(MC)에 한번에 ˝0˝데이터가 기록되게 된다. 또한, 클리어 메모리셀 어레이부(30)에 통상동작을 위한 억세스를 수행하기 위해서는, 클리어 제어신호(
Figure kpo00003
)를 ˝1˝레벨로 함과 더블어 클리어 블록 선택신호선(CBS)을 ˝0˝레벨로 함으로써(활성화시킴으로써), 주워드선 (MWL)이 선택적으로 ˝0˝레벨(활성화레벨)로 된때에 대응하는 부워드선(SWL)이 ˝1˝레벨로 되게 된다.
또한, 상기 클리어 메모리셀 어레이부(30)를 항시 억세스가능한 상태로 하는 방식의 메모리에 있어서는, 상기 클리어 블록 선택신호선(CBS)을 생략하고, 각 행마다 논리게이트로서 제5도에 도시한 바와같이 클리어 제어신호선(33)의 신호와 주워드선 (MWL)의 신호가 입력되는 낸드게이트(34)를 이용하도록 변경하면 좋다.
한편, 본 발명의 특허청구의 범위의 각 구성요소에 병기한 참조부호는 본 발명에 이해를 용이하게 하기 위한 것으로서, 본 발명의 기술적 범위를 도면에 도시된 실시예에 한정하는 의도로 병기한 것은 아니다.
[발명의 효과]
상술한 바와같이 본 발명의 반도체 메모리에 의하면, 동일한 데이터의 일괄기록의 대상으로 되는 메모리셀 어레이부에 제어신호선 및 각행에 대응하는 논리게이트를 설치함으로써, 상기 메모리셀 어레이부 전부 또는 일부의 워드선을 동시에 구동시키는 것이 가능하게 된다. 따라서, 상기 메모리셀 어레이부에 대한 일괄 클리어동작 또는 일괄 프리셋트동작시에 순차적으로 워드선을 하나씩 구동시키던 종래예에 비해서 대폭적으로 고속화할 수 있게 된다. 또, 상기 일괄 클리어동작 또는 일괄 프리셋트동작시에 다른 메모리셀 어레이부의 통상의 워드선은 활성화되지 않으므로, 저소비전력화가 가능하게 된다. 더욱이, 메모리셀어레이를 분할하지 않고 상기 제어신호선 및 각 행마다 논리게이트를 간단하게 작은 면적으로 구성할 수 있으므로, 칩면적이 작아지게 된다.

Claims (12)

  1. 메모리셀들이 매트릭스형태로 배열된 제1메모리셀 어레이부(20)와, 상기 제1메모리셀 어레이부(20)내의 메모리셀의 행을 선택하기 위한 행디코더수단(2), 상기 제1메모리셀 어레이부(20)내의 메모리셀의 열을 선택하기 위한 제1열디코더수단 (25), 각행이 상기 제1메모리셀 어레이부(20)의 행에 대응해서 설치되면서 메모리셀들이 매트릭스형태로 배열된 제2메모리셀 어레이부(10), 상기 제2메모리셀 어레이부 (10)내의 메모리셀의 열을 선택하기 위한 것으로서, 상기 제1열디코더수단 (25)에 의해 상기 제1메모리셀 어레이부(20)내의 메모리셀의 열중에서 선택된 것이 하나도 없는 경우에는 통상동작모드에서 상기 제2메모리셀 어레이부(10)내의 메모리셀의 열중에서 하나의 선택하고, 상기 제1열디코더수단(25)에 의해 상기 제1메모리셀 어레이부(20)내의 메모리셀의 열중에서 선택된 것이 어느 하나라도 있는 경우에는 상기 제2메모리셀 어레이부(10)내의 메모리셀의 열중에서 아무것도 선택하지 않으며, 상기 제2메모리셀 어레이부(10)내의 모든 메모리셀에 동일한 데이터를 동시에 기록하는 경우에는 상기 제2메모리셀 어레이부(10)의 모든 열을 선택하는 제2열디코더수단(15) 및, 상기 제1및 제2메모리셀 어레이부(20,10)의 메모리셀의 대응하는 행사이에 설치되어, 상기 행디코더수단(2)으로부터의 출력이 상기 제2메모리셀 어레이부(10)로 전송되는 것을 허용하기 위해 통상동작모드에서 상기 제1메모리셀 어레이부(20)내의 메모리셀의 행을 상기 제2메모리셀 어레이부(10)내의 모든 메모리셀의 각 행에 접속시키고, 상기 제2메모리셀 어레이부(10)내의 모든 메모리셀에 동일한 데이터를 동시에 기록하는 경우에 상기 제2메모리셀 어레이부(10)의 각 행을 선택된 레벨로 셋트시키는 논리게이트수단(12)을 구비하여 이루어진 것을 특징으로 하는 반도체 메모리.
  2. 제1항에 있어서, 상기 논리게이트수단(12)이, 상기 제1 및 제2메모리셀 어레이부(20,10)의 메모리셀의 각 행에 대응해서 설치되고, 그 한쪽 입력단이 상기 제1메모리셀 어레이부(20)내의 메모리셀의 행중에서 대응하는 하나에 접속되며, 그 다른쪽 입력단이 통상동작 또는 상기 제2메모리셀 어레이부(10)내의 모든 메모리셀에 동일한 데이터를 동시에 기록하는 동작을 선택하기 위한 제어신호(CL)를 수신하도록 접속되고, 그 출력단이 상기 제2메모리셀 어레이부(10)의 메모리셀중에서 대응하는 하나에 접속된 다수의 오아게이트를 포함하고 있는 것을 특징으로 하는 반도체 메모리.
  3. 제1항에 있어서, 데이터가 각 행에 동시에 기록되도록 허용하기 위한 헹어드레스신호를 상기 행디코더수단(2)에 공급하는 카운터 수단을 더 구비하여 이루어진 것을 특징으로 하는 반도체 메모리.
  4. 제1항에 있어서, 상기 제2메모리셀 어레이부(10)에 대응하는 메모리셀 어레이부와 상기 제2열디코더수단(15)에 대응하는 열디코더수단 및 상기 논리게이트수단 (12)에 대응하는 놀리게이트수단을 포함하고 있는 적어도 하나의 블록을 더 구비하여 이루어지고, 상기 적어도 하나의 블록에 동일한 데이터를 동시에 기록하거나 선택적으로 기록하도록 되어 있는 것을 특징으로 하는 반도체 메모리.
  5. 제1항에 있어서, 상기 동일한 데이터가 ˝0˝이고, 상기 메모리셀 어레이부(1 0)의 상기 각 메모리셀에 저장된 데이터가 클리어되도록 되어 있는 것을 특징으로 하는 반도체 메모리.
  6. 제1항에 있어서, 상기 동일한 데이터가 ˝1˝이고, 이 ˝1˝데이터가 상기 메모리셀 어레이부(10)의 각 메모리셀에 프리셋트되도록 되어 있는 것을 특징으로 하는 반도체 메모리.
  7. 다수의 메모리셀들이 매트릭스형태로 배열된 메모리셀 어레이(401∼40n)로 이루어진 메모리셀 어레이군(40)과, 상기 메모리셀 어레이군(40)내의 메모리셀의 행에 각각 접속된 다수의 부워드선(SWL1∼SWLn), 상기 부워드선(SWL1∼SWLn)에 대응해서 설치됨과 더불어 상기 메모리셀 어레이군(40)에 대해 공통으로 설치된 주워드선 (MWL), 상기 메모리셀 어레이군(40)내의 각 메모리셀의 행에 대응해서 설치되어, 상기 메모리셀 어레이중에서 선택된 하나의 부워드선을 상기 주워드선중에서 대응하는 하나에 접속시키기 위한 선택수단(41), 상기 주워드선을 선택하기 위한 행디코더수단, 상기 메모리셀 어레이군(40)의 열을 선택하기 위한 제1열디코더수단, 각 행이 상기 메모리셀 어레이군(40)의 행에 대응해서 설치되면서 메모리셀들이 메트릭스형태로 배열된 메모리셀 어레이부(30), 상기 메모리셀 어레이부(30)내의 메모리셀을 선택하기 위한 것으로서, 상기 제1열디코더수단에 의해 상기 메모리셀 어레이군(40)내의 메모리셀의 열중에서 선택된 것이 하나도 없는 경우에는 통상동작모드에서 상기 메모리셀 어레이부 (30)내의 메모리셀의 열중에서 하나를 선택하고, 상기 메모리셀 어레이부(30)의 메모리셀에 동일한 데이터를 동시에 기록하는 경우에는 메모리셀의 열을 동시에 선택하는 제2디코더수단 및, 상기 메모리셀 어레이군(4))의 행과 상기 메모리셀 어레이부(30)의 각 행사이에 설치되어, 통상동작모드에서 상기 주워드선(MWL)을 상기 메모리셀 어레이부(30)의 각 부워드선(SWL)에 접속시키고, 상기 메모리셀 어레이부(30)의 메모리셀에 동일한 데이터를 동시에 기록하는 경우에 상기 메모리셀 어레이부(30)의 부워드선(SWL)을 선택된 레벨로 셋트시키는 논리게이트수단을 구비하여 이루어진 것을 특징으로 하는 반도체 메모리.
  8. 제7항에 있어서, 상기 선택수단(41)은, 그 한쪽 입력단이 상기 주워드선 (M WL)에 각각 접속되고, 그 다른쪽 입력단이 상기 메모리셀 어레이군(40)의 메모리셀을 선택하기 위한 신호(BS1∼BSn)를 수신하도록 각각 접속된 다수의 노아게이트를 포함하고 있는 것을 특징으로 하는 반도체 메모리.
  9. 제7항에 있어서, 상기 논리게이트수단은, 그 한쪽 입력단이 상기 주워드선 (MWL)에 각각 접속되고, 그 다른쪽 입력단이 상기 메모리셀 어레이부(30)의 메모리셀을 선택하기 위한 신호(CBS)를 각각 수신하도록 접속된 다수의 오아게이트(31)와 ; 그 한쪽 입력단이 상기 다수의 오아게이트(31)의 각 출력단에 접속되고, 그 다른쪽 입력단이 통상동작 또는 상기 메모리셀 어레이부(30)에 동일한 데이터를 동시에 기록하는 동작을 지정하기 위한 신호(
    Figure kpo00004
    )를 수신하도록 접속되며, 그 출력단이 상기 메모리셀 어레이부(30)의 상기 부워드선(SWL)에 각각 접속된 낸드게이트(32)를 포함하고 있는 것을 특징으로 하는 반도체 메모리.
  10. 제7항에 있어서, 상기 논리게이트수단은, 상기 메모리셀 어레이(401∼40n)로 이루어진 메모리셀 어레이군(40) 및 메모리셀 어레이부(30)내의 메모리셀의 행에 대응해서 설치되고, 그 한쪽 입력단이 상기 주워드선(MWL)중에서 대응하는 하나에 접속되며, 그 다른쪽 입력단이 통상동작 또는 상기 메모리셀 어레이부(30)에 동일한 데이터를 동시에 기록하는 동작을 지정하기 위한 신호(
    Figure kpo00005
    )를 수신하도록 접속되고, 그 출력단이 상기 메모리셀 어레이부(30)의 상기 부워드선(SWL)중에서 대응하는 하나에 접속된 다수의 낸드게이트(34)를 포함하고 있는 것을 특징으로 하는 반도체 메모리.
  11. 제7항에 있어서, 상기 동일한 데이터가 ˝0˝이고, 상기 메모리셀 어레이부( 30)의 각 메모리셀에 저장된 데이터가 클리어되도록 되어 있는 것을 특징으로 하는 반도체 메모리.
  12. 제7항에 있어서, 상기 동일한 데이터가 ˝1˝이고, 상기 메모리셀 어레이부(3 0)의 각 메모리셀이 ˝1˝로 프리셋트되도록 되어 있는 것을 특징으로 하는 반도체 메모리.
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