JPH01144294A - キャッシュメモリ - Google Patents

キャッシュメモリ

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JPH01144294A
JPH01144294A JP62302678A JP30267887A JPH01144294A JP H01144294 A JPH01144294 A JP H01144294A JP 62302678 A JP62302678 A JP 62302678A JP 30267887 A JP30267887 A JP 30267887A JP H01144294 A JPH01144294 A JP H01144294A
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cell array
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memory
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    • G—PHYSICS
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は半導体メモリに係シ、特に記憶データの少なく
とも一部を高速にクリアあるいは所望のデータに設定す
る機能を有する半導体メモリに関する。
（従来の技術） 半導体メモリを応用するシステムの中には、メモリの内
容の一部を一括して＠Ｏ”にクリアしたシ、＠１“にプ
リセットしたシしたいことがある。即ち、たとえばキャ
ッシュメモリにおけるタグ部のバリッドφビットをシス
テムスタート時に１０１にクリアし、キャッシュメモリ
の内容が初期状態では正しくなっていないことを指定す
る必要がある。また、画家メモリにおいては、メモリの
内容の全部を一括してクリアしたいことが多い。
このようなりリア機能を有する従来の半導体メモリは、
たとえば第６図に示すように構成されていた。第６図に
おいて、メモリセルアレイ６１は、マトリクス状に配列
された例えばダイナミック型のメモリセルＭＣと、この
メモリセルを選択するためのワード線ＷＬ群およびピッ
）＃ｉＩＢ　Ｌ群を有する。６２は上記ワード線ＷＬ群
を選択するだめのロウデコーダであシ、外部アドレス入
力あるいはアドレスカウンタ６３からの内部アドレス信
号をデコードする。６４は前記ピット線ＢＬ群を選択す
るためのカラムデコーダである。前記メモリセルアレイ
６１のうち、特定のカラム（たとえば１カラム）部６１
′を一括クリアするために、この特定のカラム部６１′
に対応するカラムデコーダ（カラムスイッチ）　６４’
、負荷回路６５′、センスアンプ６６ｊ、書き込み回路
６７′が設けられてお９゜その他のカラムに対応して負
荷回路６５、センスアンプ６６、書き込み回路６７が設
けられている。
上記センスアンプ６６　、６６’はセンスイネーブル信
号ＳＥＪ　、ＳＥ２により独立に制御され、瞥き込み回
路６７　、６７’はライトイネーブル信号型１゜ＷＥ２
によｐ独立に制御される。
上記半導体メモリにおいて、特定のカラム部６５′のデ
ータを＠０″にクリアする場合、先ずカウンタ６３の出
力（内部アドレス〕を走査させてロウデコーダ６２によ
シワード線ＷＬ群を１本づつ順次に活性化させる。この
とき、クリアを必要としないその他のカラムに対応する
薔き込み回路６７は非活性状態にしておき、上記特定の
カラム部６１′に対応する書き込み回路６７′を活性化
させると共に、カラムデコーダ６４′によシ上記特定の
カラム部６１／を選択させることによって、この特定の
カラム部６１／に属しているメモリセルＭＣのみ＠０”
データ状態にクリアされることになる。
しかし、上記したようにワード線ＷＬ群を１本づつ順次
に全て選択し、１つ１つのロウ単位でクリア動作を行う
ことは、特定のカラム部における全てのメモリセルをク
リアするのに多大な時間がかかるという問題点がある。
たとえばロウ数が１０００であれば、クリア動作はアク
セス時間Ｘの１０００倍を要するので１通常動作に比し
て極端に低速となる。また、上記クリア動作に際して、
ワード線ＷＬ群を１本づつ順次に選択するとき、クリア
を必要としないメモリセル（特定のカラム部以外のカラ
ムにおけるメモリセル〕まで活性化してしまうので、こ
のメモリセルを通して負荷回路６５から電流が流れ、消
費電流が大きくなるという問題があった。
上記したような問題を避けるためには、−括クリアを必
要とするメモリセルアレイと一括クリアを必要としない
メモリセルアレイとの２つに分割することが考えられる
が、通常はメモリセルアレイのロウ方向の中央にロウデ
コーダが配置されるので、上記２つのメモリセルアレイ
それぞれにロウデコーダを設ける必要が生じ、チップ面
積の大幅な増加をまねいてしまうことになる。
（発明が解決しようとする問題点］ 本発明は、上記したようにワード線を１本づつ順次に選
択して特定のカラムのメモリセルに１０”またはｑ″１
“のデータを書き込む際に、全ての書き込みが終了する
までの所要時間が長くなると共に消費電流が大きいとい
う問題点を解決すべくなされたもので、特定のメモリセ
ルアレイ部のメモリセルに同時に′″０”または″１”
のデータを書き込むことができ、この書き込み動作の所
要時間を大幅に短縮し得ると共に、この省き込み動作に
伴う消費電流を大幅に低減することが可能になり、しか
もチップ面積が小さくて済む半導体メモリを提供するこ
とを目的とする。
［発明の構成コ （問題点を解決するための手段） 本発明の半導体メモリは、同じデータの−括書き込みの
対象となるメモリセルアレイ部に制御信号線を設けると
共に、この制御信号線の信号と通常のメモリセルアレイ
部のワード線の信号とを論理処理する論理ダートを設け
、この論理ダートの出力によって上記メモリセルアレイ
部分のワード線を駆動するようにしてなることを特徴と
する。
（作用〕 制御信号線を活性化することによって、上記メモリセル
アレイ部の全であるいは一部のワード線群を同時に駆動
することができ、このメモリセルアレイ部に対する一部
クリア動作あるいは一部プリセット動作に際して、順次
にワード線を１本づつ駆動する従来例に比べて大幅に高
速化することができる。また、上記動作に際して、他の
メモリセルアレイ部の通常のワード線は活性化されない
ので、低消費電力化が可能になる。また、メモリセルア
レイを分割することなく、前記制御線および論理ｒ−ト
を付加することが可能であシ、チップ面積が小さくて済
む。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
第１図に示す半導体メモリにおいて、１はたとえば１ト
ランジスタ、ｌキャパシタ方式のダイナミックをのメモ
リセルＭＣがマトリクス状に配列されたメモリセルアレ
イであり、そのうちの一部の領域は同じデータの一括書
き込み（たとえばデータの一部クリア）の対象となるク
リアメモリセルアレイ部１０であシ、その他の領域は通
常のメモリセルアレイ部２Ｑである。ＷＬ・・・および
ＢＬ・・・は、上記各メモリセルアレイ部１０．２０の
ワード線群およびビット線群であシ、同一行のメモリセ
ルＭＣに共通ＦＤ１本のワード線が接続され、同一列の
メモリセルＭＣに共通Ｋ１本のビット線が接続されてｈ
る・ 上記クリアメモリセルアレイ部１０の列方向に１本の制
御信号線１１が設けられると共に各行に対応して論理ゲ
ート１２が設けられている。この論理ゲート１２は、そ
れぞれ例えば第２因に示すようなオアダート１２が用い
られておシ、このオアゲート１２の各一方の入力として
上記制御信号線１１が共通に接続されておシ、各他方の
入力として前記通常のメモリセルアレイ部２０のワード
ｉＷＬが各対応して接続されている。そして、このオア
ｒ　−ト１２の各出力は、クリアメモリセルアレイ部１
０のワード線ＷＬＫ’５対応して接続されている。
なお、２は前記通常のメモリセルアレイ部２０のワード
＃ＷＬを選択するためのロクデコーダでアシ、通常のメ
モリセルアレイ部２０のビット線ＢＬ群に接続される負
荷回路２３、センスアンプ２４、カラムデコーダ２５、
書き込み回路２６が設ケラしておシ、前記クリアメモリ
セルアレイ部１００ビット線ＢＬ群に接続される負荷回
路１３、センスアンプ１４、カラムデコーダ１ｓ、書’
ａ込み回路１６が設けられている。上記センスアンプ２
４、書き込み回路２６とセンスアンプ１４、書き込み回
路１６とは、それぞれＳｇＸ、ＷＥＩ信号とＦ３Ｅ２．
ＷＥ２信号とによって独立に制御されるようになってい
る。
上記半導体メモリにおいて、通常動作時には制御信号８
１１が＠０＃レベルであシ、通常のメモリセルアレイ部
２ＱのワードａＷＬの各電位が対応してオアダート１２
を経てクリアメモリセルアレイ部１０のワード＠ＷＬに
伝わシ、通常の読み出し／書き込み動作が可能になって
いる。クリア動作時には、制御信号１ｆｉＡ１１が″１
”レベルに活性化され、この＠１ｆレベルがオアデート
１２ｔ−経てクリアメモリセルアレイ部１０の全てのワ
ー線ＷＬを同時に活性化する。したがって、この直前に
クリアメモリセルアレイ部１０のビット線ＢＬをクリア
レベルにするように書き込み回路１６による設定を行り
ておけば、クリアメモリセｋ　７　Ｌ／イ部１０の全て
のメモリセルＭ（ＪＥ−ｉに（したがって高速に）クリ
アされる。
また、このとき通常のメモリセルアレイ部２０のワード
線ＷＬは活性化されないので、このメモリセルアレイ部
２０で余分な電力を消費することもない。
なお、本発明は上記実施例に限られるものではなく、ス
タティック型メモリセル（たとえば第３図ａに示すより
な６個のＭＯＳ　）ランジスタロ１〜Ｑ６’Ｚ用いたＣ
ＭＯＳメモリセルとか、第３図すに示すような４個のＭ
ＯＳトランジスタＱ７〜ＱＩＯと２個の負荷抵抗Ｒ１、
Ｒ２を用いたスタティック型メモリセルなど）を用いた
半導体メモリにも適用できる。
また、クリアメモリセルアレイ部Ｊ（＞ｔ−ｎ（正の整
数）区分、たとえば２区分し、各区分を独立にクリア制
御し得るように、たとえば各区分毎に独立にクリア用の
制御信号線を設けて、各区分の制御信号線を順次に活性
化するようにしてもよい。
上記２区分としては、メモリセルアレイの各行を奇数番
、偶数番によシ区分するとか、下位番号、上位番号によ
シ区分する（エリア区分）などが可能である。
また、前記実施例はメモリセルアレイの各行を各行の１
本のワード線で選択したが、各行を二重のワード線で選
択を行う半導体メモリ（本願出願人の出願に係る特開昭
５９−３０２９４号公報参照）にも適用できるもので、
その構成例の要部を第４図に示している。即ち、通常の
メモリセルアレイ部４０において、複数カラム単位で複
数ブロック４０１〜４Ｑｎに分割されておシ、この複数
ブロック４０１〜４０ｎの各行毎に共通に主ワードｉ１
ＭＩＩＶＬが設けられ、上記各ブロック４０１〜４ｏｎ
毎に各行に対応する副ワード線ｗＬ　Ｌ”’　ＳｗＬｎ
が設けられておシ、各ブロック４０１〜４０ｎに対応し
て！ロック選択線Ｂ　Ｓ、〜ＢＳｎがカラム方向に設け
られている。そして、各ブロックの各行において、主ワ
ード線ｍと対応するブロック選択線ＢＳ、〜ＢＳｎとが
それぞれ論理ダート（たとえばノアゲート４））に入力
し、このノアｒ−ト４１の出力に副ワード線ｓｗＬｌ〜
５ＷＬｎが対応して接続されている。メモリセルＭＣは
、上記副ワード線ｍｌ〜ＳＷＬ　　およびピッ）ｉＢＬ
に接続されている。
したがって、ブロック選択線ＢＳ１〜ＢＳｎを選択的に
＠０”レベルにすることによシ、対応するブロック４ｏ
１〜４０ｎを活性化するように選択可能になっておシ、
仮に主ワード線肌が活性化状態（ここでは″０”レベル
）になったときでもブロック選択が行われない限りメモ
リセルＭＣは活性化せず、低消費電力化かり能になって
いる。
このような二重ワード線方式の半導体メモリにおけるク
リアメモリセルアレイ部３θの各行においては、主ワー
ド線肌の信号とクリアブロック選択信号線ＣＢＳの信号
とをオアダート３１に入力し、このオアゲート３１の各
出力とクリア制御信号線３３の信号とをナンドダート３
２に入力し、このナントゲート３２の各出力を副ワード
線ＳＷＬに接続しておけばよい。そうすると、クリア制
御信号ＣＬが″″０″０″レベルと、クリアメモリセル
アレイ部３θの全ての副ワード線ＳＷＩ、が″１＃にな
り、全てのメモリセルＭＣに一度に＠Ｏ”が書き込まれ
ることになる。なお、クリアメモリセルアレイ部３０に
通常動作のためのアクセスを行うには、クリア制御信号
ＣＬを″１″ルベルにすると共にクリアブロック選択信
号線ＣＢＳを″″０＃０＃レベル（活性化する）ことに
よって、主ワードｌ１ｉＩｙ！ＮＬが選択的に′″０”
レベル（活性化レベル）になったときに対応する副ワー
ド線ＳＷＬが′″ｌ”レベルになる。
なお、上記クリアブロック３０を常にアクセス可能な状
態にする方式のメモリにあっては、上記クリアブロック
選択信号線ＣＢＳを省略し、各行毎の論理ゲートとして
、第５図に示すようにクリア制御信号線３３の信号と主
ワード線ＭＬの信号とが入力するナンドグー）　３４　
′ｌｃ用いるように変更すればよい。
［発明の効果］ 上述したように本発明の半導体メモリによれば、同じデ
ータの一部書き込みの対象となるメモリセルアレイ部に
制御信号線および各行に対応する論３１（！グー　トを
設けることによりて、上記メモリセルアｌ／イ部Ｏ全で
あるいは一部のワード線を同時に駆動することが可能に
なる。したがって、４、上記メモリセルアレイ部に対す
る一部クリア動作あるいは一部プリセクト動作に際して
、順次にワ−ド線を１本づつ駆動する従来例に比べて大
幅に高速化することができる。また、上記動作に際して
、他のメモリセルアレイ部の通常のワード線は活性化さ
れないので、低消費電力化が可能になる。さらに、メモ
リセルアレイを分割することなく上記制御信号線および
各行毎の論理ゲートを簡易に、かつ小面積で構成するこ
とができるので、チップ面積が小さくて済む。
【図面の簡単な説明】
第１図は本発明の半導体メモリの一実施例を示す構成説
明図、第２図は第１図中の論理ダートの一例を示す論理
回路図、第３図（ａ）　＃　（ｂ）は第１図中のメモリ
セルの変形例としてスタティック謳メモリセルを示す回
路図、第４図は本発明の他の実施例の要部を示す構成説
明図、第５＠は第４図中のクリアグロックにおける論理
ダートの変形例を示す論理回路図、第６図は従来の半導
体メモリを示す構成説明図である。 Ｊ　Ｏ、Ｊ　０−ＩＩ１１クリアメモリセルアレイ部、
２０゜４０・・・通常のメモリセルアレイ部、１１．３
３−・ψクリア制御信号線、１２，３１，３２．３４・
・・論理グー）、ＷＬ・・・ワード線、ＢＬ・・・ピッ
トｍ、ＭＣ・・・メモリセル、ｍ−・・主リード線、シ
巴。 ｓｗＬｌ〜ｓ′ｗＬ。・・・副ワード線。 出願人代理人　　弁理士　鈴　江　武　彦第３図 手続補正書 Ｇ３，１１．− 昭和　　年　　月 特許庁長官　吉　１）文　毅　殿 １、用件の表示 特願昭６２−３０２６７８号 ２、発明の名称 半導体メモリ ３、補正をする者 事件との関係　　特許出願人 （３０７）　　株式会社　東芝 ４、代理人 東京都千代田区霞が関３丁目７番２号　ＵＢＥビル〒１
００　　電話　０３　（５０２）３１８１　（大代表）
（５８４７）　　弁理士　　鈴　　江　　武　　彦５、
自発補正 ７、補正の内容 −２（１）　　願書添付の図面中の第１図を別紙の通り
訂日　　正する。 ・７−１“７．ｙ”− １・１゛ ７１．。 ′；′ｌ；＋−、、’、、’、　、。

Claims (4)

    【特許請求の範囲】
  1. （１）マトリクス状にメモリセルが配列された第１のメ
    モリセルアレイ部と、マトリクス状にメモリセルが配列
    された第２のメモリセルアレイ部と、この第２のメモリ
    セルアレイ部のビット線方向に設けられた少なくとも一
    本の制御信号線と、上記第２のメモリセルアレイ部の各
    行に対応して設けられ、前記第１のメモリセルアレイ部
    の各行のメモリセルを直接的あるいは間接的に駆動する
    各行のワード線の信号と前記制御信号線の信号とを論理
    処理し、各出力を上記第２のメモリセルアレイ部の対応
    する行のワード線に供給する論理ゲートとを具備してな
    ることを特徴とする半導体メモリ。
  2. （２）前記第２のメモリセルアレイ部は、前記制御信号
    線の信号によって全てのメモリセルが一括して選択され
    ることを特徴とする前記特許請求の範囲第１項記載の半
    導体メモリ。
  3. （３）前記第２のメモリセルアレイ部は複数に区分され
    、前記制御信号線の信号によって各区分毎にメモリセル
    が選択されることを特徴とする前記特許請求の範囲第１
    項記載の半導体メモリ。
  4. （４）前記第１のメモリセルアレイ部および第２のメモ
    リセルアレイ部は、それぞれ各行に対応して主ワード線
    および副ワード線を有し、主ワード線の信号と別の制御
    信号との論理処理を行って対応する副ワード線に供給す
    る論理ゲートを有することを特徴とする前記特許請求の
    範囲第１項記載の半導体メモリ。
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