JPH0422316B2 - - Google Patents

Description

【発明の詳細な説明】 (1) 発明の属する分野の説明 本発明は１方向からアドレス選択して１方向か
らデータを書き込むことができ、複数方向からの
アドレス選択に対してデータを読み出すことがで
きるメモリ装置に関するものである。

(2) 従来の技術の説明 従来から提案されている単一方向アクセススタ
テイツクメモリセルを第６図に示す。

第６図Ａに示すように、メモリセル１は、２個
の入出力端子２，３を持つスタテイツクフリツプ
フロツプ４による情報保持手段と、例えばｎチヤ
ネルMIS形電界効果トランジスタで構成されたト
ランジスタ５，６と、ワード線７と、ビツト線
８，９とを有する。

この場合、ワード線７はメモリセル１を選択す
る信号線であり、ビツト線８，９はメモリセル１
への書き込みデータ又はメモリセル１からの読み
出しデータを転送する信号線である。スタテイツ
クフリツプフロツプ４は４個のトランジスタ１０
〜１３から構成され、例えばトランジスタ１０，
１１はｎチヤネルMIS形電界効果トランジスタ、
トランジスタ１２，１３はｐチヤネルMIS形電界
効果トランジスタである。トランジスタ１０，１
１はその一端をそれぞれ入出力端子２，３に接続
され、他端は共通に接地される。又、トランジス
タ１２，１３はその一端をそれぞれ入出力端子
２，３に接続され、他端は共通に電源端子１４に
接続される。トランジスタ１０，１２のゲートは
共通に入出力端子３に接続される。トランジスタ
１１，１３のゲートは共通に入出力端子２に接続
される。スタテイツクフリツプフロツプ４の入出
力端子２はトランジスタ５を介してビツト線８に
接続され、スタテイツクフリツプフロツプ４の入
出力端子３はトランジスタ６を介してビツト線９
に接続される。一方、トランジスタ５，６のゲー
トはワード線７に共通に接続されている。

以上が従来から提案されている単一方向アクセ
スメモリセル１の構成である。

以下に単一方向アクセスメモリセル１の動作を
説明する。

〔データの書き込み〕

このような構成を有する従来のメモリセル１に
データを書き込むには、書き込むデータと同相の
電位をビツト線８に印加し、書き込むデータと逆
相の電位をビツト線９に印加し、かつ、ワード線
７を高電位にする。ワード線７が高電位なので、
トランジスタ５，６がオン状態となり、導通する
ので、ビツト線８の電位と入出力端子２の電位お
よびビツト線９の電位と入出力端子３の電位がそ
れぞれ等しくなり、かつ、入出力端子２の電位と
入出力端子３の電位とが異なる極性を持つ。その
ため、スタテイツクフリツプフロツプ４のトラン
ジスタ１０〜１３のオン又はオフの状態が決定さ
れ、単一方向アクセスメモリセル１にデータが書
き込まれる。

〔データの保持〕

このデータを保持するにはワード線７を低電位
とし、トランジスタ５，６をオフ状態とすること
で、入出力端子２とビツト線８との間および入出
力端子３とビツト線９との間を非導通とし、フリ
ツプフロツプ４とビツト線８，９とを切り離せば
よい。

〔データの読み出し〕

データを読み出すには、ビツト線８，９を等電
位にプリチヤージして高電位にした後に、ワード
線７を高電位にして、スタテイツクフリツプフロ
ツプ４に書き込まれ維持されている状態をビツト
線８に伝える。ここで、論理値“１”に高電位
を、論理値“０”に低電位を対応させる。スタテ
イツクフリツプフロツプ４の入出力端子２に論理
値“１”が書き込まれている場合、入出力端子２
は高電位であるため、高電位となつているビツト
線８の電位が変化しないことにより、論理値
“１”が読み出される。一方、スタテイツクフリ
ツプフロツプ４の入出力端子２に論理値“０”が
書き込まれている場合、入出力端子２は低電位で
あるため、高電位となつているビツト線８の電位
が引き下げられることにより、論理値“０”が読
み出される。

一方、入出力端子３に書き込まれている状態を
同様にビツト線９から読み出せる。又、ビツト線
８，９の電位差を検出することによつても、書き
込まれている状態を読み出せる。

上記のメモリセルによつてメモリ装置を構成す
る場合には、第６図Ｂに示すように、メモリセル
１をｍ行ｎ列にｍ×ｎ個配列し、単一方向アクセ
スメモリ装置１５を構成する。第ｉ（ｉ＝１，２，
…，ｍ）のワード線７に対応してアドレスWXi
を選択し、BY１，BY２，…，BYnで示すビツ
ト線８を介すか、又はBY１′，BY２′，…，
BYn′で示すビツト線９を介してメモリセル１で
あるCi１，Ci２，…，Cinのデータをそれぞれ読
み書きする。

(3) 発明が解決しようとする問題点 画像認識や文字認識などの分野においては、煩
雑な処理または大量のハードウエアの付加が必要
となる。

例えば、文字認識においては、第７図Ａに示す
ように、１個の文字データ１６をＸ軸方向（横方
向）、斜め右上方向、斜め左上方向、Ｙ軸方向
（縦方向）の４方向に走査することが必要となり、
煩雑な処理または大量のハードウエアの付加を必
要とする。

第６図に示したメモリ装置において、ｍ＝７，
ｎ＝５としたパタンメモリ装置へ文字“Ｆ”を書
き込んだ場合を第７図Ｂに示す。この場合は、７
ワード×５ビツトの単一方向アクセスメモリ装置
１７が用いられる。第７図Ｂ中のアドレスWX１
〜WX７、ビツト線BY１〜BY５は、第６図と同
一の趣旨で用いられる。

上記の装置において、Ｘ軸方向にデータを走査
する場合には、選択方向がメモリ装置１７のワー
ド線の方向と一致するので、１度のアドレス選択
で、Ｘ軸方向の１ワード分のデータの読み出しが
できる。

また、斜め右上方向にデータを走査する場合、
例えば、第７図ＢのＲ線上の５ビツトのデータを
読み出すには、アドレスWX７でビツト線BY１、
アドレスWX６でビツト線BY２、アドレスWX
５でビツト線BY３、アドレスWX４でビツト線
BY４、アドレスWX３でビツト線BY５の各デー
タを順次読み出すことになる。従つて、この場
合、斜め右上方向に１回走査するのにビツト数分
である５回の選択が必要となる。

また、斜め左上方向にデータを走査する場合、
例えば、第７図ＢのＬ線上の５ビツトのデータを
読み出すには、アドレスWX７でビツト線BY５、
アドレスWX６でビツト線BY４、アドレスWX
５でビツト線BY３、アドレスWX４でビツト線
BY２、アドレスWX３でビツト線BY１の各デー
タを順次読み出すことになる。従つて、この場
合、斜め左上方向に１回走査するのにビツト数分
である５回の選択が必要となる。

また、Ｙ軸方向にデータを走査する場合には、
走査すべき特定のビツト線について、アドレス
WX１〜WX７まで順次読み出す。従つて、Ｙ方
向に１回走査するのに、７回の選択が必要とな
る。

以上のことから、一般にｍ行ｎ列の単一方向ア
クセスメモリ装置では、ワード線と異なる方向に
１回走査するのに、最悪ｍ回の選択が必要とな
る。

第８図は、第７図の例に見られる走査時間の増
加を短縮するために、走査方向別に、専用のパタ
ンメモリ装置を備えた例である。第８図Ａに示す
７行５列のメモリ装置１８はＸ軸方向用のメモリ
装置である。第８図Ｂに示す11行５列のメモリ装
置１９は斜め右上方向用のメモリ装置である。第
８図Ｃに示す11行５列のメモリ装置２０は斜め左
上方向用のメモリ装置である。第８図Ｄに示す５
行７列のメモリ装置２１はＹ軸方向用のメモリ装
置である。

ここで、各方向のデータの走査は、各メモリ装
置へのアドレス選択１回の読み出しによりできる
が、そのためには、あらかじめ文字データを走査
方向に応じて第８図に示すように配置し直して各
メモリ装置に書き込んでおく操作が加わり、かつ
４倍以上のメモリ装置が必要となる。なお、第８
図中の×印は、未使用のメモリセルを示す。

以上述べた様に、従来の単一方向アクセスメモ
リ装置を用いて、メモリ装置固有のワード線の方
向と異なる方向へデータを走査しようとすると、
メモリ装置への選択回数は、走査するビツト数に
等しい回数だけ必要となり、メモリ装置へのアク
セス時間が膨大となる欠点があつた。又、メモリ
装置への選択回数を増加させないためには、走査
方向別に、データをあらかじめ再配置して格納し
ておくメモリ装置が必要となり、付加ハードウエ
ア量が増大するだけでなく、付加したメモリ装置
のそれぞれに対応する走査方向のデータがメモリ
装置への１回の選択で読み出せるように、あらか
じめ再配置して書き込んでおく煩雑な操作も必要
になるという欠点があつた。

本発明はこれらの欠点を解決するために複数方
向からデータの読み出しが可能なメモリ装置を実
現することを目的とするものである。

(4) 問題を解決するための手段 上記の目的を達成するため、本発明において
は、従来の単一方向アクセスメモリセルの各メモ
リセルにＫ個（Ｋ≧１，整数）のトランジスタを
付加し、また、メモリ装置にＫ方向のワード線と
Ｍ方向（Ｋ＞Ｍ≧０，整数）のビツト線を付加
し、斜め方向を含むＫ＋１方向のワード線でアド
レス選択してＭ＋１方向のビツト線からデータの
読み出しができるように構成することにより、多
方向アドレス選択が可能なメモリセルを実現して
いる。これらのメモリセルの複数個をアレイ状に
配置すると、Ｋ＋１方向のワード線で決められる
メモリセルの並びをアドレス選択し、Ｍ＋１方向
のビツト線からデータを読み出しできることを特
徴とするメモリ装置を実現することができる。

なお、上記発明のメモリセルの最小単位、すな
わちＫ＝１、Ｍ＝０の回路は、後記第３図におい
て、フリツプフロツプ４、トランジスタ５，６、
ワード線７、ビツト線８，９の基本回路に、Ｋ＝
１個のトランジスタ３６とＫ＝１本ワード線３８
とを付加した部分である。また、第３図の全体の
回路はＫ＝３、Ｍ＝１の場合を示す。

(5) 発明の構成および作用の説明 第１図は本発明の基礎となるメモリセルの回路
図である。メモリセル３０は、２個の入出力端子
２，３を持つスタテイツクフリツプフロツプ４に
よる情報保持手段と、例えばｎチヤネルMIS形電
界効果トランジスタで構成された３個のトランジ
スタ５，６，３１と、２本のワード線７，３２
と、３本のビツト線８，９，３３とを有する。

スタテイツクフリツプフロツプ４は、２個の入
出力端子２，３を持ち、内部は第６図と同様の回
路構成を有する。第１のトランジスタ５と第２の
トランジスタ６のゲートは、共通に第１のワード
線７に接続されている。又、第３のトランジスタ
３１のゲートは、第２のワード線３２に接続され
ている。スタテイツクフリツプフロツプ４の第１
の入出力端子２は、第１のトランジスタ５を介し
て第１のビツト線８に接続されている。又、第１
の入出力端子２は、第３のトランジスタ３１を介
して第３のビツト線３３にも接続されている。一
方、スタテイツクフリツプフロツプ４の第２の入
出力端子３は、第２のトランジスタ６を介して第
２のビツト線９に接続されている。

以上がメモリセル３０の構成である。

以下にメモリセル３０の動作を説明する。

〔データの書き込み〕

このような構成を有するメモリセル３０におい
て、書き込むデータと同相の電位を第１のビツト
線８に印加し、書き込むデータと逆相の電位を第
２のビツト線９に印加し、第１のワード線７を高
電位にする。この様にすると、第１のワード線７
に制御される第１のトランジスタ５と第２のトラ
ンジスタ６とがオン状態となり、導通する。この
ため、第１のビツト線８の電位と第１の入出力端
子２の電位とが同電位となる。又、第２のビツト
線９の電位と第２の入出力端子３の電位とが同電
位となる。この様にして、スタテイツクフリツプ
フロツプ４の２個の入出力端子２，３にそれぞれ
書き込むデータに対して同相と逆相の電位が印加
されるので、これに伴いスタテイツクフリツプフ
ロツプ４内のオンオフ状態が遷移し、データを書
き込むことができる。

〔データの保持〕

このデータを保持するにはワード線７，３２の
両方を低電位とし、２個の入出力端子２，３を両
方ともハイインピーダンス状態とすることで、ス
タテイツクフリツプフロツプ４の状態を維持す
る。

〔データの読み出し〕

横方向アクセス 第１のビツト線８と第２のビツト線９を等しい
電位にプリチヤージして高電位にした後に、第１
のワード線７を高電位にして、スタテイツクフリ
ツプフロツプ４に保持された状態を第１のビツト
線８と第２のビツト線９に伝え、これらのビツト
線８，９の電位差を検出することによつて、デー
タを読み出すことができる。

又、同様にビツト線８，９を等電位にプリチヤ
ージし高電位にした後、第１のワード線７を高電
位にして、第１の入出力端子２の電位が伝わる第
１のビツト線８の電位変化を検出することによつ
ても、データを読み出すことができる。

又、同様にビツト線８，９を等電位にプリチヤ
ージし高電位にした後、第１のワード線７を高電
位にして、第２の入出力端子３の電位が伝わる第
２のビツト線９の電位変化を検出することによつ
ても、データを読み出すことができる。

縦方向アクセス 縦方向にアクセスしてデータを読み出すには、
第３のビツト線３３をプリチヤージして高電位に
した後に、第２のワード線３２を高電位にし、第
３のビツト線３３の電位変化を検出して、データ
を読み出す。

直交同時アクセス 第１のワード線７と第１のビツト線８又は第２
のビツト線９との組合わせによる読み出し動作
と、第２のワード線３２と第３のビツト線３３と
の組合わせによる読み出し動作とを同時に行うこ
とができる。例えば、ビツト線８，９，３３を高
電位にプリチヤージし等電位にした後に、第１の
ワード線７により横方向にアクセスして、第１の
ビツト線８と第２のビツト線９からデータを読み
出す。これと同時に、第２のワード線３２により
縦方向にアクセスして、第３のビツト線３３から
データを読み出す。この様に、同時に２方向から
アクセスが可能となる。

以上、２方向からのデータ読み出しが同等に行
える２方向アクセススタテイツクメモリセルを構
成することができる。

第２図は、第１図に示したメモリセル３０をｍ
行ｎ列に（ｍ×ｎ）個配列し、信号線７，８，
９，３２，３３は隣接する縦横のメモリセルとそ
れぞれ共有して配線された２方向アクセススタテ
イツクメモリ装置３４の概念図である。

２方向アクセススタテイツクメモリ装置３４を
構成するのに必要なアドレス回路、信号線駆動回
路等は従来のスタテイツクメモリ装置に用いられ
ている回路と同様の回路が使用出来るので、第２
図ではそれらをすべて省略してある。

第２図において、第１のワード線７は横方向に
アクセスするとき選択され、それぞれアドレス
WX１，WX２，…，WXmを与えられ、第１の
ビツト線８はビツト線BY１，BY２，…，BYn
及び第２のビツト線９はビツト線BY１′，BY
２′，…，BYn′を介してデータの読み書きを行
う。又、第２のワード線３２は縦方向にアクセス
するとき選択され、それぞれアドレスWY１，
WY２，…，WYnを与えられ、第３のビツト線
３３はビツト線BX１，BX２，…，BXmを介し
て読み出しを行う。

以下にメモリ装置３４の動作を説明する。

〔データの書き込み〕

メモリセルCij（ｉ＝１，２，…，ｍ ｊ＝１，
２，…，ｎ）にデータを書き込む場合、アドレス
WXiの第１のワード線７を高電位とし、その他
のアドレスのワード線７，３２を低電位とし、書
き込むデータと同相の電位を第１のビツト線８の
BYjに印加し、書き込むデータと逆相の電位を第
２のビツト線９のBYj′に印加する。

〔データの読み出し〕

横方向アクセス メモリ装置３４から、データを横方向にアクセ
スし読み出す方法は、アドレスWXi（ｉ＝１，
２，…，ｍ）で指定される第１のワード線７を高
電位とし、WXi以外のアドレスを持つ第１のワ
ード線７を低電位とし、あらかじめプリチヤージ
されている第１のビツト線８と第２のビツト線９
から、メモリセルCi１，Ci２，…，Cinのデータ
を読み出す。

縦方向アクセス アドレスWYj（ｊ＝１，２，…，ｎ）で指定さ
れる第２のワード線３２を高電位とし、WYj以
外のアドレスを持つ第２のワード線３２を低電位
とし、あらかじめプリチヤージされていた第３の
ビツト線３３から、メモリセルＣ１ｊ，Ｃ２ｊ，
…，Cmjのデータを読み出す。

同時２方向アクセス データを横方向にアクセスすると同時に、縦方
向にアクセスし、２方向から読み出すこともでき
る。例えば、アドレスWXiで指定される第１の
ワード線７を高電位とし、これ以外のアドレスを
持つ第１のワード線７を低電位とし、あらかじめ
プリチヤージされていた第１のビツト線８と第２
のビツト線９から、メモリセルCi１，Ci２，…，
Cinのデータを読み出す。これと同時に、アドレ
スWYjで指定される第２のワード線３２を高電
位とし、これ以外のアドレスを持つ第２のワード
線３２を低電位とし、あらかじめプリチヤージさ
れていた第３のビツト線３３から、メモリセルＣ
１ｊ，Ｃ２ｊ，…，Cmjに蓄えられたデータを読
み出す。

この様にして従来の単一方向アクセスメモリ装
置では不可能であつたデータ読み出しを２方向か
ら同等に行える２方向アクセススタテイツクメモ
リ装置を２方向アクセススタテイツクメモリセル
３０によつて実現できる。

〔本発明の実施例〕 第３図は本発明の第１の実施例図である。

第１図において、メモリセル３５は、前記第１
図に示した回路のメモリセル３０に、例えばｎチ
ヤネルMIS形電界効果トランジスタで構成された
２個のトランジスタ３６，３７と、２本のワード
線３８，３９とを付加して構成される。

スタテイツクフリツプフロツプ４、２個の入出
力端子２，３、トランジスタ５，６，３１、ワー
ド線７，３２、ビツト線８，９，３３は、前記第
１図のメモリセル３０と同一の接続関係を有す
る。スタテイツクフリツプフロツプ４の第２の入
出力端子３は、第４のトランジスタ３６を介して
第２のビツト線９に接続されている。又、スタテ
イツクフリツプフロツプ４の第１の入出力端子２
は、第５のトランジスタ３７を介して第３のビツ
ト線３３に接続されている。

以上がメモリセル３５の構成である。

以下にメモリセル３５の動作を説明する。

〔データの書き込み〕

このような構成を有するメモリセル３５へデー
タを書き込む方法は、前記のメモリセル３０と同
様に行われる。

〔データの保持〕

このデータを保持するにはワード線７，３２，
３８，３９すべてを低電位とし、２個の入出力端
子２，３を両方ともハイインピーダンス状態とす
ることで、スタテイツクフリツプフロツプ４の状
態を維持する。

〔データの読み出し〕

横方向アクセス 前記のメモリセル３０と同様にデータを読み出
す。

縦方向アクセス 前記のメモリセル３０と同様にデータを読み出
す。

斜め右上方向アクセス ビツト線９をプリチヤージし高電位にした後
に、斜め右上方向に走る第３のワード線３８を高
電位にし、第２のビツト線９の電位の変化から、
書き込まれたデータと逆相の電位を読み出す。

斜め左上方向アクセス 第３のビツト線３３をプリチヤージし高電位に
した後に、斜め左上方向に走る第４のワード線３
９を高電位にし、第３のビツト線３３の電位の変
化から、書き込まれたデータと同相の電位を読み
出す。

同時アクセス 第１のワード線７又は第３のワード線３８と第
２のビツト線９との組み合わせによる読み出し動
作と、第２のワード線３２又は第４のワード線３
９と第３のビツト線３３との組み合わせによる読
み書し動作とは同時に行うことができる。そのた
め例えば、ビツト線８，９，３３を高電位にプリ
チヤージし、等電位にした後に、第１のワード線
７により横方向アクセスすると同時に、第２のワ
ード線３２により縦方向アクセスできる。又、ビ
ツト線９，３３を等しく高電位にプリチヤージし
た後に、第３のワード線３８により斜め右上方向
アクセスすると同時に、第４のワード線３９によ
り斜め左上方向アクセスできる。又、ビツト線
９，３３を等しく高電位にプリチヤージした後
に、第３のワード線３８により斜め右上方向アク
セスすると同時に、第２のワード線３２により縦
方向アクセスできる。又、ビツト線８，９，３３
を等しく高電位にプリチヤージし、第１のワード
線７により横方向アクセスすると同時に、第４の
ワード線３９により斜め左上方向アクセスでき
る。

以上の構成により、４方向からデータの読み出
しが同等に行える４方向アクセススタテイツクメ
モリセルを構成することができる。

第４図は、第３図に示したメモリセル３５をｍ
行ｎ列に（ｍ×ｎ）個配列し、信号線７，８，
９，３２，３３，３８，３９は隣接する縦横のメ
モリセルとそれぞれ共有配線した４方向アクセス
スタテイツクメモリ装置４０の概念図である。

４方向アクセススタテイツクメモリ装置４０を
構成するのに必要なアドレス回路、信号線駆動回
路等は従来のスタテイツクメモリ装置に用いられ
ている回路と同様の回路が使用できるので、第４
図ではそれらをすべて省略してある。

第４図において、第１のワード線７のアドレス
WX１，WX２，…，WXm、第１のビツト線８
のBY１，BY２，…，BYn、第２のビツト線９
のBY１′，BY２′，…，BYn′、第２のワード線
３２のアドレスWY１，WY２，…，WYn、第
３のビツト線３３のBX１，BX２，…，BXmは
前記第２図のメモリ装置３４と同様に用いられ
る。一方、第３のワード線３８はアドレスWR
１，WR２，…，WR（ｍ＋ｎ＋１）が与えられ
斜め右上方向にアクセスするとき選択され、第４
のワード線３９はアドレスWL１，WL２，…，
WL（ｍ＋ｎ−１）が与えられ斜め左上方向にア
クセスするとき選択される。

以下にメモリ装置４０の動作を説明する。

〔データの書き込み〕

メモリセルCij（ｉ＝１，２，…，ｍ ｊ＝１，
２，…，ｎ）にデータを書き込む場合、前記第２
図のメモリ装置３４と同様にアドレスWXiに第
１のワード線７を高電位とし、その他のアドレス
のワード線７，３２，３８，３９を低電位とし、
書き込むデータと同相の電位を第１のビツト線８
のBYjに印加し、書き込むデータと逆相の電位を
第２のビツト線９のBYj′に印加する。

〔データの読み出し） 横方向アクセス 前記のメモリ装置３４と同様にデータを読み出
す。

縦方向アクセス 前記のメモリ装置３４と同様にデータを読み出
す。

斜め右上方向アクセス アドレスWRi（ｉ＝１，２，…，ｍ＋ｎ−１）
で指定される第３のワード線３８を高電位とし、
これ以外のアドレスの第３のワード線３８および
すべての第１のワード線７を低電位とし、あらか
じめプリチヤージされている第２のビツト線９か
ら、該当するメモリセルのデータを読み出す。

斜め左上方向アクセス アドレスWLi（ｉ＝１，２，…，ｍ＋ｎ−１）
で指定される第４のワード線３９を高電位とし、
これ以外のアドレスの第４のワード線３９および
すべての第２のワード線３２を低電位とし、あら
かじめプリチヤージされている第３のビツト線３
３から、該当するメモリセルのデータを読み出
す。

同時アクセス 第１のワード線７又は第３のワード線３８と第
２のビツト線９との組み合わせによる読み出し動
作と、第２のワード線３２又は第４のワード線３
９と第３のビツト線３３との組み合わせによる読
み出し動作とを同時に行うことができる。例え
ば、第１のワード線７により横方向アクセスする
と同時に、第２のワード線３２により縦方向アク
セスできる。又、第３のワード線３８により斜め
右上方向アクセスすると同時に、第４のワード線
３９により斜め左上方向アクセスできる。又、第
３のワード線３８により斜め右上方向アクセスす
ると同時に、第２のワード線３２により縦方向ア
クセスできる。又、第１のワード線７により横方
向アクセスすると同時に、第４のワード線３９に
より斜め左上方向アクセスできる。

以上、４方向からデータの読み出しが同等に行
える４方向アクセススタテイツクメモリ装置を４
方向アクセススタテイツクメモリセル３５により
構成することができる。

この様にして従来の単一方向アクセスメモリ装
置では不可能であつたデータ読み出しを４方向か
ら同等に行える４方向アクセススタテイツクメモ
リ装置を実現できる。

以上、本発明の実施例では、４ワード線３ビツ
ト線式の４方向アドレス選択２方向データ読み出
し可能メモリセルの場合を示した。

これらの実施例に示すように、従来の単一方向
アクセスメモリセルにＫ個（Ｋ≧１，整数）のト
ランジスタを付加し、また、Ｋ方向のワード線
と、Ｍ方向（Ｋ＞Ｍ≧０，整数）のビツト線を付
加することにより、Ｋ＋１方向のワード線でアド
レス選択し、Ｍ＋１方向のビツト線からデータの
読み出しができる多方向アドレス選択が可能なメ
モリセルを構成でき、これらメモリセルの複数個
をアレイ状に配置すると、Ｋ＋１方向のワード線
で決められるメモリセルの並びをアドレス選択
し、Ｍ＋１方向のビツト線からデータを読み出し
できることを特徴とするメモリ装置を実現でき
る。

さらに、本発明においては、ビツト線を共有す
ることによつてハードウエアの量を減少させるこ
とが出来る、という効果がある。

以下、説明する。

まず、比較を容易にするため、前記実施例のメ
モリセルの最小単位を例として説明する。

第３図の回路において、トランジスタ３１，３
７、ワード線３２，３９およびビツト線３３を除
いた部分、すなわち基本回路であるフリツプフロ
ツプ４、トランジスタ５，６、ワード線７および
ビツト線８，９の部分に、１個のトランジスタ３
６と１本のワード線３８とを付加した回路を考え
る。この回路は本発明においてＫ＝１、Ｍ＝０の
最小単位の回路である。

上記の回路においては、ワード線７とワード線
３８との２方向からのアドレス選択が可能である
が、この場合、ビツト線９は上記の２方向に対し
て共有されており、ビツト線の数を１本減少させ
ることが出来る。

同様に、第３図全体の回路（Ｋ＝３、Ｍ＝１の
場合）においては、上記の構成に加えて、ビツト
線３３がワード線３２とワード線３９との２方向
に共有されており、全体として４方向アドレス選
択２方向データ読み出し可能メモリセルを通常よ
りもビツト線が２本少ない構成で実現できる。

以上説明したように、本発明のメモリセルによ
れば、多方向からアドレス選択可能なメモリ装置
を実現できる。画像処理や文字認識など２次元に
配置されるデータを処理する場合、本発明のメモ
リセルからなる多方向アクセススタテイツクメモ
リ装置を使用することにより、従来の単一方向ア
クセススタテイツクメモリ装置では不可能であつ
た多方向からのデータの読み出しが容易に行える
ようになる。

一例として、前記従来技術の項の記述した第７
図，第８図の例におけるパタンメモリ装置１７〜
２１に、本発明による４方向アクセススタテイツ
クメモリ装置を適用した例を第５図に示す。

第５図に示される４方向からアドレス選択可能
な４方向アクセススタテイツクメモリ装置７０
は、第４図に示した本発明のパタンメモリ装置４
０のｍ＝７、ｎ＝５の場合で実現され、第５図の
パタンメモリ装置７０のアドレス、ビツト線はメ
モリ装置４０と同一の趣旨で用いられる。

上記の装置における動作は、次のようになる。

横方向にデータを走査する場合は、アドレス
WX１〜WX７により選択し、ビツト線BY１〜
BY５又はビツト線BY１′〜BY５′から読み出
す。

縦方向にデータを走査する場合は、アドレス
WY１〜WY５により選択し、ビツト線BX１〜
BX７から読み出す。

斜め右上方向にデータを走査する場合は、アド
レスWR１〜WR１１によつて選択し、ビツト線
BY１′＜〜BY５′から読み出す。

斜め左上方向にデータを走査する場合は、アド
レスWL１〜WL１１によつて選択し、ビツト線
BX１〜BX７から読み出す。

以上のことから、縦・横・斜め２方向、どちら
の方向からデータを読み出す場合でも、１回のア
クセスで十分となる。すなわち、従来のｍ行ｎ列
の単一方向アクセスメモリ装置では、ワード線と
異なる方向に走査する場合、最悪ｍ回のアクセス
が必要であつたのに対して、本発明の多方向アク
セスメモリ装置では１回のアクセスで実行でき
る。

(6) 効果の説明 以上説明したごとく、本発明においては、従来
の単一方向アクセススタテイツクメモリ装置では
不可能であつた多方向からのデータの読み出しが
容易に行える。また、本発明によると、走査方向
別にメモリ装置を備えることが不要となるばかり
でなく、そのメモリ装置へあらかじめ各走査方向
別に配列を変えてデータを書き込む必要がなくな
り、ハードウエア量、選択時間を著しく削減でき
る効果がある。

また、本発明においては、ビツト線を多方向で
共有したり、ワード線とビツト線とを兼用したり
することが出来るので、ビツト線やワード線の数
を減少させることが出来、それに伴つてそれらの
線に付随する周辺回路も減少させることが出来る
ので、全体のハードウエア量を大幅に減少させる
ことが出来る、という効果が得られる。

なお、上述において、メモリセルの僅かな実施
例を述べたに留つたが、本発明の精神を脱するこ
となしに、種々の変形、変更をなし得る。

【図面の簡単な説明】

第１図は本発明の基礎となるメモリセルの回路
図、第２図は第１図のメモリセルをアレイ状に配
列したメモリ装置の回路図、第３図は本発明の一
実施例で、４ワード線３ビツト線式の４方向アク
セスメモリセルの回路図、第４図は第３図の４方
向アクセスメモリセルをアレイ状に配列した４方
向アクセスメモリ装置の回路図、第５図は文字デ
ータ用の４方向アクセスのパタンメモリ装置の概
念図、第６図は従来の１ワード線２ビツト線式の
単一方向アクセスメモリセルによる単一方向アク
セスメモリ装置の回路図、第７図は文字データ用
のパタンメモリ装置が１個の場合の概念図、第８
図は文字データのパタンメモリ装置が４個の場合
の概念図である。 符号の説明、１…単一方向アクセスメモリセ
ル、２，３…入出力端子、４…スタテイツクフリ
ツプフロツプ、５，６…ｎチヤネルMIS形電界効
果トランジスタ、７…ワード線、８，９…ビツト
線、１０，１１…ｎチヤネルMIS形電界効果トラ
ンジスタ、１２，１３…ｐチヤネルMIS形電界効
果トランジスタ、１４…電源端子、１５…単一方
向アクセスメモリ装置、１６…文字データ、１
７，１８…７行５列の単一方向アクセスメモリ装
置、１９，２０…11行５列の単一方向アクセスメ
モリ装置、２１…５行７列の単一方向アクセスメ
モリ装置、３０…２ワード線３ビツト線式２方向
アクセスメモリセル、３１…ｎチヤネルMIS形電
界効果トランジスタ、３２…ワード線、３３…ビ
ツト線、３４…２方向アクセスメモリ装置、３５
…４ワード線３ビツト線式４方向アクセスメモリ
セル、３６，３７…ｎチヤネルMIS形電界効果ト
ランジスタ、３８，３９…ワード線、４０…４方
向アクセスメモリ装置、７０…文字データ用のパ
タンメモリ装置。

Claims (1)

1. 【特許請求の範囲】 １ 第１及び第２の２個のトランジスタと、２個
   の入出力端子を備えるスタテイツクフリツプフロ
   ツプとからなり、前記第１のトランジスタのゲー
   ト以外の一端を前記スタテイツクフリツプフロツ
   プの第１の入出力端子に接続し、前記第２のトラ
   ンジスタのゲート以外の一端を前記スタテイツク
   フリツプフロツプの第２の入出力端子に接続して
   なるメモリセルを、複数個ｍ行ｎ列の行列に組み
   合わせ、かつ、各行１本のワード線と各列第１、
   第２の２本のビツト線を有し、各メモリセル内の
   前記２個のトランジスタのゲートを該当する行の
   前記１本のワード線に共通接続し、第１のトラン
   ジスタのゲート以外の他端は該当する列の前記第
   １のビツト線に接続し、第２のトランジスタのゲ
   ート以外の他端は該当する列の前記第２のビツト
   線に接続してなる単一方向アクセスメモリ装置に
   おいて、 前記各メモリセルにＫ個（Ｋ≧１，整数）のト
   ランジスタを付加し、前記メモリ装置にＫ方向の
   ワード線とＭ方向（Ｋ＞Ｍ≧０，整数）のビツト
   線を付加し、 前記Ｋ個のトランジスタ各々についてＮ番目
   （Ｋ≧Ｎ≧１，整数）のトランジスタのゲートと、
   前記Ｋ方向のワード線のうちＮ番目の方向のワー
   ド線とをそれぞれ接続し、前記Ｋ個のトランジス
   タのゲート以外の一端は前記スタテイツクフリツ
   プフロツプの２個の入出力端子の一方に接続し、
   前記Ｋ個のトランジスタのＮ番目のトランジスタ
   のゲート以外の他端は前記２本のビツト線および
   前記Ｍ方向のビツト線のうちの１本に接続し、か
   つ、前記Ｋ方向のワード線のうちの少なくとも１
   方向は前記行列の斜め方向、すなわちｉ行ｊ列目
   （１≦ｉ≦ｍ，１≦ｊ≦ｎ）のメモリセルがｉ行
   とｊ列を除くメモリセル方向に順次接続されるよ
   うに配設された構成を有し、 １方向からアドレス選択して１方向からデータ
   を書き込み、前記斜め方向を含むＫ＋１方向から
   アドレス選択してＭ＋１方向からデータを読み出
   せることを特徴とする多方向読み出し１方向書き
   込みメモリ装置。