JPS63142593A - 多次元アクセスメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 大容量の半導体メモリでの多次元アクセス化を容易にす
るデコード方法。従来プロセス、回路技術でも、高集積
化、高次元化を可能にする。

〔産業上の利用分野〕

本発明は多次元アクセスメモリ、詳しくは任意の１ワー
ド線の選択で読出される多数のビットのうちの、読出し
に際し指定された次元でのもの複数ビットを同時に出力
することができる多次元半導体メモリ特にその選択回路
に関する。

〔従来の技術〕

半導体メモリ例えばＤＲＡＭでは、ワード線を選択すれ
ば当該ワード線に属する全メモリセルの記憶データが各
々のピント線に現われ、通常はそのうちの１ビツトをコ
ラムアドレスにより選択し、データパ′スを通して外部
へ出力するが、データバスを複数本設はコラムゲートも
それに応じて変更して、複数ビットを同時に出力するこ
とも可能である。画像メモリなどではデータ処理を高速
化するため、複数ビット同時読出しが特に要求される。

〔発明が解決しようとする問題点〕

しかしながら２次元または３次元、−膜化して言えばｎ
次元の画像データをメモリに記憶させておき、これを読
出す場合は次の如き問題がある。

第４図＋ａｌに横Ｘ、縦Ｙ、深さＺ各８ビット、計５１
２ビットの３次元画像データを示すが、これをＸ方向に
並ぶ８ビツトの６４組としく第４図（ｂｌ　（Ｃ）（ｄ
）にｘ、ｙ、ｚ方向各８ビットを取出して示す）、これ
をワード線数６４、各ワード線のビット数（メモリセル
数）８、データバス数８（従って同時出力可能ビット数
８）のメモリの各ワード線のメモリセルに逐次（Ｘ方向
８ビツトの第１組を第１ワード線に、第２組を第２ワー
ド線に、・・・・・・）書込んだとすると、１本のワー
ド線を選択するだけで（１回のアクセスで）Ｘ方向８ビ
ツトを同時に読出すことができる。しかしＹ方向又はＺ
方向の８ビツトを読出すには８回アクセスし、各回の例
えば第１ビン！・を取出すようにしなければならず、ア
クセス時間が大になる。

画像データ処理では複数ビットをＸ方向で取出して処理
し、またＹ、Ｚ方向で取出して処理し、といった作業が
要求され、これらは可及的速やかに、全て同じ時間で実
行したいという要求がある。

複数ビットの取出し態様はＸ、Ｙ、Ｚ方向に限らず、斜
め（対角線）方向なども必要で、また第５図に示すよう
に面Ｓで取出したい要求もある。なお第５図＋ａｌは１
６Ｘ１６ビソトの２次元画像データを示し、Ｓはそのう
ちの４×４ビツトデータである。第５図（ｂｌ　（ｃｌ
　（ｄ）はｘ、　Ｘ方向およびＳ面各１６ビツトを取出
して示す。

本発明はか−る点に鑑みてなされたもので、ワード線選
択で読出される多数ビットのうちの、指定した次元（方
向、面など）の複数ビットを同時に出力可能にしよう、
特にそのための選択回路を提供しようとするものである
。

〔問題点を解決するための手段〕

本発明の多次元アクセスメモリは、複数（ｍ）ビット並
列出力が可能なデータバスと、次元制御信号（ｘ、ｙ、
ｓ）の１つを受けてアクティブにされ、またセグメント
アドレス（Ｂｏ〜Ｂ３）を受けて、各ワード線上の多数
（ｎ）のビットのうちの、指定された次元での複数（ｍ
）ビ・ノドからなるセグメントを選択するデコード出力
を生じる複数（Ｉり１個のプリデコーダ（１８ｘ、　ｌ
ａｙ、　１８ｓ）と、各プリデコーダ（１８ｘ　、　　
１８）’　、　１８ｓ　）のデコード出力を受けデータ
バスと平行に走るｍＸ／本の選択線（３０ｘ、　３０ｙ
、　３０ｓ）と、該選択線によりオンオフされて当該ビ
ット線を当該データバスへ接続するｎＸｚ個のトランス
ファゲート（７２ｘ。

７３ｙ、　７３ｓ、・・・・・・）からなる多次元選択
回路（１６）とを備えることを特徴とするものである。

〔作用〕

このメモリは、任意の１ワード線上の多数（ｎ）のビッ
トのうちの、指定した次元での複数（ｍ、こ−でｎ　＞
ｍ）ビットを同時に読出し、これを繰り返して該ワード
線上の多数のビットを迅速に読出すことができ、画像処
理などに好適である。

〔実施例〕

第１図で１０は半導体メモリのセルアレイで、多数のワ
ード線ＷＬ及びビット線対ＢＬ、ＢＬと、これらの各交
点に配設されるメモリセルＭＣ（図示しない）を有する
。本例ではメモリはＤＲＡＭであり、フォルデッド型で
あるので各ビット線対ＢＬ。

ＢＬはセンスアンプ群１２の一側に互いに平行に延びる
。ワード線は２５６本、ビット線対も２５６対としてお
り、従ってメモリセル数は６５５３６個、センスアンプ
ＳＡは２５６個である。１４はローデコーダで８ピント
アドレスＡＯ〜Ａ７を受け、２５６本のワード線の１つ
を選択する。ワード線１つを選択すると当該ワード線に
属する２５６個のメモリセルの記憶データが各々のビッ
ト線に出てくる。センスアンプ群１２はこれを増幅し、
多次元選択回路１６を通してデータバス２０へ出力する
。

データバス２０は本例では１６本あり、選択回路１６は
指定された次元で、２５６個のセンスアンプの出力から
１６出力（ビット）を選択し、１６本のデータバス２０
へ出力する。ｘ、ｙ、ｓは次元１１Ｊ御信号で、ＸはＸ
方向選択、ｙはＹ方向選択、Ｓは面選択を指示する。即
ちこの第１図はワード線データとしては第５図を想定し
ており、この２次元子面上の１６Ｘ１６＝２５６ビソト
が１ワード線上のメモリセルに書込まれる。なおこ−で
は、１ワード線上のメモリセルに最初から番号を付して
０，１，２．・・・・・・２５５として、そのθ〜１５
にはｙ＝ｏのＸ方向１６ビソト０〜１５が、その１６〜
３１にはＹ＝１のＸ方向１６ビツト０〜１５が、・・・
・・・書込まれるとしている。ＢＯ”Ｂ３はセグメント
（上記の１６ビツト）アドレスである。第５図から明ら
かなようにＸ方向１６ビツトは１６個、Ｙ方向１６ビツ
トも１６個、そして４×ｌ＝１６ビツトの３面も４×ｌ
＝１６個あるから、その１個（セグメント）を指定する
には４ビツト（Ｂｏ−８３）あればよい。ｘ、ｙ、ｓ次
元制御信号はプリデコーダ１８へ入力し、そのデコード
出力を多次元選択回路」６へ加えて、指定次元での１６
ビツト選択を行なわせる。２２はランチで、データバス
２０の１６ビントデータはこのランチ２２を通して外部
へ出力される。

第２図は多次元選択回路１６およびプリデコーダ１８の
構成を示す。プリデコーダ１８はｘ、ｙ。

Ｓ用の３個１８ｘ、１８ｙ、１８ｓからなり、各々は共
通にセグメントアドレスＢｏ−百３を受け、また個々に
次元制御信号ｘ＋　　ｙ＋　　ｓの１つを受けてアクテ
ィブになり、デコードした出力を多次元選択回路工６へ
供給する。３０ｘ、３０７．３０Ｓはこのデコード出力
を供給される各１６本の排他的選択線、７２ｘ、７２ｙ
、７２ｓは該選択線の１つに接続されてオンオフされ当
該センスアンプの出力を当該データバス２０へ送るトラ
ンスファゲートである。トランスファゲートは、各次元
毎に、各センスアンプに１つであるから本例では２５６
Ｘ３個ある。ｘ、ｙ、ｓプリデコーダ１８ｘ、１８ｙ、
１８ｓは信号ＸＩ　　）’ｌ　　Ｓにより１つのみアク
ティブにされ、そして各プリデコーダは１６出力のうち
の１出力をＨにし、従ってこの１６Ｘ３＝４８本中、唯
１つＨの選択線が１６対のトランスファゲートをオンに
して当該センスアンプの出力をデータバス２０へ導く。

この選択線番号（デコーダ出力）０，１，２．・・・・
・・Ｆとデータバス番号０，１．２．・・・・・・Ｆの
対応関係を次表１゜２．３に示す。Ｏｌｏ、Ｏ／１．な
どの左上の数字は選択線番号、右下の数字はデータバス
番号を表　１　（Ｘプリデコーダ） Ｘプリデコーダの選択線０番は第１セグメントを選択す
るものであり、トランスファゲートを制御してセンスア
ンプ第０番〜第１５番ＳＡ・０〜ＳＡ、５の出力をデー
タバス０−Ｆへ導き（表１の横第１列はこれを示してい
る）、同様に選択線１番は第１セグメントを選択するも
ので、トランスファゲートを制御してセンスアンプＳＡ
１．６〜５Ａ３−１の出力をデータバス０〜Ｆへ導き（
表１の横第２列はこれを示している）、以下同様である
。

ワード線上のメモリセルへの書込みは前記の通りである
からこれで第５図の第０セグメント（Ｙ＝ＯのＸ方向１
６ビツト）、第１セグメント（Ｙ＝１のＸ方向１６ビツ
ト）、・・・・・・を逐次データバスへ出力することが
できる。次の表２１表３の見方も表１に準する。

表　２　（Ｘプリデコーダ） 表　３　（ｓプリデコーダ） 第３図に各１６ビツト（セグメント）とセンスアンプ等
との対応を示す。第５図のデータのワード線上各メモリ
セルへの割付けは前記の通りとすると、Ｘ方向アクセス
のときは第１群（Ｂ＝０゜これはＹ＝０におけるＸ方向
１６ビツト）、第２群（Ｂ−１、これはＹ＝１における
Ｘ方向１６ビソト）、・・・・・・の各１６ビツトがセ
ンスアンプＳＡＯ〜５Ａ１５，５Ａ１６〜ＳＡ３１．・
・・・・・より出力され、選択回路により選択されてデ
ータバスＤＢＯ〜ＤＢＦへ送出される。

Ｙ方向アクセスのときは第１群（Ｂ＝０、これはＸ＝０
におけるＹ方向１６ビツト）、第２群（Ｂ＝１、これは
Ｘ＝１におけるＹ方向１６ビソト）、・・・・・・の各
１６ビツトがセンスアンプＳＡＯと５Ａ１６と・・・・
・・５Ａ２４０、ＳＡＩと５Ａ１７と・・・・・・５Ａ
２４１、・・・・・・から出力され、これらは選択回路
により選択されてデータバスＤＢＯ−ＤＢＦへ送出され
る。

また８面アクセスでは第１群（Ｂ＝０、これは左上隅が
Ｘ＝Ｙ＝Ｏの４×４ビツト）、第２群（Ｂ＝１、これは
左上隅がＸ＝４．Ｙ＝Ｏの４×４ビツト）、・・・・・
・の各１６ビツトがセンスアンプＳＡＯ〜ＳＡ３と５Ａ
１６〜５Ａ１９と５Ａ３２〜５Ａ３５と５Ａ４８〜５Ａ
５１（こ−までが第１群で、次は第２群）　、ＳＡ４〜
ＳＡＴ・・・・・・より出力され、選択回路により選択
されてデータバスＤＢＯ−ＤＢＦへ送出される。

センスアンプＳＡＯ〜５Ａ２５５は第５図（ｄｌに示す
ように、ワード線上のデータビット０，１゜２、・・・
・・・２５５と対応する。

前記第２図の５Ａ７２は７２番のセンスアンプであり、
これはＸ方向では第５群の８番ビットを出力する。Ｘプ
リデコーダはＢＯ〜百３が第５群を表わすとき（Ｂｚ〜
Ｂｏが０１００のとき）４番出力をＨにし、トランスフ
ァゲート７２ｘを開いてセンスアンプ５Ａ７２の出力を
データバス８゜８へ導く。また５Ａ７３は７３番センス
アンプであり、Ｘ方向では第５群の９番ビットを出力す
る。

Ｘプリデコーダの上記出力はまたトランスファゲート７
３ｘを開いて５Ａ７３の出力をデータバス９．９へ導く
。以下同様である。

また、５Ａ７２の出力はＹ方向では第８群の４番ビット
に対応する。ＸプリデコーダはＢｏ”Ｂ３が第８群を表
わすとき（８３〜Ｂｏが１０００のとき）８番出力をＨ
にし、トランスファゲート７２ｙを開いて５Ａ７２の出
力をデータバス４，７へ導く。

また５Ａ７３の出力はＹ方向では第９群の４番ビットに
対応する。ｙプリデコーダはＢＯ”Ｂ３が第９群を表わ
すとき９番出力をＨにし、トランスファゲート７３ｙを
開いて５Ａ７３の出力をデータバス４．４へ導く。以下
同様である。

更に、５Ａ７２の出力は８面では６群（Ｘ方向に０．１
，２．３と進めＹ方向に０．　４．　８．　１２と進め
るとして）の０番ビットに対応する。Ｓプリデコーダは
Ｂｏ＝Ｂ３が６群を示すとき６番出力をＨにしてトラン
スファゲート７２ｓを開き、５Ａ７２の出力をデータバ
スの０．■へ導（。また５Ａ７３の出力は８面では６群
の１番ビットに対応し、上記Ｓプリデコーダの６番出力
はトランスファゲート７３ｓを開いて５Ａ７３の出力を
データバス１．Ｔへ導く。以下同様である。

こうして第５図の１６Ｘ１６ビツトデータを同時に読出
し、それを１６ビソトずつ、Ｘ、Ｙ方向および８面のう
ちの任意の次元で選択して出力することができる。

選択態様にはＸ、Ｙ、Ｓの他に種々あり、数学的には２
５６個の中から１６個を取出す（ｎ個の中からｍ個取出
す、こ−でｎ＞ｍ）順列組合せの数だけある。各々の選
択方法（次元）を実行するプリデコーダを用意しておき
、次元制御信号でその１つをアクティブにして所望の次
元で複数ビットを同時出力させることが可能である。勿
論、極めて多数ある組合せの各々に対するプリデコーダ
を用意することは実際には不可能であるから、使用予定
のもの数種を用意し、それを選択使用することになろう
。

書込みは読取りの逆を行えばよく、即ちデータバス２０
に１６ビツトの書込みデータを与え、プリデコーダで選
択した１６個のセンスアンプ従ってビット線へ入力して
、選択ワードと該ビット線との交点の１６個のメモリセ
ルへ書込み、これを選択ワード線の全メモリセルに対し
繰り返して行けばよい。またセンスアンプをランチの如
く機能させ、１６ビツト書込みデータをプリデコーダで
選択した１６個のセンスアンプヘラツチさせ、これを繰
り返して全センスアンプへ書込みデータをランチさせた
後、ワード線を選択して当該ワード線に属する全メモリ
セルヘー斉に書込むこともできる。

勿論、■ワード線上のビット数は２５６に限らず、任意
の多数（ｎ）でよい。データバスも１６ビント用でなく
、任意の複数（ｍ）ビット用でよい。また図ではフォル
デッドビット線型のＤＲＡＭを挙げたので多次元選択回
路１６はセンスアンプに接続されるように示されている
が、オープンビット線型のＤＲＡＭではセンスアンプは
セルアレイの中央にあるから、多次元選択回路はセルア
レイの一端においてビット線の開放端に接続するのが適
当である。また、ワード線上のデータはＸ方向セグメン
トを順次並べたものとする他、Ｙ方向、Ｓ面各セグメン
ト等を順次並べてもよいことは勿論である。

〔発明の効果〕

以上説明したように本発明によれば、任意の１ワード線
上の多数（ｎ）のビットのうちの、指定した次元での複
数（ｍ、こ−でｎ＞ｍ）ビットを同時に読出し、これを
繰り返して該ワード線上の多数のビットを迅速に読出す
ことができ、画像処理などに好適である。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は第１図の選択回路の詳細を示す図、第３図は各
セグメントとセンスアンプ等の対応を示す説明図、 第４図および第５図は多次元データの説明図である。 第１図で１０はセルアレイ、ＷＬはワード線、ＢＬはビ
ット線、１２はセンスアンプ群、２０はデータバスであ
る。

Claims (1)

1. 【特許請求の範囲】 複数（ｍ）ビット並列出力が可能なデータバスと、 次元制御信号（ｘ、ｙ、ｓ）の１つを受けてアクティブ
   にされ、またセグメントアドレス（Ｂ＿０〜Ｂ＿３）を
   受けて、各ワード線上の多数（ｎ）のビットのうちの、
   指定された次元での複数（ｍ）ビットからなるセグメン
   トを選択するデコード出力を生じる複数（１）個のプリ
   デコーダ（１８ｘ、１８ｙ、１８ｓ）と、 各プリデコーダ（１８ｘ、１８ｙ、１８ｓ）のデコード
   出力を受けデータバスと平行に走るｍ×ｌ本の選択線（
   ３０ｘ、３０ｙ、３０ｓ）と、該選択線によりオンオフ
   されて当該ビット線を当該データバスへ接続するｎ×ｌ
   個のトランスファゲート（７２ｘ、７３ｙ、７３ｓ、・
   ・・・・・）からなる多次元選択回路（１６）とを備え
   ることを特徴とする多次元アクセスメモリ。