JPS6353795A - 多次元アクセス半導体メモリ - Google Patents
多次元アクセス半導体メモリInfo
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- JPS6353795A JPS6353795A JP61196529A JP19652986A JPS6353795A JP S6353795 A JPS6353795 A JP S6353795A JP 61196529 A JP61196529 A JP 61196529A JP 19652986 A JP19652986 A JP 19652986A JP S6353795 A JPS6353795 A JP S6353795A
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- JP
- Japan
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- data
- word line
- bit
- bits
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000284 extract Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Image Input (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
画像、イメージ処理に使用されるビットマツプメモリに
対し、アクセス方向の自由度を与えることによりシステ
ムの高性能化を図る。
対し、アクセス方向の自由度を与えることによりシステ
ムの高性能化を図る。
本発明は、縦、横、深さの３方向など任意の方向でアク
セス可能にした多次元アクセスメモリに関する。
セス可能にした多次元アクセスメモリに関する。
半導体記憶装置は一般に多数のワード線とビット線及び
これらのワード線とビット線の各交点に配設されたメモ
リセルからなるセルアレイ、ワード線を選択するワード
（ロー）デコーダ、ビット線を選択するコラムデコーダ
からなる。ローデコーダがワードアドレスに従ってワー
ド線を選択すると当該ワード線に属する全メモリセルの
記憶データが全ビット線に現われ、センスアンプがそれ
を増幅する。コラムデコーダはコラムアドレスに従って
選択したビット線をデータバスへ接続し、そして選択す
るビット線は通常１つであるから、選択された１ワード
線と１ビツト線との交点の１メモリセルのデータがデー
タバスへ取出される。
これらのワード線とビット線の各交点に配設されたメモ
リセルからなるセルアレイ、ワード線を選択するワード
（ロー）デコーダ、ビット線を選択するコラムデコーダ
からなる。ローデコーダがワードアドレスに従ってワー
ド線を選択すると当該ワード線に属する全メモリセルの
記憶データが全ビット線に現われ、センスアンプがそれ
を増幅する。コラムデコーダはコラムアドレスに従って
選択したビット線をデータバスへ接続し、そして選択す
るビット線は通常１つであるから、選択された１ワード
線と１ビツト線との交点の１メモリセルのデータがデー
タバスへ取出される。
このような半導体記憶装置（メモリチップ）を複数（Ｍ
）個例えば８１１１ｉｌ用意すれば１ワードアドレス及
び１ビツトアドレスつまり１アドレスで８メモリセル（
８ビツト）が読出される。
）個例えば８１１１ｉｌ用意すれば１ワードアドレス及
び１ビツトアドレスつまり１アドレスで８メモリセル（
８ビツト）が読出される。
またデータバスを１ワードのビット数（ｎ）だけ用意し
、１ワードを選択するとそのワードのｎビットが同時に
読出されるようにすることもできる。この場合コラムデ
コーダは不要（１ワード線に１ワードが入っているとき
）、またはｎ本単位でビット線選択するものになる（１
ワード線にｍワードが入っているとき）。
、１ワードを選択するとそのワードのｎビットが同時に
読出されるようにすることもできる。この場合コラムデ
コーダは不要（１ワード線に１ワードが入っているとき
）、またはｎ本単位でビット線選択するものになる（１
ワード線にｍワードが入っているとき）。
画像表示用メモリでは、画像の各画素の濃淡、色あい情
報を持つことになるので、各画素をアドレスで指定し、
その各アドレスが濃淡用の複数ビットを持ちかつＲ，Ｇ
、Ｂの３ブレーンが用意されることになる。
報を持つことになるので、各画素をアドレスで指定し、
その各アドレスが濃淡用の複数ビットを持ちかつＲ，Ｇ
、Ｂの３ブレーンが用意されることになる。
このような画面メモリ （ビットマツプ）を１６Ｘ１６
．ＲＧＢ３プレーンの簡単な例について考えてみる。第
７図のＭ Ｉ＝ Ｍ ３が１６Ｘ１６ビツトのメモリで
、各々はＲ，Ｇ、Ｂ用である。このメモリを６４ビツト
（１ワード８ビツトで、８ワード）のもの１２個で構成
したとする。１ワードアドレスで８ビット同時読出しが
できるから、この同時読出しされる８ビツトについては
迅速な処理（読出し、書込み従って変更）ができる。そ
こで第７図のＡ、Ｂ、Ｃ，・・・・・・はり一ド線、０
，１゜２、・・・・・・はビット線とすると、ワード線
方向に並べた８ビツト（その１組を斜線を付して示す）
は迅速に処理できるが、それと直交するビット線方向の
８ビツトは８回アクセスしなければならず、処理に時間
がか＼る。
．ＲＧＢ３プレーンの簡単な例について考えてみる。第
７図のＭ Ｉ＝ Ｍ ３が１６Ｘ１６ビツトのメモリで
、各々はＲ，Ｇ、Ｂ用である。このメモリを６４ビツト
（１ワード８ビツトで、８ワード）のもの１２個で構成
したとする。１ワードアドレスで８ビット同時読出しが
できるから、この同時読出しされる８ビツトについては
迅速な処理（読出し、書込み従って変更）ができる。そ
こで第７図のＡ、Ｂ、Ｃ，・・・・・・はり一ド線、０
，１゜２、・・・・・・はビット線とすると、ワード線
方向に並べた８ビツト（その１組を斜線を付して示す）
は迅速に処理できるが、それと直交するビット線方向の
８ビツトは８回アクセスしなければならず、処理に時間
がか＼る。
縦方向については別のチップに割付ける方法もあるが、
大容量メモリ素子に対しては有効にビットを使用できず
、また外部回路の複雑化、多数同時動作による消費電力
の増加を来たす。また、プレーン方向の操作（カラー変
更）を含めると、増々ビットマツプ周辺回路は複雑化す
る。
大容量メモリ素子に対しては有効にビットを使用できず
、また外部回路の複雑化、多数同時動作による消費電力
の増加を来たす。また、プレーン方向の操作（カラー変
更）を含めると、増々ビットマツプ周辺回路は複雑化す
る。
本発明は縦、横、深さの３方向など、任意方向にアクセ
ス可能とし、システム性能特にグラフィック処理の高性
能化を図ろうとするものである。
ス可能とし、システム性能特にグラフィック処理の高性
能化を図ろうとするものである。
第１図に示すように本発明ではメモリチップのセルアレ
イ１０のワード線に沿ってｘ、ｙ、Ｚ方向を持つ立方体
画像のデータを書込み、そして該セルアレイのビット線
には多次元選択回路１４を設け、１ワード線の選択で読
出されたｎビットの上記立方体画像データをレジスタ１
２に受け、該レジスタからＸ、Ｙ、Ｘ方向等のデータの
いずれかを該選択回路で選択して取出せるようにする。
イ１０のワード線に沿ってｘ、ｙ、Ｚ方向を持つ立方体
画像のデータを書込み、そして該セルアレイのビット線
には多次元選択回路１４を設け、１ワード線の選択で読
出されたｎビットの上記立方体画像データをレジスタ１
２に受け、該レジスタからＸ、Ｙ、Ｘ方向等のデータの
いずれかを該選択回路で選択して取出せるようにする。
立方体画像は例えば８ビツトを単位とし、その０００．
００１，０１０，０１１．１００，１０１．１１０，１
１１ビツトを第２図に示すように割当てる。これは各３
ビツト中の最初（左側）のビットをＸ座標、次の（中央
）ビットをＹ座標、最後（右側）のビットをＸ座標にと
ったものである。１ワード線にはか＼る画像単位の８個
Ａ、Ｂ。
００１，０１０，０１１．１００，１０１．１１０，１
１１ビツトを第２図に示すように割当てる。これは各３
ビツト中の最初（左側）のビットをＸ座標、次の（中央
）ビットをＹ座標、最後（右側）のビットをＸ座標にと
ったものである。１ワード線にはか＼る画像単位の８個
Ａ、Ｂ。
・・・・・・Ｈを記憶させ、従って１ワード線のビット
数は６４で、これらが同時に読出され、レジスタ１２に
ラッチされる。選択回路１４はアクセス方向指示信号り
を受け、該信号で指示された方向でレジスタ１２のデー
タを選択し、出力する。
数は６４で、これらが同時に読出され、レジスタ１２に
ラッチされる。選択回路１４はアクセス方向指示信号り
を受け、該信号で指示された方向でレジスタ１２のデー
タを選択し、出力する。
例えば信号りがＸ方向のアクセスを指示すると、第３図
ｔａ）に示すように、またＹ、Ｚ方向のアクセスを指示
すると第３図（ｂＬ （Ｃ）に示すように出力する。単
位Ａ−Ｈは８個なので、３ビツトでその１つを選択でき
、各単位は８ビツトなので、やはり３ビツトでその１つ
を選択できるが、こ＼では各単位の８ビツトを２ビツト
ずつの４群にし、各群００．０１，１０．１１を信号り
がＸ方向を指示すれば第２図で横に、Ｙ方向を指示すれ
ば縦に、Ｚ方向を指示すれば深さ方向にとるようにする
。
ｔａ）に示すように、またＹ、Ｚ方向のアクセスを指示
すると第３図（ｂＬ （Ｃ）に示すように出力する。単
位Ａ−Ｈは８個なので、３ビツトでその１つを選択でき
、各単位は８ビツトなので、やはり３ビツトでその１つ
を選択できるが、こ＼では各単位の８ビツトを２ビツト
ずつの４群にし、各群００．０１，１０．１１を信号り
がＸ方向を指示すれば第２図で横に、Ｙ方向を指示すれ
ば縦に、Ｚ方向を指示すれば深さ方向にとるようにする
。
次表は、第３図を表にまとめたものである。
表 １
信号りで選択するアクセス方向ｘ、ｙ、ｚはＯＯ，０１
，１０とコード化することができる。そして３ビツトア
ドレスで単位Ａ、Ｂ、Ｃ・・・・・・を選択し、２ビツ
トアドレスで群選択しかつ信号りでアクセス方向を指示
すると立体画像データのＸ。
，１０とコード化することができる。そして３ビツトア
ドレスで単位Ａ、Ｂ、Ｃ・・・・・・を選択し、２ビツ
トアドレスで群選択しかつ信号りでアクセス方向を指示
すると立体画像データのＸ。
Ｙ、Ｚ方向アクセスが可能になる。例えば第２図のＡ−
Ｈを立体画像とし、これをＡの０００，１００、Ｂのそ
れ（０００，１００）を同時アクセスするにはＡ、Ｂの
アドレス、群（０００，１００）のアドレス、Ｄ＝Ｘを
用いればよい。Ｙ方向にアクセスするにはＡ、 Ｃア
ドレス、群（ＯＯ０゜０１０）のアドレス、Ｄ＝Ｙを用
いればよい。Ｚ方向もこれに準する。Ｘ、Ｙ、Ｚの選択
コードＯＯ，０１，１０にはもう１組１１が余っている
から、これで斜め方向０００と１１１の選択を行なうこ
ともできる。
Ｈを立体画像とし、これをＡの０００，１００、Ｂのそ
れ（０００，１００）を同時アクセスするにはＡ、Ｂの
アドレス、群（０００，１００）のアドレス、Ｄ＝Ｘを
用いればよい。Ｙ方向にアクセスするにはＡ、 Ｃア
ドレス、群（ＯＯ０゜０１０）のアドレス、Ｄ＝Ｙを用
いればよい。Ｚ方向もこれに準する。Ｘ、Ｙ、Ｚの選択
コードＯＯ，０１，１０にはもう１組１１が余っている
から、これで斜め方向０００と１１１の選択を行なうこ
ともできる。
第４図は８Ｘ８Ｘ８の立方体のデータを１ワード線に格
納する例を示す。ワード線選択でこの８Ｘ８Ｘ８＝５１
２ビツトが読出され、レジスタ１２にラッチされるから
、その５１２ビツトデータのうち第４図でＸ軸に沿うも
の０．１，２．・・・・・・７を取出せば８ピツ）Ｘ方
向データが得られ、Ｙ軸に沿うもの０． １． ２．・
・・・・・７を取出せば８ビツトＹ方向データが得られ
る。Ｚ方向についても同様である。大きな立体画像はこ
の８Ｘ８Ｘ８画像を所要個数積み上げたものとし、その
各々の５１２ビツトデータを各ワード線に格納すれば、
Ｘ。
納する例を示す。ワード線選択でこの８Ｘ８Ｘ８＝５１
２ビツトが読出され、レジスタ１２にラッチされるから
、その５１２ビツトデータのうち第４図でＸ軸に沿うも
の０．１，２．・・・・・・７を取出せば８ピツ）Ｘ方
向データが得られ、Ｙ軸に沿うもの０． １． ２．・
・・・・・７を取出せば８ビツトＹ方向データが得られ
る。Ｚ方向についても同様である。大きな立体画像はこ
の８Ｘ８Ｘ８画像を所要個数積み上げたものとし、その
各々の５１２ビツトデータを各ワード線に格納すれば、
Ｘ。
ｙ、Ｚ方向共に８ビット単位で同時処理することができ
る。
る。
この第４図の８Ｘ８Ｘ８の立体は第２図の単位Ａ、Ｂ、
・・・・・・を縦、横、深さ共に４個ずつ並べたものに
相当する。従って前記の要領でＸ方向８ビツトデータな
どを選択することができる。
・・・・・・を縦、横、深さ共に４個ずつ並べたものに
相当する。従って前記の要領でＸ方向８ビツトデータな
どを選択することができる。
第５図は１６Ｘ１６Ｘ深さ方向βビットの例を示す。や
はりＸ方向１６ビツト、Ｙ方向１６ビツトの同時読出し
が可能である。更に面方向３１６ビツトの同時読出しも
可能である。即ち１６×１６×ｌビツトデータはレジス
タ１２にあるから、そのうちの第５図にＳを付された方
形領域のデータを選択回路１４により出力させればよい
。
はりＸ方向１６ビツト、Ｙ方向１６ビツトの同時読出し
が可能である。更に面方向３１６ビツトの同時読出しも
可能である。即ち１６×１６×ｌビツトデータはレジス
タ１２にあるから、そのうちの第５図にＳを付された方
形領域のデータを選択回路１４により出力させればよい
。
第６図は、１ワード線のビット数を６４、そして外部デ
ータとして２ビツトをｘ、ｙ、Ｚ方向の形で出力する第
２図のメモリの具体例を示す。ＲＡ ｏ ＝ ＲＡ ７
はローアドレス、ＣＡｏ−ＣＡａはカラムアドレス、Ｄ
Ａｏ＝ＤＡ２は方向アドレスである。Ｘデコーダ１、Ｙ
デコーダ１、Ｘデコーダ１はアドレスＣＡｏ、ＣＡ＋を
受けて、第３図に示すように２ビツトを選択するゲート
の１群を選択する信号を生じる。Ｘデコーダ２、Ｙデコ
ーダ２、Ｘデコーダ２はアドレスＣＡ２〜ＣＡ４を受け
て、Ｘ、Ｙ、Ｘデコーダ１で選択された２ビツトの選択
を行ない、第２図で言えばＡ−Ｈのどれから２ビツトを
取出すかを決定する。また方向デコーダは、アドレスＤ
Ａｏ＝ＤＡ＋を受けて、要求されたアクセス方向のデコ
ーダ（Ｘ、Ｙ、Ｘデコーダ１，２）にエネーブル信号を
送る。
ータとして２ビツトをｘ、ｙ、Ｚ方向の形で出力する第
２図のメモリの具体例を示す。ＲＡ ｏ ＝ ＲＡ ７
はローアドレス、ＣＡｏ−ＣＡａはカラムアドレス、Ｄ
Ａｏ＝ＤＡ２は方向アドレスである。Ｘデコーダ１、Ｙ
デコーダ１、Ｘデコーダ１はアドレスＣＡｏ、ＣＡ＋を
受けて、第３図に示すように２ビツトを選択するゲート
の１群を選択する信号を生じる。Ｘデコーダ２、Ｙデコ
ーダ２、Ｘデコーダ２はアドレスＣＡ２〜ＣＡ４を受け
て、Ｘ、Ｙ、Ｘデコーダ１で選択された２ビツトの選択
を行ない、第２図で言えばＡ−Ｈのどれから２ビツトを
取出すかを決定する。また方向デコーダは、アドレスＤ
Ａｏ＝ＤＡ＋を受けて、要求されたアクセス方向のデコ
ーダ（Ｘ、Ｙ、Ｘデコーダ１，２）にエネーブル信号を
送る。
動作を説明するに、ローアドレスＲＡ ｏ ” ＲＡ
７が与えられるとローデコーダによりセルアレイの１ワ
ード線が選択され、該ワード線に属する全メモリセルの
本例では６４（ＩＩのメモリセルの記憶デ−タがビット
線に現われ、センスアンプＳＡａ〜５Ａｓ３により増幅
され、レジスタ１２のセルＳＣＯ”５Ｃ６３にセットさ
れる。ｘ、ｙ、Ｘデコーダ１，２にはカラムアドレスＣ
Ａｏ＝ＣＡａが与えられ、また方向デコーダには方向ア
ドレスＤＡ ａ ” Ｄ Ａ ＋が与えられる。今、Ｄ
ＡＩ１．ＤＡＩが０．０であったとすると方向デコーダ
はＸデコーダ１，２をエネーブルにする信号を出力する
。
７が与えられるとローデコーダによりセルアレイの１ワ
ード線が選択され、該ワード線に属する全メモリセルの
本例では６４（ＩＩのメモリセルの記憶デ−タがビット
線に現われ、センスアンプＳＡａ〜５Ａｓ３により増幅
され、レジスタ１２のセルＳＣＯ”５Ｃ６３にセットさ
れる。ｘ、ｙ、Ｘデコーダ１，２にはカラムアドレスＣ
Ａｏ＝ＣＡａが与えられ、また方向デコーダには方向ア
ドレスＤＡ ａ ” Ｄ Ａ ＋が与えられる。今、Ｄ
ＡＩ１．ＤＡＩが０．０であったとすると方向デコーダ
はＸデコーダ１，２をエネーブルにする信号を出力する
。
従ってＸデコーダ１がＣＡｏ＝ＣＡ＋により選択した線
１１〜１４のうちの１本に属する選択ゲートがオンにな
ってレジスタ１２の当該セルのデータを出力しくこの出
力状態は第３図の（ａ）の通り、但しか＼るブロックが
第６図では８つある）、またＸデコーダ２がＣＡ２〜Ｃ
Ａ ａにより選択した線Ｌ！〜Ｌ８のうちの１本に属す
る選択ゲートがオンになって、上記８ブロツク（Ａ−Ｈ
）のうちの１ブロツクの２ビツトをデータバスＤＢ［ｌ
、ＤＢｌへ出力する。Ｄｏ、Ｄ＋はこうして出力された
２ビツトデータである。
１１〜１４のうちの１本に属する選択ゲートがオンにな
ってレジスタ１２の当該セルのデータを出力しくこの出
力状態は第３図の（ａ）の通り、但しか＼るブロックが
第６図では８つある）、またＸデコーダ２がＣＡ２〜Ｃ
Ａ ａにより選択した線Ｌ！〜Ｌ８のうちの１本に属す
る選択ゲートがオンになって、上記８ブロツク（Ａ−Ｈ
）のうちの１ブロツクの２ビツトをデータバスＤＢ［ｌ
、ＤＢｌへ出力する。Ｄｏ、Ｄ＋はこうして出力された
２ビツトデータである。
アドレスＣＡ２〜ＣＡ ４を変化させることにより、ブ
ロックＡ−Ｈの選択が、またアドレスＣＡａ〜ＣＡ＋を
変化させることによりブロックＡ、Ｂ。
ロックＡ−Ｈの選択が、またアドレスＣＡａ〜ＣＡ＋を
変化させることによりブロックＡ、Ｂ。
・・・・・・内のＸ方向２個の４通りの組合せの１つが
選択される。
選択される。
方向アドレスＤＡｏ、ＤＡ＋を変えて０１，１０にする
とＹデコーダ１，２、Ｘデコーダ１，２がエネーブルに
され、か＼る状態でＣＡ ｏ ＝ ＣＡ ａを与えるこ
とによりＹ、Ｚ方向で上記と同様の２ビツト出力が行な
われる。
とＹデコーダ１，２、Ｘデコーダ１，２がエネーブルに
され、か＼る状態でＣＡ ｏ ＝ ＣＡ ａを与えるこ
とによりＹ、Ｚ方向で上記と同様の２ビツト出力が行な
われる。
以上説明したように本発明によれば、縦、横、深さの３
次元などの多次元でアクセス可能なメモリを提供できグ
ラフィック処理の高性能化を図ることができる。
次元などの多次元でアクセス可能なメモリを提供できグ
ラフィック処理の高性能化を図ることができる。
第１図は本発明の詳細な説明図、
第２図は３次元画像データの説明図、
第３図はｘ、ｙ、ｚ方向読出しの説明図、第４図は８Ｘ
８Ｘ８画（象データの説明図、第５図は１６Ｘ１６画像
データの説明図、第６図は第２図のメモリの回路図、 第７図はピントマツプメモリの概要説明図である。 第１図、第６図で１０はセルアレイ、１４は選択回路、
ＷＬはワード線、ＢＬはビット線、ＤＢはデータバスで
ある。
８Ｘ８画（象データの説明図、第５図は１６Ｘ１６画像
データの説明図、第６図は第２図のメモリの回路図、 第７図はピントマツプメモリの概要説明図である。 第１図、第６図で１０はセルアレイ、１４は選択回路、
ＷＬはワード線、ＢＬはビット線、ＤＢはデータバスで
ある。
Claims (1)
- 【特許請求の範囲】 各ワード線に属するメモリセル群にそれぞれ多次元デー
タを格納するセルアレイ（１０）と、該セルアレイの各
ビット線（ＢＬ）と共通データバス（ＤＢ）とを選択的
に接続し、指定された次元のデータをデータバスへ出力
させる選択回路（１４）とを備え、 １ワード線の選択で読出された、当該ワード線に属する
全メモリセルデータを選択回路により選択して、指定次
元のデータのみをデータバスへ出力するようにしてなる
ことを特徴とする多次元アクセスメモリ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61196529A JPS6353795A (ja) | 1986-08-22 | 1986-08-22 | 多次元アクセス半導体メモリ |
| EP87307369A EP0257987B1 (en) | 1986-08-22 | 1987-08-20 | Semiconductor memory device |
| DE8787307369T DE3774369D1 (de) | 1986-08-22 | 1987-08-20 | Halbleiter-speicheranordnung. |
| KR8709202A KR910004731B1 (en) | 1986-08-22 | 1987-08-22 | Semiconductor memory device capable of multi direction data access |
| US08/214,161 US5379264A (en) | 1986-08-22 | 1994-03-17 | Semiconductor memory device capable of multidirection data access |
| US08/309,647 US5463582A (en) | 1986-08-22 | 1994-09-21 | Semiconductor memory device capable of multidirection data access |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61196529A JPS6353795A (ja) | 1986-08-22 | 1986-08-22 | 多次元アクセス半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6353795A true JPS6353795A (ja) | 1988-03-08 |
| JPH0587913B2 JPH0587913B2 (ja) | 1993-12-20 |
Family
ID=16359255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61196529A Granted JPS6353795A (ja) | 1986-08-22 | 1986-08-22 | 多次元アクセス半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6353795A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03207080A (ja) * | 1990-01-10 | 1991-09-10 | Matsushita Electron Corp | マルチポートメモリ |
| US5706243A (en) * | 1994-09-27 | 1998-01-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory and method of using the same, column decoder, and image processor |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61243545A (ja) * | 1985-04-22 | 1986-10-29 | Nippon Telegr & Teleph Corp <Ntt> | 多方向読み出し１方向書き込みメモリ装置 |
| JPS6249457A (ja) * | 1985-08-28 | 1987-03-04 | Ascii Corp | 記憶装置 |
| JPS6249458A (ja) * | 1985-08-28 | 1987-03-04 | Ascii Corp | 記憶装置 |
| JPS638846A (ja) * | 1986-06-30 | 1988-01-14 | Toshiba Corp | 画像メモリ制御装置 |
| JPS639271A (ja) * | 1986-06-30 | 1988-01-14 | Toshiba Corp | 画像データ記録装置 |
| JPS63113491A (ja) * | 1986-08-21 | 1988-05-18 | 株式会社 アスキ− | メモリ装置 |
-
1986
- 1986-08-22 JP JP61196529A patent/JPS6353795A/ja active Granted
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03207080A (ja) * | 1990-01-10 | 1991-09-10 | Matsushita Electron Corp | マルチポートメモリ |
| US5706243A (en) * | 1994-09-27 | 1998-01-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory and method of using the same, column decoder, and image processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0587913B2 (ja) | 1993-12-20 |
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