JPS62119679A - 回転・縮小用画像記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はザンプリングにより縮小したデータ、回転した
データ等の読み出しが高速に行えるデータ記憶装置に関
するもので、画像処理装置、文書作成装置、文書ファイ
ル装置等のフレームメモリとして応用できる。

従来の技術 独立にアドレスが与え得る１ＸＮビットの容量を持つメ
モリを２ｍ個用意し、原画の２ｍ×２ｍ画素を１つのブ
ロックとし、このブロック内では行方向からも列方向か
らも２ｍ画素が一度にアクセスできるように、ブロック
内の行方向のワードを構成する２　画素内でデータの並
べ替えを行−・て、又、縮小率１／Ｒに対してＲｘＲブ
ロック内で行方向１列方向それぞれＲ画素毎に１画素づ
つ取り出し、計２　画素を一度に読み出せるように上記
と同様な所定のデータ並べ替えを行って２１画素毎に記
憶する回転・縮小用の画像記憶装置が提案されている。

（例えば、特開昭６Ｏ−８１６６ｉ号公報） 一例として、原画像を８／８画素を１ブロツクとして分
割し、縮小率を１／２までとした場合を用いて上記手法
について説明する。第１５図は原画像の一部１６Ｘ１６
画素を取り出し、その１６×１６画素をブロック分けし
た図であり、第１６図は第１５図でブロック分けした画
素に対して番号の付し方を示しだ図である。−例として
、第１７図にブロック２の画素に対して番号を付した図
を示す。

このように分割した画像を、行方向からも列方向からも
、又、１／２ｋ縮小した状態でも一度に８画素ずつ読み
出せるようにするため、第１８図６ペー、′ に示すような元のデータ列りに対する８種類のデータ並
べ替え規則を用意し、ブロック内の行方向の８画素単位
にこの並べ替え規則に基づく並べ替えを行い、第１９図
に示すようにワード幅１ビットのそれぞれ独立にアドレ
スが与え得る８個のメモリＭ１〜Ｍ８に書き込む。

このように書き込んだ後、例えば、書き込んだ状態を基
準に、縮小率１／１、○度回転で読み出す場合には、１
．き込み時と同様にアドレスを与え、読み出したデータ
をＰ○〜Ｐ７により並べ替すればよい。

又、例えば、入力アドレス　１（１６進）を与え、これ
を第１９図のＭ１〜Ｍ８に、１．０，３゜２．５，４，
７．６（１６進）と変換しアドレスとして与え、読み出
したデータに対して、書き込みの際と同様に、第１８図
の並べ替え規則のＰｌを施すことにより、入力元画像に
対して左に９０度可回転た画像、ブロック１の２列目の
８画素を１度のアクセスで読み出すことができる。第２
０図に読み出したデータから、並べ替えＰｌを行い、６
ペー／゛ 最終的に有効なデータを得るまでのデータの遷移を示す
。

このように、回転度数にかかわらず、行方向からも列方
向からも、１度のアクセスで８画素を読み出すことが出
来る。

又、１／２ｋ縮小する場合には、例えば、入力アドレス
＋６（１６進）を与え、これを第１９図のＭｌ　、Ｍ３
．Ｍ５．Ｍ７にはアドレス　６（１６進）と、Ｍ２．Ｍ
４．Ｍｅ、Ｍｓにはアドレス：Ｅ（１６進）と変換し、
それぞれに与えてデータを読み出す。読み出したデータ
に対しては、第２１図に示すような、元のデータ列りに
対して施すＰｘ（Ｘ−○〜７）とは異なる並べ替えＲを
施し、その後Ｐ３を施すことにより、回転０度１／２縮
小における縮小後の４行目の８画素を１度のアクセスで
読み出すことができる。ここでは、Ｒを施した後、Ｐ３
を施したが、Ｐ６を施してからＲを施しても同じ結果が
得られる。第２２図に読み出したデータから、並べ替え
Ｒ，、Ｐ３を施し、最終的に有効なデータを得る壕での
データ遷移を示す。

７ベー７ 更に、列方向からの読み出し、即ちＳｏ度回転で、１／
２ｋ縮小する場合には、例えば、入力アドレス°４（１
６進）を与え、第１９図のＭ１〜Ｍ８のそれぞれにアド
レスとして、４．１４，６゜１６．０，１０，２．１２
（１６進）と変換して与え、読み出したデータに対し、
第２１図に示すＲとＰ２を施すことにより、回転圧９０
度、１／２縮小における縮小回転後の３行目８画素を１
度のアクセスで読み出すことができる。このように、縮
小モードにおいても、回転度数にかかわらず行方向から
も、列方向からも１度のアクセスで８画素が読み出せる
。

このようにデータを並べ替えて、独立にアドレスが与え
られるメモリ素子で構成した記憶装置にデータを記憶す
る従来の方法によると、回転・縮小等のモードにおける
１ワードの画素が１回のアクセスで得られるという長所
を有する反面、以下のような問題点があった。

発明が解決しようとする問題点 回転・縮小用画像記憶回路の構成を検討する際に考慮し
なければならない重要な点として、１）表示装置への出
力ビデオレート、２）既存のメモリ素子のワード構成、
３）入力画像情報の総容量、４）従来技術の構成上の制
約、５）実装面積等が挙げられる〇 一例として、入力画像の総容量が４Ｍビットであり、こ
れを記憶する回転・縮小用画像記憶回路を構成する場合
を考える。今、条件として、出力ビデオレートと既存の
メモリ素子のサイクルタイムとから求められる最適な記
憶回路のワード幅が３２ビットであるとする。入力画像
の総容量を満足するように、既存のメモリ素子から選択
し画像記憶回路を構成すると、例えば、１ピツ）Ｘ６４
にワードのメモリ素子６４個、１ビットＸ２６６にワー
ドのメモリ素子１６個、４ピント×６４にワードのメモ
リ素子１６個等が考えられる。実装面積の点からは、１
ピツ）Ｘ２５６にワード又は４ビット×６４にワードの
メモリ素子１６個により構成した方が望ましい。

１ビットＸ２６６にワードのメモリ素子１６個９ベーン の場合は、１回のアクセスで読み出せる画素数が１６６
画素あり、最適なワード幅を満たすことができない。

４ビット×６４にワードのメモリ素子１６個の場合は、
１回のアクセスで読み出せる画素数は６４画素と々るが
、プレーン方向の４ビットは同一アドレスが与えられる
ため、前記従来技術のワードを構成する各ビットは独立
にアドレスが与えられなければならないという制限のた
め採ることはできない。

以上からメモリ素子として、１ビット×６４にワードの
メモリ素子６４個を選択し、３２ビ・ノド×２層（１２
８にワード）構成にしなければならず、４ビット×６４
にワードのメモリ素子１６個の場合に比べ、実装面積が
増大するという欠点があった。

本発明は、かかる点に鑑みてなされたもので、記憶素子
の個数を減らし記憶回路のワード幅を削減しても、記憶
装置系全体としてのワード幅は減少させない、即ち、出
力ビデオレートを下げるこ１０ページ となく記憶回路の実装面積を削減し得る回転・縮小用画
像記憶装置を提供することにある。

問題点を解決するための手段 本発明は、上記問題点を解決するために、同一にアドレ
スが与え得るＩＸＮピットの容量を持つプレーンｎ２個
から成るメモリ２ｋ個を用い、この２ｋ側内ではそれぞ
れ独立にアドレスが与え得るように構成し、更に、２ｋ
個のメモリを１つの単位（メモリユニット）として、メ
モリユニットを２ｊ個用い、それぞれこの２ｊ個のメモ
リユニット間でも独立にアドレスが与え得るように構成
、原画像に対しては、２ｋ×２ｋ画素で構成した正方領
域を１つのユニットとし、更に、ユニッ）ｎ×ｎ個（即
ち、（ｎＸ２　　）Ｘ（ｎＸ２ｋ）画素）で構成した正
方領域を１つのブロックとし、更に、ブロック２３×２
コ個（即チ、（ｎ×２ｋ＋ｊ）×（ｎ×２ｋ＋コ）画素
）で構成した正方領域を１つのグループとして原画像を
グループ分割し、各グループ内では、行方向から或は列
方向からもｎユニット毎に１ユニット分の２ｋ個の画素
を２ｊユ１１ペーパ ニット分、計２　ｋ　＋　］個の画素が読み出せるよう
に、且つ、縮小率１／Ｒ（Ｒ：２の指数乗、２≦Ｒ≦２
ｋ）に対して、行方向或は列方向のＲ個のグループの中
からｎユニット毎に１ユニット、計ＲＸ２ｊ個のユニッ
トを取り出し、この（ＲＸ２ｊ）ユニット×２ｋ画素か
らＲ画素毎にサンプリングした計２ｋ＋３個の画素が読
み出せるようにデータの並べ替えを行い、アドレスに対
しては、独立にアドレスが与え得る各メモリに対応した
アドレスをアドレス変換回路により生成し、原画像のグ
ループ内の各ブロックにおけるｎｘｎユニットは、メモ
リユニットにおけるｎｘｎ個のプレーンに、１対１に対
応するように割り当て記憶する。

作用 本発明では上記構成により、読み出しの際にはｎ２個の
プレーンの中のｎ個のプレーンを同時に処理することに
より、記憶装置系全体としてのワード幅を記憶回路のワ
ード幅に対してｎ倍に拡張し、１ビット×Ｎワード構成
のメモリ素子を用いて同じ記憶装置系全体としてのワー
ド幅を得る場合に比べ、メモリ素子の使用個数を最少１
／ｎに削減している。

実施例 第１図は本発明の回転・縮小用画像記憶装置の一実施例
を示すブロック図である。本実施例では、説明を簡単に
するために、ｎ＝２．　ｋ　＝２ｊ　＝１とする。これ
は、メモリに関しては独立にアドレスが与え得るメモリ
が８個、プレーン数が４枚の構成となる。また、画像の
１ユニットを４／４画素、１ブロツクを８／８画素、１
グループを１６×１６画素として構成することになる。

第１図において、１はシリアル／パラレル変換回路、２
及び３は８ビットのデータ並べ替え回路、４は独立にア
ドレスが与え得る８個のメモリ、４枚のプレーンから成
る記憶回路、５はアドレス変換回路、６及び７は８ビッ
トのデータ並べ替え回路、８は１６ピツトのデータ並べ
替え回路、９はパラレル／シリアル変換回路である。

今、縮小率を１／２までとして説明する。第２図は原画
像の一部２×２グループを取り出し、そ１３ベーゾ の中をユニット分けした図であり、第３図は第２図でユ
ニット分けした画素に対して番号の付し方を示した図で
ある。−例として、第４図に第２グループの第３ブロツ
クの第１ユニットの画素に対して番号を付した図を示す
。

原画像はライン単位でシリアルに本実施例で示す記憶装
置に入力される。第１図において、シリアルに入力され
た原画像は、まず、シリアル／パラレル変換回路１にて
１６ビントのパラレル信号に変換される。この１６ビッ
トのパラレル信号は４ビットずつ４つに分け、１番目及
び３番目の４ビットは、即ち、ユニット１とユニット３
の画素はデータ並べ替え回路２ｋ、２番目及び４番目の
４ビット、即ち、ユニット１とユニット３の画素はデー
タ並べ替え回路３に入力する。データ並べ替え回路２，
３ではその８ビットが占めるグループ内、ブロック内等
の位置に応じて第１８図に示すデータの並べ替えＰＯ〜
Ｐ７を行う。このようニテータの並べ替えを行った後、
ユニノトエ（ｉ＝１．２，３．４）の画素は記憶回路４
のプレー１４ページ ンｉに記憶する。第５図は記憶回路４のメモリの構成を
示す図であり、第６図に第２図における各画素を各メモ
リの各プレーンｉに割り当て記憶した状態を示す。

次に、記憶回路４から画像を読み出す場合について説明
する。回転状態０、縮小率１／１で、例えば、第２図の
グループ１における１ｏ行目の１６画素、即ち、グルー
プ１におけるブロック３の２行目の８画素とブロック４
の２行目の８画素を読み出す場合を考える。

第１図のアドレス変換回路５にはアドレス゛５（１６進
）を与える。アドレス変換回路５は、この表示モードで
は各メモリに与えるアドレスを５（１６進）として、記
憶回路４０Ｍ１〜Ｍ８のそれぞれに与える。この時記憶
回路４からは、第７図に示すように４ブレ一ン分計３２
画素が一度に読み出せる。グループ１における１０行目
の１６画素は、プレーン１，２ｋ記憶しであるため、こ
の４プレーンの中からプレーン１、プレーン２を有効と
し、プレーン１の８画素をデータ並べ替え１５ページ 回路６に、プレーン２の８画素をデータ並べ替え回路７
に入力し、データ並べ替え回路６，７にて第１８図に示
すデータ並べ替え規則Ｐ５を施し、更に、データ並べ替
え回路８にて２番目の４ビットと３番目の４ビットの並
びを変換し、パラレル／シリアル変換回路９でシリアル
信号に変換し出力する。第８図にデータ並べ替え回路６
，７．８におけるデータの並び替えの遷移を示す。

グループ１内の１４行目の１６画素、即ち、グループ１
におけるブロック３の６行目の８画素とブロック４の６
行目の８画素を読み出す場合は、４プレーンの中からプ
レーン３．４を有効とし、同様にデータの並びを変換す
ることにより読み出すことができる。又、他のグループ
を読み出す場合も同様である。

次に、縮小率１／１で、列方向からの読み出す場合で、
−例として、右９ｏ度回転の場合について説明する。例
えば、第２図のグループ１における６列目の１６画素、
即ち、グループ１におけるブロック１０２列目の８画素
とブロック３の２列目の８画素を読み出す場合を考える
。

第１図のアドレス変換回路５にはアドレス：１（１６進
）を与える。アドレス変換回路５は、この表示モードで
は記憶回路４のＭ１〜Ｍ８の各メモリに与えるアドレス
を１．０，３，２，５，４゜７．６（１６進）と変換し
与える。この時、記憶回路４からは、第９図に示すよう
に４プレ一ン分計３２画素が一度に読み出せる。グルー
プ１における６列目の１６画素は、プレーン２，４に記
憶しであるため、この４プレーンの中からプレーン２、
プレーン４を有効とし、プレーン４の８画素をデータ並
べ替え回路６に、プレーン２の８画素をデータ並べ替え
回路７に入力し、データ並べ替え回路６，７にて第１８
図に示すデータ並べ替え規則Ｐ６を施し、更に、データ
並べ替え回路８にて２番目の４ビットと３番目の４ビ・
ノドの並びを変換し、パラレル／シリアル変換回路９で
シリアル信号に変換し出力する。第１０図にデータ並べ
替工回路６，７．８におけるデータの並び替えの遷移を
示す○ １７ページ グループ１内の２列目の１６画素、即ち、グループ１に
おけるブロック１の２列目の８画素とブロック３の２列
目の８画素を読み出す場合は、４プレーンの中からプレ
ーン１．３を有効とし、同様にデータの並びを変換する
ことにより読み出すことができる。又、他のグループを
読み出す場合も同様である。

次に、回転状態０度で行方向、列方向共縮小率１／２の
場合について説明する。例えば、第２図における３２Ｘ
３２画素の奇数番目のデータを取り出して縮小した後の
６行目の１６画素読み出す場合を考える。

第１図のアドレス変換回路５にアドレス：、６（１６進
）を与える。アドレス変換回路５は、記憶回路４のＭ１
〜Ｍ８の各メモリに与えるアドレスを、Ｍｌ　、Ｍ３．
Ｍ５．Ｍ７にはアドレス：６（１６進）、又、Ｍ２．Ｍ
４．Ｍ６．Ｍｓにはアドレス：Ｋ（１６進）と変換し与
える。この時、記憶回路４からは、第１１図に示すよう
に４プレ一ン分、計３２画素が一度に読み出せる。縮小
した後の６１８ページ 行目の１６画素は、プレーン１，２ｋ記憶しであるため
、ここでは、この４プレーンの中からプレーン１．プレ
ーン２を有効とし、プレーン１の８画素をデータ並べ替
え回路６に、プレーン２の８画素をデータ並べ替え回路
７に入力し、データ並べ替え回路６，７にて第１８図に
示すデータ並べ替え規則Ｐ６と第２１図に示すデータ並
べ替え規則Ｒとを施し、更に、データ並べ替え回路８に
てデータの並びを変換し、パラレル／シリアル変換回路
９でシリアル信号に変換し出力する。第１２図にデータ
並べ替え回路６，７．８におけるデータの並び替えの遷
移を示す。

縮小した後の８行目を読み出す場合は、４プレーンの中
からプレーン３，４を有効とし、同様にデータの並びを
変換することにより読み出すことができる。又、他の行
を読み出す場合も同様である。

次に、右９０度回転で行方向、列方向共縮小率１／２の
場合について説明する。例えば、第２図における３２Ｘ
３２画素の奇数番目のデータを取１９ベージ り出して縮小した後の６列目の１６画素読み出す場合を
考える。

第１図のアドレス変換回路５にはアドレス　６（１６進
）を力える。アドレス変換回路５は、この表示モードで
は記憶回路４のＭ１〜Ｍ８の各メモリに与えるアドレス
を６．１６，４，１４，２゜１２．０．１０（１６進）
と変換し与える。この時、記憶回路４からは、第１３図
に示すように４プレ一ン分計３２画素が一度に読み出せ
る。縮小した後の６列目の１６６画素、プレーン１，３
に記憶しであるため、ここでは、この４プレーンの中か
らプレーン１．プレーン３を有効とし、プレーン３の８
画素をデータ並べ替え回路６に、プレーン１の８画素を
データ並べ替え回路７に入力し、データ並べ替え回路６
，７にて第１８図に示すデータ並べ替え規則Ｐ１と第２
１図に示すデータ並べ替え規則Ｒとを施し、更に、デー
タ並べ替え回路８にてデータの並びを変換し、パラレル
／シリアル変換回路９でンリアル信号に変換し出力する
。

第１４図にデータ並べ替え回路６，７．８におけるデー
タの並び替えの遷移を示す。

縮小した後の８列目を読み出す場合は、４プレーンの中
からプレーン２．４を有効とし、同様にデータの並びを
変換することにより読み出すことができる。又、他の列
を読み出す場合も同様である。

このように、記憶回路のワード幅が８ビットである場合
でも、記憶装置系全体としては、ワード幅を倍の１６ビ
ットに、即ち、実装面積を２倍にすることなく、ワード
幅を倍に拡張することが出来る。

前述した実際の構成として、総記憶容量４Ｍビット、記
憶装置系全体としての処理のワード幅を３２ビットとし
た場合でも、本方式によれば、４ビット×６４にワード
のメモリ素子１６個を用いて構成し、記憶回路のワード
幅を削減した場合でも、記憶装置系全体としてワード幅
を３２ビットとすることができ、記憶回路の実装面積の
削減を計ることが出来る。

発明の効果 ２１ベーノ 以上述べてきたように、本発明によれば、一般にｎ　の
プレーンを有するメモリ素子を利用することにより、従
来例に比し、記憶装置系全体としての処理のワード幅を
保持したｉｔ、最小１／ｎに記憶回路の実装面積を削減
でき実用的にきわめて有用である。

【図面の簡単な説明】

第１図は本発明の一実施例における回転・縮小用画像記
憶装置を示すブロック図、第２図は原画像の一部２×２
グループを取り出しその中をユニット分けした図、第３
図はユニット分けした画素に対して番号の付し方を示す
図、第４図は４×４画素のそれぞれに番号を付した図、
第５図は記憶回路４のメモリの構成を示す図、第６図は
各画素を各メモリの各プレーン１に割り当て記憶した状
態を示す図、第７図は縮小率１／１、○度回転モードに
おける各プレーンからの読み出し例を示す図、第８図は
縮小率１／１．０度回転モードにおけるデータ並べ替え
の過程を示す遷移図、第９図は縮小率１／１．９０度回
転モードにおける各プ２２ベージ レーンからの読み出し例を示す図、第１０図は縮小率１
／１．９０度回転モードにおけるデータ並べ替えの過程
を示す遷移図、第１１図は縮小率１／２．０度回転モー
ドにおける各プレーンからの読み出し例を示す図、第１
２図は縮小率１／２、○度回転モードにおけるデータ並
べ替えの過程を示す遷移図、第１３図は縮小率１／２．
９０度回転モードにおける各プレーンからの読み出し例
を示す図、第１４図は縮小率１／２．９ｏ度回転モード
におけるデータの並べ替えの過程を示す遷移図、第１５
図は原画像の一部１６Ｘ１６画素を取り出しブロック分
けした図、第１６図は第１５図でブロック分けした画素
に対して番号の付し方を示す図、第１７図はブロック２
の画素に対して番号を付した図、第１８図は８種類のデ
ータ並べ替え規則ｐ。 〜Ｐ了を示す図、第１９図は画像データをＭ１〜Ｍ８の
８個のメモリに書き込んだ状態を示す図、第２０図は従
来例において縮小率１／１．９０度回転モードでメモリ
から読み出したデータを並べ替えて最終的に有効なデー
タ列にする才での遷移２３ページ を示す図、第２１図はＰＯ〜Ｐ７とは異々るデータ並べ
替えＲを示す図、第２２図は従来例において縮小率１／
２、○度回転モードでメモリから読み出したデータを並
べ替えて最終的に有効なデータ列にするまでの遷移を示
す図である。 １・・・・・・シリアル／パラレル変換回路、２〜４゜
６〜７・・・・・・データ並べ替え回路、４・・・・・
・記憶回路、５・・・・・・アドレス変換回路、８・・
・・・・パラレル／シリアル変換回路。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第２
図 第３図 第４図 第５図 メモリユニット１ メモツユニット２ 第１３図 プレーンＩのデータ プレーン２のデ゛−タ プレーン８のデータ プレーン４９フ２り 第１５図 第１６図 第１７図 第１９図

Claims (1)

【特許請求の範囲】
1. １×Ｎビットの容量をもつプレーンをｎ＾２個有し、こ
   れらのプレーン間では同一アドレスが与え得る、即ち１
   アドレスに対するデータのアクセス単位がｎ＾２ビット
   であるようなメモリを２＾ｋ個用い、それぞれこの２＾
   ｋ個のメモリ間では独立にアドレスが与え得るように構
   成し、更に、２＾ｋ個のメモリを１つの単位（メモリユ
   ニット）として、前記メモリユニットを２＾ｊ個用い、
   それぞれこの２＾ｊ個のメモリユニット間でも独立にア
   ドレスが与え得るように構成し、全体として各プレーン
   のワード幅を２＾ｋ＾＋＾ｊ画素としたデータのアクセ
   ス単位がｎ＾２×２＾ｋ＾＋＾ｊとなる記憶手段と、２
   ＾ｋ×２＾ｋ画素の正方領域を１つの単位（ユニット）
   とし、更に、前記ユニットｎ×ｎ個（即ち、（ｎ×２＾
   ｋ）×（ｎ×２＾ｋ）画素）で構成した正方領域を１つ
   の単位（ブロック）とし、更に、前記ブロック２＾ｊ×
   ２＾ｊ個（即ち、（ｎ×２＾ｋ＾＋＾ｊ）×（ｎ×２＾
   ｋ＾＋＾ｊ）画素）で構成した正方領域を１つの単位（
   グループ）として原画像を前記正方領域で分割した各グ
   ループ内の画素に対しては、行方向から或は列方向から
   もｎユニット毎に１ユニット分の２＾ｋ個の画素を２＾
   ｊユニット分、計２＾ｋ＾＋＾ｊ個の画素が読み出せる
   ように、且つ、縮小率１／Ｒ（Ｒ：２の指数乗、２≦Ｒ
   ≦２＾ｋ）に対して、行方向或は列方向のＲ個のグルー
   プからｎユニット毎に１ユニット、計Ｒ×２＾ｊ個のユ
   ニットを取り出した（Ｒ×２＾ｊ）ユニット×２＾ｋ画
   素からＲ画素毎にサンプリングした計２＾ｋ＾＋＾ｊ個
   の画素が読み出せるようにデータの並べ替えを行うデー
   タ並べ替え手段と、与えられたアドレスを回転・縮小状
   態に応じて前記メモリユニット内の２＾ｋ個のメモリ及
   び２＾ｊ個のメモリユニットのそれぞれに与える所定の
   アドレスに変換するアドレス変換手段とを備え、原画像
   の各グループに対し前記データ並べ替え手段により所定
   の並べ替えを行った後、この原画像のグループ内の各ブ
   ロックにおいては、前記記憶手段におけるアドレスが独
   立に与え得る２＾ｋビットを１ワードとするメモリユニ
   ットのｎ＾２個のプレーンに、それぞれユニットとプレ
   ーンが１対１に対応するように割り当て、行方向或は列
   方向の２＾ｋ画素単位に記憶し、記憶手段からの読み出
   しの際には、ｎ＾２プレーンの内ｎプレーンを同時に処
   理し、処理のワード幅をｎ倍に拡張することを特徴とす
   る回転・縮小用画像記憶装置。