JPH0695631A - 画像処理方法及び装置 - Google Patents
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Abstract
速に行えるようにし、MPEG等の高速動作を要求する
規格にも十分対応できるようにする。 [構成]画像記憶部10は8個のメモリ・アレイMA1
〜MA8 を並列接続したもので、各メモリ・アレイMA
i は書込アドレス発生回路12、メモリアレイ制御ロジ
ック14および読出アドレス発生回路16の制御の下で
個別的に画像情報の書込み・読出しを行えるようになっ
ている。メモリ・アレイMA1 〜MA8 の入出力端子
は、入出力バッファ18の8個のデータレジスタDRE
G1 〜DREG8 、セレクタ回路20の8個の行セレク
タYSEL1 〜YSEL8 および列セレクタXSEL、
およびデータバス22を介してハーフペル演算回路24
に接続されている。
Description
術に係り、特に画像情報をブロック化して処理する方法
および装置に関する。
るためのメモリを必要とする。図26に、動画像圧縮技
術の一規格として知られるMPEG(Moving Picture E
xpertGroup)に用いられる従来の画像メモリの構成を示
す。この画像メモリは、複数の汎用DRAM(タ゛イナミック・
ランタ゛ム・アクセス・メモリ)100とMPEG用インタフェース回
路102とで構成される。
ンのブロック単位で画像処理が行われるため、この画像
メモリには8×8のブロック単位で画像情報が書き込ま
れ、あるいは読み出される。書込みのときは、1画面分
の画像情報が8×8のブロックずつ順次入力されるよう
に規格で決められているので、各ブロックを画像情報ア
ドレス空間内のブロック位置に対応したDRAM100
内の記憶領域に格納すればよい。読出しのときは、入力
したブロック単位とは関係なく任意の位置にブロックと
同じサイズのエリアを指定できるようにし、さらには画
素格子の中点つまりハーフグリッドでエリアを指定でき
るようにし、そのように指定されたエリアから8×8の
画素(8ビット)を出力するように規格で決められてい
る。この規格を満たすために、指定されたエリアを含む
9×9の画素をDRAM100からMPEG用インタフ
ェース回路102に読み出して、このインタフェース回
路102内でハーフペル処理(ハーフグリッドの両側の
画素の平均値を演算し、その平均値をハーフグリッド上
の画素とする処理)を行ってから、8×8の画素を出力
するようにしている。
AM制御回路104は各DRAM100に対し、書込み
・読出しの制御、アドレスの発生、画像情報の割り振り
の制御等を行う。データレジスタ106には、読出時に
DRAM100から上記のような指定されたエリアを含
む9ピクセル×9ラインの画像情報が取り込まれる。加
算回路108,110,112はハーフペル処理の演算
に使用される。データレジスタ114には、ハーフペル
処理を行わない場合の8×8の画素もしくはハーフペル
処理後の8×8の画素の画像情報が一時的に格納され
る。ハーフペル演算制御回路116は、読出時にDRA
M制御回路104からのエリアを指定するアドレス信号
に基づいてハーフペル処理を行うべきか否かの判断をし
た上で、データレジスタ106,114および加算回路
108〜112の動作を制御する。
一般のDRAMと同様に、このDRAM100は、多数
のメモリ・セルをマトリクス状に配列してなるメモリ・
アレイ120と、外部からのアドレス信号ADをデコー
ドし、アドレス信号ADによって指定されるメモリ・ア
レイ120内の記憶番地を選択するロウ・デコーダ12
2およびカラム・デコーダ124と、外部からのメモリ
制御信号RAS- ,CAS- に応答して所定のタイミン
グ信号を各部に与えるタイミング制御回路126等によ
って構成される。
は、圧縮された動画像の画像情報を扱うため、大容量か
つ高速の画像メモリを必要とし、たとえば1つの仕様と
して4Mビットのメモリ容量、35nsecの書込み・
読出しサイクルを要求している。上記した従来の画像メ
モリは、高速化をはかるため256K(×4)のDRA
Mを16個並列接続して4Mビットのメモリを構成して
いる。しかし、DRAMは1回のメモリアクセス毎に必
ずプリチャージを行わなくてはならず、しかもDRAM
より読み出した画像情報について8ビットないし10ビ
ットの加算回路を用いてハーフペル処理を行うため、3
5nsecのサイクルで9×9の画素の画像情報を連続
して出力することは不可能であった。
もので、ブロック単位で画像情報の書込み・読出しを高
速に行えるようにし、MPEG等の高速動作を要求する
規格にも十分対応できる画像処理方法および装置を提供
することを目的とする。
めに、本発明の画像処理方法は、1画面分の画像情報を
画像情報アドレス空間においてマトリクス状に複数のブ
ロックに分割し、任意のブロックと隣接する他の全ての
ブロックが前記任意のブロックとは異なるメモリアレイ
にそれぞれ格納されるように前記複数のブロックを複数
のメモリアレイに割り付けして格納する方法とした。
メモリアドレッシングの可能な複数のメモリアレイと、
情報アドレス空間においてマトリクス状に複数のブロッ
クに分割された単位分の情報を、情報アドレス空間にお
いて任意のブロックと隣接する他の全てのブロックが前
記任意のブロックとは異なるメモリアレイにそれぞれ格
納されるように、ブロック単位でいずれかの前記メモリ
アレイに割り振って書き込む書込手段と、情報アドレス
空間において前記ブロックと同一サイズで任意の位置に
定義されたエリアと少なくとも部分的に重なる1つまた
は複数の各前記ブロックに含まれる全ての情報を読み出
し、前記読み出した情報のうちから前記エリアに対応す
る情報を抽出する読出手段と、前記読出手段によって抽
出された情報についてハーフペル処理を実行するハーフ
ペル演算手段とを有する構成とした。
の画像情報を蓄積する記憶手段より画面内の任意の位置
に指定された所定サイズのエリアに対応する画素を1行
または1列毎に読み出すこと、前記読み出した1行また
は1列分の画素を保持し、各々の画素データを下位から
所定の回数に分けて複数のビットずつ出力すること、隣
接する画素の間で前記出力された複数のビットを各桁毎
に加算すること、各桁毎の加算値を組み合わせて、所定
数の隣接する画素の平均値をとることの諸ステップを有
する方法とした。
が該任意のブロックとは異なるメモリアレイにそれぞれ
格納されるように複数のブロックが複数のメモリアレイ
に割り付けされているので、ブロックと同じサイズで任
意の位置に読出エリアが指定されたときは、そのエリア
と少なくとも部分的に重なる1個ないし4個のブロック
のそれぞれの画像情報が同時に読み出される。その読み
出した画像情報から読出指定エリアに対応(関係)した
必要な画像情報を抽出し、ハーフペル処理にかけること
で、所要の画素をブロック単位で出力することができ
る。本発明のハーフペル処理方法を用いると、パイプラ
イン方式で演算が実行されるため、所要の画素を間断な
く出力することができる。
例を説明する。図1は、本発明の一実施例によるMPE
G用画像メモリの全体構成を示す。この画像メモリは4
Mビット容量の1チップメモリとして製作される。この
画像メモリにおける画像記憶部10は8個の普通のメモ
リ・アレイMA1 〜MA8 を並列接続したもので、各メ
モリ・アレイMAi は書込アドレス発生回路12、メモ
リアレイ制御ロジック14および読出アドレス発生回路
16の制御の下で個別的に画像情報の書込み・読出しを
行えるようになっている。
子は、入出力バッファ18の8個のデータレジスタDR
EG1 〜DREG8 にそれぞれ接続されている。各デー
タレジスタDREGi は、書込時はシリアルイン/パラ
レルアウト型で動作し、読出時はパラレルイン/パラレ
ルアウト型で動作するレジスタであって、512ビット
のサイズを有し、一度に8×8の画素(各8ビット)の
画像情報を格納できるようになっている。各メモリ・ア
レイMAi には、それと対応するデータレジスタDRE
Gi を介して画像情報が8×8のブロック単位で入出力
されるようになっている。
書込時の出力端子は、セレクタ回路20の8個の行セレ
クタYSEL1 〜YSEL8 の入力端子にそれぞれ接続
されている。これらの行セレクタYSEL1 〜YSEL
8 は、いずれかのメモリ・アレイMAi より読み出され
た9×9のブロックの中から特定の1行に属する画素を
選択するものである。行セレクタYSEL1 〜YSEL
8 の各出力端子は列セレクタXSELの入力端子に接続
されている。この列セレクタXSELは行セレクタYS
EL1 〜YSEL8 によって選択された行に属する画素
の中から当該指定エリアに対応する画素を選択するため
のものである。
セル×2ビットのデータバス22を介してハーフペル演
算回路24の入力端子に接続されている。このハーフペ
ル演算回路24は、8個の演算ユニットHPALU1 〜
HPALU8 からなる。これらの演算ユニットHPAL
U1 〜HPALU8 は、それぞれ第1列〜第8列のハー
フペル処理を受け持ち、並列動作する。これにより、1
行分ずつハーフペル処理が行われるようになっている。
演算ユニットHPALU1 〜HPALU8 の出力端子は
データレジスタ26の8個のレジスタDG1 〜DG8 の
入力端子にそれぞれ接続され、これらレジスタDG1 〜
DG8 の出力端子はデータ出力バッファ28に共通接続
されている。データ出力バッファ28の出力端子は8ビ
ットのデータ出力バス30に接続されている。
への画像情報の書込みは、書込アドレス発生回路12お
よびメモリアレイ制御ロジック14の制御の下で行われ
る。以下、図2〜図10を参照して書込みについて説明
する。
面分の画像情報のアドレス空間MASの一例を示す。図
3は、画像情報アドレス空間MASのブロック内の画素
の配置(分布)を示す。図2に示すように、720ピク
セル×480ラインで構成される1つの画面が、画像処
理のフォーマット上、マトリクス状に90×60(54
00個)のブロックB1,1 ,B1,2 ,…B60,90 に分割
されている。各ブロックBi,j は、図3に示すように、
8ピクセル×8ラインの画素(各8ビット)を含んでい
る。このような画像情報アドレス空間を有する1画面分
の画像情報は、たとえばテレビ受像機の受信・復調部よ
り得られる。
ブロックB1,1 が入力データDinとして第1データレジ
スタDREG1 にロードされる。次に、図5に示すよう
に、第1行第2列のブロックB1,2 が入力データDinと
して第2データレジスタDREG2 にロードされる。こ
のように第2データレジスタDREG2 にブロックB1,
2 がロードされる間、先に第1データレジスタDREG
1 にロードされていたブロックB1,1 は第1メモリ・ア
レイMA1 の第1行に転送される。この転送命令はメモ
リアレイ制御ロジック14より発せられる。次に、図6
に示すように、第1行第3列のブロックB1,3 が入力デ
ータDinとして第2データレジスタDREG2 にロード
される一方、第2データレジスタDREG1 にロードさ
れていたブロックB1,2 が第2メモリ・アレイMA2 の
第1行に転送される。
〜B1,90のうち、奇数列のブロックB1,1 ,B1,3 ,…
B1,89は第1データレジスタDREG1 を介して第1メ
モリ・アレイMA1 に順次書き込まれ、偶数列のブロッ
クB1,2 ,B1,4 ,…B1,90は第2データレジスタDR
EG2 を介して第2メモリ・アレイMA2 に順次書き込
まれる。
る画像情報の配置関係を示すメモリマップである。第1
メモリ・アレイMA1 の第1行(A1)には、画像情報ア
ドレス空間MASの第1行第1列のブロックB1,1 に含
まれる64個の画素データ(B1,1 a1,1 ),(B1,1
a1,2 ),…(B1,1 a1,8 ),…(B1,1 a8,8 )が
格納される。第1メモリ・アレイMA1 の第2行(A2)
には、画像情報アドレス空間MASの第1行第3列のブ
ロックB1,3 に含まれる64個の画素データ(B1,3 a
1,1 ),(B1,3 a1,2 ),…(B1,3 a1,8 ),…
(B1,3 a8,8 )が格納される。このようにして、第1
メモリ・アレイMA1 の第1〜第45行には、それぞれ
第1行奇数列の45個のブロックB1,1 ,B1,3 ,…B
1,89に含まれる64個の画素データが格納される。同様
に、第2メモリ・アレイMA2 の第1〜第45行には、
それぞれ第1行偶数列の45個のブロックB1,2 ,B1,
4 ,…B1,90に含まれる64個の画素データが格納され
る。
1 ,B1,2 ,…B1,90が第1および第2メモリ・アレイ
MA1 ,MA2 に書き込まれると、次は図8に示すよう
に、第2行のブロックB2,1 ,B2,2 ,…B2,90が上記
と同様な割り振り方で第3および第4メモリ・アレイM
A3 ,MA4 に書き込まれる。つまり、第2行のブロッ
クB2,1 〜B2,90のうち、奇数番目のブロックB2,1 ,
B2,3 ,…B2,89は第3データレジスタDREG3 を介
して第3メモリ・アレイMA3 に順次書き込まれ、偶数
番目のブロックB2,2 ,B2,4 ,…B2,90は第4データ
レジスタDREG4 を介して第4メモリ・アレイMA4
に順次書き込まれる。
に第3行のブロックB3,1 ,B3,2,…B3,90が上記と同
様な割り振り方で第5および第6データレジスタDRE
G5,DREG6 を介して第5および第6メモリ・アレイ
MA5 ,MA6 に書き込まれる。そして次に、第4行の
ブロックB4,1 ,B4,2 ,…B4,90が上記と同様な割り
振り方で第7および第8データレジスタDREG7 ,D
REG8 を介して第7および第8メモリ・アレイMA7
,MA8 に書き込まれる。
B1,1 ,…B4,90がそれぞれ第1〜第8メモリ・アレイ
MA1 〜MA8 に書き込まれる。次に、第5行のブロッ
クB5,1 ,B5,2 ,…B5,90は、それぞれ第1および第
2メモリ・アレイMA1 ,MA2 に書き込まれる。図1
0に示すように、第1メモリ・アレイMA1 では、第1
行の奇数列ブロックB1,1 ,…B1,89に続けて第5行の
奇数列ブロックB5,1,B5,3 ,…B5,89が順次メモリア
ドレスA45,A46,…に格納される。第2メモリ・アレ
イMA2 においては、第1行の偶数列ブロックB1,2 ,
…B1,90に続けて第5行の偶数列ブロックB5,2 ,B5,
4 ,…B5,90が順次格納される。
報が8×8のブロック単位で8個のメモリ・アレイMA
1 〜MA8 に書き込まれる。その結果、図10に示すよ
うに第(4N+1)行(N=0,1,…14)の奇数列
および偶数列のブロックがそれぞれ第1および第2メモ
リ・アレイMA1 ,MA2 にそれぞれ1ブロック/1行
ずつ格納され、第(4N+2)行の奇数列および偶数列
のブロックがそれぞれ第3および第4メモリ・アレイM
A3 ,MA4 にそれぞれ1ブロック/1行ずつ格納さ
れ、第(4N+3)行の奇数列および偶数列のブロック
がそれぞれ第5および第6メモリ・アレイMA5 ,MA
6 にそれぞれ1ブロック/1行ずつ格納され、第(4N
+4)行の奇数列および偶数列のブロックがそれぞれ第
7および第8メモリ・アレイMA7 ,MA8 にそれぞれ
1ブロック/1行ずつ格納される。
り付け方法を示す。書込時のメモリアドレスは、10ビ
ットのXアドレス(X9 X8 …X0)と9ビットのYアド
レス(Y8 Y7 …Y0)とを後記のように特殊な組み合わ
せで合成した計19ビットのアドレス信号として書込ア
ドレス発生回路12より生成される。各アドレス値は1
つの画素データ(8ビット)に対応している。書込アド
レス発生回路12は、アドレスカウンタを有しており、
書込リセット信号RSTW- に応動して動作を開始し、
クロック信号CLCKの周期毎に1つずつ値のインクリ
メントする書込アドレス信号を生成する。メモリアレイ
制御ロジック14は、書込アドレス発生回路12からの
書込アドレス信号に応じて所要の指令信号を各メモリ・
アレイMAi および各データレジスタDREGi に与え
る。
(X9 X8 …X0)およびYアドレス(Y8 Y7 …Y0)は
画像情報アドレス空間MASのX方向およびY方向の番
地(座標)にそれぞれ対応している。
ドレスの最下位3ビット(X2 X1X0)は各ブロックB
i,j 内の各列の位置を表し、Yアドレスの最下位3ビッ
ト(Y2 Y1 Y0 )は各ブロックBi,j 内の各行の位置
を表す。したがって、これらの最下位3ビットを合成し
た6ビット・アドレス(Y2 Y1 Y0 X2 X1 X0 )
は、各ブロックBi,j における64個の各画素の配置位
置を表す。本画像メモリにおいて、この6ビット・アド
レス(Y2 Y1 Y0 X2 X1 X0 )は、各メモリ・アレ
イMAi の各行に格納される64個の各画素の位置つま
り各列の位置を表すカラム・アドレスである。
)は、画像情報アドレス空間MASにおいては、奇数
列のブロックに対して“0”の値をとり、偶数列のブロ
ックに対して“1”の値をとる。本画像メモリにおい
て、このビット(X3 )は奇数番目のメモリ・アレイM
A1 ,MA3 ,MA5 ,MA7 に対しては“0”の値を
とり、偶数番目のメモリ・アレイMA2 ,MA4 ,MA
6 ,MA8 に対して“1”の値をとる。
ット(Y4 Y3 )は、画像情報アドレス空間MASにお
いては、第(4N+1)行、第(4N+2)行、第(4
N+3)行および第(4N+4)行(N=0,1,…1
4)の4組の行のいずれに位置しているブロックである
かを表す。これらの2ビット(Y4 Y3 )は、第(4N
+1)行に対して(“0”“0”)の値をとり、第(4
N+2)行に対して(“0”“1”)の値をとり、第
(4N+3)行に対して(“1”“0”)の値をとり、
第(4N+4)行に対しては(“1”“1”)の値をと
る。本画像メモリにおいて、これらの2ビット(Y4 Y
3 )は、第1および第2メモリ・アレイMA1 ,MA2
に対して(“0”“0”)の値をとり、第3および第4
メモリ・アレイMA3 ,MA4 に対して(“0”
“1”)の値をとり、第5および第6メモリ・アレイM
A5 ,MA6 に対して(“1”“0”)の値をとり、第
7および第8メモリ・アレイMA7 ,MA8 に対して
(“1”“1”)の値をとる。
7 X6 X5 X4 )は、画像情報アドレス空間MASにお
いては、各奇数列のブロックの位置または各偶数列のブ
ロックの位置を表す。つまり、各行における45個の奇
数列ブロックまたは45個の偶数ブロックの各位置を表
す。これら各行における45個の奇数列ブロックまたは
45個の偶数ブロックは、いずれか1つのメモリ・アレ
イMAi に1ブロック/1行ずつ連続して書き込まれ
る。また、Yアドレスの最上位4ビット(Y8 Y7 Y6
X5 )は、画像情報アドレス空間MASにおいては、第
(4N+1)行、第(4N+2)行、第(4N+3)行
および第(4N+4)行(N=0,1,…14)の4組
の各々における14個の行の各位置を表す。これらの各
組における14個の行に属するブロックは同一のメモリ
・アレイMAi に1ブロック/1行ずつ連続して書き込
まれる。本画像メモリにおいて、Xアドレスの最上位6
ビット(X9 X8 X7 X6 X5 X4 )とYアドレスの最
上位4ビット(Y8 Y7 Y6X5 )とを合わせた計10
ビット・アドレス(Y8 Y7 Y6 Y5 X9 X8 X7 X6
X5 X4 )は、各メモリ・アレイMAi の各行の位置を
表すロウ・アドレスである。
の画像メモリにおける読出しについて説明する。読出し
はブロック単位で行われるが、書込時のマトリクス状に
分割されているブロックBi,j と一致してもしなくても
よく、画像情報アドレス空間MAS内の任意の位置にブ
ロックBi,j と同じサイズ(8×8)のエリアを外部か
ら指定できるようになっている。この読出しすべきエリ
アを指定するため、画像情報アドレス空間MASにおい
て所望のエリアの左上端の位置を表すアドレスが外部ア
ドレスAinとして読出アドレス発生回路16に入力され
る。また、読出開始信号BRAS- が読出アドレス発生
回路16とメモリアドレス制御ロジック14とに入力さ
れる。読出アドレス発生回路16は、読出開始信号BR
AS- と外部アドレスAinとを入力すると、その外部ア
ドレスAinを基準として当該エリアの画像情報を読出す
ための所要の読出アドレス信号をクロックCLCKの周
期で発生する。メモリアレイ制御ロジック14は、読出
アドレス発生回路16からの読出アドレス信号に応じて
所要の指令信号を各メモリ・アレイMAi および各デー
タレジスタDREGi に与える。
1 ,Bi+1,j ,Bi+1,j+1 にまたがるエリアARが指定
された場合を示す。読出指定エリアARのサイズは8×
8で一定であるがブロックの格子点との関係では4種類
のパターンがある。第1のパターンは、図13に示すよ
うに、エリアARの画素が各ブロックの格子点に一致す
る場合である。図示の例は、第i列第j行のブロックB
i,j 内の画素(Bi,ja3,6)がエリアARの左上端位置
として外部アドレス信号Ainにより指定された場合であ
る。この場合は、4つのブロックBi,j ,Bi,j+1 ,B
i+1,j ,Bi+1,j+1 からエリアAR内の8×8の画素情
報(Bi,j a3,6),(Bi,j a3,7),…(Bi+1,j+1 d
2,5)を読み出してそのまま出力すればよい。
読出指定エリアARの画素が各ブロックのX格子点間の
中点つまりXハーフグリッド上に位置する場合である。
図示の例は、第i列第j行のブロックBi,j 内の画素
(Bi,j a3,6),(Bi,j a3,7)間の中点がエリアAR
の左上端位置として外部アドレス信号Ainにより指定さ
れた場合である。この場合の外部アドレス信号Ainは、
Yアドレスが整数値であり、Xアドレスが小数点(0.
5)の値を有している。このようなパターンに対して
は、各ブロックBi,j ,Bi,j+1 ,Bi+1,j ,Bi+1,j+
1 よりエリアARに包含される画素だけでなく隣接する
画素をも読み出して、X方向で隣合う各2つの画素を平
均化し、それらの平均値をエリアAR内の8×8の画素
情報として出力することになる。この平均化処理はハー
フペル処理と呼ばれている。
に、指定エリアARの画素が各ブロックのY格子点間の
中点つまりYハーフグリッド上に位置する場合である。
図示の例は、第i列第j行のブロックBi,j における画
素(Bi,j a3,6),(Bi,ja4,6)間の中点がエリアA
Rの左上端位置として外部アドレス信号Ainにより指定
された場合である。この場合の外部アドレス信号Ain
は、Xアドレスが整数値であり、Yアドレスが小数点
(0.5)の値を有している。このようなパターンに対
しては、各ブロックBi,j ,Bi,j+1 ,Bi+1,j ,Bi+
1,j+1 よりエリアARに包含される画素だけでなく隣接
する画素をも読み出して、ハーフペル処理によってY方
向で隣り合う各2つの画素を平均化し、それらの平均値
をエリアAR内の8×8の画素情報として出力すること
になる。
に、指定エリアARの画素が各ブロックのX格子点およ
びY格子点間の中点つまりXYハーフグリッド上に位置
する場合である。図示の例は、第i列第j行のブロック
Bi,j における4つの画素(Bi,j a3,6),(Bi,j a
3,7),(Bi,j a4,6),(Bi,j a4,7)間のハーフグリ
ッドがエリアARの左上端位置として外部アドレス信号
Ainにより指定された場合である。この場合の外部アド
レス信号Ainは、XアドレスおよびYアドレスが共に小
数点(0.5)の値を有している。このようなパターン
に対しては、各ブロックBi,j ,Bi,j+1 ,Bi+1,j ,
Bi+1,j+1 よりエリアARに包含される画素と一緒に隣
接する画素をも読み出して、ハーフペル処理によってY
方向およびY方向の隣合う各4つの画素を平均化し、そ
れらの平均値をエリアAR内の8×8の画素情報として
出力することになる。
4の読出パターンのいずれに対しても、図17に示すよ
うに、隣合う4つのブロックBi,j ,Bi,j+1 ,Bi+1,
j ,Bi+1,j+1 より9×9の画素情報を読み出し、その
読み出した画像情報をハーフペル演算回路24に送るよ
うにしている。これら隣合う4つのブロックBi,j ,B
i,j+1 ,Bi+1,j ,Bi+1,j+1 は、異なるメモリ・アレ
イに格納されており、たとえば第1、第2、第3および
第4メモリ・アレイMA1 ,MA2 ,MA3 ,MA4 に
それぞれ格納されているものとする。この場合、図17
に示す9×9の画素情報の読出しは、読出アドレス発生
回路16およびメモリアレイ制御ロジック14の制御の
下で、これら4つのメモリ・アレイMA1 〜MA4 と、
これらに関連した4つのデータ・レジスタDREG1 〜
DREG4 および4つの行セレクタYSEL1 〜DRE
G4 と、列セレクタXSELとによって行われる。
〜MA4 よりブロックBi,j ,Bi,j+1 ,Bi+1,j ,B
i+1,j+1 がそれぞれ同時にデータ・レジスタDREG1
〜DREG4 に読み出される。
ブロックBi,j 内の64個の画素情報a1,1 ,a1,2 ,
…a1,8 ,a2,1 ,…a8,8 が並列に第1データ・レジ
スタDREG1 に転送される様子を示す。第1データ・
レジスタDREG1 に転送されたブロックBi,j 内の6
4個の画素情報a1,1 ,a1,2 ,…a1,8 ,a2,1 ,…
a8,8 はそれぞれ8ビット・データである。第1データ
・レジスタDREG1より第1行セレクタYSEL1 に
対しては、これら各画素情報が下位側から2ビットずつ
4回に分けて転送される。
ス発生回路16からのYアドレスの最下位3ビット(Y
2 Y1 Y0 )を受け取り、この3ビット・アドレスで指
定されたブロック内の行に位置する画素を選択する。図
17に示す例の場合、この3ビット・アドレス(Y2 Y
1 Y0 )で最初に指定されるのは第3行の画素(a3,1
,a3,2 ,…a3,8 )である。したがって、第1行セ
レクタYSEL1 の8個の出力端子y1 ,y2 ,…y8
より、ブロックBi,j 内の第3行の8個の画素(a3,1
,a3,2 ,…a3,8 )の各8ビット・データが下位側
から2ビットずつ4回に分けて列セレクタXSELに転
送される。なお、この第1行セレクタYSEL1 から列
セレクタXSELへのデータ転送と同時に、第2メモリ
・アレイMA2 に対応した第2行セレクタYSEL2 で
もブロックBi,j+1 内の第3行の8個の画素(b3,1 ,
b3,2 ,…b3,8 )の各8ビット・データが下位側から
2ビットずつ4回に分けて列セレクタXSELに転送さ
れる。
回路16からのXアドレスの最下位3ビット(X2 X1
X0 )を受け取り、この3ビット・アドレスで指定され
た所定範囲内の列を選択する。図17に示す例の場合、
この3ビットのXアドレス(X2 X1 X0 )はエリア左
上端の画素(Bi,j a3,6 )の列つまり第6列を指定す
る。この場合、列セレクタXSELは、ブロックBi,j
については第6列以上の列の画素(a3,6 ,a3,7 ,a
3,8 )を選択し、ブロックBi,j+1 については第6列以
下の列の画素(b3,1 ,b3,2 ,b3,3 ,b3,4 ,b3,
5 ,b3,6 )を選択する。次に、これら選択した9個の
画素(a3,6 ,a3,7 ,a3,8 ,b3,1,b3,2 ,b3,3
,b3,4 ,b3,5 ,b3,6 )をそれぞれ最下位の桁側
より2ビットずつ4回に分けて9個の出力端子x1 ,x
2 ,…x9 よりデータバス22を介してハーフペル演算
回路24へ出力する。
対応した9×9の画素(図17)のうち、先ず第1行の
各画素(a3,6 ,a3,7 ,a3,8 ,b3,1 ,b3,2 ,b
3,3,b3,4 ,b3,5 ,b3,6 )が2ビットずつ4回に分
けて読み出される。以下、同様にして、第2行の各画素
(a4,6 ,a4,7 ,a4,8 ,b4,1 ,b4,2 ,b4,3,b
4,4 ,b4,5 ,b4,6 )が2ビットずつ4回に分けて読
み出され、次に第3行の各画素(a5,6 ,a5,7 ,a5,
8 ,b5,1 ,b5,2 ,b5,3 ,b5,4 ,b5,5,b5,6 )
が2ビットずつ4回に分けて読み出され、最後に第9行
の各画素(c3,6 ,c3,7 ,c3,8 ,d3,1 ,d3,2 ,
d3,3 ,d3,4 ,d3,5 ,d3,6 )の各画素が2ビット
ずつ4回に分けて読み出される。
る選択回路の一例を示す。この選択回路は、3ビットの
Xアドレス(X2 X1 X0 )を入力し、このアドレス
(X2X1 X0 )の値(Pi)以上の全ての出力信号SEi
,SEi+1 ,…を“H”にする回路である。詳細は略
されているが、これはダイナミック型デコーダであり、
SE1 からSE8 はスタンバイ時は“L”にプリチャー
ジされている。アクティブ時には、選択された出力(Z
1 〜Z8 のいずれか一個)が“H”になり、残りの非選
択出力はフローティング“L”になっている。たとえ
ば、(X2 X1 X0)が(110)のとき、デコーダ3
2の出力端子z6 が“H”になり、他の出力端子はフロ
ーティング状態で“L”になる。しかし、このデコーダ
出力端子z6に接続されている反転回路VF6 より
“L”の出力信号が得られることにより、この隣の上位
のデコーダ出力端子z7 に接続されているMOSトラン
ジスタTR7Aがオンし、デコーダ出力端子z7 も“H”
になり、同様にしてデコーダ出力端子z8 も“H”にな
る。下位のデコーダ出力端子z1 〜z5 は全て“L”の
ままである。この結果、上位3個の出力信号SE6 〜S
E8 が“H”で、下位6個の出力信号SE1 〜SE5 が
“L”となる。このような選択回路によって、上記のよ
うにブロックBi,j について第6列以上の列の画素(a
3,6 ,a3,7 ,a3,8)を選択することができる。
をデコーダ32に入力し、出力信号SE1 〜SE8 の上
位と下位を反対にすることで、Xアドレス(X2 X1 X
0 )の値(Pi)以下の全ての出力信号SEi ,SEi-1
,…を“H”にすることができる。それによって、上
記のようにブロックBi,j+1 については第6列以下の列
の画素(b3,1 ,b3,2 ,b3,3 ,b3,4 ,b3,5 ,b
3,6 )を選択することができる。図20は、列セレクタ
XSELに使用可能な選択回路の別の構成例を示す。こ
の図20の選択回路はゲート回路で構成されたものであ
る。
x1 ,x2 ,…x9 とハーフペル演算回路24の演算ユ
ニットHPALU1 〜HPALU8 の入力端子との接続
関係を示す。列セレクタXSELの出力端子x1 ,x2
の各上位ビットx1U,x2uは第1演算ユニットHPAL
U1 の上位ビット入力端子SAU ,SBU にそれぞれ接
続され、出力端子x1 ,x2 の各下位ビットx1L,x2L
は第1演算ユニットHPALU1 の下位ビット入力端子
SAL ,SBL にそれぞれ接続される。出力端子x2 の
上位ビットx2uおよび下位ビットx2Lはまた、第2演算
ユニットHPALU2 の一方の上位ビット入力端子SA
U および一方の下位ビット入力端子SAL にもそれぞれ
接続される。第2演算ユニットHPALU2 の他方の上
位ビット入力端子SBU および下位ビット入力端子SB
L には、出力端子x3 の上位ビットx3uおよび下位ビッ
トx3Lがそれぞれ接続される。以下、同様な仕方で他の
出力端子x4 〜x9 の各2ビットが他の演算ユニットH
PALU3 〜演算ユニットHPALU8 の入力端子にそ
れぞれ接続される。
回路構成例を示す。この演算ユニットは、一対の半加算
器40,42からなる第1の2桁全加算回路44と、一
対の半加算器46,48からなる第2の2桁全加算回路
50とを縦続接続し、これらの加算回路44,50の間
に2×5ビット・サイズのデータレジスタ52を設けて
いる。さらに、第2の加算回路50の出力端子は2×5
ビット・サイズのデータレジスタ54に接続され、第1
の加算回路44のキャリー出力端子が半加算回路56の
一方の入力端子(A)に直接接続されるとともに1ビッ
ト・サイズのレジスタ58を介して半加算回路56の他
方の入力端子(B)に接続されている。
対する演算ユニットHPALUi の動作を説明する。上
記のように、第4の読出パターンは指定エリアARの画
素が各ブロックのX格子点およびY格子点間の中点つま
りXYハーフグリッド上に位置する場合であり、この場
合のハーフペル処理はY方向およびY方向の隣合う各4
つの画素を平均化し、それらの平均値をエリアAR内の
8×8の画素情報として出力することである。図16に
示すような8×8の出力ブロックにおいて、第1列の平
均値画素たとえば(a3,6 +a3,7 +a4,6 +a4,7 )
/4は第1の演算ユニットHPALU1 で生成され、第
2列の平均値画素たとえば(a3,7 +a3,8 +a4,7 +
a4,8 )/4は第2の演算ユニットHPALU2 で生成
され、第8列の平均値画素たとえば(b3,5 +b3,6 +
b4,5 +b4,6 )/4は第8の演算ユニットHPALU
8 で生成される。
の演算ユニットHPALU1 の動作について説明する。
第1のクロックサイクルT1 において、第1の加算回路
44の下位ビット用半加算器40の両入力端子(A),
(B)にはANDゲート60,62を介して画素a3,6
,a3,7 の最下位桁のビットa3,6(1),a3,7(1)がそ
れぞれ入力される。半加算器40は、それらのビットa
3,6(1),a3,7(1)を加算し、和の値を出力端子(S)よ
り出力し、キャリーが発生した場合はキャリー出力端子
(C0)よりキャリーを出力する。この和はデータレジス
タ52に格納され、キャリーは上位ビット用半加算器4
2のキャリー入力端子(Ci)に与えられる。一方、上位
ビット用半加算器42の両入力端子(A),(B)には
ANDゲート64,66を介して画素a3,6 ,a3,7 の
下から2番目の桁のビットa3,6(2),a3,7(2)がそれぞ
れ入力される。半加算器42は、それらのビットa3,6
(2),a3,7(2)とキャリーとを加算し、和の値を出力端
子(S)より出力し、キャリーが発生した場合はキャリ
ー出力端子(C0)よりキャリーを出力する。この和の値
はデータレジスタ52に格納される。キャリーはレジス
タ70に格納され、次の演算時にこのレジスタ70から
ANDゲート68を介して半加算器40のキャリー入力
端子(Ci)に与えられる。
1の加算回路44の下位ビット用半加算器40の両入力
端子(A),(B)にはANDゲート60,62を介し
て画素a3,6 ,a3,7 の下から3番目の桁のビットa3,
6(3),a3,7(3)がそれぞれ入力される。半加算器40
は、それらのビットa3,6(3),a3,7(3)と先の下位2桁
のビットa3,6(1,2),a3,7(1,2)の加算で発生したキャ
リーとを加算し、その和の値を出力端子(S)より出力
するとともに、キャリーが発生した場合はキャリー出力
端子(C0)よりキャリーを出力する。この和はデータレ
ジスタ52にFIFO方式で格納され、キャリーは上位
ビット用半加算器42のキャリー入力端子(Ci)に与え
られる。一方、上位ビット用半加算器42の両入力端子
(A),(B)にはANDゲート64,66を介して画
素a3,6 ,a3,7 の下から4番目の桁のビットa3,6
(4),a3,7(4)がそれぞれ入力される。半加算器42
は、それらのビットa3,6(4),a3,7(4)を加算し、和の
値を出力端子(S)より出力し、キャリーが発生した場
合はキャリー出力端子(C0)よりキャリーを出力する。
この和はデータレジスタ52にFIFO方式で格納され
る。キャリーはレジスタ70に格納され、次の演算時に
このレジスタ70からANDゲート68を介して半加算
器40のキャリー入力端子(Ci)に与えられる。
a3,6 ,a3,7 の下から5番目のビットa3,6(5),a3,
7(5)および6番目の桁のビットa3,6(6),a3,7(6)がそ
れぞれ加算され、サイクルT4 では画素a3,6 ,a3,7
の下から7番目のビットa3,6(7),a3,7(7)および8番
目の桁(最上位)のビットa3,6(8),a3,7(8)がそれぞ
れ加算される。その結果、画素a3,6 ,a3,7 の和の値
(8ビット)はデータレジスタ52に下位から2ビット
ずつFIFO方式で格納され、最後の2桁の加算でレジ
スタ70に出力されたキャリーは制御信号CTL5 のタ
イミングでレジスタ58に転送される。
画素a3,6 ,a3,7 の加算が4つのサイクルT1 〜T4
にわたって実行される。次に、第1の演算ユニットHP
ALU1 には、列セレクタXSELより読出エリアAR
に対応する9×9ブロックの中の第2行第1列および第
2列の画素a4,6 ,a4,7 が下位の桁から2ビットずつ
4回に分けて入力されてくる。
画素a4,6 ,a4,7 の最下位桁のビットa4,6(1),a4,
7(1)が加算されると同時に、半加算器42で画素a4,6
,a4,7 の下から2番目の桁のビットa4,6(2),a4,7
(2)が加算される。これらの半加算器40,42より出
力された画素a4,6 ,a4,7 の最下位2ビットの和(a
4,6 (1) +a4,7(1)),(a4,6 (2) +a4,7(2))は、
FIFO方式でデータレジスタ52に格納されると同時
に、ANDゲート72,74を介して第2の加算回路5
0の半加算回路46,48のそれぞれの一方の入力端子
(B)に入力される。
は、データレジスタ52より第1行の画素a3,6 ,a3,
7 の最下位ビットの和(a3,6 (1) +a3,7(1))が与え
られる。半加算回路46は、両入力(a4,6 (1) +a4,
7(1)),(a3,6 (1) +a3,7(1))を加算し、その和の
値を出力端子(S)より出力するとともに、キャリーが
発生したときはそれをキャリー出力端子(C0)より出力
する。この和の値はデータレジスタ54にFIFO方式
でロードされる。キャリーは、半加算器48のキャリー
入力端子(Ci )に入力される。半加算回路48の他方
の入力端子(A)には、データレジスタ52より第1行
の画素a3,6 ,a3,7 の下から2番目の桁のビットの和
(a3,6 (2) +a3,7(2))が与えられる。半加算回路4
8は両入力(a4,6 (2) +a4,7(2)),(a3,6 (2) +
a3,7(2))を加算し、その和の値を出力端子(S)より
出力し、キャリーが発生したときはそれをキャリー出力
端子(C0)より出力する。この和の値はデータレジスタ
54にFIFO方式でロードされる。キャリーは、レジ
スタ78にロードされ、次のサイクルでこのレジスタ7
8からANDゲート76を介して半加算器46のキャリ
ー入力端子(Ci)に与えられる。
路44では、第2行の画素a4,6 ,a4,7 の下から3番
目の桁のビットa4,6(3),a4,7(3)および下から4番目
の桁のビットa4,6(4),a4,7(4)がそれぞれ加算され
る。第2の加算回路50では、第1の加算回路44で得
られた第2行の画素a4,6 ,a4,7 の下から3番目の桁
のビットの和(a4,6 (3) +a4,7(3))および下から4
番目の桁のビットの和(a4,6 (4) +a4,7(4))に、デ
ータレジスタ52からの第1行の画素a3,6 ,a3,7 の
下から3番目の桁のビットの和(a3,6 (3) +a3,7
(3))および下から4番目の桁のビットの和(a3,6 (4)
+a3,7(4))がそれぞれ加算される。第2の加算回路
50で得られた4個の画素a3,6 ,a3,7 ,a4,6 ,a
4,7 の下から3番目および4番目のビットの和はデータ
レジスタ54にFIFO方式でロードされる。
イクルT7 では4個の画素a3,6 ,a3,7 ,a4,6 ,a
4,7 の下から5番目および6番目のビットの和が得ら
れ、サイクルT8 では4個の画素a3,6 ,a3,7 ,a4,
6 ,a4,7 の下から7番目および8番目のビットの和が
得られ、それらの和は逐次データレジスタ54にロード
される。サイクルT8 では、第1の加算回路44の上位
ビット用半加算器42より発生されたキャリーが、半加
算器56の入力端子(A)に入力されるとともにレジス
タ58にロードされる。この時、レジスタ58の出力側
には、先にサイクルT4 でロードされた画素a3,6 ,a
3,7 の加算結果のキャリーが保持されている。そして、
次のサイクルT9 で、半加算器56は、画素a3,6 ,a
3,7 の加算結果のキャリーと画素a4,6 ,a4,7 の加算
結果のキャリーとを加算し、その和およびキャリーはデ
ータレジスタ54にロードされる。この結果、データレ
ジスタ54には、読出指定エリアARの左上端のハーフ
グリッドを囲む4個の画素a3,6 ,a3,7 ,a4,6 ,a
4,7 の和(10ビット)が格納される。このデータレジ
スタ54のデータを2ビットだけシフトすることで、こ
の和を4で割り算した値、つまり平均値画素(a3,6 +
a3,7 +a4,6 +a4,7 )/4が得られ、この平均値画
素のデータがデータレジスタ26の第1レジスタDG1
に送られる。
に入ると、第1の演算ユニットHPALU1 には、列セ
レクタXSELより読出エリアARに対応する9×9ブ
ロックの中の第3行第1列および第2列の画素a5,6 ,
a5,7 が下位の桁から2ビットずつ4回に分けて入力さ
れてくる。第1の加算回路44では、上記と同様な動作
により、これらの画素a5,6 ,a5,7 を下位から1サイ
クル毎に2ビットずつ計4つのサイクルT13〜T16にわ
たって加算する。一方、第2の加算回路50では、上記
と同様な動作により、これらの画素a5,6 ,a5,7 の和
とデータレジスタ52に保持されている画素a4,6 ,a
4,7 の和とを下位から1サイクル毎に2ビットずつ計4
つのサイクルT13〜T16にわたって加算する。そして、
サイクルT17で、半加算器56が、画素a4,6 ,a4,7
の加算結果のキャリーと画素a5,6 ,a5,7 の加算結果
のキャリーとを加算し、データレジスタ54には読出指
定エリアARの第2行第1列のハーフグリッドを囲む4
個の画素a4,6 ,a4,7 ,a5,6 ,a5,7 の和(10ビ
ット)が格納され、このデータレジスタ54から平均値
画素(a4,6 +a4,7 +a5,6 +a5,7 )/4がデータ
レジスタ26の第1レジスタDG1 に送られる。
動作について説明したが、他の演算ユニットHPALU
2 〜HPALU8 も第1の演算ユニットHPALU1 と
同時(並列的)に動作して、それぞれ8×8の出力ブロ
ックにおける第2列〜第8列の平均値画素を生成する。
図24は、ハーフペル演算回路24における8個の演算
ユニットHPALU1 〜HPALU8 の並列動作の様子
を示す。また、図25は、1つの読出指定エリアARに
ついて8×8の画素を出力した後、すぐに次の読出指定
エリアARに対する処理が各演算ユニットHPALUi
で開始される様子を示している。なお、データレジスタ
26よりデータ出力バッファ28に対しては、第1レジ
スタDG1 から順に第8レジスタDG8 まで1平均値画
素(8ビット)/1サイクルずつ8サイクルにわたって
8個の平均値画素が連続的に出力され、それが一巡する
と、同様の転送動作が繰り返され、次の行の8個の平均
値画素が間断なく連続的に出力される。なお、図22の
演算ユニットにおいて、制御信号CTL1 ,CTL2 ,
CTL4 はハーフペル処理の要・不要、内容に応じて選
択的に“H”、“L”の値をとる。たとえば、図13の
読出パターンに対してはCTL1 が“H”で、CTL2
,CTL4 がそれぞれ“L”となり、図14の読出パ
ターンに対してはCTL1 ,CTL2 がそれぞれ“H”
で、CTL4 が“L”となり、図15の読出パターンに
対してはCTL1 ,CTL4 がそれぞれ“H”でCTL
2 が“L”となる。図16の読出パターンに対しては、
CTL1,CTL2 ,CTL4 が共に“H”となる。
任意の位置に指定された読出エリアARの画像情報を8
×8のサイズで読み出すときは、そのエリアに関係する
1〜4個の各独立したメモリ・アレイより各ブロックB
i.j の画像情報を一括して各データレジスタDREGi
に読み出し、データレジスタDREGi から先はパイプ
ライン方式で所要の画素を2ビットずつハーフペル演算
回路24の各演算ユニットHPALUi に送り、各演算
ユニットHPALUi では入力した2つの画素を下位か
ら2ビットずつ加算すると同時に、この和と前の行の2
つの画素の和の対応する2ビットの和とを加算し、結果
的に4サイクルで4個の8ビット画素の加算・平均化を
行い、各サイクル毎に間断なく平均値画素を出力するよ
うにしている。したがって、クロックサイクルを35n
secに選んでも、十分余裕をもって9×9の画素をハ
ーフペル処理して8×8の画素として出力することが可
能である。
アレイMA1 〜MA8 を用いたが、この個数に必然的な
意味はなく、たとえば4個のメモリ・アレイMA1 〜M
A4でも可能である。要は、任意のブロックと隣接する
他の全てのブロックが該任意のブロックとは異なるメモ
リ・アレイにそれぞれ格納されるように複数たとえば8
0×60のブロックを複数のメモリ・アレイに割り付け
して格納するように構成すればよい。また、本発明によ
る画像メモリは、MPEG以外の用途にも適用可能であ
る。たとえば、書込は8×8ブロック単位で行わずに1
行単位で行い、読出しを上記のように8×8のサイズで
任意の位置から読み出せるようにすることも可能であ
る。また、上述した実施例では、ハーフペル演算回路の
各演算ユニットを下位から2ビットずつ加算するように
構成したが、たとえば下位から4ビットずつ加算するよ
うに構成することも可能である。
任意のブロックと隣接する他の全てのブロックを該任意
のブロックとは異なるメモリアレイにそれぞれ格納され
るように複数のブロックを複数のメモリアレイに割り付
けすることにより、ブロックと同じサイズで任意の位置
に読出エリアが指定されたときは、そのエリアと少なく
とも部分的に重なる隣接するブロックからそれぞれの画
像情報を同時に読み出してその読み出した画像情報から
読出指定エリアに対応(関係)した必要な画像情報を抽
出してハーフペル処理にかけることで、所要の画素を高
速に出力することができる。また、本発明のハーフペル
処理方法によれば、パイプライン方式で演算を行うた
め、所要の画素を間断なく出力することができる。した
がって、MPEG等の規格にも十分余裕をもって対応す
ることができる。
の全体構成を示すブロック図である。
像情報のアドレス空間MASの一例を示す図である。
内の画素の配置(分布)を示す図である。
ロックB1,1 が第1メモリ・アレイMA1 に対応した第
1データレジスタDREG1 にロードされる様子を示す
図である。
ロックB1,2 が第2メモリ・アレイMA2 に対応した第
2データレジスタDREG2 にロードされる一方で、第
1データレシスタDREG1 から第1メモリ・アレイM
A1 に第1行第1列のブロックB1,1 が転送される様子
を示す図である。
ロックB1,3 が第1データレジスタDREG1 にロード
される一方で、第2データレシスタDREG2 から第2
メモリ・アレイMA2 に第1行第2列のブロックB1,2
が転送される様子を示す図である。
ける画像情報の配置関係を示す図である。
B2,1 ,B2,2 ,…が第3および第4メモリ・アレイM
A3 ,MA4 に所定の割り振りで書き込まれる様子を示
す図である。
(4N+1)行奇数列のブロックが第1メモリ・アレイ
MA1 に割り振られて書き込まれる様子を示す図であ
る。
てのブロックが第1〜第8メモリ・アレイMA1 〜MA
8 に所定の割り振りで書き込まれた様子を示す図であ
る。
す図である。
i,j+1 ,Bi+1,j ,Bi+1,j+1 にまたがるエリアARが
指定された場合を示す図である。
ある。
ある。
ある。
ある。
に対して、メモリ・アレイより読み出される9×9の画
素のパターンを示す図である。
ら第i行第j列のブロックBi,jの各画素データが読み
出される様子を示す図である。
能な選択回路の一構成例を示す回路図である。
能な選択回路の別の構成例を示す回路図である。
子とハーフペル演算回路24の各演算ユニットの入力端
子との接続関係を示す図である。
演算ユニットの回路構成を示す回路図である。
1の演算ユニットHPALU1 の動作を説明するための
タイミング図である。
1〜第8の演算ユニットHPALU1 〜HPALU8 が
並列的に動作する様子を示すタイミング図である。
出動作から別の読出指定エリアの読出動作に切り替わる
時の演算ユニットの動作を示すタイミング図である。
ブロック図である。
的な構成を示す図である。
Claims (6)
- 【請求項1】 1画面分の画像情報を画像情報アドレス
空間においてマトリクス状に複数のブロックに分割し、
任意のブロックと隣接する他の全てのブロックが前記任
意のブロックとは異なるメモリ・アレイにそれぞれ格納
されるように前記複数のブロックを複数のメモリ・アレ
イに割り付けして格納することを特徴とする画像処理方
法。 - 【請求項2】 画像情報アドレス空間において前記ブロ
ックと同一サイズで任意の位置に定義されたエリアと少
なくとも部分的に重なる1つまたは複数の前記ブロック
に含まれる全ての画像情報を読み出すこと、 前記読み出された画像情報のうちから前記エリアに対応
する画像情報を抽出すること、 前記抽出された画像情報についてハーフペル処理を行う
こと、の諸ステップを有することを特徴とする請求項1
に記載の画像処理方法。 - 【請求項3】 各ブロックに含まれる全ての画像情報を
1行もしくは1列分のデータとして同時にメモリ・アレ
イに書込みまたは読出しするようにしたことを特徴とす
る請求項1または2に記載の画像処理方法。 - 【請求項4】 1画面分の画像情報を画像情報アドレス
空間においてマトリクス状に複数のブロックに分割し、
任意のブロックと隣接する他の全てのブロックが前記任
意のブロックとは異なるメモリ・アレイにそれぞれ格納
されるように前記複数のブロックを複数のメモリ・アレ
イに割り付けして格納することを特徴とする画像処理装
置。 - 【請求項5】 各々が独立してメモリアクセスの可能な
複数のメモリ・アレイと、 情報アドレス空間においてマトリクス状に複数のブロッ
クに分割された単位分情報を、情報アドレス空間におい
て任意のブロックと隣接する他の全てのブロックが前記
任意のブロックとは異なるメモリ・アレイにそれぞれ格
納されるように、ブロック単位でいずれかの前記メモリ
・アレイに割り振って書き込む書込手段と、 情報アドレス空間において前記ブロックと同一サイズで
任意の位置に指定されたエリアと少なくとも部分的に重
なる1つまたは複数の前記ブロックに含まれる全ての情
報を読み出し、前記読み出した情報のうちから前記エリ
アに対応する情報を抽出する読出手段と、 前記読出手段によって抽出された情報についてハーフペ
ル処理を行うハーフペル演算手段と、を有することを特
徴とする情報処理装置。 - 【請求項6】1画面分の画像情報を蓄積する記憶手段よ
り画面内の任意の位置に指定された所定サイズのエリア
に対応する画素を1行または1列毎に読み出すこと、 前記読み出した1行または1列分の画素を保持し、各々
の画素データを下位から所定の回数に分けて複数のビッ
トずつ出力すること、 隣接する画素の間で前記出力された複数のビットを各桁
毎に加算すること、 各桁毎の加算値を組み合わせて、所定数の隣接する画素
の平均値をとること、の諸ステップを有することを特徴
とするハーフペル処理方法。
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