JPH1127488A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 複数のデータ処理回路に必要な記憶容量が全
体として削減されたデータ処理装置を提供する。 【解決手段】 （４×４）個のデータを単位としてデー
タ処理を行なうデータ第１処理回路６と、（８×８）個
のデータを単位としてデータ処理を行なうデータ第２処
理回路１１と、外部から入力されたデータを（４×４）
個ずつデータ第１処理回路６へ供給するとともに、デー
タ第１処理回路６で処理されたデータを（８×８）個ず
つデータ第２処理回路１１へ供給する記憶回路５０とを
備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、列データやブロッ
クデータなどの型式の異なるデータを処理する複数のデ
ータ処理回路を備えたデータ処理装置に関するものであ
る。

【０００２】

【従来の技術】図９は、従来のデータ処理装置の構成を
示すブロック図である。図９に示されるように、このデ
ータ処理装置は、外部からデータＤＩＮを入力するデー
タ入力回路２と、データ入力回路２に接続される記憶回
路４と、記憶回路４から出力される第１ブロックデータ
ｄ１を処理するデータ第１処理回路６と、データ第１処
理回路６で処理されたデータを記憶する記憶回路８と、
データ第１処理回路６に接続されデータ第１処理回路６
から出力された第１ブロックデータｄ１を記憶する記憶
回路９と、記憶回路９に接続され記憶回路９から出力さ
れた第２ブロックデータＤ０を処理するデータ第２処理
回路１１とを備える。

【０００３】ここで、図１３および図１４は、たとえば
デジタルカメラなどでＣＣＤに映った画像がＣＣＤの解
像度により水平および垂直方向へ既定の画素数に分割さ
れて得られる画素データを示す図である。

【０００４】図１３および図１４に示されるように、こ
の画素データはｙ行ｘ列からなり、細分された正方形の
各々が１つの入力データを表わす。そして、各入力デー
タの番号（ａ，ｂ）は、ＣＣＤに映った画像に対応する
画素データの左上隅を番地（０，０）としたａ行ｂ列目
のデータであることを示す。

【０００５】この場合に、図１３に示されるように、番
地（０，０）から番地（３，３）までの４行４列の１６
個のデータが１つの上記第１ブロックデータｄ１に相当
し、図１４に示されるように、番地（０，０）から番地
（７，７）までの８行８列の６４個のデータが１つの上
記第２ブロックデータＤ０に相当する。

【０００６】次に、上記データ処理装置の動作を図１０
から図１２に示されるタイミング図を参照して説明す
る。

【０００７】ＣＣＤの各画素に対応するデータＤＩＮ
は、図１０に示されるように、データ入力回路２から、
クロック信号ＣＬＫに同期して番地（０，０）から順次
０行目、１行目、２行目…の順に記憶回路４に入力さ
れ、記憶される。

【０００８】ここで、データ第１処理回路６は、４行４
列の１６画素データからなる第１ブロックデータｄ１を
単位としてデータ処理を行なうため、記憶回路４は４行
分のデータが記憶された時点で、供給される制御信号Ｃ
ＴＲＬ．に応答して図１１に示されるように、番地
（０，０）から番地（３，３）までの１６個の画素デー
タよりなる第１ブロックデータｄ１をデータ第１処理回
路６へ供給する。

【０００９】そして、データ第１処理回路６で処理され
たデータは記憶回路８に記憶される。

【００１０】このようにして、データ第１処理回路６で
４行ｘ列分のデータすべてが処理されると、次の４行分
のデータ処理が行なわれ、最終的にはｙ行ｘ列分のデー
タ、すなわち１画面分のデータＤＩＮが処理されて記憶
回路８に記憶される。

【００１１】一方、データ第２処理回路１１では、８行
８列の６４個の画素データからなる第２ブロックデータ
Ｄ０を単位としてデータ処理が行なわれるため、記憶回
路８に記憶されたデータを伸長して得られる４行４列の
第１ブロックデータｄ１をデータ第２処理回路１１へ供
給するためには、記憶回路９に一時的に４つの第１ブロ
ックデータｄ１を図１４の太線で囲まれた第２ブロック
データＤ０として記憶し、図１２に示されるように、供
給される制御信号ＣＴＲＬ．に応答して８行８列の画素
データが揃った時点で、番地（０，０）から番地（０，
７）、番地（１，０）から番地（１，７）のデータの順
でデータ第２処理回路１１へデータが供給される。

【００１２】このようにして、データ第２処理回路１１
が８行ｘ列分のデータの処理を終えると、次の８行分の
データの処理が行なわれ、最終的にはｙ行ｘ列分の第１
ブロックデータｄ１、すなわち１画面分の第１ブロック
データｄ１の処理が行なわれる。

【００１３】なお、上記データ第１処理回路６およびデ
ータ第２処理回路１１でのデータ処理は、具体的には、
画素データのエッジ処理やコントラスト調整などの処理
をいう。

【００１４】

【発明が解決しようとする課題】しかしながら、上記の
ように、従来のデータ処理装置では、データ処理回路に
よって一括処理するデータの単位（型式）が異なること
から、それぞれのデータ処理回路に所定の型式のデータ
を供給するため、データ処理回路毎に一時的にデータを
記憶する記憶回路が必要であり、システム全体に対する
記録回路の占める割合が大きいことが集積化の妨げとな
るという問題を生じていた。

【００１５】そこで、本発明は、このような問題を解消
するためになされたもので、複数のデータ処理回路に必
要な記憶容量が全体として削減されたデータ処理装置を
提供することを目的とする。

【００１６】

【課題を解決するための手段】請求項１に係るデータ処
理装置は、データ処理を行なうデータの単位を異にする
複数のデータ処理手段と、複数のデータ処理手段のうち
のいずれか１つのデータ処理手段または外部から入力さ
れたデータを、上記１つのデータ処理手段以外の少なく
とも１つの他のデータ処理手段へ上記データの単位ごと
に供給する記憶手段とを備えるものである。

【００１７】請求項２に係るデータ処理装置は、Ｍ個の
データを単位としてデータ処理を行なう第１のデータ処
理手段と、Ｎ個のデータを単位としてデータ処理を行な
う第２のデータ処理手段と、外部から入力されたデータ
をＭ個ずつ第１のデータ処理手段へ供給するとともに、
第１のデータ処理手段で処理されたデータをＮ個ずつ第
２のデータ処理手段へ供給する記憶手段とを備えるもの
である。

【００１８】請求項３に係るデータ処理装置は、請求項
２に記載のデータ処理装置であって、第１のデータ処理
手段は、ＦＢＴＣ画像圧縮伸長処理を行ない、第２のデ
ータ処理手段は、ＪＰＥＧ画像圧縮伸長処理を行なうも
のである。

【００１９】請求項４に係るデータ処理装置は、請求項
３に記載のデータ処理装置であって、記憶手段は、８行
分の画素データを記憶するものである。

【００２０】請求項５に係るデータ処理装置は、請求項
３に記載のデータ処理装置であって、記憶手段は、１ブ
ロック分のデータとして（８×８）個のデータを記憶す
るものである。

【００２１】請求項６に係るデータ処理装置は、（２ｋ
ｙ×２ｋｘ）個のデータを処理するデータ処理装置であ
って、（ｋ×ｋ）個のデータを単位としてデータ処理を
行なう第１のデータ処理手段と、（２ｋ×２ｋ）個のデ
ータを単位としてデータ処理を行なう第２のデータ処理
手段と、外部から入力された第１のデータを（ｋ×ｋ）
個ずつ第１のデータ処理手段へ供給するとともに、第１
のデータ処理手段で処理された第２のデータを（２ｋ×
２ｋ）個ずつ第２のデータ処理手段へ供給する記憶手段
とを備え、その記憶手段は、（ｋ×２ｋｘ）個のデータ
を記憶する第１のメモリと、（ｋ×２ｋｘ）個のデータ
を記憶する第２のメモリと、第２のメモリへデータを入
力するときは第１のメモリからデータを出力し、第１の
メモリへデータを入力するときは第２のメモリからデー
タを出力するよう第１のメモリと第２のメモリとを制御
する制御手段とを含むものである。

【００２２】請求項７に係るデータ処理装置は、請求項
６に記載のデータ処理装置であって、記憶手段は、（ｋ
×ｋｘ）個のデータを記憶する第３のメモリと、（ｋ×
ｋｘ）個のデータを記憶する第４のメモリとをさらに備
え、制御手段は、第４のメモリへデータを入力するとき
は第３のメモリからデータを出力し、第３のメモリへデ
ータを入力するときは第４のメモリからデータを出力す
るよう第３のメモリと第４のメモリとを制御するもので
ある。

【００２３】請求項８に係るデータ処理装置は、請求項
６に記載のデータ処理装置であって、第１のデータ処理
手段は、ＦＢＴＣ画像圧縮伸長処理を行ない、第２のデ
ータ処理手段は、ＪＰＥＧ画像圧縮伸長処理を行なうも
のである。

【００２４】請求項９に係るデータ処理装置は、請求項
８に記載のデータ処理装置であって、第１のメモリおよ
び第２のメモリは、４行分の（４×８ｘ）個のデータを
記憶するものである。

【００２５】請求項１０に係るデータ処理装置は、請求
項８に記載のデータ処理装置であって、第１のメモリお
よび第２のメモリは、１ブロック分としての（４×８）
個のデータを記憶するものである。

【００２６】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳しく説明する。なお、図中同一符号は、同
一または相当部分を示す。

【００２７】［実施の形態１］図１は、本発明の実施の
形態１に係るデータ処理装置の全体構成を示す図であ
る。

【００２８】図１に示されるように、このデータ処理装
置は、データＤＩＮを入力するデータ入力回路２と、デ
ータ入力回路２に接続される記憶回路５０と、記憶回路
５０に接続されるデータ第１処理回路６と、データ第１
処理回路６に接続される記憶回路８と、記憶回路５０に
接続されるデータ第２処理回路１１とを備える。

【００２９】ここで、データ入力回路２、記憶回路８，
５０、データ第１処理回路６、データ第２処理回路１１
の各々へはクロック信号ＣＬＫが入力される。また、記
憶回路８，５０とデータ第１処理回路６へは制御信号Ｃ
ＴＲＬ．が入力される。

【００３０】図２は、図１に示される記憶回路５０の構
成を示すブロック図である。図２に示されるように、記
憶回路５０は、メモリ５０２と、入力されるデータＤ
１，ｄ５のいずれか一方を選択的にメモリ５０２に供給
する入力データ選択回路５０１と、メモリ５０２から出
力されたデータを選択的にデータｄ２またはデータＤ６
として、データ第１処理回路６またはデータ第２処理回
路１１へ供給する出力データ選択回路５０３と、入力さ
れる制御信号ＣＴＲＬ．に応答して入力データ選択回路
５０１および出力データ選択回路５０３を制御する制御
回路５０４とを含む。

【００３１】次に、本実施の形態に係るデータ処理装置
の動作を図３および図４のタイミング図を参照して説明
する。

【００３２】デジタルカメラでは、図３（ａ），（ｂ）
に示されるように、ｙ行ｘ列の画素データがデータＤ１
として、クロック信号ＣＬＫに同期してデータ入力回路
２から記憶回路５０に順次入力される。このとき、制御
回路５０４は、入力される制御信号ＣＴＲＬ．に応答し
て、データＤ１をメモリ５０２へ供給するよう入力デー
タ選択回路５０１を制御する。これにより、図３（ｂ）
に示されるように、番地（０，０）の画素データから行
方向に番地（０，ｘ）までの画素データが順次メモリ５
０２に記憶され、その次には１行目の番地（１，０）か
ら番地（１，ｘ）までの画素データが順に記憶される。
このようにして以下、２行目、３行目…の順で画素デー
タがメモリ５０２に記憶される。

【００３３】ここで、制御回路５０４は、４行４列から
なる第１ブロックデータｄ２をデータ第１処理回路６に
供給するよう出力データ選択回路５０３を制御する。こ
れにより、図３（ｃ）に示されるように、メモリ５０２
に番地（０，０）から番地（３，ｘ）までの４行分の画
素データが記憶された時点Ｔ１で、出力データ選択回路
５０３からは番地（０，０）から番地（０，３）まで、
次に番地（１，０）から番地（１，３）までの画素デー
タ、以下同様の順で４行４列の第１ブロックデータｄ２
がデータ第１処理回路６へ供給される。

【００３４】データ第１処理回路６は、供給された第１
ブロックデータｄ２をＦＢＴＣ（Fixed length Block T
runcation Coding）画像圧縮伸長方式でデータ処理す
る。ここで、「ＦＢＴＣ画像圧縮伸長方式」とは、画像
データを４行４列の１６画素データからなるブロックに
分割し、このブロック内の画素データから、ブロック内
の濃度値の平均レベル、ブロック内の濃度値の分布を示
す階調幅指標、および各画素の量子化レベルの３成分を
抽出する方式をいう。

【００３５】このようにして処理された処理データｄ３
は、記憶回路８に記憶される。次に、記憶回路８に記憶
されたデータから伸長された８行８列の第２ブロックデ
ータＤ６をデータ第２処理回路１１でデータ処理する動
作について説明する。

【００３６】この場合、図４（ａ），（ｂ）に示される
ように、データ第１処理回路６は、記憶回路８から供給
された処理データｄ４から伸長された第１ブロックデー
タｄ５を入力されるクロック信号ＣＬＫに同期して記憶
回路５０に供給する。

【００３７】このとき、制御回路５０４は入力される制
御信号ＣＴＲＬ．に応答して第１ブロックデータｄ５を
メモリ５０２に供給するよう入力データ選択回路５０１
を制御する。

【００３８】これにより、番地（０，０）から番地
（３，３）、次に番地（０，４）から番地（３，７）の
画素データ、以下同様の順に第１ブロックデータｄ５を
単位としてメモリ５０２へデータが記憶される。

【００３９】このとき、制御回路５０４は入力される制
御信号ＣＴＲＬ．に応答して、８行８列の第２ブロック
データＤ６を単位として画素データをデータ第２処理回
路１１へ供給するよう出力データ選択回路５０３を制御
する。

【００４０】このようにして、出力データ選択回路５０
３は、図４（ｂ），（ｃ）に示されるように、メモリ５
０２に、番地（０，０）から番地（７，ｘ）までの８行
分の画素データが記憶された時点Ｔ２より、番地（０，
０）から番地（０，７）、次に番地（１，０）から番地
（１，７）の画素データ、以下同様の順に８行８列の第
２ブロックデータＤ６を単位としてデータ第２処理回路
１１へ画素データを供給する。

【００４１】なお、メモリ５０２は、８行ｘ列（ｘは水
平解像度によって決まる）の画素データを記憶するも
の、あるいは８行８列の画素データを記憶するものであ
って、図３および図４に示されるように、１つの画素デ
ータが読出されるのと同時に他の１つの画素データが記
憶される。

【００４２】ここで、メモリ５０２が８行８列の画素デ
ータを記憶するものである場合には、ＤＲＡＭなどの記
憶素子を用いずに論理回路で構成し得るので、動作速度
の向上ならびに製造コストを削減できるという効果を得
ることができる。

【００４３】データ第２処理回路１１では、供給された
第２ブロックデータＤ６を、ＪＰＥＧ（Joint Photogra
phic Expert Group ）画像圧縮伸長方式でデータ処理し
処理データＤＯＵＴとして出力する。

【００４４】ここで、「ＪＰＥＧ画像圧縮伸長方式」と
は、１９９２年に国際標準規格として制定された連続階
調（カラー）静止画像の圧縮伸長方式をいう。

【００４５】以上より、従来はＦＢＴＣ圧縮伸長方式に
よるデータ処理を行なうデータ第１処理回路６と、ＪＰ
ＥＧ圧縮伸長方式によるデータ処理を行なうデータ第２
処理回路１１とで、データ型式変換のために記憶回路
４，９が別個に必要だったが、本発明の実施の形態に係
るデータ処理装置によれば、１つの記憶回路５０を複数
のデータ処理回路で共有することにより、システム全体
に対する記憶回路５０の占める割合を小さくし、製造コ
ストの低減を図ることができる。

【００４６】［実施の形態２］本実施の形態に係るデー
タ処理装置は、上記実施の形態１に係るデータ処理装置
と同様な構成を有するが、図１に示される記憶回路５０
の構成が図５に示されるものである点で相違する。

【００４７】本実施の形態２に係る記憶回路５０は、図
５に示されるように、入力データ選択回路５０１と、入
力データ選択回路５０１に接続されるメモリ選択回路５
０５と、メモリ選択回路５０５に接続される第１メモリ
５０６，第２メモリ５０７と、第１メモリ５０６および
第２メモリ５０７に接続されるメモリ選択回路５０８
と、メモリ選択回路５０８に接続される出力データ選択
回路５０３と、入力されるクロック信号ＣＬＫおよび制
御信号ＣＴＲＬ．に応答して入力データ選択回路５０
１、メモリ選択回路５０５，５０８および出力データ選
択回路５０３を制御する制御回路５０９とを備える。

【００４８】次に、本実施の形態に係るデータ処理装置
の動作を図６および図７のタイミング図を参照して説明
する。

【００４９】まず、記憶回路５０がデータ入力回路２か
らデータＤ１を入力し、４行４列の画素データからなる
第１ブロックデータｄ２をデータ第１処理回路６に出力
する場合の動作を説明する。

【００５０】制御回路５０９は、入力される制御信号Ｃ
ＴＲＬ．に応答してデータ入力回路２から図６（ｂ）に
示されるデータＤ１を入力するよう入力データ選択回路
５０１を制御する。また、制御回路５０９は、データＤ
１を４行分ごとに交互に第１メモリ５０６と第２メモリ
５０７へ入力するようメモリ選択回路５０５を制御す
る。

【００５１】これにより、図６（ｂ）〜（ｄ）に示され
るように、番地（０，０）から番地（３，ｘ）までの４
行分の画素データは、データＤＡとして第１メモリ５０
６へ記憶され、次の番地（４，０）から番地（７，ｘ）
までの４行分の画素データは、データＤＢとして第２メ
モリ５０７へ記憶される。

【００５２】ここで、番地（０，０）から番地（３，
ｘ）までの４行分の画素データの第１メモリ５０６への
入力が完了し、番地（４，０）からの画素データが第２
メモリ５０７へ入力され始める時点Ｔ３において、制御
回路５０９は、データ出力先として第１メモリ５０６を
選択するようメモリ選択回路５０８を制御する。その結
果、第１メモリ５０６からは図６（ｆ）に示されるデー
タＤａとして、４行分の画素データが４行４列の第１ブ
ロックデータｄ２を単位として、番地（０，０）から番
地（３，３）、番地（０，４）から番地（３，７）とい
う順で番地（３，ｘ）の画素データまで順次出力データ
選択回路５０３からデータ第１処理回路６へ出力され
る。

【００５３】そして、第１メモリ５０６に記憶された番
地（０，０）から番地（３，ｘ）までの４行分の画素デ
ータがすべて出力された時点Ｔ４で、制御回路５０９は
メモリ選択回路５０８が第２メモリ５０７を選択するよ
う制御する。これにより、図６（ｇ）に示されるデータ
Ｄｂとして次の４行分の画素データ、すなわち、番地
（４，０）から番地（７，ｘ）までの画素データが、４
行４列のブロックデータｄ２を単位として順次出力デー
タ選択回路５０３からデータ第１処理回路６へ出力され
る。

【００５４】このようにして、第１メモリ５０６と第２
メモリ５０７からは交互に４行分ずつの画素データが出
力される。

【００５５】以上のような動作によれば、第１メモリ５
０６および第２メモリ５０７でのデータ入力期間とデー
タ出力期間が分離されるため、データ処理が高速に行な
われる場合の入力データと出力データの衝突が回避され
る。

【００５６】また、第１メモリ５０６、第２メモリ５０
７がデータ入力のためのポートとデータ出力のためのポ
ートを別々に有していない場合は、データの入力速度が
速い場合またはデータが継続して入力される場合などに
は、入力データと出力データの衝突を防ぐために全体と
して一旦すべての入力データを記憶するだけの記憶容量
が必要となるが、上記のように、第１メモリ５０６と第
２メモリ５０７とで交互にデータ入力とデータ出力を繰
返すことにより、第１メモリ５０６と第２メモリ５０７
のそれぞれが、４行分の画素データを記憶する記憶容量
を有すれば足りることとなる。

【００５７】次に、記憶回路５０がデータ第１処理回路
６から第１ブロックデータｄ５を入力し、第２ブロック
データＤ６をデータ第２処理回路１１へ出力する場合の
動作を図７のタイミング図を参照して説明する。

【００５８】制御回路５０９は、図７（ｂ）〜（ｄ）に
示されるように、番地（０，０）から番地（３，３）ま
での１６個の画素データをデータＤＡとして第１メモリ
５０６へ、番地（０，４）から番地（３，７）までの１
６個の画素データをデータＤＢとして第２メモリ５０７
へというように、１６個の画素データを交互に第１メモ
リ５０６と第２メモリ５０７へ入力するようメモリ選択
回路５０５を切換制御する。

【００５９】そしてまた制御回路５０９は、図７（ｅ）
〜（ｇ）に示されるように、第１メモリ５０６と第２メ
モリ５０７とで合わせて、番地（０，０）から番地
（７，ｘ）までの８行分より１６個少ない画素データが
記憶された時点Ｔ５より、第１メモリ５０６および第２
メモリ５０７から８行８列の画素データからなる第２ブ
ロックデータＤ６の出力を開始するようメモリ選択回路
５０８を制御する。

【００６０】これにより、メモリ選択回路５０８は、番
地（０，０）から番地（３，３）までの画素データをデ
ータＤａとして第１メモリ５０６から出力した後、番地
（０，４）から番地（３，７）までの画素データをデー
タＤｂとして第２メモリ５０７から出力し、番地（４，
０）から番地（７，３）までの画素データを再び第１メ
モリ５０６から、番地（４，４）から番地（７，７）ま
での画素データを第２メモリ５０７からそれぞれ出力
し、番地（０，０）から番地（７，７）までの８行８列
の画素データからなる第２ブロックデータＤ６を出力す
る。

【００６１】なお、第１メモリ５０６および第２メモリ
５０７からは、上記のように１６個の画素データが交互
に出力され、データの出力されない方のメモリに、交互
に次の第１ブロックデータｄ５が書込まれる。

【００６２】このような動作によれば、記憶回路５０か
ら、４行４列の１６個の画素データからなる第１のブロ
ックデータｄ２のみならず、８行８列の６４個の画素デ
ータからなる第２のブロックデータＤ６の出力も可能と
なる。

【００６３】なお、第１メモリ５０６および第２メモリ
５０７は、それぞれ、上記のように４行分の（４×８
ｘ）個のデータを記憶できるものであれば足り、特に、
１ブロック分のデータを記憶するために（４×８）個の
データを記憶するものなどが考えられる。

【００６４】また、第１メモリ５０６および第２メモリ
５０７としては、大容量のＤＲＡＭなどの記憶素子の記
憶領域を論理的に２個に分けたものでもよく、あるいは
物理的に分けられた記憶素子であってもよいが、いずれ
の場合においても、第１ブロックデータｄ２の出力は一
方のメモリから、第２ブロックデータＤ６の出力は双方
のメモリから行なうことにより、メモリの効率的な使用
が実現されるものである。

【００６５】なお、本実施の形態に係るデータ処理装置
においては、第１メモリ５０６と第２メモリ５０７との
２つを、上記実施の形態１に係るデータ処理装置の１つ
のメモリ５０２とみなして制御することも可能とするこ
とができる。この場合には、制御回路５０９がメモリ選
択回路５０５，５０８へ、メモリ５０２と同様の制御を
行なうか、本実施の形態における制御を行なうかを切換
えるための制御信号を供給することとなる。

【００６６】［実施の形態３］本実施の形態に係るデー
タ処理装置は、上記実施の形態２に係るデータ処理装置
と同様な構成を有するが、図５に示される記憶回路５０
の構成が図８に示されるものである点で相違する。

【００６７】すなわち、本実施の形態３に係る記憶回路
５０は、図８に示されるように、メモリ選択回路５１
０，５１５に接続される第３メモリ５１３と第４メモリ
５１４とをさらに備える。

【００６８】次に、本実施の形態に係るデータ処理装置
の動作を説明する。記憶回路５０が外部からのデータＤ
１を入力し、データ第１処理回路６へ第１ブロックデー
タｄ２を出力する動作は、上記実施の形態２に係るデー
タ処理装置の動作と同じである。

【００６９】一方、記憶回路５０が、データ第１処理回
路６から第１ブロックデータｄ５を入力してデータ第２
処理回路１１へ第２ブロックデータＤ６を出力する場合
には、第１メモリ５１１と第２メモリ５１２の対、第３
メモリ５１３と第４メモリ５１４の対が、それぞれ、上
記実施の形態２に係る第１メモリ５０６、第２メモリ５
０７に相当するものとして制御回路５１６に制御され
る。

【００７０】これにより、第１メモリ５１１と第２メモ
リ５１２、第３メモリ５１３と第４メモリ５１４の各対
が、それぞれ、一方にデータを入力するとき他方からデ
ータを読出すよう制御される。

【００７１】なおこの場合、第３メモリ５１３と第４メ
モリ５１４は、それぞれ４行（ｘ／２）列の記憶容量を
有すれば足りることとなる。

【００７２】以上より本実施の形態に係るデータ処理装
置によれば、型式の異なるデータに対して対応するデー
タ型式変換を行なうことができる。

【００７３】また、第１メモリ５１１と第２メモリ５１
２とは、第１ブロックデータｄ２の出力の際と第２ブロ
ックデータＤ６の出力の際とでともに使用されるため、
メモリの効率的使用を実現することになる。

【００７４】なお、本実施の形態に係る制御回路５１６
は、さらに、実施の形態２に係る第１メモリ５０６を第
１メモリ５１１と第２メモリ５１２に、第２メモリ５０
７を第３メモリ５１３と第４メモリ５１４に置換えたも
のとして、第１メモリ５１１から第４メモリ５１４を実
施の形態２の場合と同様に制御し得るものであってもよ
い。

【００７５】

【発明の効果】請求項１に係るデータ処理装置によれ
ば、複数のデータ処理手段に必要な記憶手段の記憶容量
を全体として削減することができる。

【００７６】請求項２に係るデータ処理装置によれば、
２つのデータ処理手段に必要な記憶手段の記憶容量を削
減することができる。

【００７７】請求項３に係るデータ処理装置によれば、
ＦＢＴＣ画像圧縮伸長処理とＪＰＥＧ画像圧縮伸長処理
に必要な記憶手段の記憶容量を削減することができる。

【００７８】請求項４および５に係るデータ処理装置に
よれば、さらに、ＪＰＥＧ画像圧縮伸長処理に適合した
データ処理装置を得ることができる。

【００７９】請求項６および７に係るデータ処理装置に
よれば、処理するデータの大きさによらずデータの高速
処理を実現することができる。

【００８０】請求項８に係るデータ処理装置によれば、
ＦＢＴＣ画像圧縮伸長処理とＪＰＥＧ画像圧縮伸長処理
の高速化を図ることができる。

【００８１】請求項９および１０に係るデータ処理装置
によれば、さらに、ＪＰＥＧ画像圧縮伸長処理に適合し
たデータ処理装置を得ることができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１に係るデータ処理装置
の全体構成を示すブロック図である。

【図２】 図１に示される記憶回路の構成を示すブロッ
ク図である。

【図３】 本発明の実施の形態１に係るデータ処理装置
の動作を説明するためのタイミング図である。

【図４】 本発明の実施の形態１に係るデータ処理装置
の動作を説明するためのタイミング図である。

【図５】 本発明の実施の形態２に係るデータ処理装置
の記憶回路の構成を示すブロック図である。

【図６】 本発明の実施の形態２に係るデータ処理装置
の動作を説明するためのタイミング図である。

【図７】 本発明の実施の形態２に係るデータ処理装置
の動作を説明するためのタイミング図である。

【図８】 本発明の実施の形態３に係るデータ処理装置
の記憶回路の構成を示すブロック図である。

【図９】 従来のデータ処理装置の全体構成を示すブロ
ック図である。

【図１０】 図９に示される従来のデータ処理装置の動
作を説明するためのタイミング図である。

【図１１】 図９に示される従来のデータ処理装置の動
作を説明するためのタイミング図である。

【図１２】 図９に示される従来のデータ処理装置の動
作を説明するためのタイミング図である。

【図１３】 図９に示されるデータ第１処理回路で一度
に処理される第１ブロックデータを説明するための図で
ある。

【図１４】 図９に示されるデータ第２処理回路で一度
に処理される第２ブロックデータを説明するための図で
ある。

【符号の説明】

６ データ第１処理回路、１１ データ第２処理回路、
５０ 記憶回路、５０６，５１１ 第１メモリ、５０
７，５１２ 第２メモリ、５０９，５１６ 制御回路、
５１３ 第３メモリ、５１４ 第４メモリ。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 データ処理を行なうデータの単位を異に
   する複数のデータ処理手段と、 前記複数のデータ処理手段のうちのいずれか１つのデー
   タ処理手段または外部から入力されたデータを、前記１
   つのデータ処理手段以外の少なくとも１つの他のデータ
   処理手段へ前記データの単位ごとに供給する記憶手段と
   を備えたデータ処理装置。
2. 【請求項２】 Ｍ個のデータを単位としてデータ処理を
   行なう第１のデータ処理手段と、 Ｎ個のデータを単位としてデータ処理を行なう第２のデ
   ータ処理手段と、 外部から入力されたデータをＭ個ずつ前記第１のデータ
   処理手段へ供給するとともに、前記第１のデータ処理手
   段で処理されたデータをＮ個ずつ前記第２のデータ処理
   手段へ供給する記憶手段とを備えたデータ処理装置。
3. 【請求項３】 前記第１のデータ処理手段は、ＦＢＴＣ
   画像圧縮伸長処理を行ない、 前記第２のデータ処理手段は、ＪＰＥＧ画像圧縮伸長処
   理を行なう、請求項２に記載のデータ処理装置。
4. 【請求項４】 前記記憶手段は、８行分の画素データを
   記憶する請求項３に記載のデータ処理装置。
5. 【請求項５】 前記記憶手段は、１ブロック分のデータ
   として（８×８）個のデータを記憶する、請求項３に記
   載のデータ処理装置。
6. 【請求項６】 （２ｋｙ×２ｋｘ）個のデータを処理す
   るデータ処理装置であって、 （ｋ×ｋ）個のデータを単位としてデータ処理を行なう
   第１のデータ処理手段と、 （２ｋ×２ｋ）個のデータを単位としてデータ処理を行
   なう第２のデータ処理手段と、 外部から入力された第１のデータを（ｋ×ｋ）個ずつ前
   記第１のデータ処理手段へ供給するとともに、前記第１
   のデータ処理手段で処理された第２のデータを（２ｋ×
   ２ｋ）個ずつ前記第２のデータ処理手段へ供給する記憶
   手段とを備え、 前記記憶手段は、 （ｋ×２ｋｘ）個のデータを記憶する第１のメモリと、 （ｋ×２ｋｘ）個のデータを記憶する第２のメモリと、 前記第２のメモリへデータを入力するときは前記第１の
   メモリからデータを出力し、前記第１のメモリへデータ
   を入力するときは前記第２のメモリからデータを出力す
   るよう前記第１のメモリと前記第２のメモリとを制御す
   る制御手段とを含む、データ処理装置。
7. 【請求項７】 前記記憶手段は、 （ｋ×ｋｘ）個のデータを記憶する第３のメモリと、 （ｋ×ｋｘ）個のデータを記憶する第４のメモリとをさ
   らに備え、 前記制御手段は、前記第４のメモリへデータを入力する
   ときは前記第３のメモリからデータを出力し、前記第３
   のメモリへデータを入力するときは前記第４のメモリか
   らデータを出力するよう前記第３のメモリと前記第４の
   メモリとを制御する、請求項６に記載のデータ処理装
   置。
8. 【請求項８】 前記第１のデータ処理手段は、ＦＢＴＣ
   画像圧縮伸長処理を行ない、 前記第２のデータ処理手段は、ＪＰＥＧ画像圧縮伸長処
   理を行なう、請求項６に記載のデータ処理装置。
9. 【請求項９】 前記第１のメモリおよび前記第２のメモ
   リは４行分の（４×８ｘ）個のデータを記憶する、請求
   項８に記載のデータ処理装置。
10. 【請求項１０】 前記第１のメモリおよび前記第２のメ
    モリは、１ブロック分としての（４×８）個のデータを
    記憶する、請求項８に記載のデータ処理装置。