JPH03161791A - 表示用メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は解像度の異なる表示用メモリの内容を算術加算
して出力する表示用メモリ装置に関するものである。

〔従来の技術〕

第２図は従来の表示用メモリ装置の一例の構成図である
。

第２図において、１００はプロセッサ、２００は表示メ
モリ装置、２１０はインタフェース、２２０はメモリ部
、２３０はアドレス発生部、２４０はクロック同期信号
発生部、２５０はＤ／Ａ変換部、３００は表示装置であ
る． この表示用メモリ装置の動作について説明する。

プロセッサ１００はコンピュータシステムの処理部で、
ディスクや回線から得られた画像情報を表示メモリ装置
２００に書き込みを行なったり、表示メモリ装置２００
内の画像情報を取り込んだりする。プロセッサ１００と
表示メモリ装置２００はバス１１０で接続されており、
インタフェース２１０はプロセッサ１００と表示メモリ
装置２００内のメモリ部２２０との間のアドレス、デー
タ、制御等の情報を相互のタイξングに合わせて供給す
る。クロック・同期信号発生部２４０は表示のための各
画素情報の読みだしクロ・冫ク２４ｌ１水平・垂直のア
ドレス２３１を発生するためのプランキング信号２４２
、表示のための同期信号２４３を供給する。アドレス発
生部２３０はクロック・同期信号発生部２４０からの信
号をもとにメモリ部２２０内の画像情報を表示走査の順
に読み出すための水平・垂直アドレス２３１を発生する
。また、Ｄ／Ａ変換部２５０はメモリ部２２０からのデ
ィジタル情報を各画素の輝度信号として表示装置３００
に供給するため読みだしクロックに同期してアナログ信
号に変換し、表示メモリ装置２００からの同期信号２４
３に基づいて、映像信号を表示装置３００に表示する。

第３図はメモリ部２２０内での画像情報の格納状態を示
す図で、水平方向に水平アドレス、垂直方向に垂直アド
レスをとって示したものである。

番号を記入したｌマスは画素を示す。読みだし時は、水
平・垂直のプランキング信号２４２により水平垂直両ア
ドレスがリセットされ、クロ・冫ク２４１によりまず水
平アドレスのみがカウントアップされていく。したがっ
て画素番号が１、２、５、６、９、１０、１３、ｌ４の
順に表示されていく。右端までくると水平ブライキング
信号により水平アドレスがリセットされるとともに垂直
アドレスがカウントアップされる。したがって画素番号
が３、４、７、８、１１、１２、１５、１６の順に表示
されていく。以下同様に・・・、５９、６０、６３、６
４と表示され、垂直プランキング信号により水平・垂直
アドレスがリセ・ノトされ再びｌに戻る。通常の表示の
場合これだけで特に問題はない。

一方、低速回線を介して画像情報を転送する時などに用
いるため、受信情報が少ない段階で画像の概略を早期に
認識可能とする順次再生（以下プログレッシブという）
表示法と呼ばれる表示法が考えられており、その実現方
式も種々提案されている。その１方法として、１つの画
像を複数画素からなる複数のブロックに分割し、プロ・
冫ク内の画素情報をブロック内の画素の平均値、または
左上の画素値、中央の画素値等１つの代表値で代表させ
送信（またはディスクに格納）し、受信側では（ディス
クからの読みだし時）ブロック内の画素すべてを該代表
値で置き換え表示し、順次ブロックの大きさを細かく分
割してゆき徐々に解像度を上げて行く方法である。第３
図を用いて例を示すと、第１の段階で画像を図中太線で
区切った１６画素からなる４つのブロック、すなわち、
水平アドレス１〜４かつ垂直アドレスｌ〜４、水平アド
レス５〜８かつ垂直アドレスｌ〜４、水平アドレス１〜
４かつ垂直アドレス５〜８、水平アドレス５〜８かつ垂
直アドレス５〜８、に分割し、それぞれのブロック内画
素をすべて各ブロック固有の１つの代表値、ここでは簡
単のためブロックの左上の画素値で表示する．すなわち
、第４図（ａ）に示すように水平アドレス１〜４かつ垂
直ア下レスｌ〜４の１６画素にはすべて画素ｌの値が書
き込まれ、水平アドレス５〜８かつ垂直アドレス１〜４
のｌ６画素にはすべて画素９の値が書き込まれ、水平ア
ドレス１〜４かつ垂直アドレス５〜８の１６画素にはす
べて画素３３の値が書き込まれ、水平アドレス５〜８か
つ垂直アドレス５〜８の１６画素にはすべて画素４１の
値が書き込まれる。第２段階では、第３図の中太線で区
切った４画素からなる１６のブロック、すなわち、水平
アドレス１〜２かつ垂直アドレス１〜２、水平アドレス
３〜４かつ垂直アドレス１〜４、水平アドレス４〜５か
つ垂直アドレス１〜２、・・・水平アドレス７〜８かつ
垂直アドレス７〜８、に分割し、それぞれのブロック内
画素をすべて各ブロックの左上の画素値で表示する。し
たがって、第４図（ｂ）に示すように水平アドレス１〜
２かつ垂直アドレスｌ〜２の４画素にはすべて画素ｌの
値が書き込まれ、順次、水平アドレス７〜８かつ垂直ア
ドレス７〜８の４画素にはすべて画素６１の値が書き込
まれる。この時点では、画像を４ブロックに分けたとき
よりも水平、垂直各方向にそれぞれ２倍の解像度の画像
が表示され、百倣の内容がより認識されやすくなる。第
３の段階では、ブロックの大きさをさらに縦・横２分割
すると画素の大きさと一致するので、第３図に示すよう
に各画素の位置に本来の画素値が書き込まれ、最終画像
が得られる。

なお、第２、第３段階で上記の代表値を送信する場合（
ディスクに格納する場合でもよい）、実際には符号量を
削減するため画像の隣接情報は類似していることを利用
して、前の代表値との差分を送ることが多い。すなわち
、第４図（ｂ）で代表値として画素２１の値を受信側で
得るために、送信側では画素２ｌの値から画素ｌの値を
引いた値を送信し（マイナスの場合もある）、受信側で
はプロセッサが受信された値に画素１の値を加える処理
を行ない、メモリには画素２ｌの値が書き込まれる。

〔発明が解決しようとする課題〕

以上のような表示処理を行う場合、第１段階ではブロッ
クに対し代表値は１つであるのにブロック内の１６画素
に対応するメモリにすべてに同じ値を書き込む必要があ
る。また、第２段階ではブロック内の４画素に対応する
メモリに対して同じ値を再度書き込む必要がある。この
ように、初期の表示段階では送信されてくる情報（各ブ
ロックの代表値）は少なくても、メモリへの書き込みは
すべての画素に対して行なう必要があり、書き込み処理
を行なうプロセッサには大きな負担である。

この処理負担を軽減する方法として、受信情報数のみメ
モリに書き込むという方法もあるが、上記の例では最初
は４画素の画像、第２段階では１６画素の画像というよ
うに段階を追って表示画像の大きさが変わるため、マン
・マシンインタフェースがよくない。さらにこれを改善
する方法として、初期の表示画像の小さい段階ではハー
ドウエアズームを用いて表示を拡大することも考えられ
るが、特別なハードウエア（ズーム用ハードウエアのみ
でなく、表示用のダブルバッファ）を必要とする上、１
段階の画像情報がすべて得られたところでズームするた
め表示解像度が急激に変化するという別のマン・マシン
インタフェース上の問題がある。

本発明は上記の欠点を解決するために、その原因である
プログレッシブのすべての段階毎にすべての画素に画像
情報を再度書き込むという処理をなくし、新たに受信さ
れた情報のみを書き加えるようにすることによりプロセ
・ノサの処理負担を軽減しつつ、画像内容が得られた画
像情報に応じて徐々に精細になるようマン・マシンイン
タフェースを確保する方法を提供することを目的とする
。

〔課題を解決するための手段〕

本発明は一画面の構成画素数が異なる画面の画像情報の
差分よりなる画像情報をそれぞれ書き込む複数のメモリ
部と、該メモリ部の内容を構成，画素数に対応した表示
解像度で読み出すためのそれぞれ異なる周期でアドレス
を変化させてゆく、複数のアドレス発生手段と、該アド
レス発生手段により読み出された前記複数のメモリ部か
らの画像情報を算術加算する手段とにより構成したもの
である。

〔作用） 本発明は表示用メモリ装置を前記のように構成し、画素
数の多い画像を伝送するとき、第１段階で画面を大ブロ
ックに分割して、該ブロ７クを代表する画像情報を送信
し、第２段階では、前記ブロックを更に分割して、該ブ
ロックを代表する画像情報と、゜一第１段階で得られた
画像情報との差分を送信するようにして、順次細分化し
て送信し、受信側では各段階の画像情報を別々にメモリ
に書き込み、周期の異なるアドレス信号により読み出し
て算術加算して、表示装置を駆動するようにしＰｔｇ速
回線を介しても高解像度の画像が得られるのである。

〔実施例〕

第１図は本発明の一実施例の構成図である。第２図と同
一番号を付与した各ブロックの基本機能は第２図に示す
従来装置の構成例の場合と同じである（技番号が異なっ
ていても機能は同じ）。本実施例ではメモリ部２２０、
アドレス発生部２３０が複数設け、各アドレス発生部２
３０に送られるクロック・同期信号発生部２４０からの
クロンク２４１を発生解像度に応じてカウントダウンす
るカウントダウン部２４４を設け、各アドレス発生部２
３０では水平プランキングを、上記カウントダウン数を
カウントする毎に垂直アドレスをカウントアップし、各
メモリ部からの出力を加算する加算部２６０を設けてあ
る。

第５図は第ｌ図の実施例を用いてプログレッシプ表示を
する時のメモリ部内の画像情報の格納状態を示す図で、
メモリ部が３個設けられた場合（ｎ−３）の例を示す。

図の表現法は第３図と同じである。（ａ）　．　（ｂ）
　．　（ｃ）はそれぞれプログレッシブの第１、第２、
第３段階の情報を記憶するメモリ部２２０−１　、２２
０−２　、２２０−３内を示したものである．メモリ部
２２０−１は４画素分のみ、メモリ部２２０−２はｌ６
画素分、メモリ部２２０−３は６４画素分のメモリを持
つが、図では表示時の読みだしクロックを考慮した表示
装置上での相対的な大きさで示している。なお、画像受
信に際してメモリの内容は予めすべてＯにセット（クリ
ア）されている．プログレッシブの第ｌ段階では画面は
４つのブロックに分割され、それぞれのブロックに対応
する４つの代表値（以下の説明では、前記従来の実施例
同様ブロックの左上の画素値）が得られる。この４つの
代表値は分割ブロックの位置に対応したメモリ部２２０
−１の各画素に対応する部分に書き込まれる。第５図（
ａ）のワタ内の数字は書き込まれる代表値の原画像での
画素位置を示している。プログレッシブの第２段階では
、第１段階のブロックを縦、横ともに２分割した１／４
の大きさのブロック１６個に分割され、それぞれのブロ
ックに対応するｌ６の代表値が得られる。この代表値を
受信側に送信する場合、従来の実施例での説明と同様に
符号量を削減するため前の代表値との差分て送られる。

本実施例では、受信側で送られてきた差分値に前の代表
値を加えるという処理を行なわず、差分値をそのまま（
マイナスの場合は負号も含めて）メモリ部に書き込む。

すなわち、第５図（ｂ）の水平・垂直アドレスがそれぞ
れ例えば２とｌ、３と４の画素位置にはそれぞれ原画像
の画素位置５と１の画素値の差分（図中５′）、５７と
４１の画素値の差分（図中５７′）が書き込まれる．す
なわち、 （５′の画素値）＝（５の画素値）−（１の画素値）（
５７′の画素値）　＝　（５７の画素値）　−　（４１
の画素値）〜プログレッシプの第３段階では、第２段階
のブロックをさらに縦、横ともに２分割したｌ／６４の
大きさのブロック、すなわち原画像の画素６４個に分割
され、６４の画素値が前代表値との差分で送信されるこ
とになる。したがって、第５図（Ｃ）の水平・垂直アド
レスがそれぞれ例えば５と４、４と６の画素位置にはそ
れぞれ原画像の画素位置２７と２５の画素値の差分（図
中２７″）、４０と３７の画素値の差分（図中４０″）
が書き込まれる．すなわち、 （２７″の画素値）　＝　（２７の画素値）　−　（２
５の画素値）（４０″の画素値）　＝　（４０の画素値
’）　−　（３７の画素値）次にメモリ部の内容の表示
について説明する。

メモリ部２２０内の情報はアドレス発生部２３０からの
水平・垂直アドレス２３１により読みだされるが、アド
レス発生部２３０に送られるクロック２４４はそれぞれ
異なっている。クロック・同期信号発生部２４０からの
クロック２４１は第５図（Ｃ）の１画素読みだしに相当
する周期のものである．したがって、カウントダウン部
２４４−３ではカウントダウンなく同じ周期のクロツク
２４４−３がアドレス発生部２３０−３に供給され、メ
モリ部２２０−３内の情報は、第５図（Ｃ）のごとく読
みだされ表示される。カウントダウン部２４４−２では
クロック２４１が１／２にカウントダウンされ、アドレ
ス発生部２３０−２に供給される。したがって、メモリ
部２２０−２内のｌ画素の情報はメモリ部２２０−３内
のｌ画素の情報に比べ第５図（ｂ）のごとく２倍の時間
出力される。また、垂直方向についてもアドレス発生部
２３０−２で水平プランキング信号２回で垂直アドレス
が１アドレスカウントアップするようになっているので
、第５図（ｂ）のごとく垂直方向についてもメモリ部２
２０−３に比べ２倍の時間出力される。カウントダウン
部２４４−１ではクロック２４１が１／４にカウントダ
ウンされ、アドレス発生部２３０−１に供給される。し
たがって、メモリ部２２０−１内の１画素の情報はメモ
リ部２２０−３内の１画素の情報に比べ第５図（ａ）の
ごとく４倍の時間出力される。また、垂直方向について
もアドレス発生部２３０−１で水平プランキング信号４
回で垂直アドレスが１アドレスカウントアンプするよう
になっているので、第５図（ａ）のごとく垂直方向につ
いてもメモリ部２２０−３に比べ４倍の時間出力される
。

それぞれのメモリ部の出力は表示の前に加算部２６０で
算術加算される。例えば、第５図（Ｃ）の水平・垂直の
アドレスがそれぞれ４と６の画素について考える。メモ
リ部２２０−３のこの情報４０’が読み出されるタイミ
ングでは、メモリ部２２０−１及び２２０−２の出力は
上記の説明からそれぞれ水平・垂直のアドレスが１と２
、２と３の情報、すなわち原画像の画素位置３３の画素
値、および原画像の画素位置３７と３３の差分３７′で
ある。したがって、表示出力は、 （３３の画素値）＋（３７’の画素値）＋（４０″の画
素値）＝（３３の画素値）＋　（（３７の画素値）−（
３３の画素値）｝＋　（（４０の画素値）　−　（３７
の画素値）｝＝（４０の画素値） となり、最終的には原画像が表示される．他の部分につ
いても同様である。

なお、本発明による表示用画像メモリ装置をプログレッ
シプ表示ではない従来の表示に用いる時は、最初から高
解像度のメモリ部、上記の例ではメモリ部２２０−３に
画像情報を書き込んで行けばよい。

以上の説明においては、プログレソシブ表示法の１例で
示したが、他の表示例でも利用することができる。例え
ば、ディスクリートコサイン変換を行ない、第１段階で
は各ブロソクの直流成分のみを送信し、第２段階以降に
交流成分を送信する場合などである。直流或分をブロッ
クの大きさに対応する解像度のメモリ部に書き込み、交
流成分を原画像の解像度に対応するメモリ部に書き込ん
で行けばよい。

〔発明の効果〕

以上説明したように、本発明による表示用春秦メモリ装
置を用いれば、プログレ７シプ表示時に、プログレッシ
プの各段階で毎回原画像の解像度に相当するメモリのす
べての画素に情報を書き込む必要がなく、したがってプ
ロセッサの負担が大幅に軽減されると同時に、受信され
る代表値または前代表値との差分を受信の度にメモリ部
に書き込めば、そのまま徐々に表示精細度が上がって行
くので、■段階の情報受信がすべて終了した時点で急に
表示精細度が上がるというようなこともなく、マン・マ
シンインタフェースもよい。さらに、上記説明のごとく
一般に送信されてくる情報は前代表値との差分てあるた
め、従来の表示用メモリ装置では予めプロセッサが演算
をしてメモリ部に書き込む必要があったが、本発明の表
示用メモリ装置では受信した差分情報をそのままメモリ
部に書き込んで行けば表示の時点ですべて加算されて原
画像が再現されるので、プロセッサの処理揖はさらに軽
減されるという効果がある。

なお、本構成によるメモリの増加量は３段階に分割した
場合で約３２％、４段階に分割した場合で約３３％程度
で、メモリ駄の増加により大きく経済性が損なわれるこ
とはない。

【図面の簡単な説明】

第１図は、本発明の一実施例の構成図、第２図は、従来
の表示用メモリ装置の一例の構成図、第３図は、従来の
表示用メモリ装置の画像情報の格納状態を示す図、第４
図は、従来の表示用メモリ装置を用いてプログレソシブ
表示をする時のメモリ部内の画像情報の格納状態を示す
図、第５図は、第１図の実施例を用いてプログレッシブ
表示をする時のメモリ部内の画像情報の格納状態を示す
図である。 １００・・・プロセッサ、１ｌＯ・・・バス、２００・
・・表示用メモリ装置、２１０・・・インタフェース、
２２０・・・メモリ部、２３０・・・アドレス発生部、
２３１・・・アドレス信号、２４０・・・クロック・同
期信号発生部、２４１・・・クロック、２４２・・・プ
ランキング信号、２４３・・・同期信号、２４４・・・
カウントダウン部、２４５・・・カウントダウン後のク
ロック、２５０・・・Ｄ／Ａ変換部、２６０・・・加算
部、３００・・・表示装置。 従来の表示用メモリ装置の一例の構成図第２図 １ 水平アドレス ２３４５６ ７ ８ 第 ３ 図 １ ２ 水平アドレス ３　４　５　６ ７ ８ １ ２ 水平アドレス ３　４　５　６ ７ ８ 第 ４ 図 水平アドレス （ａ）第ｌ段階の格納状＠を示Ｔ図 水平アドレス （Ｃ）第３段階の格納状態を示す図 水平アドレス （ｂ）第２段階の格納状態を示Ｔ図 第 ５ 図

Claims (1)

【特許請求の範囲】
1. １、プロセッサとのインタフェースを有し、該インタフ
   ェースを介して、画像情報を書き込むメモリ部と該メモ
   リに書き込まれた画像情報を読み出す手段と、該画像情
   報を表示装置に表示する手段とにより構成される表示用
   メモリ装置において、一画面の構成画素数が異なる画面
   の画像情報の差分よりなる画像情報をそれぞれ書き込む
   複数のメモリ部と、該メモリ部の内容を構成画素数に対
   応した表示解像度で読み出すためのそれぞれ異なる周期
   でアドレスを変化させてゆく複数のアドレス発生手段と
   、該アドレス発生手段により読み出された前記複数のメ
   モリ部からの画像情報を算術加算する手段とにより構成
   される表示用メモリ装置。