JPS62160583A - 回転・縮小用画像記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、サンプリングによシ縮小したデータ、回転し
たデータ等の読み出しが高速に行えるデータ記憶装置に
関するもので、画像処理装置、文書作成装置、文書ファ
イル装置等のフレームメモリとして応用できる。

従来の技術 独立にアドレスが与え得る１ｘＮピツトの容量を持つメ
モリを２ｍ個用意し、原画像の２ｍＸ２”画素を１つの
ブロックとし、このブロック内では行方向からも列方向
からも２ｍ画素が一度にアクセスできるように、ブロッ
ク内の行方向のワードを構成する２ｍ画素内でデータの
並べ替えを行い、又、最小縮小率１／Ｒに対してＲ×Ｒ
ブロック内で行方向、列方向それぞれＲ画素毎に１画素
づつ取り出し、計２ｆｆ１画素を一度に読み出せるよう
に上記と同様な所定のデータ並べ替えを行い２ｍ画素毎
に記憶する回転・縮小用の画像記憶装置が提案されてい
る（例えば、特開昭和ｅｏ−ｓ１ｅａ１％）。

−例として、原画像を８×８画素を１ブロツクとして分
割し、最小縮小率を１／２　とした場合を用いて上記手
法について説明する。第１６図は、原画像の一部、２×
２ブロツクを取り出し、その配列を示した図であり、第
１７図ａ−ｄは１ブロツク内の８×８画素のそれぞれに
番号を付した状態を示す図である。このように分割した
画像を、行方向からも列方向からも、又、１／２　に縮
小した状態でも一度に８画素づつ読み出せるようにする
ため、第１８図に示すような元のデータ列りに対する８
種類のデータ並べ替え規則を用意し、ブロック内の行方
向の８画素単位にこの並べ替え規則に基づく並べ替えを
行い、第１９図に示すように、ワード幅１ビットの、そ
れぞれ独立にアドレスが与え得る８個のメモリＭ１〜Ｍ
８に書き込む。

このように書き込んだ後、例えば、書き込んだ状態を基
準に、縮／１ζ率１／１．０度回転で読み出す場合には
、書き込み時と同様にアドレスを与え、読み出したデー
タをＰＯ−Ｐ７により並べ替えればよい。

又、例えば、入力アドレス：１（１６進）を与え、これ
を第１９図（ＤＭ　１−Ｍ５に、１．０．３゜２．６．
４．７．６（１６進）と変換しアドレスとして与え、読
み出したデータに対して、書き込みの際と同様に、第１
８図の並べ替え規則のＰｌを施すことにより、入力元画
像に対して左に９０度回転した画像、ブロック１の２列
目の８画素を１度のアクセスで読み出すことができる。

第２０図に、読み出しだデータから、並べ替えＰｌを行
い、最終的に有効なデータを得るまでのデータの遷移を
示す。

このように、回転度数にかかわらず、行方向からも、列
方向からも、１度のアクセスで８画素を読み出すことが
できる。

又、１／２　に縮小する場合には、′ｆ＋＋えば、入力
アドレス：６（１６進）を与え、これを第４図の１ｖｊ
１、Ｍ３、Ｍ５．Ｍ７にはアドレス：６（１６進）と、
Ｍ２．Ｍ４、Ｍ６、Ｍ８にはアドレスＥ（１６進）と変
換し、それぞれに与えてデータを読み出す。読み出した
データに対しては、第２ｍ図に示すような、元のデータ
列りに対して施すＰｘ（ｘ＝ｏ〜７）とは異なる並べ替
えＳを施し、その後Ｐ３を施すことにより、回転０度１
／２縮小における縮小後の４行目の８画素を１度のアク
セスで読み出すことができる。ここでは、Ｓを施した後
、Ｐ３を施したが、Ｐ６を施してからＳを施しても同じ
結果が得られる。第２２図に、読み出したデータから、
並べ替えＳ、Ｐ３を施し、最終的に有効なデータを得る
までのデータ遷移を示す・ 更に、列方向からの読み出し、即ち９０度回転で、１／
２　に縮小する場合には、例えば、入力アドレス：４（
１６進）を与え、第１９図のＭ１〜Ｍ８のそれぞれに、
アドレスとして、４．１４．６．１６．０．１０．２．
１２（１６進）と変換して与え、読み出したデータに対
し、第２ｍ図に示すＳとＰ２を施すことにより、回転左
９０度、１／２縮小における縮小回転後の３行目８画素
を１度のアクセスで読み出すことができる。このように
、縮小モードにおいても、回転度数にかかわらず、行方
向からも、列方向からも１度のアクセスで８画素が読み
出せる。

発明が解決しようとする問題点 しかしながらこのようにデータを並べ替えて、独立にア
ドレスが与えられるメモリ素子で構成した記憶装置にデ
ータを記憶する従来の方法によると、回転・縮小等のモ
ードにおける１ワードの画素が１回のアクセスで得られ
るという長所を有する反面、以下のような問題点があっ
た。

即ち、回転・縮小用画像記憶回路の構成を検討する際に
考慮しなければならない重要な点として、（１）表示装
置への出力ビデオレート、（２）既存のメモリ素子のワ
ード構成、（３）入力画像情報の総容量、（４）従来技
術の構成上の制約、（５）実装面積等が挙げられる。−
例として、入力画像の総容量が４Ｍビットであり、これ
を記憶する回転・縮小用画像記憶回路を構成する場合を
考える。

今、条件として、出力ビデオレートと既存のメモリ素子
のサイクルタイムとから求められる最適な記憶回路のワ
ード幅が３２ビットであるとする。

入力画像の総容量を満足するように、既存のメモリ素子
から選択し画像記憶回路を構成すると、例えば１ビット
×６４にワードのメモリ素子６４個、１ビットＸ２５６
にワードのメモリ素子１６個、４ビット×６４にワード
のメモリ素子１６個等が考えられる。実装面積の点から
は、１ビットＸ２５６にワード、又は４ビット×６４に
ワードのメモリ素子１６個圧より構成した方が望ましい
。

１ビットＸ２５６にワードのメモリ素子１６個の場合は
、１回のアクセスで読み出せる画素数が１６画素であり
、最適なワード幅を満たすことができない。４ビット×
６４にワードのメモリ素子１６個の場合は、１回のアク
セスで読み出せる画素数は６４画素となるが、プレーン
方向の４ビットは同一アドレスが与えられるため、前記
従来技術のワードを構成する各ピットは独立にアドレス
が与えられなければならないという制限のため採ること
はできない。以上からメモリ素子として、１ビットＸ６
４にワードのメモリ素子６４個を選択し、３２ピット×
２層（１２８にワード）構成にしなければならず、４ビ
ットｘｃｓａＫワードのメモリ素子１６個の場合に比べ
、実装面積が増大するという欠点があった。

画像情報を処理の対象とする場合、画像情報自体の情報
量は極めて多く、また、出力装置側の解像度も高速ビデ
オレートも高速化する。

高速ビデオレートを補償する記憶回路のワード幅を確保
しつつ、情報量の多い画像情報を記憶する記憶装置をコ
ンパクトに設計することが装置の小型化を図る上で非常
に重要な要素となる。

本発明は、かかる点に鑑みてなされたもので、記憶素子
の個数を減らし記憶回路のワード幅を削減しても、記憶
装置系全体としてのワード幅は減少させない、即ち、出
力ビデオレートを下げることなく記憶回路の実装面積を
削減し得る回転・縮小用画像記憶装置を提供することに
ある。

問題点を解決するための手段 本発明は、上記目的を達するために、同一にアドレスが
与え得る１ｘＮビットの容量を持つプレーンｎ２個から
成るメモリ２ｍ個を、この２ｒｎ個内ではそれぞれ独立
にアドレスが与え得るように構成し、原画像を２ｍ×２
ｍ画素を１ブロツク、ｎ×ｎブロックを１グループとし
、最小縮小率１／Ｒに対し、ｘ−Ｙ方向それぞれのグル
ープ数Ｘ、ＹをＨの倍数とした総数Ｘ×Ｙグループで構
成するように分割し、各ブロック内では、行・列のどち
らの方向からも、同じように２ｍ画素毎に読み出せるよ
うに、又縮小率１／ｒ（１≦ｒ≦Ｒ）に対しては、グル
ープ内のｒ個のブロックの中から、ｒ画素毎に合計２ｍ
画素が一度のアクロスで読み出せるようにデータ並べ替
え回路により並べ替えを行い、独立にアドレスが与え得
る２ｍ個の各メモリに対応したアドレスをアドレス変換
回路により生成し、原画像のｎ×ｎグループ内の各グル
ープは、ｎ×ｎ１のプレーンにそれぞれ池のグループと
は異なるプレーンに割り当て記憶し、読み出しの際には
、一度に読み出せるｎ×ｎプレーンの内ｎプレーンを有
効として、これをデータ並べ替え回路により復元し、一
時記憶回路に記憶し処理している。

作　　用 本発明では上記構成により、読み出しの際に同時に読み
出せるｎ　個のプレーン中のｎ個のプレーンを一度に処
理し、データ列を復元した後、一時記憶回路に記憶する
ことにより、記憶装置系全体としてのワード幅を記憶回
路のワード幅に対しｎ倍に拡張しつつ、１ピツ）ＸＮワ
ード構成のメモリ素子を用いて同じ記憶装置系全体とし
てのワード幅を得る場合と比較して、メモリ素子の使用
個数を最少１／ｎ　に削減している。

実施例 第１図は本発明の回転・縮小用画像記憶装置の一実施例
を示すブロック図である。

本実施例では、説明を簡単にするために、ｍ＝２、ｎ　
＝　２、即ち、原画像の１ブロツクを４×４画素、使用
するメモリ素子のプレーン数を４として構成している。

第１図において、１１は容量が１ｘＮビットであるプレ
ーン４枚から成る記憶素子を４個（１ワード＝４ビット
）、それぞれ独立にアドレスが４見られるように構成し
た記憶回路、１２．１３はワード幅４ビットのデータ並
べ替え回路、１４゜１５はワード幅４ビットのラッチ（
一時記憶回路）、１６〜１９はパラレル／シリアル変換
回路、１１０はセレクタ、１１１はシリアル／パラレル
変換回路（ＳＩＰ）、１１２はアドレス変換回路である
。

今、最小縮小率を１／２　とし、４×４画素を１つのブ
ロック、２×２ブロツクを１つのグループとする。

第２図は、原画像の一部２×２グループを取り出し、そ
の中の各グループ、及び各ブロックの配列を示した図で
あシ、又、第３図ａ〜第３図ｄは、各配列におけるグル
ープ、ブロック内の各画素に画素番号を付した状態であ
る。

原画像はライン単位でシリアルに本実施例で示す記憶装
置に入力される。第１図において、シリアルに入力され
た原画像は、まず、シリアル／パラレル変換回路１１１
にて４ビットのパラレル信号に変換される。この４ビッ
トのパラレル信号は、その４ビットが占めるグループ内
におけるブロック、行アドレス等に応じてデータ並べ替
え回路１２．１３の何れかにより第４図に示すデータの
並べ替えＰｏ−Ｐ３を行う。この際、各グループ内の各
ブロックにおける各行に施すデータ並べ替え規則の順序
は、第５図に示すように、一般的にグループ内の配置を
定義すると、第６図に示すようにし、各グループに与え
る。このようにデータの並べ替えを行−だ後、記憶回路
１１の４つのプレーンの内の何れかに、例えば、グルー
プａはプレーンａ　（ａ＝１．２．３　、ａ）というよ
うに記憶する。このようにして、第３図ａ〜第３図ｄの
各画素を各メモリの各プレーンに割り当て記憶した状態
を第７図ａ〜第７図ｄに示す。第８図は、第７図ａ〜第
７図ｄの配列を示した図である。

次に、記憶回路１４から画像を読み出す場合について説
明する。例えば、回転状態０度で縮小率１／１として、
第２図及び第３図ｄ、第３図すにおけるグループ 画素を読み出す場合を考える。第１図のアドレス変換回
路１１２にはアドレス：２（１６進）を与える。アドレ
ス変換回路１１２は、このモードでは各メモリに与える
アドレスを２（１６進）として、記憶回路１１のＭ１〜
Ｍ４のそれぞれに与えブロック１を読み出す。この時、
記憶回路１１からは、４プレ一ン分、合計１６画素が一
度に得られる。ブロック１、２の３行目は、ブレーン１
、２に記憶しであるため、ここでは、この４プレーンの
中からプレーン１、プレーン２を有効とし、データ並べ
替え回路１２、１３にて第９図に示すようにデータ並べ
替え規則Ｐ２を施し、所望の並びに変換し、ラッチ１４
、１５に一時的に記憶しておく。次に、アドレス変換回
路１１２にアドレス＝６を与え、同様に記憶回路１１の
Ｍ１〜Ｍ４の各メモリにアドレス：６を与えブロック２
を読み出す。上記と同様に読み出してきた４プレーンの
内プレーン１、２を有効とし、これらのデータ並べ替え
回路１２、１３でＰ３により復元し、先に復元し一時的
に記憶しであるブロック１のデータと共にパラレル／シ
リアル変換回路１６〜１９へ転送する。パラレル／シリ
アル変換回路１６〜１９は、以上の１グループ内の２ブ
ロック分８ビットをアクセスしている間に４ブロック分
１６ビットの画像データをシリアルデータに変換して出
力する。このように、２ワ一ド分のアクセス時間内で４
ワ一ド分のデータを出力することができる。

第１ｏ図は、記憶装置１１からの読み出しデータ、デー
タ並べ替え回路１２．１３の出力データ、ラッチ１４．
１５のラッチクロック、及び出力データ、ＰｌＳ　１６
〜１９のロードクロック、及び出力データの各タイミン
グを示しだ図である。図中、Ｔは１つのプレーンから２
ワ一ド分のデータを読み出すだめのサイクルタイムであ
る。

又、他のグループ、ブロックのデータを読み出す場合も
同様である。

次に、縮小率１／１で、列方向からの読み出し、−例と
して、右９０度回転の場合について説明する。例えば、
第２図において、グループ１．３、第３図ａ、ａのブロ
ック２．４の２列目を読み出す場合を考える。

第１図のアドレス変換回路１１２にはアドレス：４（１
６進）を与える。アドレス変換回路１１２は、このモー
ドでは、記憶回路１１、及び、第７図ａ〜第７図ＣのＭ
１〜Ｍ４の各メモリＫ、４．５．６．７（１６進）と変
換し与える。この時、記憶回路１１からは、４プレ一ン
同時に読み出せるが、グループ１．３は、プレーン１．
３に属し記憶しである。そこで、この４プレーンの中か
らプレーン１、プレーン３を有効とし、データ並べ替え
回路１２．１３にて、第１１図に示すようにＰＯを施し
所望の並びに変換し、ラッチ１４．１５に一時的に記憶
しておく。次に、アドレス変換回路１１２に対してアド
レス：Ｄ（１ｓ進）を与え、同様に記憶回路１１０Ｍ１
〜Ｍ４の各メモリに、Ｄ、Ｃ，Ｆ、Ｅと与えてブロック
４を読み出す。

上記と同様に読み出してきた４プレーンの内プレーン１
．３を有効とし、これらのデータを、データ並べ替え回
路１２．１３でＰｌにより復元し、先に復元し一時的に
記憶しであるブロック１のデでは、０度回転の場合と同
様、記憶装置１１から２ワ一ド分のデータをアクセスす
る時間で４ワ一ド分のデータを出力する。

次に、回転状態０度で縮小率νセとして、縮小した後の
３行目を読み出す場合を考える。第１図のアドレス変換
回路１１２にアドレス：Ｃ（１６（２）を与える。ここ
で、このモードにおけるアドレス、Ｍｌ、Ｍ３にはアド
レス：Ｃ（１６進）と、又、Ｍ２、Ｍ４にはアドレス：
５（１ｓ進）と変換し与える。この時、記憶回路１１か
らは、４ブレ一ン分、計１６画素が一度に読み出せるが
、縮小した後の３行目は、グループ１．２のブロック３
．４に属し、プレーン１．２に記憶しである。従って、
この４プレーンの中からプレーン１，２を有効とし、デ
ータ並べ替え回路１２．１３にで、第１２図に示すよう
なＰ○〜Ｐ３とは異なるデータ並べ替え規則Ｓ′、及び
Ｐ２を施す。

第１３図には、記憶装置１１から読み出したデータをＳ
′、Ｐ２により並べ替え最啓的にデータを、“′復元す
る遷移を示す。１／２の縮小モードでは、ラッチ１４．
１６は使用せず直接シリアル／パラレル変換回路１７．
１９に転送する。

第１４図は、記憶装置１１からの読み出しデータ、デー
タ並べ替え回路１２．１３の出力データ、ＰｌＳ　　１
６〜１９のロードクロック、及び出力データの各タイミ
ングを示した図である。図中、Ｔ′は１つのプレーンか
ら１ワ一ド分のデータを読み出すためのサイクルタイム
であり、Ｔ／２である。

ここで示すように、１ワ一ド分のアクセス時間内で２ワ
一ド分のデータを出力することができる。

又、他のグループ、ブロックのデータを読み出す場合も
同様である。

次に、回転状態９０度で縮小率１／２とし、縮小した後
の２列目を読み出す場合を考える。第１図のアドレス変
換回路１１２にアドレス：２（１６進）を与える。ここ
で、このモードておけるアドレスは、Ｍｌ、Ｍ２、Ｍ３
、Ｍ４には、それぞれ、２、Ａ、Ｏｌｓ　（１６ｎ）、
！：、変換り与える。この時、記憶回路１１からは、４
プレ一ン分、計１６、ご画素が一度に読み出せるが、縮
小した後の２列目は、グループ１．３のブロック１．３
に属し、プレーン１．３に記憶しである。従って、この
４プレーンの中からプレーン１．３を有効とし、データ
並べ替え回路１２．１３にてＳ′、及びＰｌを施し復元
する。第１５図には、記憶装置１１から読み出したデー
タをＳ’、ＰＩＫより並べ替え最終的にデータを復元す
る遷移を示す。上記回転状態０度の場合と同様、１／２
の縮小モードでは、ラッチ１４．１５は使用せず直接シ
リアル／パラレル変換回路１７．１９に転送し、１ワ一
ド分のアクセス時間内で２ワ一ド分のデータを出力する
ことができる。

このように、記憶回路のワード幅が４ピツトである場合
でも、記憶装置系全体としては、ワード幅を倍の８ビッ
トに、即ち、実装面積を２倍にすることなく、ワード幅
を倍に拡張することができる。

又、一般に、メモリ素子がｎ×ｎプレーンを有し、最小
縮小率ｔ／Ｒ（Ｒは２の指数乗）の場合でも、上記の例
と同様に、Ｒ×Ｒブロックを１グループとし、このグル
ープ内では、行、或は、列方向から、又は縮小してもワ
ード単位で一度のアクセスにより読み出せるように、デ
ータの並べ替えを行い、ｎｘｎグループのそれぞれを同
じくｎｘｎプレーンのそれぞれに１対１に対応させて記
憶することにより、実装面積を大幅だ増大することなく
、ワード幅をｎ倍に、即ち、記憶装置のアクセス時間を
１／ｎに高速化することができる。

更に、従来例で述べた実際の構成として、総記憶容量４
Ｍビット、記憶装置系全体としての処理のワード幅を３
２ビットとした場合でも、本方式によれば、４ビット×
６４にワードのメモリ素子１６個を用いて構成し、記憶
回路のワード幅を削減した場合でも、記憶装置系全体と
してワード幅を３２ビットとすることができ、記憶回路
の実装面積を大幅に削減することができる。

尚、本実施例では、同一にアドレスが与え得るプレーン
を１×ｎ２（１次元）として説明したが、かまわない。

発明の効果 以上述べてきたようだ１本発明によれば、一般にｎ　の
プレーンを有するメモリ素子を利用することにより、従
来例に比し、行方向・列方向、及び縮小読み出しを同一
アクセス時間で行えるという機能を維持しつつ、記憶装
置系全体としての処理のワード幅を保持し、最小１／ｎ
に記憶回路の実装面積を削減でき、或は、記憶回路の実
装面積を増大させることなく、アクセス時間を１／ｎに
高速化でき実用的にきわめて有用である。

【図面の簡単な説明】

第１図は本発明の一実施例における回転・縮小用画像記
憶装置を示すブロック図、第２図は原画像の一部２×２
グループを取り出し、その配列を示した図、第３図ａ　
−ｄは第２図如おける各グループ内の各ブロック、各画
素のそれぞれに番号を付した図、第４図はワード幅４ビ
ットのデータに対する４種類のデータ並べ替え規則ＰＯ
−Ｐ３を示す図、第６図はグループ内におけるブロック
の配列を示す図、第６図は各ブロック内の各行に対して
与えるデータ並べ替え規則を示す図、第７図ａ−ｄは第
３図ａ−ｄの画像データをＭ１〜Ｍ４の４個のメモリの
各プレーンに書き込んだ状態を示す図、第８図は同記憶
回路における各プレーンの配列図、第９図は縮小率１／
１．０度回転モードにおけるデータの並べ替えの過程を
示す遷移図、第１０図は縮小率１／１Ｖｃおけるタイミ
ングチャート、第１１図は縮小率１／１．９０度回転モ
ードにおけるデータの並べ替えの過程を示す遷移図、第
１２図はＰｏ−Ｐ３とは異なるデータ並べ替えＳを示す
図、第１３図は縮小率１／２．０度回転モードにおける
データ並べ替えの過程を示す遷移図、第１４図は縮小率
１／！におけるタイミングチャート、第１５図は縮小率
１／２．９０度回転モードにおけるデータ並べ替えの過
程を示す遷移図、第１６図は原画像の一部２×２ブロッ
クを取シ出し、その配列を示した図、第１７図ａ−ｄば
２×２の各ブロック内の８×８画素のそれぞれに番号を
付した図、第１８図は８種類のデータ並べ替え規則Ｐ○
〜Ｐ７を示す図、第１９図は第１７図ａ−ｄの画像デー
タをＭ１〜Ｍ８の８個のメモＩＪ　Ｋ書き込んだ状態を
示す図、第２０図は従来例において縮小率１／１．９０
度回転モードでメモリから読み出したデータを並べ替え
て最終的に有効なデータ列にするまでを示す遷移図、第
２ｍ図はＰ○〜Ｐ７とは異なるデータ並べ替えＳを示す
図、第２２図は従来例において縮小率１／２．０度回転
モードでメモリから読み出しだデータを並べ替えて最終
的に有効なデータ列にするまでを示す遷移図である。 １１・・・・・・記憶回路、１２．１３・山・・データ
並べ替え回路、１４．１５・・・・・・ラッチ、１６〜
１９・・・・・・パラレル／シリアル変換回路（Ｐ／′
Ｓ）、１１゜・・・・・・セレクタ（Ｓ）、１１１・・
・・・・シリアル／パラレル変換回路（Ｓ／Ｐ　）、１
１２・・・・・・アドレス変換回路。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名塚　
　　　　　　　　　　　　　　　　　　　　　−第３図 （α） ８３図 （ｂ） 第３図 （Ｃ１ 第３図 （σ） 第　４　図 第　５　図 第６図 第７図 凶 ｄ ト　　　　− Ｎ　０−（１−ＣＩ　＋１：）−□　＋　ｃ＞　−Ｑ　
＋　Ｏ−Ｊ　ＣＩ　ＣＩ　−−ＣＩ　ＣＩ　−−００−
−ＣＩ　Ｃ１−−に８８　ｇ　ｇ　Ｅ己：：０２２２　
：二：：第８図 アし一ン１．２句ゲ山、フＬ３’ｆｆＢｔｒ誇＃だしチ
ーブＰ２２方綺乙データと並ひ賃え復元しｒ′−デ°°
−グロア■コ丁で■■口 第１０図 Ｐｌ Ｐｌ １’Ｘ、　Ｂｙ：　７°し一ンＸのプロ・・／りｙｑデ
ーｌａ：Ｐ／３１Ｇか５出力ご、ｌ＋Ｐ１．ＩＩＩのテ
ークｂ：Ｐ／Ｓ１７り゛５士刀されろＰｌ、Ｂ２ｎテ°
°−グｃ：Ｐ／５Ｉ８ｕ・５　宏７７ごｇ７ａＰ２．Ｂ
Ｉｔｎデータｄ：ＰｌＳＩｑか５空力ご札φＰ２．８２
のテ゛−ゲハ　　　　　　　　　翼 −図 味　　　　　　　　　　　　　　味 ｊ　　　　　　　　　　内　　　　　　　　　　刈Ｑす ｒ＋＋　　　　　　　　　　　　　リ　　　　　　　　
　　　　　ミ区 ζつ 法 第１４図 り、Ｂｖ、ｔ　プし一ンｘ４アロ７７ｙ、Ｚの繍ノ＋、
＝−りαＰ１５１？カー５ｉ１４力ｊｏｌｔゐＰｌ、ｌ
ｌＩのデータｂＰ／５ｒＱＢ−５比７ｒｌｉＬ？ｒＰ１
．Ｂ２ｎデータ第１５図 ７′シーン１，３司プ１１　’ｚ’フ１，３列８　ｃＱ
ｉｅｈ’ｄｉしデータＳ’ｈ方廿仁う２−夕を並ム°習
λ、たデ′−夕Ｐｊｋ方セしデ゛−夕と並ひ信り頂りは
デーグ第１６図 第１７図 （Ｏ−） ７０ツク１ 第１７図 （ｂノ ブロック２ 第１７図 （Ｃ，） ブロック３ 第１７　図 ブロック４ 第１８図 第１９図

Claims (1)

【特許請求の範囲】
1. １×Ｎビットの容量を持つプレーンをｎ＾２有し、これ
   らのプレーン間では同一アドレスが与え得る、即ち１ア
   ドレスに対するデータのアクセス単位がｎ＾２ビットで
   あるメモリを２＾ｍ個用い、それぞれこの２＾ｍ個のメ
   モリ間では独立にアドレスが与え得るように構成し、全
   体として各プレーンのワード幅を２＾ｍ画素とした、デ
   ータのアクセス単位がｎ＾２×２＾ｍとなる記憶手段と
   、原画像における２＾ｍ×２＾ｍ画素の領域を１つの単
   位（ブロック）、また、最小縮小率１／Ｒに対し、Ｒ×
   Ｒブロックを１つの単位（グループ）とし、原画像を水
   平方向にＸ個、垂直方向にＹ個、総数Ｘ×Ｙ個のグルー
   プで構成し、これらの各グループ内の画素に対しては、
   行方向からも列方向からも、また１／ｒ（１≦ｒ≦Ｒ　
   ｒ：２の指数乗）の縮小においても一度に２＾ｍ画素が
   読み出せるように、データの並べ替えを行うデータ並べ
   替え手段と、与えられたアドレスを回転・縮小状態に応
   じて２＾ｍ個のメモリのそれぞれに与える所定のアドレ
   スに変換するアドレス変換手段と、前記記憶手段から読
   み出したｎ＾２ワード（１ワード＝２＾ｍビット）のデ
   ータの内、行（或は列）方向のｎワードのみを有効とし
   、これを一時的に記憶する一時記憶手段とを備え、原画
   像の各ブロックに対し、前記データ並べ替え手段により
   所定の並べ替えを行った後、この原画像のｎ×ｎグルー
   プ内の各グループは、前記記憶手段のｎ＾２個のプレー
   ンに１対１に対応するように割り当て、１つのプレーン
   に割り当てた１つのグループ内の各ブロックは、行（或
   は列）方向の２＾ｍ画素単位に前記記憶手段に記憶し、
   前記記憶手段からの読み出しの際には、同時に読み出せ
   るｎ＾２プレーンの内のｎプレーンを有効データとし、
   前記データ並べ替え手段により、データ列の復元を行い
   、前記一時記憶回路に記憶し処理することにより、処理
   のワード幅を等価的にｎ倍に拡張することを特徴とする
   回転・縮小用画像記憶装置。