JP3081665B2 - フレームメモリ装置 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は、フレームメモリ装置に
関し、特にラスター読み書きおよびブロック読み書きの
ように異なるシーケンスの読み書きに用いて有益なフレ
ームメモリ装置に関する。 【０００２】 【従来の技術】例えば、光学像を記録する記録媒体とし
て銀塩フィルムに代えて磁気ディスク、ＩＣカード等の
記録媒体を用い、電気的処理を介して記録、読み出し再
生する電子スチルカメラ等においては、記録時、レンズ
等の光学系を通した被写体像（光学像）をＣＣＤ等の光
電変換素子により電気信号に変換して記録媒体に記録
し、また記録媒体から読み出した電気信号に基づいて被
写体像を再生している。この被写体像についての映像信
号をデジタル信号に変換して記録媒体に記録するために
は、膨大なデータ量を記録しなければならず、多数枚の
被写体像を１枚の記録媒体に記録するには画像データを
高効率に圧縮する画像データ圧縮方法が必要である。画
像データ圧縮方法としては、通常、画像データを直交変
換して可変長符号化する処理が用いられる。 【０００３】光学系およびＣＣＤ等の光電変換部から得
られた入力画像信号は、Ａ／Ｄコンバータでデジタル信
号に変換され、フレームメモリに蓄積される。フレーム
メモリから読み出されたデジタル画像信号は、離散コサ
イン変換（ＤＣＴ）回路およびその逆変換（ＩＤＣＴ）
回路等の直交／逆直交変換回路で直交変換される。ここ
で、フレームメモリは、動作速度変換用として用いられ
る。画像データの圧縮は、１画面画像を複数個のブロッ
クに分割して、各分割ブロック毎に直交変換処理を施す
ことにより行われる。すなわち、図７に示すように、Ａ
／Ｄコンバータから出力される画像信号は、１画面を構
成する各画素信号として、１水平期間分（図の垂直方向
の行番号１に対応）の有効画素信号（例えば７６８個）
に引き続いて、次の水平期間分（図の垂直方向の行番号
２に対応）の画素信号が、更に垂直方向番号３の水平期
間分の画素信号が、…、以下同様に垂直方向の最終画素
数（例えば４８０個）の水平期間分の画素信号が出力さ
れる。このような読み書きをラスター読み書きと称す
る。また、１画面の複数ブロックへの分割は、フレーム
メモリから、７６８×４８０のマトリクス状の画素信号
から所定数の行と列から成るマトリクスの画素信号を、
図８に示すように、読み出して行われる。本例では、１
ブロックを水平方向画素数８×垂直方向画素数８とし、
図８のようなブロックデータ（水平方向を０〜７、垂直
方向を０〜７で指定）として読み出し、ブロック１に続
いてブロック２のデータを読み出す。このようなシーケ
ンスの読み書きをブロック読み書きと称する。こうして
読み出されたブロックデータが、直交変換回路で直交変
換された後、符号化されて記録される。画像の再生時に
は、記録媒体から読み出した信号を、復号化、逆直交変
換して、フレームメモリに記録する。その後、フレーム
メモリからはラスター読み出しにより１画像分のデータ
が読み出され、Ｄ／Ａコンバータでアナログ信号に変換
される。このデータ変換が上記フレームメモリから成る
フレームメモリ装置により行われる。 【０００５】Ａ／Ｄコンバータでデジタル化された画像
データは、通常、前述ラスター読み出しにより、図７に
示すように水平期間０〜７６８分（垂直方向番号０につ
いて）に続いて、次の水平期間分（垂直方向番号１につ
いて）の順でラスター読み出しされる。一方、ブロック
読み書きは、１画面を複数個のブロック領域に分けて読
み出し／書き込みするもので、前述の如く、図８に示す
ように、例えば第１のブロックについて１水平期間８画
素分の読み書き終了後、次の水平期間の８画素分の読み
書きを行う。以後、８垂直画素の読み書きが終了する
と、次の右横の第２のブロックのデータ読み書きも、同
様に、垂直方向番号０から７までの各水平期間について
水平画素番号８〜１５までの走査を行い、更に次の第３
のブロックは、垂直画素番号０から７までの各水平期間
について水平画素番号１６〜２３までのデーやの読み書
きを行い、以後、同様にして、データの読み書きが行わ
れる。以上のように、フレームメモリ装置は、Ａ／Ｄコ
ンバータ、Ｄ／Ａコンバータと直交変換／逆直交変換処
理回路とのデータの入出力（読み書き）の順番が異なる
ので、これを調整するものである。 【０００６】かかるフレームメモリ装置についての構成
例が図６に示されている。この例は、水平７６８画素、
垂直４８０画素の画像データから成り、縦横それぞれ８
画素でブロック化する場合の例を示している。カウンタ
１は、符号化制御回路１７からのイネーブル信号ＥＮＡ
で駆動され、スイッチ５を介して供給される符号化制御
回路１７からのリセット信号ＲＥＳＥＴまたは基準パル
ス発生回路４からの水平リセットパルスＨＣＬＲでリセ
ットされる。カウンタ３０は、符号化制御回路１７から
のイネーブル信号ＥＮＡで駆動され、スイッチ６を介し
て供給されるＲＥＳＥＴ信号または基準パルス発生回路
４からの垂直リセットパルスＶＣＬＲでリセットされ
る。カウンタ１のカウント動作は、基準パルス発生回路
４から供給されるクロック信号ＣＬＯＣＫに基づいて行
われ、カウンタ３０のカウント動作は、スイッチ６を介
して供給される上記ＣＬＯＣＫ信号またはＨＣＬＲ信号
に基づいて行われる。スイッチ５と６は、符号化制御回
路１７から供給される上記ラスター走査とブロック走査
を指定するＲ／Ｂ信号で切り替え制御され、ラスター走
査時には、スイッチ５と６は、それぞれｂ側に接続さ
れ、ブロック読み書き時には、ａ側に接続される。カウ
ンタ１と３０の出力は、アドレスデータ発生源としての
ＲＯＭ３１とスリーステートバッファ３２に接続されて
いる。ＲＯＭ３１の出力は、スリーステートバッファ３
２と、画像データが記録されているまたは画像データを
記録するメモリ１６に接続されている。スリーステート
バッファ３２は、符号化制御回路１７から供給されるＲ
／Ｂ信号で制御される。ＲＯＭ３１からの出力アドレス
データ信号は、メモリ１６に供給される。メモリ１６へ
のデータ書き込み時には、Ａ／Ｄコンバータ１３で変換
されたデジタルデータが、符号化制御回路１７から供給
される出力イネーブル信号ＯＥにより制御されるステー
トバッファ１５を介してメモリ１６に書き込まれる。一
方、読み出し時には、ＲＯＭ３１からのアドレスデータ
に基づいて画像データがメモリ１６から読み出され、Ｄ
／Ａコンバータ１４でアナログ信号に変換されて出力さ
れる。ここで、メモリ１６のアドレスは１９ビットと
し、カウンタは、上位９ビット、下位１０ビットに分割
し、カウンタ１の出力はスリーステートバッファ３２を
介して下位（Ｃ）アドレスデータとして、カウンタ３０
の出力は同様にして上位（Ｒ）アドレスデータとして、
メモリ１６に供給される。 【０００７】メモリ１６から読み出されたデジタルデー
タは、符号化回路１８に供給され、ＤＣＴ／ＩＤＣＴ回
路等による直交変換処理や符号化処理が施される。符号
化回路１８の動作は、符号化制御回路１７により制御さ
れる。さて、図６において、ラスター走査時には、スイ
ッチ５と６は、それぞれｂ側に設定されており、カウン
タ１は、ＨＣＬＲパルスの到来に応答してクリアされ、
水平方向の最初の有効画素データが入力されたときにカ
ウンタ１の出力が０になる。水平７６８画素のフレーム
メモリを用いた場合のクロック、データ、水平リセット
パルスＨＣＬＲ、アドレス情報の下位（Ｃ）アドレスデ
ータまたは上位（Ｒ）アドレスデータのタイミングチャ
ートが図９と図１０に示されている。図９において、有
効画素が終了するときに、カウンタ１の出力は７６７に
なり、ＨＣＬＲパルスによってＢ点でクリアされる。そ
して、図１０に示すように、カウンタ３０は、ＨＣＬＲ
パルスをクロックとして動作し、ＶＣＬＲパルス到来時
のＤ点でクリアされる。 【０００８】ラスター読み書き時には、Ｒ／Ｂ信号が入
力されているスリーステートバッファ３２の出力は能動
状態になり、カウンタ１と３０の出力は、そのままアド
レスデータとしてメモリ１６に供給され、符号化制御回
路１７からのＷＥ信号に応答して書き込み動作を行う。
また、スリーステートバッファ１５は、ＯＥ信号により
能動状態になり、Ａ／Ｄコンバータ１３から出力される
デジタル画像データは、図１１に示すようなアドレスに
記録されることになる。また、ＷＥパルスが入力されて
いないラスター読み書き時には、ＯＥ信号によりスリー
ステートバッファ１５の出力がハイインピーダンス状態
となって、メモリ１６からデータが読み出され、Ｄ／Ａ
コンバータ１４を介してアナログ画像信号が出力され
る。 【０００９】一方、ブロック読み書き時には、スイッチ
５と６はａ側に設定され、カウンタ３０は、ＣＬＯＣＫ
信号をクロックとして動作し、カウンタ１からキャリー
信号が入力されたときだけカウント動作を行う。つま
り、カウンタ１と３０が１つの１９ビットカウンタとし
て動作している。また、符号化制御回路１７からのＲ／
Ｂ信号によってＲＯＭ３１の出力が能動状態になり、ス
リーステートバッファ３２の出力はハイインピーダンス
状態になる。ＲＯＭ３１には、例えば上記１９ビットカ
ウンタ出力が１２０になったときにはメモリアドレスの
上位９ビットが７、下位１０ビットが８になり、メモリ
アドレスは１９ビットで表現すると７１７６に、またカ
ウンタ出力が６１４４になったときには上位は８、下位
は０、つまり、メモリアドレスが８１９２に変換される
ようなデータが記録されている。以上のようなカウンタ
出力とＲＯＭのアドレスとの関係は図１１に示されてい
る。 【００１０】 【発明が解決しようとする課題】上述のように、従来の
フレームメモリ装置は、ラスター読み書きおよびブロッ
ク読み書き時のそれぞれに応じて、メモリに供給するア
ドレスデータをＲＯＭを用いて変換している。しかしな
がら、かかる従来のフレームメモリ装置は、アドレスデ
ータ変換のために大容量のＲＯＭが必要となるという問
題がある。即ち、例えば、水平７６８画素、垂直４８０
画素の画像の場合、アドレスデータは１９ビットにな
り、ＲＯＭ１６の容量は５１４，２８８×１９ビット
と、略１０Ｍビットもの容量が必要になってしまう。 【００１１】そこで、本発明の目的は、比較的小容量の
ＲＯＭで、且つ簡単な回路で構成されるシーケンス順番
の異なる読み書きを可能とするフレームメモリ装置を提
供することにある。 【００１２】 【課題を解決するための手段】前述の課題を解決するた
め、本発明によるフレームメモリ装置は、水平方向およ
び垂直方向にマトリクス状に配置された一連のデータの
記録、読み出し用のフレームメモリに対して、アドレス
データにより、前記各水平方向一列についてのデータを
読み書きするラスター読み書き動作と、前記マトリクス
状の一連のデータを水平方向と垂直方向それぞれ所定数
のデータから成る複数個のブロックに分割し、各ブロッ
クについてのデータを読み書きするブロック読み書き動
作を行うフレームメモリ装置であって、所定周波数のク
ロックをカウントする複数のカウンタ手段と、前記ラス
ター読み書き動作または前記ブロック読み書き動作の何
れを行なうかを選択するための指令を発する選択手段
と、この選択手段より発せられる指令に応じて前記複数
のカウンタ手段のカウント動作の形態とカウント出力の
組み合わせ方を切り換えて適用することによって前記ア
ドレスデータを生成し、該生成されたアドレスデータに
依拠してデータの読み書きを行う手段と、を備えて構成
される。 【００１３】 【作用】本発明では、電子スチルカメラのような光学系
を介して得られる水平方向および垂直方向にマトリクス
状に配置された一連の画像データの記録、またこの一連
の画像データの読み出しを、メモリに対して、アドレス
データにより、各水平方向一列についてのデータを読み
書きするラスター読み書き動作と、マトリクス状の一連
のデータを水平方向と垂直方向それぞれ所定数のデータ
から成る複数個のブロックに分割し、各ブロックについ
てのデータを読み書きするブロック読み書き動作を行う
際、ラスター読み書きおよびブロック読み書き動作に応
じて、所定周波数のクロックをカウントしてするカウン
タ手段の出力を並べ替えてアドレスデータとして出力
し、ブロック読み書き動作時にはブロックの境界部のア
ドレスデータを検出し、境界部に至ったときに、次の読
み書き対象となるブロックについてのアドレスデータを
生成することにより、次の読み書き対象となるブロック
のデータの読み書きを連続して行うようにしている。 【００１４】 【実施例】次に、本発明について図面を参照しながら説
明する。図１は、本発明によるフレームメモリ装置の一
実施例を示す構成ブロック図である。図１において、図
６と同一符号が付されている構成部は、同様機能を有す
るので、その詳細な説明は省略する。本実施例では、符
号化制御回路１７からのＲＥＳＥＴ信号が、ＯＲゲート
９の一入力に接続され、ＯＲゲート９の出力がスイッチ
５と６の端子ａに接続されている。また、カウンタ２と
３が設けられ、カウンタ２は、スイッチ６を介して供給
される基準パルス発生回路４からのＶＣＬＲパルス、ま
たはＯＲゲート９の出力でリセットされ、スイッチ６を
介して供給されるＣＬＯＣＫパルス、またはＨＣＬＲパ
ルスをカウントする。カウンタ３は、スイッチ７を介し
て供給される符号化制御回路１７からのＲＥＳＥＴパル
スまたはＶＣＬＲパルスでリセットされ、ＣＬＯＣＫパ
ルスをカウントする。カウンタ３は、スイッチ８を介し
てカウンタ２またはＡＮＤゲート１０の出力と接続され
ている。スイッチ６、７および８は、Ｒ／Ｂ信号によっ
て切り替え制御される。カウンタ１と２の１３ビット出
力は、デコーダ１１でデコードされ、ＡＮＤゲート１０
の一入力に供給される。ＡＮＤゲート１０の他入力に
は、符号化制御回路１７からのＥＮＡ信号が供給されて
おり、その出力がスイッチ８とＯＲゲート９の他入力に
供給されている。カウンタ１と２の出力は、またマトリ
クス回路１２に入力され、後述するような処理を介し
て、カウンタ３の出力とともにメモリ１６にアドレスデ
ータとして供給される。 【００１５】本実施例は、ラスター読み書きおよびブロ
ック読み書きの態様に応じて、カウンタから出力される
アドレスデータを適当に並べ替えている。ここで、画素
数が２のべき乗で表せる数値でないと、カウンタの出力
は画像データが記録されていないアドレスも指定してし
まうことになる。そこで、カウンタ出力が、画像データ
が記録されていないアドレス値となったとき、あるいは
その直前のアドレス値を検出し、その時点で画像が記録
されているアドレス値をカウンタにロードし、そこから
またカウンタを動作させて連続した画像データの読み書
きを可能とする。 【００１６】例えば、図２に示すアドレスマップのよう
に、水平７６８画素、垂直４８０画素のフレームメモリ
では、１９ビットのカウンタが必要となる。ブロック読
み書き時において、カウンタ出力がＡ，Ｂ，Ｃ，Ｄ，…
に至ったことを検出させ、その時点でカウンタへロード
信号を出力し、カウンタ出力からカウンタへロードする
数値を設定し、このロード信号によりカウンタが設定さ
れた数値をロードする。このロードする数値は、図２に
おいては、Ａ，Ｂ，Ｃ，Ｄそれぞれの時点で８１９２，
１６３８４，２４５７６，３２７６８とすれば良い。ま
た、図２において、カウンタ出力の１９ビットを上位６
ビット、下位１３ビットに分割し、カウンタに新しい数
値をロードする時点での上位、下位ビットの数値が図３
に示されている。図２のＡ，Ｂ，Ｃ，Ｄ，…それぞれの
時点での下位ビットは６１４３になっており、次の時点
で下位ビットが０になって上位がカウントアップさせ
る。したがって、カウンタを２つに分割し、下位のカウ
ンタの出力が６１４３になった時点で上位のカウンタへ
キャリー信号を出力させ、また、その時点で下位のカウ
ンタをクリアさせることによってブロック読み書き動作
においても連続して画像データの読み書きができること
になる。 【００１７】一方、ラスター読み書き動作時には、水平
方向（下位）のカウンタ、垂直方向（上位）の２つのカ
ウンタに分割する。前述のとおり、ブロック読み書き時
には上位ビット、下位ビットに分割されている。この例
では、ラスター読み書き時には上位９ビット、下位１０
ビット、ブロック読み書き時には上位６ビット、下位１
０ビットに分割される。両者に対応するため、メモリの
アクセスに必要な１９ビットのカウンタを上位６ビッ
ト、中間３ビット、下位１０ビットの３つのカウンタに
分割する。このとき、ラスター読み書き時には、上位、
中間のカウンタをまとめて垂直カウンタ（９ビット）と
し、下位のカウンタを水平カウンタとして扱う。また、
ブロック読み書き時には、中間、下位のカウンタをまと
めて１３ビットのカウンタとして扱う。このように、カ
ウンタを分割した場合、ブロック読み書き時にカウンタ
に新しい数値をロードする時点での各カウンタの数値
は、図４に示すようになり、中間が５、下位が１０２３
に至った時点を検出し、そのときに上位のカウンタをカ
ウントアップ、中間、下位カウンタをクリアすれば良
い。 【００１８】さて、図１において、ラスター読み書き動
作時には、カウンタ１を水平方向のアドレスカウンタと
して、カウンタ２と３を垂直方向のアドレスカウンタと
して動作させる。ラスター読み書き時には、スイッチ５
〜８は、ｂ側に接続され、カウンタ１は、ＨＣＬＲパル
スでリセットされる。一方、カウンタ２，３は、ＨＣＬ
Ｒパルスをクロック動作し、ＶＣＬＲパルスでリセット
される。カウンタ３は、カウンタ２から出力されるキャ
リー信号によりカウント動作が制御される。つまり、カ
ウンタ２からキャリー信号が入力されると、カウント動
作を行う。このとき、マトリクス回路１２は、図１にお
ける実線のように接続されており、カウンタ１と２の出
力がメモリ１６に供給されるようになっている。以上の
動作により、画像データが図２に示すようなアドレスに
書き込まれる。ここで、符号化制御回路１７からのＷＥ
信号がメモリ１６に供給されていなければ、読み出し動
作となり、メモリ１６からは画像データが出力される。 【００１９】次に、ブロック読み書き時には、スイッチ
５〜８はａ側に接続され、カウンタ１〜３はクロック信
号ＣＬＯＣＫをカウントし、ＯＲゲート９を介して供給
されるＲＥＳＥＴ信号によってリセットされる。また、
マトリクス回路１２は、カウンタ出力を図１の点線のよ
うに接続し、アドレスデータを並べ替える。デコーダ１
１は、カウンタ１の出力が１０２３、カウンタ２の出力
が５になったことを示す信号を出力する。ブロック読み
書き動作状態では、スイッチ８がａ側となるので、デコ
ーダ１１の出力とＥＮＡ信号とのＡＮＤ出力がカウンタ
３のキャリー入力となる。また、スイッチ５，６もａ側
に接続されているので、ＡＮＤゲートの出力信号とＲＥ
ＳＥＴ信号とのＯＲ出力がカウンタ１，２のリセット入
力となる。したがって、カウンタ１の出力が１０２３、
カウンタ２の出力が５となったときに、カウンタ３のキ
ャリー入力信号、カウンタ１，２のリセット入力信号が
得られ、次のＥＮＡ信号とＣＬＯＣＫ信号が入力された
時点で、カウンタ１，２はリセットされ、カウンタ３は
カウントアップ動作を行う。この動作のタイミングチャ
ートが図５に示されており、カウンタ１の出力が１０２
３、カウンタ２の出力が５に至った時点で、カウンタ
１，２のＲＥＳＥＴ信号とカウンタ３のキャリー入力が
得られ、次のＣＬＯＣＫパルスの到来時点でカウンタ
１，２は０に、カウンタ３はｎからｎ＋１へとカウント
アップする。したがって、ブロック読み書き動作時に
は、図２のＡ点の次にはメモリのアドレスは８１９２、
Ｂ点の次には１６３８４、Ｃ点の次には２４５７６のよ
うに連続する。 【００２０】本実施例におけるマトリクス回路は、２入
力のスイッチやデータセレクタが１０個に相当するだけ
なので、従来例のようなアドレスデータ変換のための大
容量ＲＯＭが不要となり、比較的簡単な回路でフレーム
メモリが構成できる。 【００２１】 【発明の効果】以上説明したように、本発明によるフレ
ームメモリ装置は、従来のような大容量ＲＯＭを必要と
せずに、ラスター読み書きやブロック読み書き連続動作
が可能となる。

【図面の簡単な説明】 【図１】本発明によるフレームメモリ装置の一実施例を
示す構成ブロック図である。 【図２】図１の実施例における画像データのアドレス配
置を示す図である。 【図３】図１の実施例におけるカウンタ出力例を示す図
である。 【図４】図１の実施例におけるカウンタ出力例を示す図
である。 【図５】図１の実施例における動作タイミングチャート
である。 【図６】従来のフレームメモリ装置の一例を示す構成ブ
ロック図である。 【図７】画像データのラスター読み書きの走査状態を示
す図である。 【図８】画像データのブロック読み書きの走査状態を示
す図である。 【図９】図６の従来例における動作タイミングチャート
である。 【図１０】図６の従来例における動作タイミングチャー
トである。 【図１１】従来の画像データのアドレス配置図である。 【符号の説明】 １，２，３，３０ カウンタ ４ 基
準パルス発生回路 ５，６，７，８ スイッチ ９ Ｏ
Ｒゲート １０ ＡＮＤゲート １１ デ
コーダ １２ マトリクス回路 １３ Ａ
／Ｄコンバータ １４ Ｄ／Ａコンバータ １５，３２ スリーステートバッファ １６ メモリ １７ 符
号化制御回路 １８ 符号化回路

Claims (1)

1. (57)【特許請求の範囲】 水平方向および垂直方向にマトリクス状に配置された一
   連のデータの記録、読み出し用のフレームメモリに対し
   て、アドレスデータにより、前記各水平方向一列につい
   てのデータを読み書きするラスター読み書き動作と、前
   記マトリクス状の一連のデータを水平方向と垂直方向そ
   れぞれ所定数のデータから成る複数個のブロックに分割
   し、各ブロックについてのデータを読み書きするブロッ
   ク読み書き動作を行うフレームメモリ装置であって、 所定周波数のクロックをカウントする複数のカウンタ手
   段と、 前記ラスター読み書き動作または前記ブロック読み書き
   動作の何れを行なうかを選択するための指令を発する選
   択手段と、 この選択手段より発せられる指令に応じて前記複数のカ
   ウンタ手段のカウント動作の形態とカウント出力の組み
   合わせ方を切り換えて適用することによって前記アドレ
   スデータを生成し、該生成されたアドレスデータに依拠
   してデータの読み書きを行う手段と、 を備えて成ることを特徴とするフレームメモリ装置。