JPS63113491A

JPS63113491A - メモリ装置

Info

Publication number: JPS63113491A
Application number: JP61195900A
Authority: JP
Inventors: 石井　孝寿
Original assignee: ASCII Corp
Current assignee: ASCII Corp
Priority date: 1986-08-21
Filing date: 1986-08-21
Publication date: 1988-05-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】「産業上の利用分野」この発明は、例えば、画像処理に用いられる画像データ
を記憶するとともに、記憶データから特定のデータをザ
ーヂ／検出する際に用いて好適なメモリ装置に関する。

「従来の技術」画像表示用の画像データが記憶されるフレームバッファ
の容量は、表示エリアの大きさと解像度に比例するとと
もに、表示画面の数（画面を予め複数用意しておく場合
など）にも比例する。そして、カラー表示を行う場合は
、上記フレームバッファを表示色の数に対応する分だけ
用意する。

例えば、！６色表示を行う場合は、カラーコードとして
４ビット必要であるから、フレームバッファとして第１
４図に示すように４面分（４プレ一ン分）のフレームメ
モリＦＭＯ〜ＦＭ３を必要とする。この場合、各フレー
ムメモリＰＭＯ〜ＦＭ３の同一ビット位置にある破線で
囲んだデータ（この破線の方向を、以下ピクセル方向と
いう）が、表示面上の１ドツトに対応する。そして、画
像表示を行う際は、各フレームメモリＦＭＯ〜ＦＭ３の
ピクセル毎に、データを表示面のスキャンに従って順次
読み出し、これにより、多数色表示を可能としている。

また、実際には、高画質化に対応してフレームメモリＦ
ＭＯ〜ＦＭ３として、デュアルポートメモリを４面並列
に設け、各面のシリアルデータ出力端から、ピクセルデ
ータを同期して読み出す方法が一般に採られている。

「発明が解決しようとする問題点」ところで、画像処理においては、表示面上の特定の色を
サーチしたり、特定の色を検出したりする処理が要求さ
れることがある。例えば、所定画像の境界の座標を検出
するために、当該境界部のカラーコードを指定してサー
チし、サーチされたカラーコードの座標を読み出す場合
などである。

しかしながら、従来のメモリ装置においては、記憶デー
タを比較する機能を全く有していないため、上述したよ
うなサーチ処理を行う場合は、メモリに接続されるＣＰ
Ｕ（中央処理装置）がその全ての処理を行わなければな
らず、この結果ＣＰＵにかなりの負担がかかり、その制
御が複雑なので、高速処理が困難となる問題があった。

すなわち、このような処理を行うためには、すべてのフ
レームバッファについて、面ごとにデータ読み出しを行
うとともに、この読み出したデータをピクセル方向のデ
ータに変換し、この変換後のデータにっいて、サーチ／
検出の処理を施さなくてはならず、読み出し処理および
変換処理が極めて繁雑となった。

この発明は、上述した事情に鑑みてなされたもので、記
憶データ（カラーコード等）と指定されたデータとの一
致比較を行う機能を有し、かつ、表示面上の所定色のサ
ーチ、所定色の検出を容易に行うことができ、これによ
り、ＣＰＵの負担を大幅に軽減することができるととも
に、処理の速度を大幅に向上さけることができるメモリ
装置を提供することを目的としている。

「問題点を解決するための手段」この発明は、上述した問題を解決するために、ｌワード
が１らしくは複数のビットからなり、かつ前記ワードを
構成する各記憶単位がワード方向およびピクセル方向に
続出し可能となっている複数のプレーンと、各プレーン
に対応して設けられ、比較すべきコンベアデータが書き
込まれるコンベアデータ記憶手段と、このコンベアデー
タ記憶手段の内容と前記プレーンから読み出されたデー
タとが一致するかどうかを比較ずろ比較手段とを具備し
ている。

「作用　」前記比較手段の比較処理により、記憶データとコンベア
データの一致比較が行なわれ、かつ、この−数比較がビ
ット毎もしくは各プレーン毎に行なわれるので、例えば
、カラーコード等のサーチや検出を容易に行うことがで
きる。

「実施例」以下、図面を参照してこの発明の実施例について説明す
る。

９実施例の全体構成第１図は、この発明の一実施例の全体構成を示すブロッ
ク図である。この図において、Ｍｏ〜Ｍ７は、各々１ビ
ットＸ６４Ｋ（あるいは１２８Ｋ）のメモリであり、各
々が並列接続されて８ビット×６４Ｋ（あるいは１２８
Ｋ）のメモリブロックＭＢ０を構成している。Ｂ　Ｔ　
Ｉ　ａ〜Ｂ　Ｔ　Ｉ　７は、各々メモリＭ。−Ｍ、とデ
ータバス■０゜〜ＩＯ？との間のデータの授受をビット
毎に制御するビットインターフェイスであり、ＰＸＩ−
０はデータバス■０ｐ−０との間でピクセル方向のいず
れか１ビットのデータ（以下、ピクセルデータという）
の授受を行うとともに、チップセレクトデータあるいは
後述するプレーンマスクデータの読み込みを行うピクセ
ルインターフェイス回路である。このピクセルインター
フェイス回路ＰＸＩ−０は、ビットインターフェイスＢ
　Ｔ　Ｉ　ｏ　”−Ｂ　Ｔ　Ｉ　？のいずれかを介して
メモリＭ。−Ｍ、のいずれかとピクセルデータの授受を
行うようになっており、また、チップセレクトデータお
よびブレーンマスクデータに基づく制御信号を、ビット
インターフェイスＢ　Ｔ　Ｉ　。

〜Ｂ　Ｔ　Ｉ　？およびタイミング・コマンド・コント
ロール回路ＴＣＣに供給するようになっている。

タイミング・コマンド・コントロール回路’ｒｃｃは、
外部からアドレスバスＡＯ〜Ａ７を介して供給されるア
ドレスデータ、アウトプットイネーブル信号ＯＥ、ライ
トイネーブル信号ＷＥ、ロウアドレス・ストローブ信号
ＲＡＳ、およびカラムアドレス・ストローブ信号ＣＡＳ
等に基づいてメモリブロックＭＢＯのアクセス制御およ
び回路各部のタイミングの制御を行う回路である。また
、タイミング・コマンド・コントロール回路ＴＣＣは、
ビットインターフェイスＢ　Ｔ　Ｉ　ｏ＝　Ｂ　Ｔ　Ｉ
　？から供給されるビットマスクデータ（後述）の値に
よって、メモリＭ０〜Ｍ、のライトイネーブル信号を制
御するようになっている。さらに、タイミング・コマン
ド・コントロール回路ＴＣＣは、アドレスバスＡＯ〜Ａ
７から供給されるコマンドデータを解読し、この解読結
果に基づいて回路各部を適宜制御するようになっている
。

上述した構成要素により、メモリ装置＃ＯＭが構成され
ている。そして、この実施例は、メモリ装置＃ＯＭおよ
びこれと同一構成のメモリ装置＃Ｉ　Ｍ〜＃３Ｍの合計
４つの部分から成っている。

この場合、各メモリ装置＃ＩＭ〜＃３Ｍ内のメモリブロ
ックはＭＢＩ−ＭＩ３３と、ピクセルインク−フェイス
はＰＸＩ−１−ＰＸＩ−３と、また、各ピクセルインタ
ーフェイスに接続されるデータバスはＩＯ２−１〜ｌ０
ｐ−３と表して区別する。

第２図は、上記メモリ装置＃ＯＭ〜＃３Ｍの接続状態を
示しており、この図に示すように各メモリ装置＃θＭ〜
＃３ＭのデータバスＩ　Ｏｏ−１０７がビット毎に共通
接続され、また、各メモリ装置＃ＯＭ〜＃３Ｍのデータ
バスＴＣＮ）−０〜ｌ０ｐ−３か、各々個別の配線とな
っている。

冬実施例の各部の構成以下、上述した回路各部の構成について、より詳細に説
明する。

（１）　４Ｐｔ成理解のための動作モードの概略始めに
、回路各部の構成の理解を容易にするために、この実施
例における動作モードについて簡単に説明する。

（ａ）ノーマルモードこのモードは、メモリ装置＃ＯＭ〜＃３Ｍのいずれか１
つを選択し、この選択したメモリ装置について８ビット
単位のデータアクセスを行うモードである。このモード
におけるデータは、データバスＩＯｏ〜１０？を介して
人出力される。すなわち、いずれか１つのメモリ装置＃
ＯＭ〜＃３Ｍに対し、通常の８ビットパラレルのアクセ
スを行うモードである。

（ｂ）マスクモードこのマスクモードは、入出力データのいずれかｌまたは
２以上のビットがマスク可能となり、さらに、メモリ装
置＃ＯＭ〜＃３Ｍのいずれか１または２以上がマスク可
能となるモードである。また、このモードはさらにワー
ドアクセスモードとピクセルアクセスモードとに分かれ
、ワードアクセスモードの場合は、データバスＩＯｏ〜
■０７を介してワード方向のデータの入出力が行なわれ
、ピクセルアクセスモードの場合はデータバス【０ｐ−
０〜ｌ０ｐ−３を介してピクセル方向のデータの入出力
が行なわれる。また、マスクモードにおいては、いずれ
のビット、あるいは、いずれのメモリ装置もマスクしな
いようにすることも可能となっている。

ワードアクセスモードは、第１４図に示すメモリブロッ
クＭＢＯ〜ＭＢ３のワード方向のデータ（−点鎖線参照
）をアクセスするモードであり、ビットマスクを行う場
合は、以下のようにする。例えば、第１４図に示すｂｓ
、ｂ７ビットのみをアクセスしたい場合には、メモリブ
ロックＭＢＯをワード方向にアクセスしてｗｄｏ（８ビ
ット）をアクセスし、この８ビットデータのうち、ｂ、
、ｂ、以外のビットをマスクしてアクセスを禁止し、ｂ
６．ｂヮをアクセスする。

また、ピクセルアクセスモードは、例えば、第１４図に
示すメモリブロックＭＢＯ〜ＭＩ３３のピクセル方向の
アクセス（破線参照）を行うモードであり、ビットマス
クを行う場合は、以下のようにする。例えば、第１４図
に示すｐｂｌ、ｐｂｔビットのみをアクセスする場合は
、ピクセルｐＣｏをアクセスするとともに、メモリブロ
ックＭＢＯ，ＭＢ３をマスクして、ｐｂ、、ｐｂｔビッ
トをアクセスする。

以上が、この実施例における動作モードの該略である。

（Ｕ）各部の構成次に、第１図に示す回路各部の構成について説明する。

なお、メモリ装置＃ＯＭ〜＃３Ｍは、すべて同一構成で
あるから、以下の構成説明は、メモリ装置＃ＯＭを例に
とって行う。

［タイミング・コマンド・コントロール回路ＴＣＣ］こ
のタイミング・コマンド・コントロール回路ＴＣＣは、
第１図に示すように、タイミング・コントロール回路Ｔ
Ｃと、コマンド・コントロール回路ＣＣとから構成され
ており、第３図および第４図に各々の構成を示す。

第３図においてＴａ＝Ｔｅは、各々制御信号入力端子で
あり、端子Ｔａにはロウアドレス・ストローブ信号ＲＡ
Ｓが、端子Ｔｂにはメモリ装置＃ＯＭを選択するか否か
を指定するチップセレクト信号Ｃ８Ｗが、端子Ｔｃには
カラムアドレス・ストローブ信号ＣＡＳが、端子Ｔｄに
はライト・イネーブル信号ＷＥが、端子Ｔｅにはアウト
プット・イネーブル信号ＯＥが各々供給されるようにな
っている。ＤＬは、ロウアドレス・ストローブ信号ＲＡ
Ｓを遅延させて信号ＲＡＳＤを作成するディレィであり
、０１１１はロウアドレス・ストローブ信号ＲＡＳと信
号ＲＡＳＤとの論理和をとってロウアドレス・ストロー
ブ信号ＲＡＳのパルス幅を長くした信号ＲＡＳＷを作成
するオアゲートである。ＬＦＦ　Ｉはチップセレクト信
号Ｃ８Ｗの値を信号ＲＡＳＷの立ち上がり時に取り込む
ラッチタイプフリップフロップ（以下Ｌタイプフリップ
フロップという）、ＡＮｌはノーマルモードが指定され
たことを検出してノーマルモードイネーブル信号ＮＭＥ
を出力するアンドゲート、ＡＮ２はマスクモードが指定
されたことを検出してマスクモードイネーブル信号Ｍ　
Ｍ　Ｅを出力するアンドゲート、ＡＮ３は後述するコマ
ンド書込サイクルが指定されたことを検出してコマンド
イネーブル信号ＭＣＥを出力するアンドゲートである。

ＬＦＦ２゜ＬＦＦ３．ＬＦＦ４は、各々上記イネーブル
信号Ｎ　Ｍ　Ｅ　Ｓ！ｖｌ　Ｍ　Ｅ　、　Ｍ　ＣＥの値
を信号ｒ（ＡＳＷの立ち上がり時において取り込むＬタ
イプフリップフロップであり、その出力端から信号ＨＭ
　Ａ　、　Ｍ　ＫＡ　、　Ｍ　ＣＣを出力する。また、
ＡＮ４〜Ａ　Ｎ　９は、上記各信号および他の回路から
供給される制御信　　。

号に基づいて、図示の信号を作成するアンドゲートであ
り、ＡＮＩＯ〜ＡＮ１７は、各々ビットインターフェイ
スＢ　Ｔ　Ｉ　ｏ”−Ｂ　Ｔ　Ｉ　？から供給されるビ
ットマスク信号Ｂ　Ｍ　ｏ　”−Ｂ　Ｍ　ｔとアンドゲ
ートＡＮ８から供給される信号ＷＥＰとの論理積をとり
、メモリＭ。−Ｍ、（第５図参照）のライトイネーブル
信号Ｗ　Ｅ　Ｐ　ｏ　＝　Ｗ　ＥＰ　？を作成するアン
ドゲートである。なお、上記構成におけるＬタイプフリ
ップフロップＬＦＦＩ−ＬＦＦ４は、各々負論理となっ
ているラッチ端子りにｌ“レベルの信号が供給されたと
きにデータをラッチするようになっている。

次に、第４図を参照してコマンド・コントロール回路Ｃ
Ｃについて説明する。この図に示すＴａｄＯ〜Ｔａｄ７
は、各々アドレスデータ入力端子であり、このアドレス
データ入力端子ＴａｄＯ〜Ｔａｄ７が各々コマンドレジ
スタ１の入力端に接続されている。この実施例における
コマンドは、８ビットのコマンドコードによって指定さ
れるとともに、このコマンドコードがアドレスバスを介
して供給されるようになっている。コマンドレジスタＩ
は、ロウアドレス・ストローブ信号ＲＡＳの立ち上がり
時に、コマンドコードをラッチし、コマンドデータＭＣ
Ｏ〜Ｍ’Ｃ７として出力する。そして、コマンドレジス
タｌは、コマンドデータのうち最下位ビットであるデー
タＭＣＯをデコード回路３のデータ端子ＤＴに、データ
ＭＣＯ〜ＭＣ２をデコーダ２の第０〜第２ビット入力端
に、データＭＣＩ　＝　Ｍ　Ｃ３を各々デコード回路３
の第０〜第２ビット入力端に、データＭＣ４〜ＭＣ６を
メインコマンドデコーダの４の第０〜第２ビット入力端
に各々供給する。この場合、コマンドデータの上位４ビ
ットはメインコマンドデータとなり、下位４ビットはサ
ブコマンドデータとなる。ただし、コマンドデータの最
上位ビットＭＣ７は、図から判るようにドントケアビッ
トになっている。ここで、コマンドデータＭＣＯ〜ＭＣ
７の値（１６進表示）と、コマンド名との関係を次表に
示す。

第１表なお、第１表には、この発明に係わりのあるコマンドの
みを記しである。また記載したコマンドの機能について
は、後述する。

次に、デコード回路３は、信号ＰＡＭ、ＣＭＥ。

ＰＭＥ、ＢＣＥ、ＬＳＥ、ＦＳＢ、ＤＢＴおよびＲＯＥ
を各々出力するための第Ｏから第７番の計８個のＤタイ
プフリップフロップを有しており、入力端に供給される
３ビットのデータによっていずれかのＤタイプフリップ
フロップが選択されるようになっている。すなわち、入
力端に供給される３ビットのアドレスデータに対応する
番号のＤタイプフリップフロップが選択されるようにな
っている。そして、データ端子ＤＴに供給されるデータ
が、その時に選択されているいずれかのＤタイプフリッ
プフロップの入力端に供給され、アンドゲートＡＮ２１
の出力信号ＭＤＳが立ち上がった時に当該Ｄタイプフリ
ップフロップに取り込まれるようになっている。すなわ
ち、コマンドデータＭＣ１−ＭＣ３の値によって信号Ｐ
ＡＭ、ＣＭＥ、ＰＭＥ、ＢＣＥ、ＬＳＥ、ＦＳＢ、ＤＢ
Ｔ、ＲＯＥのいずれかが選択され、選択された信号の値
がコマンドデータＭＣＯの値（“１”／″０”）に書き
変えられる几また、デコード回路３のクリア端子ＯＬに
は、パワーオンリセット回路５からリセット信号が供給
されるようになっており、この結果、電源オン時には上
記第０〜第７番のＤタイプフリップフロップのすべてが
クリアされるようになっている。

メインコマンドデコーダ４は、入力端に供給される３ビ
ットのデータに対応する番号の出力端から“ｌ”信号を
出力するものである。このメインコマンドデコーダ４は
、８種の制御信号を出力するようになっているが、この
図においては、この発明に係わりのある信号ＲＧＡのみ
を示す。また、メインコマンドデコーダ４は、アンドゲ
ートＡＮ２０から信号ＭＣ５Ｔが供給されたときにイネ
ーブル状態となる。

デコーダ２は、タイミングコントロール回路ＴＣからの
信号ＷＥＷが“１”となり、かつ、メインコマンドデコ
ーダ４からの信号ＲＧＡが“ｌ”となったときにイネー
ブル状態となり、コマンドデータＭＣＯ〜ＭＣ２の値が
「０」であれば信号ＲＰＷを、ｒｌＪであれば信号ＷＰ
Ｗを、「２」または「５」であれば信号ＷＴＣを、ｒ５
　Ｊ、ｒ６　Ｊまたは「７」であれば信号Ｍ　ＣＷを出
力する。

［メモリブロックＭＢＯコ第５図はメモリブロックＭＢＯの構成を示すブロック図
であり、メモリブロックＭＢＯ内の各メモリＭ０〜Ｍ、
は、ロウアドレス・ストローブＲＡＳの立ち上がり時に
アドレスバスＡＯ−Ａ７上に出力されているロウアドレ
スを取り込み、カラムアドレス・ストローブＣＡＳの立
ち上がり時にアドレスバスＡＯ〜Ａ７上のカラムアドレ
スを取り込んでアクセスアドレスを確定する。そして、
リードモード時には、アクセスアドレス確定後の信号０
ＥＷ（アウトプットイネーブル信号）が立ち上がるとデ
ータ出力が行なわれ、ライトモード時には、アクセスア
ドレス確定時またはその後に信号ＷＥＰＯ−ＷＥｒ’７
がハイレベルとなったメモリにデータ書込が行なわれる
ようになっている。

［ビットインターフェイスＢＴＩｉ］第６図は、ビットインターフェイスＢＴＩｉ（ただし、
ｉ＝０〜７であり、以下同様とする）の構成を示すブロ
ック図であり、図において、Ｔｌ０ｉ（ｉ−〇〜７）は
、データ入出力端子である。

この図において、データ入出力端子Ｔｌ０ｉから入力さ
れたデータは、データバスＩＯｉ、バッファＢＦＦ　１
を介してセレクタｌＯの第０．第２゜第３ビット入力端
、セレクタ１３の第０ビット入力端およびＬタイプフリ
ップフロップＬＦＦ　６の入力端に供給されるようにな
っている。セレクタＩＯは、信号ＮＭＡが“０”で信号
ＰＡＭが“Ｉ“のときは第１ビット入力端を選択してピ
クセルインターフェイスＰＸＩ−０（第７図参照）から
供給されろピクセル方向のデータＤＩＰを出力し、その
他の場合には、第Ｏ１第２．第３ビット入力端を選択し
てバスＩＯｉに供給されたデータを出力する。

セレクタ１０の出力信号ＷＤＴｉは、Ｄタイプフリップ
フロップＤＦＦ　７の入力端に供給され、Ｄタイプフリ
ップフロップＤＦＦ７は、タイミング・コントロール回
路ＴＣから供給される信号ＷＥＷが立ち上がった時に信
号Ｗ　Ｄ　Ｔ　ｉを取り込む。このＤタイプフリップフ
ロップＤＦＦ７の出力信号５Ｒｃｉは、バッファＢＦＦ
３およびデータバスＤＴｉを順次弁して、対応するメモ
リＭｉに供給されるようになっている（第１図参照）。

バッファＢＦＦ３は、タイミング・コントロール回路Ｔ
Ｃから供給される信号ＷＥＰが“１”になっているとき
のみイネーブル状態となる。

ＬタイプフリップフロップＬＦＦ６は、タイミング・コ
ントロール回路ＴＣから供給される信号ＲＡＳＷが立ち
上がったときにデータを取り込むようになっており、そ
の出力信号Ｆ　Ｂ　Ｍ　ｉがセレクタ１１の第１ビット
入力端に供給されるようになっている。セレクタ１１は
、第０ビットにプルアップ抵抗を介して正電圧が印加さ
れており、また、コマンドコントロール回路ＣＣから供
給される信号ＢＣＥが“０“のときは第０ビット入力端
を選択し、信号ＢＣＥが“ｌ”のときは第１ビット入力
端を選択する。セレクタＩＩの出力信号は、ビットマス
ク信号Ｉ３　Ｍ　ｉとしてタイミング・コントロール回
路ＴＣに供給される。

セレクタ！３は、コマンドコントロール回路ＣＣから供
給される信号ＭＣＷが“ｌ“の場合は、第０ビット入力
端を選択してデータバスＩＯｉに供給されたデータを出
力し、信号Ｍ　ＣＷが“０”の場合は、第１ビット入力
端を選択してデータＤＩＰを出力する。このセレクタ１
３の出力信号は、ＤタイプフリップフロップＤＦＦ８の
入力端に供給され、コマンドコントロール回路ＣＣから
供給されている信号ＷＴＣが立ち上がるときに、このＤ
タイプフリップフロップＤＦＦ８に読み込まれ、セレク
タＩ４の第１ビット入力端に供給される。

セレクタ１４は、第０ビット入力端が接地されており、
信号ＣＭＥが“０”のとき第０ビット入力端を選択し、
信号ＣＭＥが“Ｉ”のとき第１ビット入力端を選択する
。

次に、ＥＸＯＲ１はイクスクルーシブオアゲートであり
、メモリＭｉから読み出されたデータがバッファＢＦＦ
２を介して一方の入力端に供給され、セレクタ１４の出
力信号が他方の入力端に供給されるようになっている。

このイクスクルーシブオアゲートＥＸＯＲＩの出力端は
アウトプットデータバッファ１２のデータ入力端および
バッファＢＦＦ５の入力端に接続されている。アウトプ
ットデータバッファ１２は、アンドゲートＡＮ２５から
供給される信号ＯＥｉが“ｌ″になっているときに、入
力端に供給されているデータをデータ入出力端子Ｔｌ０
ｉに出力する。ＢＦ’Ｆ６は入力端が接地されているバ
ッファであり、このバッファＢＦＦ６とバッファＢＦＦ
５とは、アンドゲートＡＮ２６から供給される信号０Ｅ
Ｐｉが“ｌ“になっているときのみイネーブル状態をな
り、各々の出力信号Ｄ　Ｏｉ、　−ＯＥ　Ｐ　ｉをピク
セルインターフェイスｐｘｒ−ｏに供給する。上記構成
におけるアウトプットデータバッファ１２およびバッフ
ァＢＦＦ５．６は各々その出力がオーブンドレイン出力
となるように構成されている。

アンドゲートＡ　Ｎ　２７およびＡＮ２８は、各々信号
Ｍ　Ｋ　Ａ　、　Ｂ　Ｍ　ｉ　、　ｎ　Ｐ　Ｍ　Ｐ　、
　Ｐ　Ａ　Ｍに基づいて信号ＲＷＸおよび信号ＲＰＸを
作成するゲートであり、アンドゲートＡ　Ｎ　２６は信
号ＲＰＸと信号ＯＥＷの論理積をとって信号０ＥＰｉを
作成する。

また、オアゲート０１１１０は信号ＲＷＸと信号ＮｃＳ
の論理和をとるゲートであり、アンドゲートＡＮ２５は
オアゲートｏｒｔｉｏの出力と信号ＯＥＷの論理積をと
って信号ＯＥｉを作成する。

［ピクセルインターフェイス］第７図は、ピクセルインターフェイスＰＸＩ−０の構成
を示すブロック図である。この図において、’ｒｌＯＰ
−０はピクセルデータ入出力端子であり、このピクセル
データ入出力端子Ｔｌ０Ｉ）−〇から入力されたデータ
は、バッファＢＦＦ　１０を介してデータＤＩＰとなっ
た後、ＬタイプフリップフロップＬＦＦＩＯ，Ｄタイプ
フリップフロップＤＦＦ　ｌ　１．ＤＦＦ　１２の各入
力端に供給されるとともに、前述したビットインターフ
ェイスＢＴ　Ｉ　ｏ＝　Ｂ　Ｔ　Ｉ　７内の各セレクタ
１０（第６図参照）に供給されるようになっている。Ｌ
タイプフリップフロップＬＦＦ　１０は、タイミング・
コントロール回路ＴＣ（第３図）から供給される信号Ｒ
ＡＳＷが立ち上がった時に入力端に供給されているデー
タを取り込み、ＤタイプフリップフロップＤＦＦｌｌお
よびＤＦＦ　ｌ　２は、各々コマンド・コントロール回
路ＣＣから供給される信号ｗｐｗ、ＲＰ　Ｗが立ち上が
ったときに入力端に供給されているデータを取り込むよ
うになっている。ＬタイプフリップフロップＬＦＦＩＯ
，ＤタイプフリップフロップＤＦＦ１１，１２の各出力
信号ＦＣＳ、ＦＷＰ、Ｆｒ１Ｐは、各々セレクタ１５，
１６．１７の各第０ビット入力端に供給され、セレクタ
＋５゜１６．１７の第０ビット入力端には各々プルアッ
プ抵抗を介して正電圧が供給されている。セレクタ１５
は、コマンド・コントロール回路ＣＣから供給される信
号ＢＣＥが“０”のときに第０ビット入力端を選択し、
信号ＢＣＥが“１″のときに第１ビット入力端を選択す
る。また、セレクタ１６゜１７は、各々コマンド・コン
トロール回路ＣＣから供給される信号ＰＭＥが“０”の
ときは第０ビット入力端を選択し、信号ＰＭＥが“ｌ”
のときは第１ビット入力端を選択する。この場合、セレ
クタ１６．１７は、実際には１個のセレクタであるが、
ここでは説明の都合上、２ｆｌＡのセレクタとして表示
している。

１８は、オープンドレイン出力となるように構成されて
いるピクセル・アウトプット・データバッファであり、
イネーブル端子Ｅに“ｌ”信号が供給されると、データ
端子りに供給されている信号をピクセルデータ入出力端
子’ｒｒｏｐ−ｏに出力する。この場合、データ端子り
には、プルアップ抵抗を介して正電圧が印加されるとと
もに、ビットインターフェイスＢＴＩＯ−ＢＴＩ？から
データＤＯｏ　”＝　Ｄ　Ｏ？が供給されるようになっ
ている。また、ピクセル・アウトプット・データバッフ
ァ１８のイネーブル端子Ｅには、ビットインターフェイ
スＢＴ１．−ＢＴｒ、から信号−〇ＥＰＯ〜−０ＥＰ？
がインバータＩＮＶ５を介して供給されるようになって
おり、インバータＩＮＶ５の入力端には、プルアップ抵
抗を介して正電圧が印加されている。

以上が、この実施例における回路各部の構成である。

５実施例の動作次に、上記構成によるこの実施例の動作について説明す
る。

（Ｉ）動作の概略始めに、動作の概略について説明する。

この実施例においては、各メモリ装置＃ＯＭ〜＃３Ｍ内
のＤタイプフリップフロップＤＦＦ　８（第６図参照）
を８個１組にしてコンベアレジスタＣＭＰＯ〜ＣＭＰ３
として用い、このコンベアレジスタＣＭＰ　Ｏ〜ＣＭＰ
　３に予め比較すべきデータの補数を書き込み、次いで
、メモリブロックＭＢＯ〜ＭＢ３からデータ読み出しを
行い、読み出されたデータとコンベアレジスタ内のデー
タとの比較をビット毎に行い、比較すべきデータと一致
の場合は“１”、不一致の場合は“０”となるデータを
各ビット毎に共通データバス１０．−１０７から出力す
る。そして、この比較の際においては、各ビット毎およ
び各メモリ装置毎にマスクがかけられるようになってい
る。

ここで、第８図を参照して上記比較処理およびマスク処
理を行った場合の比較結果の出力例について説明する。

第８図に示すマトリックスＭＴは、各行がメモリブロッ
クＭＩ３０〜ＭＢ３から読み出されたデータを示してお
り、また、各列が図示のようにデータバス■Ｏ１に出力
されるデータを示している。

Ｉ３ＭＲはビットマスフレジス、夕であり、各メモリ装
置＃ＯＭ〜＃３Ｍ内のＬタイプフリップフロップＬＦＦ
６（第６図参照）を８個！組にして構成されている。こ
の場合、各メモリ装置＃ＯＭ〜＃３Ｍ内のビットマスク
レジスタＢＭＲは、後述するようにすべて同一のデータ
が書き込まれるようになっている。

また、ＲＰＭＰは、前述したように第７図に示すセレク
タ１７から出力される信号であり、信号ＰＭＥが“ｌ”
であれば、ＤタイプフリップフロップＤＦＦ　１２の内
容に対応する信号値をとる。この信号ＲＰＭＰは、その
値が各メモリ装置＃ＯＭ〜＃　３　Ｍ　苺に個別に設定
されるようになっている。

さて、信号ＲＰＭＰ、ビットマスクレジスタＢＭＲおよ
びコンベアレジスタＣＭ　Ｐ　Ｏ−ＣＭ　Ｐ　３が、各
々第８図に示す値に設定されていると、ワード方向の読
み出しを行った場合は、共通データバス１０７〜ＩＯｏ
から出力されるデータは図示のようになる。このような
出力結果となるのは、以下の理由による。まず、信号Ｒ
ＰＭＰが“０”となっているメモリ装置＃２Ｍは、比較
処理から除外され、その読み出しデータおよびコンベア
レジスタＣＭＰ　２の値はドントケア（図においてｒＸ
Ｊで示す）となる。すなわち、メモリ装置単位でマスク
がかげられる。また、信号１１　Ｐ　Ｍ　Ｐが“ｌ”と
なっているメモリ装置＃　ＯＭ、＃　ｌ　Ｍ、＃　３　
Ｍの読み出しデータのうち、ビットマスクレジスタＢＭ
Ｒ内のデータ“０”のビットに対応するビットはマスク
がかけられ、ドントケアとなっている。そして、マスク
がかけられたビット以外のビットが、コンベアレジスタ
ＣＭＰ　Ｏ、ＣＭＰ　１　、ＣＭＰ　３内の対応するビ
ットと比較される。この比較は、排他的論理和をとるこ
とによって行なわれ、回路上では第６図に示すイクスク
ルーシブオアゲートＥＸＯＲ１によって行なわれる。す
なわち、第６図に示すように、イクスクルーシブオアゲ
ートＥＸＯＲ１の一方の入力端にはメモリブロックから
読み出されたデータがバッファＢＦＦ２を介して供給さ
れ、イクスクルーシブオアゲートＥＸＯＲＩの他方の入
力端にはビットマスクレジスタの構成要素であるＤタイ
プフリップフロプＤＦＦ　８の出力信号がセレクタ１４
を介して供給されろようになっている。そして、イクス
クルーシブオアゲートＥＸ　Ｏｎ、Ｉによる比較結果は
、オーブンドレインタイプのアウトプットデータバッフ
ァ１２を介してデータバスＩＯｉに出力され、さらに、
同一ビット番号の比較結果に対しデータバスＩＯｉ上に
おいてオープンドレインによる論理積がとられる。

したがって、第８図に示すように同一ビット番号の排他
的論理和がすべて“ｌ”となっているビット番号に対応
するデータバス、すなわち、データバスＩＯ，，ＩＯ，
上のデータのみが“ｌ“となる。これにより、データバ
スｌ０ｏ−Ｉｏ、のうちいずれかがＩ”となっていれば
、各メモリ装置におけるそのビットのデータは、コンベ
アレジスタ内の対応ビットと不一致（したがって、比較
すべきデータとは一致）であることが判る。

また、上記例において、ピクセル方向の読み出しを行っ
た際は、データバスｒｏｐ−ｏ〜ｒｏｐ−３から出力さ
れるデータは図示のようになる。すなわち、コンベアレ
ジスタ内のデータとのビット毎の排他的論理和に対し、
各メモリ装置内においてさらに論理積がとられ、この論
理積の結果が各データバスｌ０ｐ−０〜ｌ０ｐ−３に出
力される。

回路上では、ワード方向の読み出し゛と同様に、第６図
に示すイクスクルーシブオアゲートＥＸＯＲ１によって
排他的論理和がとられ、さらにイクスクルーシブオアゲ
ートＥＸＯＲ１の出力信号がバファＢＦＦ　５およびピ
クセル、アウトプット、データバッファ１８を介してデ
ータバスｌ０ｐ−０（あるいはＩ　ｏｐｔ　−１ｏｐ−
３）に出力され、このデータバス上でオーブンドレイン
によるアンドがとられる。

以上がこの実施例におけるデータ比較処理の概要である
。

（ＩＩ）動作の詳細次に、上述したピッドマスクレジスタＩ３ＭＲ。

コンベアレジスタＣＭＰ　Ｏ〜ＣＭＰ３および信号ＲＰ
ＭＰの値の設定処理について詳細に説明する。

■マスクモードの設定まず、この実施例には、前述したようにメモリーリード
／ライトサイクルにおいてノーマルモードとマスクモー
ドの２種の動作モードがある。上述したデータの比較処
理はマスクモードにおいてのデータリード時に行なわれ
るため、始めにマスクモードの設定処理について説明す
る。

マスクモードを設定するには、例えば、第９図に示す時
刻ｔ１においてロウアドレス・ストローブ信号ＲＡＳが
立ち上がったとすると、この時点においてカラムアドレ
ス・ストローブ信号ＣＡＳおよびアウトプット・イネー
ブル信号ＯＥが“０“レベルにあり、かつ、同図（ニ）
の点Ｐ３に示すようにライト・イネーブル信号ＷＥが“
１″レベルにあれることが条件となる。

すなわち、上述した条件が満たされると、第３図に示す
アンドゲートＡＮ２の出力信号ＭＭＥが“ｌ”信号とな
り、かつ、この“Ｉ″信号ロウアドレス・ストローブ信
号ＲＡＳの立ち上がり時にＬタイプフリップフロップＬ
ＦＦ　３に取り込まれ、以後Ｌタイプフリップフロップ
ＬＦＦ３の出力信号Ｍ　Ｋ　Ａが“ｌ”レベルを維持し
、マスクモードの動作が開始される。次に、時刻ｔ、に
おいてカラムアドレス・ストローブ信号ＣＡＳが立ち上
がると、この時点でカラムアドレスが取り込まれ、アク
セスすべきアドレスが確定する。そして、アクセスアド
レスが確定してから所定時間が経過した時刻ｔ４におい
ては、ライトイネーブル信号ＷＥが“０”、アウトプッ
トイネーブル信号ＯＥがｌ”なる条件の下に、該当する
アドレス内のデータが出力されるが、このデータは前述
した第８図に示すようにビット毎およびメモリ装置毎に
適宜マスクされる。ここで、理解のためにマスク処理か
行なわれた場合のデータ出力状態の他の例を第１Ｏ図お
よび第１１図に示す。

第１Ｏ図はワード方向の読み出しを行った場合のマスク
状態を示しており、この図？こおいては、メモリ装置＃
ＯＭ、＃３Ｍ内の信号ＲＰＭＰが“０”、メモリ装置＃
ＩＭ、９２Ｍ内の信号ＲＰＭＰが“■′となり、信号Ｂ
　Ｍ　？〜ＢＭｏ（マスクレジスタの内容）が（００１
１１１００）の場合を示している。信号Ｂ　Ｍ　ｏ　＝
　Ｂ　Ｍ　？および信号ＲＰＭＰが第１Ｏ図に示す値に
なると、共通データバス■０゜〜１０？の第７、第６、
第１、第０ビットかハイ・インピーダンス状態（図では
「−」記号）となり、第５、第４、第３、第２ビットが
（０１００）の値となる。すなわち、信号ＲＰＭＰが“
Ｉ”となっているメモリ装置のデータであって、信号Ｂ
Ｍｉが“ｌ”となっているビットのデータのみが出力許
可状態となり、さらに、出力されたデータが競合した場
合は、“０”信号が優先するようになっている。

第１１図は、ピクセル方向のデータ読み出しを行った場
合のマスク状態を示しており、この場合においては、信
号ＲＰＭＰが１”となっているメモリ装置のデータであ
って、かつ、信号Ｂ　Ｍ　ｉが“ｌ”となっているビッ
トのみが出力許可状態となり、各メモリ装置内の該当す
るビットが入力端子Ｔｌ０ｐ−０〜Ｔｌ０ｐ−３に各々
出力される。この際、同一メモリ装置内でデータが競合
した場合には、上記と同様に“０”信号が優先となって
出力されるようになっている。

■ビットマスクレジスタＢＭＲへの書込ビットマスクレ
ジスタＢＭＲの書込は以下のようにして行う。

第９図（へ）に示す時刻１．において、マスクデータ（
８ビット）を共通データバスＩｏｎ−Ｉ０７を介してメ
モリ装置＃ＯＭ〜＃３Ｍへ供給する。このマスクデータ
は、前述したようにマス゛りしようとするビットを“０
”、マスクしないビットを“ｌ”としたデータである。

そして、マスクデータのうちの１ビットが、第６図に示
すデータバスＩＯｉ。

バッファＢＦＦ　１を介してＬタイプフリップフロップ
ＬＦＦ（ｉの入力端に供給される（各メモリ装置共通）
。そして、ＬタイプフリップフロップＬＦＦ６は信号Ｒ
ＡＳＷの立ち上がり時（ＲＡＳの立ち上がと同じタイミ
ング）に、入力端に供給されているマスクデータを取り
込み、信号Ｆ　Ｂ　Ｍ　ｉとしてセレクタ１１の第１ビ
ットに供給する。このＬタイプフリップフロップＬＦＦ
６の書込は、各メモリ内において一斉に行なわれ、これ
によりマスクレジスタＢＭＲへの書込が完了する。上述
したことから判るように、マスクレジスタＢ　Ｍ　Ｒの
書込は、リード時においてはメモリサイクル毎に行うこ
とができる。また、図示しないが、マスクレジスタＢＭ
Ｈの書込みは、データライト時においても同様にメモリ
サイクル毎に行うことかできるようになっている。

次に、第６図に示すように、Ｌタイプフリップフロップ
ＬＦＦ６の出力信号Ｆ　ＢＭｉは、信号ＢＣＥ７＞じｌ
”であれば、信号Ｂ　Ｍ　ｉとして出力される。そして
、この信号Ｂ　Ｍ　ｉはアンドゲートＡＮ２７およびＡ
Ｎ２８の各入力端に供給され、これにより、アウトプッ
トデータバッファ１２およびバッファＢＦＦ５．ＢＦＦ
６のイネーブル信号である信号ＯＥ　ｉ、　ＯＥ　Ｐ　
ｉのオン／オフに寄与する。

なお、第３図から明らかなように信号ＮＣＳはマスクモ
ードにおいては、出力されない。

そして、アウトプットデータバッファ１２がイネーブル
状態になれば、メモリＭｉ（第１図参照）から読み出さ
れたデータはバッファＢＦＦ　２およびアウトプットデ
ータバッファ１２を順次弁してデータバスＩＯｉに出力
される。また、バッファＢＦＦ５．ＢＦＦ６がイネーブ
ル状態になればメモリＭｉから読み出されたデータはバ
ッファＢＦＦ２およびバッファＢＦＦ５を介して第７図
に示すピクセル・アウトプット・データバッファ１８の
入力端りに供給される。そして、・ｆンバータＩＮＶ５
の出力信号が“１”となってピクセル・アウトプット・
データバッファ１８がイネーブル状態となるから、結局
、メモリＭｉから読み出されたデータは、ピクセル・ア
ウトプット・データバッファ１８を介して入出力端子Ｔ
ｌ０ｐ−０（あるいはＴｌ０ｐ−１−ＴＩＯｐ−３）に
供給される。すなわちく信号ＯＥｉがワード方向データ
出力の許可／非許可を決定し、信号０ＥＰｉがピクセル
方向データ出力の許可／非許可を決定する。

上述したことから判るように、ビットマスクが有効にな
るには、信号ＢＣＥが“ｌ”に設定されてなければなら
ない。ここで、信号ＢＣＥの値の設定処理について説明
する。この信号ＢＣＥの値は、前述した第１表に示すコ
マンド「ビット／チップセレクトマスクイネーブル」が
供給された時に“１”となる信号であり、この場合のコ
マンドの書き込みは、以下のようにして行なわれる。

まず、第１２図に示すように時刻ｔｏｏにおいて、ロウ
アドレス・ストローブ信号ＲＡＳが立ち上がり、この時
点においてカラムアドレス・ストローブ信号ＣＡＳおよ
びライト・イネーブル信号ＷＥか“ｌ”レベルであれば
、コマンド書き込みサイクルが選択される。すなわち、
カラムアドレス・ストローブ信号ＣＡＳおよびライト・
イネーブル信号ＷＥが共に“ｌ”であると、第３図に示
すアンドゲートＡＮ３の出力信号である信号ＭＣＥが“
ｌ”となり、この“１２信号がロウアドレス・ストロー
ブ信号ＲＡＳの立ち上がり時においてＬタイプフリップ
フロップＬＦＦ４に取り込まれる。したがって、時刻ｔ
、。以降においては、ＬタイプフリップフロップＬＦ’
Ｆ４の出力信号ＭＣＣか“ｌ”となり、コマンド書き込
みサイクルの動作が開始される。

この結果、アンドゲートＡＮ９の出力信号Ｍ　ＣＤがロ
ウアドレス・ストローブ信号ＲＡＳおよび信号ＲＡＳＤ
の双方が“ｌ”となっている間において“ｌ”となる。

すなわち、信号ＭＣＤはロウアドレス・ストローブ信号
ＲＡＳの立ち上がりタイミングよりやや遅れて立ち上が
る。

一方、第４図に示すコマンドレジスタ１にはアドレスバ
スＡＯ−Ａ７を介して「ビット／チップセレクトマスク
イネーブル」のコマンドが供給され、このコマンドがロ
ウアドレス・ストローブ信号ＲＡＳの立ち上がり時に取
り込まれる。コマンド「ビット／チップセレクトマスク
イネーブル」は第１表に示すように、１６進表示で（０
７）と表されるコードであるから、コマンドレジスタｌ
の出力は、ＭＣＯ〜ＭＣ２が“ｌ”信号、他の出力が“
０”信号となり、デコード回路３の第０、第１ビット入
力端に“ｌ”信号が供給される。これにより、デコード
回路３は、入力信号のデコード結果「３」に対応する信
号ＢＣＥを“ｌ”とし得る状態となり、クロック端子に
供給されてい゛る。信号ＭＤＳが立ち上がるタイミング
において信号ＢＣＥを“１”とする。そして、信号ＭＤ
Ｓは、ロウアドレス・ストローブ信号ＲＡＳよりやや遅
れて立ち上がるから、信号ＢＣＥは第１２図に示す時刻
ｔｌｏがらやや遅れたタイミングにおいて“ｌ”信号と
なる。

以上が信号ＢＣＥが“ｌ”となるまでの経緯である。

■信号ＲＰＭＰの設定次に、信号ＲＰＭＰの設定動作について説明する。信号
ＲＰＭＰの値を設定するには、第１表に示すコマンド「
リードプレーンマスク」を実行し、この実行の際に入出
力端子Ｔｌ０ｐ−０〜Ｔ　Ｉ　ｏｐ−３からマスクデー
タを供給する。コマンド「リードプレーンマスク」の実
行は以下の通りに行なわれる。まず、第１３図（イ）に
示すように、ロウアドレス・ストローブ信号ＲＡＳが立
ち上がる時刻ｔ３゜において、カラムアドレス・ストロ
ーブ信号ＣＡＳおよびライト・イネーブル信号ＷＥが“
ｌ”であればコマンド書き込みサイクルが設定される。

ここまでの動作は、前述した第１２図の場合と同様であ
る。ただし、時刻ｔ、。においてコマンドレジスタ１（
第４図）に書き込まれる値は、第１表に示すように１６
進表示で（１０）となる。この結果、コマンドレジスタ
ｌの出力のうち“１”信号となるのはＭＣ４のみとなり
、メインコマンド・デコーダ４の第０ビット入力端に“
ｌ”信号が供給される。メインコマンド・デコーダ４は
イネーブル端子に供給されている信号ＭＣ５Ｔが立ち上
がると、入力信号をデコードして第１ビット出力端の信
号ｒ（ＧＡを“ｌ”とする。この場合、信号ＭＣ５Ｔの
値は、信号ＭＣＤと信号Ｃ９ＭＰの論理積によって決定
される。そして、信号ＭＣＤはコマンド書き込みサイク
ルにおいては、信号ＲＡＳＤ（第３図）の立ち上がり時
に“１”となり、以後“ｌ”レベルを維持する信号であ
り、また、信号ＣＳＭＰ（第７図参照）は前述した信号
ＢＣＥが“０”であれば常に“Ｉ”、信号Ｂ　ＣＥ　７
！ｌ＜“ｌ”であればチップセレクトデータに応じた値
となる信号である。

したがって、コマンド「リードプレーンマスク」の書き
込みは、信号ＢＣＥが“Ｉ”であってチップセレクトデ
ータが“１″、あるいは信号ＢＣＥが“０”という条件
の下に、信号ＲＡＳの立ち上がり時に行なわれる。

上述のように、時刻ｔ、。においては、コマンドレジス
タｌに、コマンド「リードプレーンマスク」が書き込ま
れる。しかしながら、この時刻ｔ３０においては、第１
３図（イ）に−点鎖線で示すように信号ＲＡＳＤが“０
”信号であるため、信号ＭＣＤが”！″信号ならず（第
３図参照）、この結果、第４図に示す信号ＭＣ５Ｔが“
ｌ”信号にならない。

したがって、メインコマンド・デコーダ４はイネーブル
状態とならない。次に、時刻ｔ３１になると、ロウアド
レス・ストローブ信号ＲＡＳ、信号ＲＡＳＤ、カラムア
ドレス・ストローブ信号ＣＡＳ。

信号ＷＥがともに“ｌ”信号となり、この結果、メイン
コマンド・デコーダ４がイネーブル状態となって信号Ｒ
ＧＡを“！”とする。また、時刻ｔａｔにおいては、信
号ＷＥＷが“１”となり（第３図参照）、この結果、デ
コーダ２がイネーブル状態となる。

この時、デコーダ２の入力端に供給されているコマンド
データＭＣＯは“０”信号であるから、デコーダ２はイ
ネーブル状態となったタイミングにおいて信号ＲＰＷを
“１′とする。この信号ＲＰＷは第７図に示すＤタイプ
フリップフロップＤＦＦ　１２のクロック端子に供給さ
れているから、この時点において、Ｄタイプフリップフ
ロップＤＦＦＩ２は入力に供給されているデータを取り
込む。

一方、メモリ装置単位のマスクデータ（以下リードプレ
ーンマスクデータという）は、第１３図に示す時刻ｔ３
１において入出力端子Ｔｌ０ｐ−０〜ＴＩｏｐ−３から
供給され、このブレーンリードマスクデータが第７図に
示すバッファＢＦＦ　１０を介してＤタイプフリップフ
ロップＤＦＦ　＋　２の入力端に供給される。この結果
、リードプレーンマスクデータは、時刻ｔ３＋において
ＤタイプフリップフロップＤＦＦ　１２に取り込まれ、
ＤタイプフリップフロップＤＦＦ　１２の出力信号ＦＲ
Ｐの値が、リードプレーンマスクデータの値に一致する
。

そして、信号ＦＲＰはセレクタ１７の第１ビット入力端
に供給されるから、信号ＰＭＥが“ｌ”であれば、信号
ＲＰＭＰの値はリードプレーンマスクデータの値に一致
する。この信号ＲＰＭＰは、第６図に示すアンドゲート
ＡＮ２７．ＡＮ２８の入力端に供給され、前述した信号
０ＥＰｉおよび信号ＯＥｉのオン／オフに寄与する。

また、信号ＰＭＥは、コマンド「ブレーンマスクイネー
ブル」（第１表参照）が実行されたときに、“１”とな
る信号である。このコマンド「プレーンマスクイネーブ
ル」の書き込みは、前述したコマンド「ビット／チップ
セレクトマスクイネーブル」の場合と同様に、第１２図
に示すタイミングで行なわれる。上述したことから判る
ように、この実施例におけるコマンドには、メモリ装置
内のＤタイプフリップフロップにデータの書き込みを行
うものと、データの書き込みを伴わないものの２種があ
り、データ書き込みを伴うものは第１３図に示すタイミ
ングにより、データ書き込みを伴わないものは第１２図
に示すタイミングにより、それぞれ書き込まれるように
なっている。

■コンベアレジスタＣＭ　Ｐ　Ｏ〜３への書込コンベア
レジスタＣＭＰ　Ｏ〜３、すなわち第６図に示すＤタイ
プフリップフロップＤＦＦ８への書込は、第１表に示す
コマンド「ブレーンコンベアレジスタ」あるいは「コン
ベアレジスタ」を実行して行う。以下に上記各コマンド
について説明する。

（ｉ）ｒブレーンコンベアレジスタ」コマンド「ブレーンコンベアレジスタ」の実行の際にお
ける各制御信号の出力タイミングは、前述したコマンド
「リードプレーンマスク」の場合と同様に、第１３図に
示す波形図のタイミングとなる。

すなわち、アドレスバスＡＯ〜Ａ７からコマンドコード
（１２）が供給されると、このコードが時刻Ｌａｏにお
いてコマンドレジスタ１に取り込まれ、これにより、コ
マンドデータＭＣ３，ＭＣ２，ＭＣＩ、ＭＣ０（００１
０）がデコード回路３に供給されて信号ＣＭＥが“０”
信号となり、また、コマンドデータＭＣＯ〜Ｍ　Ｃ２が
デコーダ２に供給されて信号ＷＴＣが出力され得る状態
となる。さらに、コマンドデータＭＣ４〜ＭＣ６がメイ
ンコマンド・デコーダ４に供給され、これにより、信号
ＲＧＡが“ｌ”信号となる。

次に、バスｌ０ｐ−０（第７図参照）から書き込むべき
データが供給されると、このデータはバッファＢＦＦ　
１０を介して第６図に示すセレクタ１３の第１ビット入
力端に供給される。この場合、信号’Ｄ　Ｉ　Ｐは同一
メモリ装置内のすべてのセレクタ１３に供給される。そ
して、でレクタＩ３は信号ＭＣＷが“０“であるため第
１ビット入力端を選択し、信号ＤＩＰをＤタイプフリッ
プフロップＤＦＦ８に供給する。そして、時刻ｔ３１に
おいて信号ＷＥが立ち上がると、第３図に示す信号ＷＥ
Ｗが立ち上がり、この結果、デコーダ２がイネーブル状
態となって信号ＷＴＣを“１”信号とする。

この信号ＷＴＣが“ｌ”信号になると、第６図に示すＤ
タイプフリップフロップＤＦＦ８がデータ取り込みを行
う。すなわち、この時点においてコンベアレジスタＣＭ
Ｐ　Ｏ〜３へのデータ書込が完了する。

このコマンド「ブレーンコンベアレジスタ」は、上記説
明から判るように、データバスｌ０ｐ−０（もしくはＴ
ｏｐ−１〜ｒｏｐ−３）から供給されたデータが、ビッ
トインターフェイスＢＴ１．−ＢＴＩ７内のＤタイプフ
リップフロップＤＦＦ　８に一斉に供給されるコマンド
である。したがって、「ブレーンコンベアレジスタ」が
実行された場合は、コンベアレジスタＣＭＰ　Ｏ〜ＣＭ
Ｐ３の値は、各々オール“ｌ”あるいはオール“０”と
なる。

（ｉｉ）ｒコンベアレジスタ」コマンド「コンベアレジスタ」を実行する際における各
制御信号の出力タイミングは、上記コマンドと同様に第
１３図に示すタイミングとなる。すなわち、第１３図の
時刻ｔ３０においてアドレスバスΔ０〜Ａ７からコマン
ドコード（１５）が供給されるとくこのコードが時刻ｔ
３ｏにおいてコマンドレジスタｌに取り込まれ、これに
より、コマンドデータＭＣ３，ＭＣ２，ＭＣＩ、ＭＣ０
（１００１）がデコード回路３に供給されて信号ＬＳＥ
が“ｌ”信号になり、また、コマンドデータＭ　ＣＯ＝
　Ｍ　Ｃ２がデコーダ２に供給されて信号ＷＴＣおよび
信号ＭＣＷが出力され得る状態となる。さらに、コマン
ドデータＭ０４〜ＭＣ６がメインコマンド・デコーダ４
に供給され、これにより、信号ＲＧＡがｌ′となる。

次に、データバスＩＯａ〜■０．（第６図参照）から書
き込むべき８ビットのデータが供給されると、このデー
タはバッファＢＦＦ　１を介して各ビットインターフェ
イスＢ　Ｔ　ｏ〜ＢＴ７内のセレクタ１３（第６図参照
）の第０ビット入力端に供給される。

そして、第１３図に示す時刻ｔ３１において信号ＷＥが
立ち上がると、第３図に示す信号ＷＥＷが立ち上がり、
この結果、デコーダ２がイネーブル状態となって信号Ｗ
ＴＣおよび信号ＭＣＷを“ｌ”信号とする。信号ＷＴＣ
および信号Ｍ　ＣＷが“ｌ”信号となると、第６図に示
すセレクタ１３が第０ビット入力端を選択し、また、Ｄ
タイプフリップフロップＤＦＦ　８がデータ取り込みを
行う。すなわち、データバス１０．〜１０．に供給され
たコンベアデータが、セレクタ１３を介してＤタイプフ
リップフロップＤＦＦ８に取り込まれる。したがって、
時刻ｔ３１において、コンベアレジスタＣＭＰＯ〜３へ
のデータ書込が完了する。

このコマンドコード「コンベアレジスタ」は、上記説明
から判るように、データバスＩＯ，〜■０７から供給さ
れた８ビットのデータが、ビットインターフェイスＢ　
Ｔ　Ｉ　ｏ”−Ｂ　Ｔ　Ｉ　Ｔ内のＤタイプフリップフ
ロップＤＦＦ８に各々供給されるコマンドである。した
がって、「コンベアレジスタ」が実行された場合は、コ
ンベアレジスタＣＭＰ　Ｏ−ＣＭＰ３の値はデータバス
ＩＯｏ〜１０？に供給された各ビットのデータの値とな
る。

以上がコマンド［ブレーンコンベアレジスタ」および「
コンベアレジスタ」の処理であるが、これらのコマンド
の実行時には、メモリ装置＃ＯＭ〜＃３Ｍのいずれに対
してコマンドを実行するかを選択することができるよう
になっている。すなわち、コマンドに対してマスク処理
が行えるようになっている。以下にこのマスク処理につ
いて説明する。

まず、マスクするメモリ装置に対しては“０”、マスク
しないメモリ装置に対しては“ｌ”のデータを、信号Ｒ
ＡＳＷ（第３図参照）の立ち上がりに先立って、データ
バスｒｏｐ−ｏ〜ｌ０ｐ−３（第７図参照）から供給す
る。このデータは、第７図に示すバッファＢＦＦ　１０
を介してＬタイプフリップフロップＬＦＦ　１０の入力
端に供給され、信号ｒ（Ａ　Ｓ　、Ｗの立ち上がり時に
ＬタイプフリップフロップＬＦＦ１０に取り込まれる。

ＬタイプフリップフロップＬＦＦ　１０の出力信号ＦＣ
５は、セレクタ１５の第１ビット入力端に供給されてい
るから、信号ＢＣＥ（この信号ＢＣＥについては前述し
た）が“１”であれば、セレクタ１５の出力信号ＣＳ　
ＭＰはＬタイプフリップフロップＬＦＦ　Ｉ　Ｏに取り
込まれたマスクデータに一致する。そして、この信号Ｃ
８ＭＰは、第４図に示すアントゲ−）ＡＮ２０に供給さ
れ、メインコマンド・デコーダ４のイネーブル／ディセ
ーブルを制御する。したがって、Ｌタイプフリップフロ
ップＬＦＦＩＯに供給されたマスクデータが“θ″であ
れば、アンドゲートＡＮ２０の出力信号ＭＣ５Ｔは“ｌ
”とならず、これにより、メインコマンド・デコーダ４
がイネーブル状態とならない。したがって、信号ＲＧＡ
が“ｌ”となることがなく、デコーダ２がイネーブル状
態とならない。この結果、信号ＷＴＣが“１”とならず
、第６図に示すＤタイプフリップフロップＤＦＦ８がデ
ータ取り込みを行うことはない。

すなわち、マスクデータとして“０”が書き込まれたメ
モリ装置においては、コマンド「ブレーンコンベアレジ
スタ」、あるいは「コンベアレジスタ」は実行されない
。

上述したことから判るように、この実施例においては、
予め書込を行うコンベアレジスタを選択し、この選択し
たコンベアレジスタに対してのみコンベアデータの書き
込みを行うことができる。

したがって、例えば、第８図に示すようなコンベアデー
タの書き込みを行う場合は、各コンベアレジスタＣＭＰ
Ｏ−ＣＭＰ３のいずれかを上記処理によって選択し、１
個づつ順次コンベアデータの書込を行うようにする。

■データリード時におけるコンベア処理次に、データリ
ード時におけるコンベア処理について説明する。

まず、コンベア処理を指示するためのコマンド「コンベ
アデータイネーブル」（第１表参照）を実行する。コマ
ンド「コンベアデータイネーブル」は、第１２図に示す
タイミングで行なわれる。すなわち、アドレスバスＡＯ
〜Ａ７からコマンドコード（０３）が供給されると、こ
のコードが時刻ｔｌｏにおいてコマンドレジスタｌに取
り込まれ、これにより、コマンドデータＭＣ３、ＭＣ２
、ＭＣＩ　、ＭＣ０（００１１）がデコード回路３に供
給されて信号ＣＭＥが“ｌ”信号となる。そして、ワー
ド方向の読み出しを行う場合は、さらに、コマンド［ワ
ードアクセスモード」を第１２図に示すタイミングにし
たがって実行する。この結果、コマンドデータＭＣ３，
ＭＣ２，ＭＣＩ　、ＭＣ０（００００）がデコード回路
３に供給され、信号ＰＡＭが″０″信号となる。次に、
マスクモードによるデータ読み出しを行うために、第９
図に示すタイミングで読み出し処理を行う。この結果、
同図に示す時刻ｔ１〜ｔ、においてアクセスしたアドレ
ス内のデータが時刻ｔ４において読み出され、このデー
タが第６図に示すバッファＢＦＦ２を介してイクスクル
ーシブオアゲートＥＸＯＲｌの一方の入力端に供給され
る。また、信号ＣＭＥが“ｌ”となっているからセレク
タ１４か第１ビット入力端を選択し、この結果、Ｄタイ
プフリップフロップＤＦＦ　Ｓ内のコンベアデータがイ
クスクルーシブオアゲートＥＸＯＲ１の他方の入力端に
供給される。これにより、読み出しデータとコンベアデ
ータとの排他的論理和かとられ、この結果がアウトプッ
ト・データバッファ１２を介してデータバスＩＯｉに出
力される。このアウトプット・データバッファＩ２がイ
ネーブルとなる条件は、信号Ｍ　Ｋ　Ａ　、　Ｂ　Ｍ　
ｉ　。

ＲＰＭＰが“１”、信号ＰＡＭが“０“となることであ
るが、これらのうち信号ＭＫＡはマスクモードにおいて
は常に“ｌ”であり、また、信号ＰＡＭはコマンド「ワ
ードアクセスモード」が実行された時点で“０”となっ
ている。したがって、信号ＢＭｉと信号ＲＰＭＰの値に
よってアウトプット・データバッファ１２がイネーブル
となるか否かが決定されるが、これらの信号の値は前述
したマスクデータの書き込み処理によって設定されてい
る。ずなわち、信号Ｂ　Ｍ　ｉｓまたは信号ＲＰＭＰの
値として“０”が設定されている場合（マスクされてい
る場合）は、アウトプット・データバッファＩ２がイネ
ーブルとならず、そのビットのデータは出力されない。

一方、ピクセル方向のアクセスを行′う場合は、コマン
ド「ピクセルアクセスモードＪを第１２図に示すタイミ
ングで実行する。この結果、同図に示す時刻ｔｌｏにお
いてコマンドコード（Ｏｌ）が第４図に示すコマンドレ
ジスタＩに書き込まれ、コマンドデータＭＣ３、ＭＣ２
、ＭＣＩ　、ＭＣＯ（０００１）がデコード回路３に供
給されて信号ＰＡＭが“！”信号となる。次に、マスク
モードによるデータ読み出しを行うために、上記と同様
にして第９図に示すタイミングで読み出し処理を行う。

この結果、同図に示す時刻ｔ、においてデータが読み出
され、このデータが第６図に示すバッファＢＦＦ２を介
してイクスクルーシプオアゲートＥＸＯＲＩの一方の入
力端に供給される。また、信号ＣＭＥが“ｌ”となって
いるからセレクタ１４が第１ビット入力端を選択し、こ
の結果、ＤタイプフリップフロップＤＦＦＢ内のコンベ
アデータがイクスクルーシブオアゲートＥＸＯＲ１の他
方の入力端に供給される。これにより、読み出しデータ
とコンベアデータとの排他的論理和かとられ、この結果
がバッファＢＦＦ５、ピクセル・アウトプット・データ
バッファ１８を介してデータバスｌ０ｐ−０（あるいは
Ｉ　Ｏｐ　−１＝　Ｉ　Ｏｐ　−３）に出力される。こ
の場合、ピクセル・アウトプット・データバッファ１８
がイネーブルとなるには、バッファｌ３ＦＦ５．ＢＦＦ
６がイネーブルとなることが条件となるが、バッファＢ
ＦＦ’５．ＢＦＦ６がイネーブルとなるには、信号ＭＫ
Ａ、ＢＭｉ、ＲＰＭＰおよび信号ＰＡＭがすべて“１″
となることが必要である。そして、上記の場合と同様に
、信号ＭＫＡはマスクモードにおいては常に“ｌ”であ
り、また、信号ＰＡＭはコマンド「ピクセルアクセスモ
ード」が実行された時点で“ｌ”となっている。したが
って、信号ＢＭｉと信号ＲＰＭＰの値によってバッファ
ＢＦＦ５．ＢＦＦ６がイネーブルとなるか否かが決定さ
れる。すなわち、信号ＢＭｉ。

または信号ＲＰＭＰの値として“０”が設定されている
場合（マスクされている場合）は、ピクセル・アウトプ
ット・データバッファＩ８がイネーブルとならず、その
ビットのデータは出力されない。

また、すべてのメモリ装置＃ＯＭ〜＃３Ｍに対しデータ
リード時にコンベア処理を行うと、以下に述べるような
利点が得られる。

データバスＩ　Ｏｏ＝　Ｉ　Ｏ？上では、オープンドレ
インによる論理積がとられるから（第８図参照）、デー
タバスＩ　Ｏｏ””’　Ｉ　Ｏ？上のデータが全部“１
”であったとすると、メモリ装置＃ＯＭ〜＃３Ｍのすべ
てのビットが比較すべきデータと一致していることが判
る。このように、データバスＩＯ，〜１０？上の８ビッ
トの値を見ることにより、１回のリードサイクルでメモ
リ装置＃ＯＭ〜＃３Ｍのすべてのビットについて比較デ
ータとの一致／不一致を検出することができる。すなわ
ち、メモリ装置＃、ＯＭ〜＃３Ｍのすべてについて、瞬
時に所定データとの一致検出を行うことができる。また
、ピクセル方向のコンベア処理についても、各メモリ装
置＃ＯＭ〜＃３Ｍ内で全ビットについてオープンドレイ
ンによる論理積がとられるから、上記場合と同様の効果
を奏することができる。

以上がデータ読み出し時におけるコンベア処理およびマ
スク処理の動作である。

なお、上記実施例においては、コンベアレジスタに比較
すべきデータの補数を書き込むようにしたが、これを比
較すべきデータそのものを書き込むように構成すること
もできる（例えば、ＥＸＯＲｌの一方の入力端を負論理
とする）。

また、上記実施例においては、メモリブロックＭＢＯ〜
ＭＢ３が各々ブレーン（面）に対応しているが、プレー
ンは物理的なメモリの区切りにかかわりなく設定するこ
とが可能である。

さらに、ビットインターフェイス、ピクセルインターフ
ェイス、タイミングコマンドコントロール回路およびメ
モリ部の接続関係や各種機能の分、担は、上記実施例で
示したものに限定されることなく、種々の変形が可能で
ある。

例えば、第１５図に示すように、メモリインターフェイ
スＭｌを有するメモリブロック７０〜７３と、メモリブ
ロックインターフェイス７５〜７８を設け、メモリイン
ターフェイスＭｒにライトビットマスクの機能を持たせ
、メモリブロックインターフェイス７５〜７８にその他
の各種機能を持たＵｏるようにしてもよい。

また、メモリの容量が大きい場合は、第１６図に示すよ
うな構成とすればよい。この図において、８０．８１各
々４ｂｉｔＸ６４ＫＸ４プレーン（４面）のメモリブロ
ックであり、各メモリブロック８０．８１には各々メモ
リインターフェイスＭＩが設けられている。この場合、
各メモリインターフェイスＭｌはメモリブロックインタ
ーフェイスＭＢＩとの間で４ビット単位でデータの授受
を行うように構成される。そして、メモリブロックイン
ターフェイスＭＨＩは、外部回路に対しワード方向に８
ビット単位、ピクセル方向に４ビット単位でデータの授
受を行うように構成されている。

第１６図に示す例において、メモリインターフェイスＭ
Ｉに要求される機能は、ワード方向／ピクセル方向切り
換え機能、リード／ライトビットマスク機能、ライトブ
レーンマスク機能、リードブレーンマスク機能、および
コンベアブレーン機能である。

この結果、メモリインターフェイスＭＩの人出力データ
は、ワード方向に切り換えられた際は、選択されている
ｌまたは複数の面のワード方向のデータとなり、ピクセ
ル方向に切り換えられた際は、各面についてのピクセル
データとなる。また、リード／ライトサイクルにあって
は、各面についてビットマスクおよびブレーンマスクを
行うことができる。さらに、各面についてコンベア処理
を行うことができる。

次に、メモリブロックインターフェイスに要求される機
能は、ワード方向／ピクセル方向切換機能、リードビッ
トマスクおよびリードブレーンマスクである。そして、
ワード方向に切り換えられたときは、各メモリインター
フェイスＭｌが入出力する４ビットのデータを合わせて
８ビットとし、この８ビットのデータをリードプレーン
マスクに応じてワードデータとして入出力する。一方、
ピクセル方向に切り換えられたときは、各メモリインタ
ーフェイスＭｌが入出力する各回毎のピクセルデータを
、同一面に対応するものについてリードピットマスクに
応じてアンドをとって入出力する。

「発明の効果」以上説明したように、この発明によれば、１ワードが１
もしくは複数のビットからなり、かつ前記ワードを構成
する各記憶単位がワード方向およびビクセル方向に続出
し可能となっている複数のブレーンと、各ブレーンに対
応して設けられ、比較すべきコンベアデータが書き込ま
れるコンベアデータ記憶手段と、このコンベアデータ記
憶手段の内容と前記ブレーンから読み出されたデータと
が一致するかどうかを比較する比較手段とを具備したの
で、表示面上の特定の色のサーチや検出処理を容易に行
うことができ、これにより、メモリ装置を制御するＣＰ
Ｕやコントローラ等の負担を軽減し、かつ、サーチ／検
出処理を高速で行うことができる利点が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例の全体構成を示すブロック
図、第２図はメモリ装置の接続状態を示すブロック図、
第３図はタイミング・コントロール回路ＴＣの構成を示
すブロック図、第４図はコク図、第５図はメモリブロッ
クの構成を示すブロック図、第６図はビットインターフ
ェイスの構成を示すブロック図、第７図はピクセルイン
ターフェイスの構成を示すブロック図、第８図は同実施
例においてコンベア処理を行った場合におけるデータの
出力状態を示す図、第９図はリードサイクル時における
制御信号のタイミングチャート、第１Ｏ図、第１１図は
リードサイクル時におけるマスク状態と出力データとの
関係を示す図、第１２図、第１３図は各々コマンド書き
込みサイクルにおける制御信号のタイミングチャート、
第１４図はフレームバッファと表示面との関係を示す概
念図、第１５図および第１６図は各々この発明における
メモリブロックと各種インターフェイス機能の接続態様
の例を示すブロック図である。Ｉ２・・・・・・アウトプット・データバッファ（比較
手段）、１８・・・・・・ピクセル・アウトプット・デ
ーコマンド・コントロール、ＭＢＯ〜ＭＢ３・・・・・
・メモリブロック、Ｂ　Ｔ　Ｉ　ｏ”　Ｂ　Ｔ　Ｉ　？
・・・・・・ビットインターフェイス、ＰＸＩ−０・・
・・・・ピクセルインターフェイス、１０．、−ＩＯ，
・・・・・・入出力データパス（ワード方向データバス
）、ｒｏｐ−ｏ〜ｌ０ｐ−３・・・・・・入出力データ
パス（ビクセル方向データバス）、ＤＦＦ８・・・・・
・Ｄタイプフリップフロップ（コンベアデータ記憶手段
）、ＥＸＯＲ１・・・・・・イクスクルーシブオアゲー
ト（比較手段）。

Claims

【特許請求の範囲】

（１）１ワードが１もしくは複数のビットからなり、か
つ前記ワードを構成する各記憶単位がワード方向および
ピクセル方向に読出し可能となっている複数のプレーン
と、各プレーンに対応して設けられ、比較すべきコンベ
アデータが書き込まれるコンベアデータ記憶手段と、こ
のコンベアデータ記憶手段の内容と前記プレーンから読
み出されたデータとが一致するかどうかを比較する比較
手段とを具備することを特徴とするメモリ装置。
（２）前記比較手段は、前記コンベアデータ記憶手段の
内容と前記プレーンから読み出されたワード方向のデー
タとが一致するかどうかを比較することを特徴とする特
許請求の範囲第１項記載のメモリ装置。
（３）前記比較手段は、前記コンベアデータ記憶手段の
内容と前記プレーンから読み出されたピクセル方向のデ
ータとが一致するかどうかを比較することを特徴とする
特許請求の範囲第１項記載のメモリ装置。
（４）前記コンベアデータ記憶手段は、プレーン毎に１
ビットで構成されることを特徴とする特許請求の範囲第
１項記載のメモリ装置。
（５）前記コンベアデータ記憶手段は、プレーン毎にワ
ードを構成するビット数と同一のビット数で構成される
ことを特徴とする特許請求の範囲第１項記載のメモリ装
置。