JP2507103B2 - メモリシステム - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、メモリ及び主記憶装置からなるアドレスマ
ルチプレクス方式のメモリシステムに関するものであ
る。

従来の技術 第４図は従来のアドレスマルチプレクス方式のメモリ
システムの構成図である。以下図に従って、従来の技術
によりメモリ（以下、メモリは記憶部本体とこれを制御
する制御部を含むこととする）が主記憶装置のデータを
読み出す際の動作について説明する。

メモリ108が、メモリセル101、行アドレスラッチ10
2、行アドレスデコーダ103、列アドレスラッチ104、列
アドレスデコーダ105、センスアンプ106及びセレクタ10
7からなる主記憶装置100に対してデータの読み出しを行
う場合には、主記憶装置100の行アドレス確定後に行ア
ドレスデコーダ103がメモリセル101の１行を選択し、選
択されたメモリセル列のデータがセンスアンプ106に読
み出され、列アドレスの変化に応じて列アドレスデコー
ダ105がセンスアンプ106から１個を選択し、選択された
センスアンプ106のデータがセレクタ107を介して読み出
されるという動作を行う。

発明が解決しようとする課題 しかしながら上記のような構成では、メモリが主記憶
装置のデータを読み出す際に、主記憶装置の列アドレス
確定後に行アドレスの変化に応じてデータを読み出す場
合には、列アドレスが確定した後に行アドレスを設定
し、再度列アドレスを設定しなければならないため、メ
モリアクセスに時間がかかるという問題点を有してい
た。

この様な場合は次のような状況時に発生する。メモリ
108がデータキャッシュメモリである場合に、データキ
ャッシュメモリのデータがミスヒットとなるとデータキ
ャッシュメモリの内容は主記憶装置100に書き込まれ、
更に必要とするデータをデータキャッシュメモリが主記
憶装置100から読み出す動作を行う。この際主記憶装置1
00に書き込むデータのアドレスは主記憶装置から読み出
すデータのアドレスと列アドレスは等しいが、行アドレ
スが異なっている。つまり主記憶装置へデータを書き込
んだ後にデータを読み出すことは列アドレスが確定した
後に行アドレスが変化していることになる。この場合に
は行アドレスを確定した後に再度列アドレスを設定し直
さなければならない。

本発明はかかる点に鑑み、メモリが主記憶装置のデー
タを読み出す際に、主記憶装置の行アドレス確定後に列
アドレスの変化に応じてデータを読み出す場合、または
列アドレス確定後に行アドレスの変化に応じてデータを
読み出す場合に高速にメモリアクセスを行うことが可能
なメモリシステムを提供することを目的とする。

課題を解決するための手段 本発明におけるメモリシステムは、上述の課題を解決
するため、主記憶装置のメモリセルにデータの読み出し
を制御するワード線及びビット線を２系統備え、かつ行
方向及び列方向にそれぞれセンスアンプ及びセレクタを
設け、行方向または列方向のセレクタのどちらのデータ
を選択するかを制御する回路とセレクタを有するもので
ある。

作用 本発明は前述した構成によって、行アドレスまたは列
アドレスが確定するとメモリセル列またはメモリセル行
が選択され、列方向または行方向のセンスアンプにデー
タが書き込まれ、その後列アドレスまたは行アドレスが
確定して列または行方向のセンスアンプが選択され、制
御回路が列方向または行方向のデータを選択するという
動作を行うことにより、メモリが主記憶装置のデータを
読み出す際に、行アドレス確定後に列アドレスの変化に
応じてデータの読み出しを行い、または列アドレス確定
後に行アドレスの変化に応じてデータの読み出しを行う
場合に高速にメモリアクセスを行うことができる。

実施例 第１図は本発明の一実施例におけるメモリシステムの
構成図である。

第１図において、主記憶装置20の主要部は、ｍ行ｎ列
のメモリセル１と、このメモリセル１のｍ行から１行を
選択し、かつ第１センスアンプ８のｍ個から１個を選択
するための信号を第２セレクタ９に出力する第１アドレ
スデコーダ３と、この第１アドレスデコーダ３によって
選択されたメモリセル行のデータを読み出すｎ個の第２
センスアンプ４と、この第２センスアンプ４のｎ個から
１個を選択するための信号を第１セレクタ５に出力し、
かつ前記メモリセル１のｎ列から１列を選択する第２ア
ドレスデコーダ７と、前記第２センスアンプ４からデー
タを選択する第１セレクタ５と、前記第２アドレスデコ
ーダ７によって選択されたメモリセル列のデータを読み
出す前記第１センスアンプ８と、この第１センスアンプ
８からデータを選択する第２セレクタ９と、前記第１セ
レクタ５または前記第２セレクタ９のデータを選択する
第３セレクタ10と、この第３セレクタ10の制御回路12と
を有する構成となっている。第２図は第１図に示すメモ
リセルの構成図であり、主記憶装置20のメモリセルにデ
ータの読み出しを制御するワード線及びビット線をそれ
ぞれ２系統備えている。つまりキャパシタ13のデータを
第１ワード線、第１ビット線、スイッチングトランジス
タ14及び第２ワード線、第２ビット線、スイッチングト
ランジスタ15の２系統により読みだしできる。また第３
図に第１図に示す制御回路12及び第３セレクタ10の構成
図を示す。

以下図面に従って本発明の実施例におけるメモリシス
テムの、メモリが主記憶装置のデータを読み出す際の動
作について説明をする。

（１）行アドレス確定後に列アドレスが設定される場合
には、行アドレスの設定後に第１アドレスラッチ２が行
アドレスを確定し、第１アドレスデコーダ３がメモリセ
ル１の１行を選択する。選択されたメモリセル行のデー
タは第２センスアンプ４に読み出され、行アドレスの設
定後に第２アドレスラッチ６が列アドレスを確定し、第
２アドレスデコーダ７が第２センスアンプ４の１個を選
択し、第１セレクタ５を介してデータが選択される。

（２）列アドレス確定後に行アドレスが設定される場合
には、列アドレスの設定後に第２アドレスラッチ６が列
アドレスを確定し、第２アドレスデコーダ７がメモリセ
ル１の１列を選択する。選択されたメモリセル列のデー
タは第１センスアンプ８に読み出され、行アドレスの設
定後に第１アドレスラッチ２が行アドレスを確定し、第
１アドレスデコーダ３が第１センスアンプ８の１個を選
択し、第２セレクタ９を介してデータが選択される。

制御回路12は行アドレスセレクトまたは列アドレスセ
レクトのどちらが最終的に変化したかを識別することに
より第１セレクタ５または第２セレクタ９のどちらのデ
ータを選択するかを判断し、目的とするデータを第３セ
レクタ10を介して出力する。

発明の効果 以上説明したように本発明のメモリシステムによれ
ば、メモリが主記憶装置のデータの読み出しを行う際
に、行アドレス確定後に列アドレスの変化に応じてデー
タの読み出しを行い、または列アドレス確定後に行アド
レスの変化に応じてデータの読み出しを行う場合に高速
にメモリアクセスを行うことができ、その実用的効果は
大きい。

【図面の簡単な説明】

第１図は本発明における一実施例のメモリシステムの構
成図、第２図は本発明に用いるメモリセルの構成図、第
３図は本発明に用いる制御回路及びセレクタの構成図、
第４図は従来の技術によるメモリシステムの構成図であ
る。 1,101……メモリセル、2,6,102……アドレスラッチ、3,
7,103……アドレスデコーダ、4,8,106……センスアン
プ、5,9,10,107……セレクタ、11,108……メモリ、12…
…制御回路、20,100……主記憶装置。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】ｍ行ｎ列のメモリセルと、このメモリセル
   のｍ行から１行を選択し、かつ第１センスアンプのｍ個
   から１個を選択するための信号を第２セレクタに出力す
   る第１アドレスデコーダと、この第１のアドレスデコー
   ダによって選択されたメモリセル行のデータを読み出す
   ｎ個の第２センスアンプと、前記メモリセルのｎ列から
   １列を選択し、かつ前記第２センスアンプのｎ個から１
   個を選択するための信号を第１セレクタに出力する第２
   アドレスデコーダと、前記第２センスアンプからデータ
   を選択する前記第１セレクタと、前記第２アドレスデコ
   ーダによって選択されたメモリセル列のデータを読み出
   す前記第１センスアンプと、この第１センスアンプから
   データを選択する前記第２セレクタと、前記第１セレク
   タまたは前記第２セレクタのデータを選択する第３セレ
   クタと、この第３セレクタの制御回路とを有する主記憶
   装置と、 この主記憶装置に対し、アドレスを出力し、かつデータ
   を読み出すメモリとを備えたメモリシステム。
2. 【請求項２】メモリが主記憶装置からデータを読み出す
   際に、前記主記憶装置の行アドレス確定後に列アドレス
   の変化に応じてデータを読み出す制御あるいは列アドレ
   ス確定後に行アドレスの変化に応じてデータを読み出す
   制御を行うことを特徴とする特許請求の範囲第１項記載
   のメモリシステム。