JPH03187096A - メモリシステム - Google Patents
メモリシステムInfo
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- JPH03187096A JPH03187096A JP1327888A JP32788889A JPH03187096A JP H03187096 A JPH03187096 A JP H03187096A JP 1327888 A JP1327888 A JP 1327888A JP 32788889 A JP32788889 A JP 32788889A JP H03187096 A JPH03187096 A JP H03187096A
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- 238000010586 diagram Methods 0.000 description 6
- 230000004044 response Effects 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明Ｃ上 メモリ及び主記憶装置からなるアドレス
マルチプレクス方式のメモリシステムに関するものであ
も 従来の技術 第４図は従来のアドレスマルチプレクス方式のメモリシ
ステムの構成国であも 以下図に従って、従来の技術に
よりメモリが主記憶装置のデータを読み出す際の動作に
ついて説明すも メモリ１０８が、メモリセル１０１、行アドレスラッチ
１０２、行アドレスデコーダ１０３、列アドレスラッチ
１０４、列アドレスデコーダ１０５、センスアンプ１０
６及びセレクタ１０７からなる主記憶装置１００に対し
てデータの読み出しを行う場合に（よ 主記憶装置１０
０の行アドレス確定後に行アドレスデコーダ１０３がメ
モリセル１０１の１行を選択し 選択されたメモリセル
列のデータがセンスアンプ１０６に読み出され 列アド
レスの変化に応じて列アドレスデコーダ１０５がセンス
アンプ１０６から１個を選択し 選択されたセンスアン
プ１０６のデータがセレクタ１０７を介して読み出され
るという動作を行う。
マルチプレクス方式のメモリシステムに関するものであ
も 従来の技術 第４図は従来のアドレスマルチプレクス方式のメモリシ
ステムの構成国であも 以下図に従って、従来の技術に
よりメモリが主記憶装置のデータを読み出す際の動作に
ついて説明すも メモリ１０８が、メモリセル１０１、行アドレスラッチ
１０２、行アドレスデコーダ１０３、列アドレスラッチ
１０４、列アドレスデコーダ１０５、センスアンプ１０
６及びセレクタ１０７からなる主記憶装置１００に対し
てデータの読み出しを行う場合に（よ 主記憶装置１０
０の行アドレス確定後に行アドレスデコーダ１０３がメ
モリセル１０１の１行を選択し 選択されたメモリセル
列のデータがセンスアンプ１０６に読み出され 列アド
レスの変化に応じて列アドレスデコーダ１０５がセンス
アンプ１０６から１個を選択し 選択されたセンスアン
プ１０６のデータがセレクタ１０７を介して読み出され
るという動作を行う。
発明が解決しようとする課題
しかしながら上記のような構成でＣヨ メモリが主記
憶装置のデータを読み出す際に 主記憶装置の列アドレ
ス確定後に行アドレスの変化に応じてデータを読み出す
場合に（上 列アドレスが確定した後に行アドレスを設
定し 再度列アドレスを設定しなければならないた吹
メモリアクセスに時間がかかるという問題点を有してい
ｔもこの様な場合は次のような状況時に発生すもメモリ
１０８がデータキャッシュメモリである場合に データ
キャッシュメモリのデータがミスヒツトとなるとデータ
キャッシュメモリの内容は主記憶装置ｌＯＯに書き込ま
れ 更に必要とするデータをデータキャシュメモリが主
記憶装置１００から読み出す動作を行う。この際主記憶
装置１００に書き込むデータのアドレスは主記憶装置か
ら読み出すデータのアドレスと列アドレスは等しい力文
行アドレスが異なっていも つまり主記憶装置へデー
タを書き込んだ後にデータを読み出すことは列アドレス
が確定した後に行アドレスが変化していることになん
この場合には行アドレスを確定した後に再度列アドレス
を設定し直さなければならな（１ 本発明はかかる点に鑑ム メモリが主記憶装置のデータ
を読み出す際に 主記憶装置の行アドレス確定後に列ア
ドレスの変化に応じてデータを読み出す場合、または列
アドレス確定後に行アドレスの変化に応じてデータを読
み出す場合に高速にメモリアクセスを行うことが可能な
メモリシステムを提供することを目的とすも 課題を解決するための手段 本発明におけるメモリシステムζ上 上述の課題を解決
するた△ 主記憶装置のメモリセルにデータの読み出し
を制御するワード線及びビット線を２系統備丸 かつ行
方向及び列方向にそれぞれセンスアンプ及びセレクタを
投法 行方向または列方向のセレクタのどちらのデータ
を選択するかを制御する回路とセレクタを有するもので
あも作用 本発明は前述した構成によって、行アドレスまたは列ア
ドレスが確定するとメモリセル列またはメモリセル行が
選択され 列方向または行方向のセンスアンプにデータ
が書き込まれ その後列アドレスまたは行アドレスが確
定して列または行方向のセンスアンプが選択され 制御
回路が列方向または行方向のデータを選択するという動
作を行うことにより、メモリが主記憶装置のデータを読
み出す際に 行アドレス確定後に列アドレスの変化に応
じてデータの読み出しを行へ または列アドレス確定後
に行アドレスの変化に応じてデータの読み出しを行う場
合に高速にメモリアクセスを行うことができも 実施例 第１図は本発明の一実施例におけるメモリシステムの構
成国であも 第１図において、主記憶装置２０の主要部１上ｍ行ｎ列
のメモリセル１とこのメモリセル１のｍ行から１行を選
択し かつ第１センスアンプ８のｍ個から１個を選択す
る第１アドレスデコーダ３と、 この第１アドレスデコ
ーダ３によって選択されたメモリセル列のデータを読み
出すｎ個の第２センスアンプ４とこの第２センスアンプ
４のｎ個から１個を選択し かつ前記メモリセル１のｎ
列から１列を選択する第２アドレスデコーダ７と、前記
第２センスアンプ４からデータを選択する第１セレクタ
５と、前記第２アドレスデコーダ７によって選択された
メモリセル行のデータを読み出す前記第１センスアンプ
８とこの第１センスアンプ８からデータを選択する第２
セレクタ９と、前記第１セレクタ５または前記第２セレ
クタ９のデータを選択する第３セレクタＩＯとこの第３
セレクタ１０の制御回路１２とを有する構成となってい
も 第２図は第１図に示すメモリセルの構成図であり、
主記憶装置２０のメモリセルにデータの読み出しを制御
するワード線及びビット線をそれぞれ２系統備えていも
つまりキャパシタ１３のデータを第１ワード線 第１
ビツト亀スイツチングトランジスタ１４及び第２ワード
亀第２ビツト織 スイッチングトランジスタ１５の２系
統により読みだしできも また第３図に第１図に示す制
御回路１２及び第３セレクタ１０の構成図を示す。
憶装置のデータを読み出す際に 主記憶装置の列アドレ
ス確定後に行アドレスの変化に応じてデータを読み出す
場合に（上 列アドレスが確定した後に行アドレスを設
定し 再度列アドレスを設定しなければならないた吹
メモリアクセスに時間がかかるという問題点を有してい
ｔもこの様な場合は次のような状況時に発生すもメモリ
１０８がデータキャッシュメモリである場合に データ
キャッシュメモリのデータがミスヒツトとなるとデータ
キャッシュメモリの内容は主記憶装置ｌＯＯに書き込ま
れ 更に必要とするデータをデータキャシュメモリが主
記憶装置１００から読み出す動作を行う。この際主記憶
装置１００に書き込むデータのアドレスは主記憶装置か
ら読み出すデータのアドレスと列アドレスは等しい力文
行アドレスが異なっていも つまり主記憶装置へデー
タを書き込んだ後にデータを読み出すことは列アドレス
が確定した後に行アドレスが変化していることになん
この場合には行アドレスを確定した後に再度列アドレス
を設定し直さなければならな（１ 本発明はかかる点に鑑ム メモリが主記憶装置のデータ
を読み出す際に 主記憶装置の行アドレス確定後に列ア
ドレスの変化に応じてデータを読み出す場合、または列
アドレス確定後に行アドレスの変化に応じてデータを読
み出す場合に高速にメモリアクセスを行うことが可能な
メモリシステムを提供することを目的とすも 課題を解決するための手段 本発明におけるメモリシステムζ上 上述の課題を解決
するた△ 主記憶装置のメモリセルにデータの読み出し
を制御するワード線及びビット線を２系統備丸 かつ行
方向及び列方向にそれぞれセンスアンプ及びセレクタを
投法 行方向または列方向のセレクタのどちらのデータ
を選択するかを制御する回路とセレクタを有するもので
あも作用 本発明は前述した構成によって、行アドレスまたは列ア
ドレスが確定するとメモリセル列またはメモリセル行が
選択され 列方向または行方向のセンスアンプにデータ
が書き込まれ その後列アドレスまたは行アドレスが確
定して列または行方向のセンスアンプが選択され 制御
回路が列方向または行方向のデータを選択するという動
作を行うことにより、メモリが主記憶装置のデータを読
み出す際に 行アドレス確定後に列アドレスの変化に応
じてデータの読み出しを行へ または列アドレス確定後
に行アドレスの変化に応じてデータの読み出しを行う場
合に高速にメモリアクセスを行うことができも 実施例 第１図は本発明の一実施例におけるメモリシステムの構
成国であも 第１図において、主記憶装置２０の主要部１上ｍ行ｎ列
のメモリセル１とこのメモリセル１のｍ行から１行を選
択し かつ第１センスアンプ８のｍ個から１個を選択す
る第１アドレスデコーダ３と、 この第１アドレスデコ
ーダ３によって選択されたメモリセル列のデータを読み
出すｎ個の第２センスアンプ４とこの第２センスアンプ
４のｎ個から１個を選択し かつ前記メモリセル１のｎ
列から１列を選択する第２アドレスデコーダ７と、前記
第２センスアンプ４からデータを選択する第１セレクタ
５と、前記第２アドレスデコーダ７によって選択された
メモリセル行のデータを読み出す前記第１センスアンプ
８とこの第１センスアンプ８からデータを選択する第２
セレクタ９と、前記第１セレクタ５または前記第２セレ
クタ９のデータを選択する第３セレクタＩＯとこの第３
セレクタ１０の制御回路１２とを有する構成となってい
も 第２図は第１図に示すメモリセルの構成図であり、
主記憶装置２０のメモリセルにデータの読み出しを制御
するワード線及びビット線をそれぞれ２系統備えていも
つまりキャパシタ１３のデータを第１ワード線 第１
ビツト亀スイツチングトランジスタ１４及び第２ワード
亀第２ビツト織 スイッチングトランジスタ１５の２系
統により読みだしできも また第３図に第１図に示す制
御回路１２及び第３セレクタ１０の構成図を示す。
以下図面に従って本発明の実施例におけるメモリシステ
ムα メモリが主記憶装置のデータを読み出す際の動作
について説明をすも （１）行アドレス確定後に列アドレスが設定される場合
に（よ 行アドレスの設定後に第１アドレスラツチ２が
行アドレスを確定し 第１アドレスデコーダ３がメモリ
セル１の１行を選択すも 選択されたメモリセル行のデ
ータは第２センスアンプ４に読み出され 行アドレスの
設定後に第２アドレスラツチ６が列アドレスを確定し
第２アドレスデコーダ７が第２センスアンプ４の１個を
選択し 第１セレクタ５を介してデータが選択される。
ムα メモリが主記憶装置のデータを読み出す際の動作
について説明をすも （１）行アドレス確定後に列アドレスが設定される場合
に（よ 行アドレスの設定後に第１アドレスラツチ２が
行アドレスを確定し 第１アドレスデコーダ３がメモリ
セル１の１行を選択すも 選択されたメモリセル行のデ
ータは第２センスアンプ４に読み出され 行アドレスの
設定後に第２アドレスラツチ６が列アドレスを確定し
第２アドレスデコーダ７が第２センスアンプ４の１個を
選択し 第１セレクタ５を介してデータが選択される。
（２）列アドレス確定後に行アドレスが設定される場合
に（友 列アドレスの設定後に第２アドレスラツチ６が
列アドレスを確定し 第２アドレスデコーダ７がメモリ
セル１の１列を選択すも 選択されたメモリセル列のデ
ータは第１センスアンプ８に読み出され 行アドレスの
設定後に第１アドレスラツチ２が行アドレスを確定し
第１アドレスデコーダ３が第１センスアンプ８の１個を
選択し 第２セレクタ９を介してデータが選択される。
に（友 列アドレスの設定後に第２アドレスラツチ６が
列アドレスを確定し 第２アドレスデコーダ７がメモリ
セル１の１列を選択すも 選択されたメモリセル列のデ
ータは第１センスアンプ８に読み出され 行アドレスの
設定後に第１アドレスラツチ２が行アドレスを確定し
第１アドレスデコーダ３が第１センスアンプ８の１個を
選択し 第２セレクタ９を介してデータが選択される。
制御回路１２は行アドレスセレクトまたは列アドレスセ
レクトのどちらが最終的に変化したかを識別することに
より第１セレクタ５または第２セレクタ９のどちらのデ
ータを選択するかを判断し目的とするデータを第３セレ
クタ１０を介して出力する。
レクトのどちらが最終的に変化したかを識別することに
より第１セレクタ５または第２セレクタ９のどちらのデ
ータを選択するかを判断し目的とするデータを第３セレ
クタ１０を介して出力する。
発明の詳細
な説明したように本発明のメモリシステムによれば メ
モリが主記憶装置のデータの読み出しを行う際に 行ア
ドレス確定後に列アドレスの変化に応じてデータの読み
出しを行へ または列アドレス確定後に行アドレスの変
化に応じてデータの読み出しを行う場合に高速にメモリ
アクセスを行うことができ、その実用的効果は大きし〜
モリが主記憶装置のデータの読み出しを行う際に 行ア
ドレス確定後に列アドレスの変化に応じてデータの読み
出しを行へ または列アドレス確定後に行アドレスの変
化に応じてデータの読み出しを行う場合に高速にメモリ
アクセスを行うことができ、その実用的効果は大きし〜
第１図は本発明における一実施例のメモリシステムの構
成＠ 第２図は本発明に用いるメモリセルの構成は 第
３図は本発明に用いる制御回路及びセレクタの構成ハ
第４図は従来の技術によるメモリシステムの構成図で
あも １．１．０１・・・メモリセノｌ、、 ２，６，１０
２・・・アドレスラッチ、 ３，７，１０３・・・アド
レスデコーダ、 ４．８．１０６・・・センスアンズ
５，９，１０，１０７・・・セレク久 １１，１０８・
・・メモ■入 １２・・・制御回息２０．１００・・・
主記憶装鳳 第 図 し−一一一一一 Ｊ 第 ２ 図 簗ｌｅｑ １−ａｌｌ １Ｆ！２つ一ド緯 錫 図
成＠ 第２図は本発明に用いるメモリセルの構成は 第
３図は本発明に用いる制御回路及びセレクタの構成ハ
第４図は従来の技術によるメモリシステムの構成図で
あも １．１．０１・・・メモリセノｌ、、 ２，６，１０
２・・・アドレスラッチ、 ３，７，１０３・・・アド
レスデコーダ、 ４．８．１０６・・・センスアンズ
５，９，１０，１０７・・・セレク久 １１，１０８・
・・メモ■入 １２・・・制御回息２０．１００・・・
主記憶装鳳 第 図 し−一一一一一 Ｊ 第 ２ 図 簗ｌｅｑ １−ａｌｌ １Ｆ！２つ一ド緯 錫 図
Claims (2)
- （１）ｍ行ｎ列のメモリセルとこのメモリセルのｍ行か
ら１行を選択し、かつ第１センスアンプのｍ個から１個
を選択する第１アドレスデコーダと、この第１アドレス
デコーダによって選択されたメモリセル列のデータを読
み出すｎ個の第２センスアンプと、この第２センスアン
プのｎ個から１個を選択し、かつ前記メモリセルのｎ列
から１列を選択する第２アドレスデコーダと、前記第２
センスアンプからデータを選択する第１セレクタと、前
記第２アドレスデコーダによって選択されたメモリセル
行のデータを読み出す前記第１センスアンプと、この第
１センスアンプからデータを選択する第２セレクタと、
前記第１セレクタまたは前記第２セレクタのデータを選
択する第３セレクタと、この第３セレクタの制御回路と
を有する主記憶装置と、メモリとを備えたメモリシステ
ム。 - （２）メモリが主記憶装置からデータを読み出す際に、
前記主記憶装置の行アドレス確定後に列アドレスの変化
に応じてデータを読み出す制御あるいは列アドレス確定
後に行アドレスの変化に応じてデータを読み出す制御を
行うことを特徴とする特許請求の範囲第１項記載のメモ
リシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1327888A JP2507103B2 (ja) | 1989-12-18 | 1989-12-18 | メモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1327888A JP2507103B2 (ja) | 1989-12-18 | 1989-12-18 | メモリシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03187096A true JPH03187096A (ja) | 1991-08-15 |
| JP2507103B2 JP2507103B2 (ja) | 1996-06-12 |
Family
ID=18204103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1327888A Expired - Lifetime JP2507103B2 (ja) | 1989-12-18 | 1989-12-18 | メモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2507103B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015097784A1 (ja) | 2013-12-25 | 2015-07-02 | 内野株式会社 | ガーゼ織物 |
-
1989
- 1989-12-18 JP JP1327888A patent/JP2507103B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015097784A1 (ja) | 2013-12-25 | 2015-07-02 | 内野株式会社 | ガーゼ織物 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2507103B2 (ja) | 1996-06-12 |
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