JPS626490A - ダイナミツク型半導体記憶装置 - Google Patents
ダイナミツク型半導体記憶装置Info
- Publication number
- JPS626490A JPS626490A JP60145017A JP14501785A JPS626490A JP S626490 A JPS626490 A JP S626490A JP 60145017 A JP60145017 A JP 60145017A JP 14501785 A JP14501785 A JP 14501785A JP S626490 A JPS626490 A JP S626490A
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- JP
- Japan
- Prior art keywords
- word
- data
- column
- dynamic
- circuit
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- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はダイナミ、り型半導体記憶装置に関し、特に短
時間に全てのダイナミックメモリセルの内容を同一に設
定出来るダイナミ7.り型半導体記憶装置に関する。
時間に全てのダイナミックメモリセルの内容を同一に設
定出来るダイナミ7.り型半導体記憶装置に関する。
従来のダイナミック型半導体記憶装置では、すべてのダ
イナミックメモリセルの記憶内容を同一にするには全て
のダイナミックメモリセル毎に同一データを書き込む必
要かめる。
イナミックメモリセルの記憶内容を同一にするには全て
のダイナミックメモリセル毎に同一データを書き込む必
要かめる。
この為、メモリの書き込みサイクルのワード数倍の時間
が必要となる欠点がある。
が必要となる欠点がある。
本発明のダイナミ、り型半導体記憶装置は、複数の列選
択線と、前記列選択線と交差する複数のワード選択線と
、前記列選択線と前記ワード選択線との交差点のそれぞ
れに配置したダイナミックメモリセルと、列アドレスに
応じて前記列選択線の一つを活性化する列選択回路と、
行アドレスに応じて前記ワード選択線の一つを活性化す
るワード選択回路と、前記列選択回銘、ワード選択回路
により選択された交差点にあるダイナミックメモリセル
に対するデータのリード・ライト動作をする手段とを具
備するダイナミック型半導体記憶装置において、前記列
選択回路を非活性化し前記列選択線のすべてを同時に選
択する全列選択手段と、前記ワード選択回路を非活性化
し前記ワード選択線のすべてを同時に選択する全ワード
線選択手段と、前記全列選択手段、全ワード線選択手段
により選択されたすべてのダイナミックメモリセルに同
一のデータを誉き込む手段と’!i:具備することを%
徴とするeのである。
択線と、前記列選択線と交差する複数のワード選択線と
、前記列選択線と前記ワード選択線との交差点のそれぞ
れに配置したダイナミックメモリセルと、列アドレスに
応じて前記列選択線の一つを活性化する列選択回路と、
行アドレスに応じて前記ワード選択線の一つを活性化す
るワード選択回路と、前記列選択回銘、ワード選択回路
により選択された交差点にあるダイナミックメモリセル
に対するデータのリード・ライト動作をする手段とを具
備するダイナミック型半導体記憶装置において、前記列
選択回路を非活性化し前記列選択線のすべてを同時に選
択する全列選択手段と、前記ワード選択回路を非活性化
し前記ワード選択線のすべてを同時に選択する全ワード
線選択手段と、前記全列選択手段、全ワード線選択手段
により選択されたすべてのダイナミックメモリセルに同
一のデータを誉き込む手段と’!i:具備することを%
徴とするeのである。
次に本発明について図面を参照して説明する。
第1図は本発明の一実施例のブロック図である。
このダイナミック型半導体記憶装置は、多数のダイナミ
ックメモリセルM。0〜M、□、センスアンプSo〜S
m、クロ、クジエネレータ1. 列選択回路2.データ
線選択回路3.データアンプ4の他に、全列選択回路5
.全ワード線選択回路6.全ビット書き込み制御を行う
制御回路7.ORゲート8を備え丁いる。ダイナミック
メモリセル鳩。
ックメモリセルM。0〜M、□、センスアンプSo〜S
m、クロ、クジエネレータ1. 列選択回路2.データ
線選択回路3.データアンプ4の他に、全列選択回路5
.全ワード線選択回路6.全ビット書き込み制御を行う
制御回路7.ORゲート8を備え丁いる。ダイナミック
メモリセル鳩。
〜Mnmの記憶内容が全く同一ではない場合の、ダイナ
ミックメモリセル鴇。〜M4nm に対する通常のリ
ード・ライト動作を行う時は、制御回路7を非活性にし
、全列選択回路5と全ワード線選択回路6とケ非活性状
態とし、クロックジェネレータlにより先ず、列選択回
路2を活性化し、列選択線X0〜Xn中1本を活性化し
、次にセンスアンプ80〜Smを活性化し、選択された
列の記憶情報を増幅し、次にデータ線選択回路3を活性
化し、ワード線Y0〜Ym中1本を活性化し、選択され
たワード線の記憶情報を、データアンプ4に入力し、次
にデータアンプ4を活性化し、リード又はライト動作を
行う。
ミックメモリセル鴇。〜M4nm に対する通常のリ
ード・ライト動作を行う時は、制御回路7を非活性にし
、全列選択回路5と全ワード線選択回路6とケ非活性状
態とし、クロックジェネレータlにより先ず、列選択回
路2を活性化し、列選択線X0〜Xn中1本を活性化し
、次にセンスアンプ80〜Smを活性化し、選択された
列の記憶情報を増幅し、次にデータ線選択回路3を活性
化し、ワード線Y0〜Ym中1本を活性化し、選択され
たワード線の記憶情報を、データアンプ4に入力し、次
にデータアンプ4を活性化し、リード又はライト動作を
行う。
一方、すべてのダイナミックメモリセルM。0〜Mnm
への同一の内容の書き込み動作を行う時は、クロックジ
ェネレータ1を非活性にし、列選択回路2.データ線選
択回路3を非活性状態とし、制御回路7を活性化し、制
御回路7によりデータアンプ4と全ワード線選択回路6
を活性化し、書き込みデータを全てのセンスアンプ80
〜Smに伝え、次にセンスアンプS。−8mを活性化し
、書き込みデータを全てのダイナミックメモリセルMo
。
への同一の内容の書き込み動作を行う時は、クロックジ
ェネレータ1を非活性にし、列選択回路2.データ線選
択回路3を非活性状態とし、制御回路7を活性化し、制
御回路7によりデータアンプ4と全ワード線選択回路6
を活性化し、書き込みデータを全てのセンスアンプ80
〜Smに伝え、次にセンスアンプS。−8mを活性化し
、書き込みデータを全てのダイナミックメモリセルMo
。
〜Mnmに伝え、次に全列選択回路5ヶ活性化し、書き
込みデータを全てのダイナミックメモリセルM。、、−
M、、rI、に書き込む。
込みデータを全てのダイナミックメモリセルM。、、−
M、、rI、に書き込む。
以上説明したように本発明によれば、簡単な回路の追加
により全セル同時書き込みを短時間で実現出来、またシ
ステムのイニシャライズ時間の短縮、特に多大なメモリ
容量を持つIIIII像記憶装置では、画面のイニシャ
ライズやクリヤー等が1斜時に行えるという効果が得ら
れる。
により全セル同時書き込みを短時間で実現出来、またシ
ステムのイニシャライズ時間の短縮、特に多大なメモリ
容量を持つIIIII像記憶装置では、画面のイニシャ
ライズやクリヤー等が1斜時に行えるという効果が得ら
れる。
第1図は本発明の一実施例のブロック図である。
1・・・・・・クロ、クジエネレータ%2・・・・・・
列選択回路、3・・・・・・ワード線選択回路、4・・
・・・・データアンプ、5・・・・・・全列選択回路、
6・・川・全ワード線選択回路、7・・・・・・制御回
路、8・・・・・・オアゲート、Mo。 〜M□、m・・・・・・ダイナミックメモリセル、So
−8m・・・・・・センスアンプ、Xo−Xn・・・・
・・列選択線、y0〜Ym ”’ ””ワード選択線、
A X、 % Axi−・−・列アドレス、Ayl□〜
AyJ ・・・・・・行アドレス。
列選択回路、3・・・・・・ワード線選択回路、4・・
・・・・データアンプ、5・・・・・・全列選択回路、
6・・川・全ワード線選択回路、7・・・・・・制御回
路、8・・・・・・オアゲート、Mo。 〜M□、m・・・・・・ダイナミックメモリセル、So
−8m・・・・・・センスアンプ、Xo−Xn・・・・
・・列選択線、y0〜Ym ”’ ””ワード選択線、
A X、 % Axi−・−・列アドレス、Ayl□〜
AyJ ・・・・・・行アドレス。
Claims (1)
- 複数の列選択線と、前記列選択線と交差する複数のワ
ード選択線と、前記列選択線と前記ワード選択線との交
差点のそれぞれに配置したダイナミックメモリセルと、
列アドレスに応じて前記列選択線の一つを活性化する列
選択回路と、行アドレスに応じて前記ワード選択線の一
つを活性化するワード選択回路と、前記列選択回路、ワ
ード選択回路により選択された交差点にあるダイナミッ
クメモリセルに対するデータのリード・ライト動作をす
る手段とを具備するダイナミック型半導体記憶装置にお
いて、前記列選択回路を非活性化し前記列選択線のすべ
てを同時に選択する全列選択手段と、前記ワード選択回
路を非活性化し前記ワード選択線のすべてを同時に選択
する全ワード線選択手段と、前記全列選択手段、全ワー
ド線選択手段により選択されたすべてのダイナミックメ
モリセルに同一のデータを書き込む手段とを具備するこ
とを特徴とするダイナミック型半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60145017A JPS626490A (ja) | 1985-07-01 | 1985-07-01 | ダイナミツク型半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60145017A JPS626490A (ja) | 1985-07-01 | 1985-07-01 | ダイナミツク型半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS626490A true JPS626490A (ja) | 1987-01-13 |
Family
ID=15375506
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60145017A Pending JPS626490A (ja) | 1985-07-01 | 1985-07-01 | ダイナミツク型半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS626490A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63241793A (ja) * | 1987-03-30 | 1988-10-07 | Toshiba Corp | 半導体メモリ |
JPH01111279A (ja) * | 1987-08-05 | 1989-04-27 | Texas Instr Inc <Ti> | 記憶装置 |
JPH052874A (ja) * | 1987-08-26 | 1993-01-08 | Texas Instr Inc <Ti> | メモリアレイへのデータ書込み用データ処理装置 |
-
1985
- 1985-07-01 JP JP60145017A patent/JPS626490A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63241793A (ja) * | 1987-03-30 | 1988-10-07 | Toshiba Corp | 半導体メモリ |
JPH01111279A (ja) * | 1987-08-05 | 1989-04-27 | Texas Instr Inc <Ti> | 記憶装置 |
JPH052874A (ja) * | 1987-08-26 | 1993-01-08 | Texas Instr Inc <Ti> | メモリアレイへのデータ書込み用データ処理装置 |
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