JPS626490A - ダイナミツク型半導体記憶装置 - Google Patents
ダイナミツク型半導体記憶装置Info
- Publication number
- JPS626490A JPS626490A JP60145017A JP14501785A JPS626490A JP S626490 A JPS626490 A JP S626490A JP 60145017 A JP60145017 A JP 60145017A JP 14501785 A JP14501785 A JP 14501785A JP S626490 A JPS626490 A JP S626490A
- Authority
- JP
- Japan
- Prior art keywords
- word
- data
- column
- dynamic
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はダイナミ、り型半導体記憶装置に関し、特に短
時間に全てのダイナミックメモリセルの内容を同一に設
定出来るダイナミ７．り型半導体記憶装置に関する。
時間に全てのダイナミックメモリセルの内容を同一に設
定出来るダイナミ７．り型半導体記憶装置に関する。
従来のダイナミック型半導体記憶装置では、すべてのダ
イナミックメモリセルの記憶内容を同一にするには全て
のダイナミックメモリセル毎に同一データを書き込む必
要かめる。
イナミックメモリセルの記憶内容を同一にするには全て
のダイナミックメモリセル毎に同一データを書き込む必
要かめる。
この為、メモリの書き込みサイクルのワード数倍の時間
が必要となる欠点がある。
が必要となる欠点がある。
本発明のダイナミ、り型半導体記憶装置は、複数の列選
択線と、前記列選択線と交差する複数のワード選択線と
、前記列選択線と前記ワード選択線との交差点のそれぞ
れに配置したダイナミックメモリセルと、列アドレスに
応じて前記列選択線の一つを活性化する列選択回路と、
行アドレスに応じて前記ワード選択線の一つを活性化す
るワード選択回路と、前記列選択回銘、ワード選択回路
により選択された交差点にあるダイナミックメモリセル
に対するデータのリード・ライト動作をする手段とを具
備するダイナミック型半導体記憶装置において、前記列
選択回路を非活性化し前記列選択線のすべてを同時に選
択する全列選択手段と、前記ワード選択回路を非活性化
し前記ワード選択線のすべてを同時に選択する全ワード
線選択手段と、前記全列選択手段、全ワード線選択手段
により選択されたすべてのダイナミックメモリセルに同
一のデータを誉き込む手段と’！ｉ：具備することを％
徴とするｅのである。
択線と、前記列選択線と交差する複数のワード選択線と
、前記列選択線と前記ワード選択線との交差点のそれぞ
れに配置したダイナミックメモリセルと、列アドレスに
応じて前記列選択線の一つを活性化する列選択回路と、
行アドレスに応じて前記ワード選択線の一つを活性化す
るワード選択回路と、前記列選択回銘、ワード選択回路
により選択された交差点にあるダイナミックメモリセル
に対するデータのリード・ライト動作をする手段とを具
備するダイナミック型半導体記憶装置において、前記列
選択回路を非活性化し前記列選択線のすべてを同時に選
択する全列選択手段と、前記ワード選択回路を非活性化
し前記ワード選択線のすべてを同時に選択する全ワード
線選択手段と、前記全列選択手段、全ワード線選択手段
により選択されたすべてのダイナミックメモリセルに同
一のデータを誉き込む手段と’！ｉ：具備することを％
徴とするｅのである。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
このダイナミック型半導体記憶装置は、多数のダイナミ
ックメモリセルＭ。０〜Ｍ、□、センスアンプＳｏ〜Ｓ
ｍ、クロ、クジエネレータ１． 列選択回路２．データ
線選択回路３．データアンプ４の他に、全列選択回路５
．全ワード線選択回路６．全ビット書き込み制御を行う
制御回路７．ＯＲゲート８を備え丁いる。ダイナミック
メモリセル鳩。
ックメモリセルＭ。０〜Ｍ、□、センスアンプＳｏ〜Ｓ
ｍ、クロ、クジエネレータ１． 列選択回路２．データ
線選択回路３．データアンプ４の他に、全列選択回路５
．全ワード線選択回路６．全ビット書き込み制御を行う
制御回路７．ＯＲゲート８を備え丁いる。ダイナミック
メモリセル鳩。
〜Ｍｎｍの記憶内容が全く同一ではない場合の、ダイナ
ミックメモリセル鴇。〜Ｍ４ｎｍ に対する通常のリ
ード・ライト動作を行う時は、制御回路７を非活性にし
、全列選択回路５と全ワード線選択回路６とケ非活性状
態とし、クロックジェネレータｌにより先ず、列選択回
路２を活性化し、列選択線Ｘ０〜Ｘｎ中１本を活性化し
、次にセンスアンプ８０〜Ｓｍを活性化し、選択された
列の記憶情報を増幅し、次にデータ線選択回路３を活性
化し、ワード線Ｙ０〜Ｙｍ中１本を活性化し、選択され
たワード線の記憶情報を、データアンプ４に入力し、次
にデータアンプ４を活性化し、リード又はライト動作を
行う。
ミックメモリセル鴇。〜Ｍ４ｎｍ に対する通常のリ
ード・ライト動作を行う時は、制御回路７を非活性にし
、全列選択回路５と全ワード線選択回路６とケ非活性状
態とし、クロックジェネレータｌにより先ず、列選択回
路２を活性化し、列選択線Ｘ０〜Ｘｎ中１本を活性化し
、次にセンスアンプ８０〜Ｓｍを活性化し、選択された
列の記憶情報を増幅し、次にデータ線選択回路３を活性
化し、ワード線Ｙ０〜Ｙｍ中１本を活性化し、選択され
たワード線の記憶情報を、データアンプ４に入力し、次
にデータアンプ４を活性化し、リード又はライト動作を
行う。
一方、すべてのダイナミックメモリセルＭ。０〜Ｍｎｍ
への同一の内容の書き込み動作を行う時は、クロックジ
ェネレータ１を非活性にし、列選択回路２．データ線選
択回路３を非活性状態とし、制御回路７を活性化し、制
御回路７によりデータアンプ４と全ワード線選択回路６
を活性化し、書き込みデータを全てのセンスアンプ８０
〜Ｓｍに伝え、次にセンスアンプＳ。−８ｍを活性化し
、書き込みデータを全てのダイナミックメモリセルＭｏ
。
への同一の内容の書き込み動作を行う時は、クロックジ
ェネレータ１を非活性にし、列選択回路２．データ線選
択回路３を非活性状態とし、制御回路７を活性化し、制
御回路７によりデータアンプ４と全ワード線選択回路６
を活性化し、書き込みデータを全てのセンスアンプ８０
〜Ｓｍに伝え、次にセンスアンプＳ。−８ｍを活性化し
、書き込みデータを全てのダイナミックメモリセルＭｏ
。
〜Ｍｎｍに伝え、次に全列選択回路５ヶ活性化し、書き
込みデータを全てのダイナミックメモリセルＭ。、、−
Ｍ、、ｒＩ、に書き込む。
込みデータを全てのダイナミックメモリセルＭ。、、−
Ｍ、、ｒＩ、に書き込む。
以上説明したように本発明によれば、簡単な回路の追加
により全セル同時書き込みを短時間で実現出来、またシ
ステムのイニシャライズ時間の短縮、特に多大なメモリ
容量を持つＩＩＩＩＩ像記憶装置では、画面のイニシャ
ライズやクリヤー等が１斜時に行えるという効果が得ら
れる。
により全セル同時書き込みを短時間で実現出来、またシ
ステムのイニシャライズ時間の短縮、特に多大なメモリ
容量を持つＩＩＩＩＩ像記憶装置では、画面のイニシャ
ライズやクリヤー等が１斜時に行えるという効果が得ら
れる。
第１図は本発明の一実施例のブロック図である。
１・・・・・・クロ、クジエネレータ％２・・・・・・
列選択回路、３・・・・・・ワード線選択回路、４・・
・・・・データアンプ、５・・・・・・全列選択回路、
６・・川・全ワード線選択回路、７・・・・・・制御回
路、８・・・・・・オアゲート、Ｍｏ。 〜Ｍ□、ｍ・・・・・・ダイナミックメモリセル、Ｓｏ
−８ｍ・・・・・・センスアンプ、Ｘｏ−Ｘｎ・・・・
・・列選択線、ｙ０〜Ｙｍ ”’ ””ワード選択線、
Ａ Ｘ、 ％ Ａｘｉ−・−・列アドレス、Ａｙｌ□〜
ＡｙＪ ・・・・・・行アドレス。
列選択回路、３・・・・・・ワード線選択回路、４・・
・・・・データアンプ、５・・・・・・全列選択回路、
６・・川・全ワード線選択回路、７・・・・・・制御回
路、８・・・・・・オアゲート、Ｍｏ。 〜Ｍ□、ｍ・・・・・・ダイナミックメモリセル、Ｓｏ
−８ｍ・・・・・・センスアンプ、Ｘｏ−Ｘｎ・・・・
・・列選択線、ｙ０〜Ｙｍ ”’ ””ワード選択線、
Ａ Ｘ、 ％ Ａｘｉ−・−・列アドレス、Ａｙｌ□〜
ＡｙＪ ・・・・・・行アドレス。
Claims (1)
- 複数の列選択線と、前記列選択線と交差する複数のワ
ード選択線と、前記列選択線と前記ワード選択線との交
差点のそれぞれに配置したダイナミックメモリセルと、
列アドレスに応じて前記列選択線の一つを活性化する列
選択回路と、行アドレスに応じて前記ワード選択線の一
つを活性化するワード選択回路と、前記列選択回路、ワ
ード選択回路により選択された交差点にあるダイナミッ
クメモリセルに対するデータのリード・ライト動作をす
る手段とを具備するダイナミック型半導体記憶装置にお
いて、前記列選択回路を非活性化し前記列選択線のすべ
てを同時に選択する全列選択手段と、前記ワード選択回
路を非活性化し前記ワード選択線のすべてを同時に選択
する全ワード線選択手段と、前記全列選択手段、全ワー
ド線選択手段により選択されたすべてのダイナミックメ
モリセルに同一のデータを書き込む手段とを具備するこ
とを特徴とするダイナミック型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60145017A JPS626490A (ja) | 1985-07-01 | 1985-07-01 | ダイナミツク型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60145017A JPS626490A (ja) | 1985-07-01 | 1985-07-01 | ダイナミツク型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS626490A true JPS626490A (ja) | 1987-01-13 |
Family
ID=15375506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60145017A Pending JPS626490A (ja) | 1985-07-01 | 1985-07-01 | ダイナミツク型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS626490A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63241793A (ja) * | 1987-03-30 | 1988-10-07 | Toshiba Corp | 半導体メモリ |
| JPH01111279A (ja) * | 1987-08-05 | 1989-04-27 | Texas Instr Inc <Ti> | 記憶装置 |
| JPH052874A (ja) * | 1987-08-26 | 1993-01-08 | Texas Instr Inc <Ti> | メモリアレイへのデータ書込み用データ処理装置 |
-
1985
- 1985-07-01 JP JP60145017A patent/JPS626490A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63241793A (ja) * | 1987-03-30 | 1988-10-07 | Toshiba Corp | 半導体メモリ |
| JPH01111279A (ja) * | 1987-08-05 | 1989-04-27 | Texas Instr Inc <Ti> | 記憶装置 |
| JPH052874A (ja) * | 1987-08-26 | 1993-01-08 | Texas Instr Inc <Ti> | メモリアレイへのデータ書込み用データ処理装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5226009A (en) | Semiconductor memory device supporting cache and method of driving the same | |
| GB1316300A (en) | Storage arrays | |
| JPH04184789A (ja) | 半導体記憶装置 | |
| KR960015578A (ko) | 버스트 동작중에 리프레시 동작이 가능한 반도체 기억장치 | |
| JPS5986097U (ja) | ランダム・アクセス・メモリ | |
| US4669064A (en) | Semiconductor memory device with improved data write function | |
| US5875132A (en) | Semiconductor memory device for storing data comprising of plural bits and method for operating the same | |
| KR860001935B1 (ko) | 듀얼 포오트형 반도체 기억장치 | |
| KR940010107A (ko) | 랜덤 액세스 메모리 및 그에 사용하기 위한 방법 | |
| JPS626490A (ja) | ダイナミツク型半導体記憶装置 | |
| JP2845187B2 (ja) | 半導体記憶装置 | |
| KR100652415B1 (ko) | 1 로우 액티베이션 구조 또는 2 로우 액티베이션 구조를선택할 수 있는 반도체 메모리 장치 및 2 로우 액티베이션방법 | |
| GB1278664A (en) | An associative memory | |
| KR970706577A (ko) | 메모리 시스템내의 페이지 액세스 및 블록전송을 개선하는 회로, 시스템 및 방법(circuits, systems and methods for improving page accesses and block transfers in a memory system) | |
| US7277977B2 (en) | DRAM for high-speed data access | |
| JPH0422316B2 (ja) | ||
| JP2000163990A (ja) | 半導体記憶装置 | |
| JPS59175090A (ja) | 半導体記憶回路 | |
| JPS6334796A (ja) | 半導体記憶装置 | |
| JPH10255468A (ja) | Ｄｒａｍのリフレッシュ装置 | |
| JP2574444B2 (ja) | 半導体記憶装置 | |
| JP2743997B2 (ja) | 半導体記憶装置 | |
| JP2530125B2 (ja) | 半導体記憶装置 | |
| JP2507103B2 (ja) | メモリシステム | |
| GB992204A (en) | Memory apparatus |