JPH052874A - メモリアレイへのデータ書込み用データ処理装置 - Google Patents
メモリアレイへのデータ書込み用データ処理装置Info
- Publication number
- JPH052874A JPH052874A JP3179521A JP17952191A JPH052874A JP H052874 A JPH052874 A JP H052874A JP 3179521 A JP3179521 A JP 3179521A JP 17952191 A JP17952191 A JP 17952191A JP H052874 A JPH052874 A JP H052874A
- Authority
- JP
- Japan
- Prior art keywords
- line
- write
- capacitor
- data
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1087—Data input latches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/109—Control signal input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1093—Input synchronization
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Image Input (AREA)
Abstract
(57)【要約】 （修正有）
【目的】多数の記憶セルが単一記憶サイクルにおいて予
め選択されたデータ状態に強制的に置かれるような選択
態様を有する二重ポート記憶装置を提供する。 【構成】第１及び第２の書込みモードを与えるモード発
生手段３０、第２の書込みモードに応じてメモリ・アレ
イ２の複数列（又は行）のロケーションを選択する選択
手段１６，２０を含み、プロセッサ手段により発生され
たデータＤ０〜Ｄ７を単一サイクルで複数ロケーション
に書込むことが可能である。これにより、表示画像の広
い面積がある色で満たされている様な場合に、多数のメ
モリロケーションに単一サイクルでその色に関する同一
データを効率的に書込むことができる。
め選択されたデータ状態に強制的に置かれるような選択
態様を有する二重ポート記憶装置を提供する。 【構成】第１及び第２の書込みモードを与えるモード発
生手段３０、第２の書込みモードに応じてメモリ・アレ
イ２の複数列（又は行）のロケーションを選択する選択
手段１６，２０を含み、プロセッサ手段により発生され
たデータＤ０〜Ｄ７を単一サイクルで複数ロケーション
に書込むことが可能である。これにより、表示画像の広
い面積がある色で満たされている様な場合に、多数のメ
モリロケーションに単一サイクルでその色に関する同一
データを効率的に書込むことができる。
Description
【０００１】
【産業上の利用分野】本発明は行及び列に配置された複
数セルからなるメモリアレイの特定のセルにデータを書
込むメモリアレイへのデータ書込み用データ処理装置に
関する。
数セルからなるメモリアレイの特定のセルにデータを書
込むメモリアレイへのデータ書込み用データ処理装置に
関する。
【０００２】
【従来の技術】低価格の半導体記憶装置の出現に伴い、
現今の電子計算機及び超小形電子計算機組織は、その組
織からデータを出力するためにビット・マップ映像表示
を使用することができるようになっている。周知のよう
にビット・マップ表示は、その表示装置の各画素（ピク
セル）ごとに少なくとも１つの２進数（ビット）を記憶
することのできる記憶装置を必要とする。各画素ごとに
記憶された追加ビットは、電子計算機組織に、多色画像
などのような、及び背景図形の上にテキスト情報をオー
バレイした背景と前景画像などのような、複合画像を提
供する能力を付与する。また、ビット・マップ記憶を使
用することによってデータ処理操作を通して記憶画像を
容易に発生しかつ変調することが可能となる。
現今の電子計算機及び超小形電子計算機組織は、その組
織からデータを出力するためにビット・マップ映像表示
を使用することができるようになっている。周知のよう
にビット・マップ表示は、その表示装置の各画素（ピク
セル）ごとに少なくとも１つの２進数（ビット）を記憶
することのできる記憶装置を必要とする。各画素ごとに
記憶された追加ビットは、電子計算機組織に、多色画像
などのような、及び背景図形の上にテキスト情報をオー
バレイした背景と前景画像などのような、複合画像を提
供する能力を付与する。また、ビット・マップ記憶を使
用することによってデータ処理操作を通して記憶画像を
容易に発生しかつ変調することが可能となる。
【０００３】現今の表示装置は、多くの場合ラスタ走査
式であり、この場合電子銃は表示パターンを発生するた
めに表示スクリーンを横切って水平線追跡を行う。ラス
タ走査された画像が映像スクリーン上に連続的に表示さ
れるためにはその画像は周期間隔を取ってリフレッシュ
されなければならない。陰極線管映像表示装置の場合、
普通のリフレッシュ速度は１秒の１／６０であるが、こ
れはこの速度において行われるリフレッシュ動作がこの
組織の人間である使用者には感知されないからである。
しかしながら、表示画像の解像度を向上させるためにス
クーン上に表示される画素の数が増加するに従って、リ
フレッシュ間隔中にビット・マップ記憶装置から呼び出
されなければならないビットはますます多くなる。もし
ビット・マップ記憶装置が単一の入力ポートと出力ポー
トしか持たないならば、リフレッシュ間隔が一定である
限り、データ処理装置が時間を通してビット・マップ記
憶装置から呼び出すことのできるその時間の占める百分
率は表示の画素寸法と共に減少する。さらに、より多く
のビットが一定の時間期間中に出力されなければならな
いので、記憶装置の速度を上げなければならない。
式であり、この場合電子銃は表示パターンを発生するた
めに表示スクリーンを横切って水平線追跡を行う。ラス
タ走査された画像が映像スクリーン上に連続的に表示さ
れるためにはその画像は周期間隔を取ってリフレッシュ
されなければならない。陰極線管映像表示装置の場合、
普通のリフレッシュ速度は１秒の１／６０であるが、こ
れはこの速度において行われるリフレッシュ動作がこの
組織の人間である使用者には感知されないからである。
しかしながら、表示画像の解像度を向上させるためにス
クーン上に表示される画素の数が増加するに従って、リ
フレッシュ間隔中にビット・マップ記憶装置から呼び出
されなければならないビットはますます多くなる。もし
ビット・マップ記憶装置が単一の入力ポートと出力ポー
トしか持たないならば、リフレッシュ間隔が一定である
限り、データ処理装置が時間を通してビット・マップ記
憶装置から呼び出すことのできるその時間の占める百分
率は表示の画素寸法と共に減少する。さらに、より多く
のビットが一定の時間期間中に出力されなければならな
いので、記憶装置の速度を上げなければならない。
【０００４】複数ポート等速呼出し記憶装置が開発され
ており、この装置によって映像表示装置へのデータの高
速出力またデータ処理装置への記憶内容の呼出し性の向
上が図られる。複数ポート記憶装置は、これを達成する
ために、等速呼出しと電子計算機組織のデータ処理装置
による記憶の更新のために第一ポートを有し及び第一ポ
ートから独立にかつこれと非同期して記憶内容を映像表
示装置へ直列出力するための第二ポートを有し、これに
よって映像表示装置端子へのデータの出力中に記憶内容
を呼び出すことを可能にする。複数のポート等速記憶装
置の例は、米国特許第４，５６２，４３５号（１９８７
年１２日３１日発行）、米国特許第４，６３９，８９０
号（１９８７年１月２７日発行）、及び米国特許第４，
６３６，９８６号（１９８７年１月１３日発行）に記載
されており、これらの特許は全てテキサス・インスツル
メンツ有限責任会社に譲受されている。
ており、この装置によって映像表示装置へのデータの高
速出力またデータ処理装置への記憶内容の呼出し性の向
上が図られる。複数ポート記憶装置は、これを達成する
ために、等速呼出しと電子計算機組織のデータ処理装置
による記憶の更新のために第一ポートを有し及び第一ポ
ートから独立にかつこれと非同期して記憶内容を映像表
示装置へ直列出力するための第二ポートを有し、これに
よって映像表示装置端子へのデータの出力中に記憶内容
を呼び出すことを可能にする。複数のポート等速記憶装
置の例は、米国特許第４，５６２，４３５号（１９８７
年１２日３１日発行）、米国特許第４，６３９，８９０
号（１９８７年１月２７日発行）、及び米国特許第４，
６３６，９８６号（１９８７年１月１３日発行）に記載
されており、これらの特許は全てテキサス・インスツル
メンツ有限責任会社に譲受されている。
【０００５】米国特許第４，６３６，９８６号記載の複
数ポート等速呼出し記憶装置は、４つの入／出力端子
と、４つの直列呼出し入／出力端子を有し、従って単一
記憶装置は４つの記憶配列のように見える。このこと
は、単一等速呼び出しによって、単一アドレス値を使っ
て、同時に４つのデータを読み書きすることを可能と
し、かつまた映像表示装置とのデータ通信の目的のため
に四重直列出力を可能とする。例えば、単色表示装置に
おいては、したがって、外部並直列レジスタが４つの直
列出力ビットを受け取り、これを表示リフレッシュ速度
で映像表示装置に移動させることができる。この外部並
直列レジスタによって提供される緩衝が記憶レジスタを
映像表示装置の１／ｎの速度で移動させることができ
（ｎは外部並直列レジスタによって受け取られる直列出
力の数）、半導体記憶装置の速度に対する要求をさらに
軽減する。
数ポート等速呼出し記憶装置は、４つの入／出力端子
と、４つの直列呼出し入／出力端子を有し、従って単一
記憶装置は４つの記憶配列のように見える。このこと
は、単一等速呼び出しによって、単一アドレス値を使っ
て、同時に４つのデータを読み書きすることを可能と
し、かつまた映像表示装置とのデータ通信の目的のため
に四重直列出力を可能とする。例えば、単色表示装置に
おいては、したがって、外部並直列レジスタが４つの直
列出力ビットを受け取り、これを表示リフレッシュ速度
で映像表示装置に移動させることができる。この外部並
直列レジスタによって提供される緩衝が記憶レジスタを
映像表示装置の１／ｎの速度で移動させることができ
（ｎは外部並直列レジスタによって受け取られる直列出
力の数）、半導体記憶装置の速度に対する要求をさらに
軽減する。
【０００６】ほかに、四重編成の使用は、強化画像表示
能力を与える。例えば、四重編成は、各アドレスに関連
した４つのビットが表示装置の１つの通常画素（「ピク
セル」）に関連することができるので、多色表示に有効
である。このような構成は、映像表示装置の各対応する
画素ごとに最高１６色までの２進符号表現の記憶を行
う。これら４つのビットの他の使用としては、ビットの
１つを利用してテキストを表し、残りの３つのビットを
使用して図形背景に対する８ビット色符号を表し、四重
記憶装置は、したがって、テキスト・メッセージの図形
画像へのオーバレイを容易にする。
能力を与える。例えば、四重編成は、各アドレスに関連
した４つのビットが表示装置の１つの通常画素（「ピク
セル」）に関連することができるので、多色表示に有効
である。このような構成は、映像表示装置の各対応する
画素ごとに最高１６色までの２進符号表現の記憶を行
う。これら４つのビットの他の使用としては、ビットの
１つを利用してテキストを表し、残りの３つのビットを
使用して図形背景に対する８ビット色符号を表し、四重
記憶装置は、したがって、テキスト・メッセージの図形
画像へのオーバレイを容易にする。
【０００７】図１０を参照すると、二重緩衝表示記憶装
置が示されている。このような記憶装置では、行進され
た表示情報をフレーム緩衝記憶装置１つに記憶する間に
他の緩衝記憶装置がその内容を表示装置に供給すること
が行われる。中央処理装置２５０は、そのデータ出力を
多重分離装置２５２に接続され、後者は記憶面群２５４
Ａ及び２５４Ｂにデータを供給するように概略的に示さ
れており、これらの群の各々はＮビット記憶面のビット
・マップ・データを有する。記憶面群２５４Ａ及び２５
４Ｂはデータ出力を多重変換装置２５６に供給し、後者
は出力を表示装置２５８に供給する。制御回線ＳＥＬ及
びＳＥＬ- 信号は、互いに論理補数であり、それぞれ多
重分離装置２５２及び多重変換装置２５６の選択を制御
し、これによって、記憶面群２５４Ａが多重分離装置２
５２を通して入力するように選択されている時間中記憶
面群２５４Ｂは多重変換装置２５６を通して出力するよ
うに選択される（又はこの逆が行われる）。動作中、記
憶面群２５４の１つは表示装置２５８に表示出力を供給
しこの時間中に中央処理装置２５０から他の記憶面群２
５４に入力を供給される。表示が完了した後、回線ＳＥ
Ｌ及びＳＥＬ- は反対データ状態へ入れ換わり、その結
果、上と逆の関係の記憶面群２５４が中央処理装置２５
０からデータを受け取りかつデータを表示装置２５８に
供給する。
置が示されている。このような記憶装置では、行進され
た表示情報をフレーム緩衝記憶装置１つに記憶する間に
他の緩衝記憶装置がその内容を表示装置に供給すること
が行われる。中央処理装置２５０は、そのデータ出力を
多重分離装置２５２に接続され、後者は記憶面群２５４
Ａ及び２５４Ｂにデータを供給するように概略的に示さ
れており、これらの群の各々はＮビット記憶面のビット
・マップ・データを有する。記憶面群２５４Ａ及び２５
４Ｂはデータ出力を多重変換装置２５６に供給し、後者
は出力を表示装置２５８に供給する。制御回線ＳＥＬ及
びＳＥＬ- 信号は、互いに論理補数であり、それぞれ多
重分離装置２５２及び多重変換装置２５６の選択を制御
し、これによって、記憶面群２５４Ａが多重分離装置２
５２を通して入力するように選択されている時間中記憶
面群２５４Ｂは多重変換装置２５６を通して出力するよ
うに選択される（又はこの逆が行われる）。動作中、記
憶面群２５４の１つは表示装置２５８に表示出力を供給
しこの時間中に中央処理装置２５０から他の記憶面群２
５４に入力を供給される。表示が完了した後、回線ＳＥ
Ｌ及びＳＥＬ- は反対データ状態へ入れ換わり、その結
果、上と逆の関係の記憶面群２５４が中央処理装置２５
０からデータを受け取りかつデータを表示装置２５８に
供給する。
【０００８】このような応用においては、記憶面の１つ
内の極めて多数の記憶場所に特定のデータをクリアする
か又は書き込むことが多くの場合効果的である。記憶面
の１つが、例えば、テキスト情報を担持している構成に
おいては、同じ画素に関連する他の記憶面を擾乱するこ
となくテキスト・メッセージをクリアできることが効果
的である。もし呼び出された場所の各々へ所望の「クリ
ア」データを書き込むために記憶場所の各々への等速呼
出しが必要とされるならば、このような動作は極めて多
数の記憶サイクルを費やし、この間に表示記憶装置への
他の動作は締め出される。
内の極めて多数の記憶場所に特定のデータをクリアする
か又は書き込むことが多くの場合効果的である。記憶面
の１つが、例えば、テキスト情報を担持している構成に
おいては、同じ画素に関連する他の記憶面を擾乱するこ
となくテキスト・メッセージをクリアできることが効果
的である。もし呼び出された場所の各々へ所望の「クリ
ア」データを書き込むために記憶場所の各々への等速呼
出しが必要とされるならば、このような動作は極めて多
数の記憶サイクルを費やし、この間に表示記憶装置への
他の動作は締め出される。
【０００９】図１０の二重緩衝記憶装置においては、デ
ータを供給しようとする記憶面群２５４に更新データを
供給するに先立ってこの記憶面群内の選択されたいくつ
かの面の内容をクリアすることが通常実行されている。
これによって、背景色情報がこの記憶面群の選択されな
い面内に擾乱されないで残るので、中央記憶装置２５０
は表示画像を描くのに必要なデータのみを記憶面群２５
４に供給することができる。しかしながら、もし記憶面
内の各記憶書の等速呼出しがクリア動作に必要ならば、
データを受け取るように選択された記憶面群２５４の１
つにおけるクリア及び作画動作は他の記憶面群がそのデ
ータを表示装置２５８に供給するに要する時間によって
固定されるので、クリアに要求される時間は作画に使用
可能な時間から減算される。
ータを供給しようとする記憶面群２５４に更新データを
供給するに先立ってこの記憶面群内の選択されたいくつ
かの面の内容をクリアすることが通常実行されている。
これによって、背景色情報がこの記憶面群の選択されな
い面内に擾乱されないで残るので、中央記憶装置２５０
は表示画像を描くのに必要なデータのみを記憶面群２５
４に供給することができる。しかしながら、もし記憶面
内の各記憶書の等速呼出しがクリア動作に必要ならば、
データを受け取るように選択された記憶面群２５４の１
つにおけるクリア及び作画動作は他の記憶面群がそのデ
ータを表示装置２５８に供給するに要する時間によって
固定されるので、クリアに要求される時間は作画に使用
可能な時間から減算される。
【００１０】
【発明が解決しようとする問題点】したがって、本発明
の目的は、多数の記憶セルが単一記憶サイクルにおいて
予め選択されたデータ状態に強制的に置かれるような選
択態様を有する二重ポート記憶装置を提供することにあ
る。
の目的は、多数の記憶セルが単一記憶サイクルにおいて
予め選択されたデータ状態に強制的に置かれるような選
択態様を有する二重ポート記憶装置を提供することにあ
る。
【００１１】本発明の他の目的は、このような多数の記
憶セルが記憶セルの全体的な列で構成されているような
態様を持つ二重ポート記憶装置を提供することにある。
憶セルが記憶セルの全体的な列で構成されているような
態様を持つ二重ポート記憶装置を提供することにある。
【００１２】本発明のさらに他の目的は、記憶装置が複
数の並列入力に接続するように組織されかつこれらの入
力の選択された１つに関連する記憶セルへのこのような
行書込み動作が書込みサイクル中に禁止されるような二
重ポート記憶装置を提供することにある。
数の並列入力に接続するように組織されかつこれらの入
力の選択された１つに関連する記憶セルへのこのような
行書込み動作が書込みサイクル中に禁止されるような二
重ポート記憶装置を提供することにある。
【００１３】本発明のさらに他の目的は、このような態
様を有し、さらに所与の書込みサイクル中に選択された
行内の記憶セル内へ強制的に移動させられるデータ状態
を含むデータ・レジスタを有するような二重ポート記憶
装置を提供することにある。
様を有し、さらに所与の書込みサイクル中に選択された
行内の記憶セル内へ強制的に移動させられるデータ状態
を含むデータ・レジスタを有するような二重ポート記憶
装置を提供することにある。
【００１４】本発明のさらに他の目的は、記憶セル内の
多数の列に関連する単一のコンデンサ及びトランジスタ
によるような能力を提供し、これによって本発明を内蔵
するために必要なシリコン面積を最小化することにあ
る。
多数の列に関連する単一のコンデンサ及びトランジスタ
によるような能力を提供し、これによって本発明を内蔵
するために必要なシリコン面積を最小化することにあ
る。
【００１５】本発明の他の目的と利点は、後掲の本発明
の、付図を参照する実施例についての詳細な説明から当
業者にとって明らかになるはずである。
の、付図を参照する実施例についての詳細な説明から当
業者にとって明らかになるはずである。
【００１６】
【問題を解決するための手段】本発明は、行と列に組織
された記憶配列を有する等速呼出し記憶装置に内蔵さ
れ、かつ選択された行内の複数の記憶セルが同時に同じ
データ状態を書き込まれる特別動作態様を有する。コン
デンサが配設され、このコンデンサは記憶装置内の読出
し増幅器の読出しを無効にするに充分な電荷を記憶する
に充分な寸法のものである。復号データ入力信号は、こ
のコンデンサが選択された記憶セルが接続されるビット
回線に接続されるべきか、又はダミー・セルが接続され
るビット回線に接続されるべきかどうかを選択する。こ
のコンデンサは接地電位にまで予充電される結果、ダミ
ー・セルのビット回線に接続されたとき、そのビット回
線は、読出し増幅器が、選択された記憶セル内に記憶さ
れているデータにかかわらず、選択されたセルから”
１”を読み出すような電位に放電される。逆に、このコ
ンデンサが選択された記憶セルのビット回線に接続され
るとき、そのビット回線は、読出し増幅器が、選択され
た記憶セルの記憶内容にかかわらず、その記憶セルか
ら”０”を読み出すような電位にまで放電される。読出
し増幅器の復元動作中、選択された記憶セルは読出し増
幅器によって読み出されたデータ状態を書き込まれ、読
出し増幅器は、事実上、このコンデンサによってこれに
供給されたデータを「書き込む」。等速呼出し記憶装置
は、さらにまた、書込みマスク能力を有する多重入出力
記憶装置であり、したがって、選択配列（すなわち、多
重入出力記憶装置の選択された１つに関連する）内に存
在する記憶セルは他の配列内の記憶セル上で実行される
行書込み動作中擾乱されることはない。入力データ・レ
ジスタが行書込みデータを記憶するために配設されるこ
ともでき、又は記憶装置のデータ入力端子が追加のコン
デンサをデータ・ビット回線又はデータ補数ビット回線
に選択接続するために必要なデータ信号を供給すること
もできる。
された記憶配列を有する等速呼出し記憶装置に内蔵さ
れ、かつ選択された行内の複数の記憶セルが同時に同じ
データ状態を書き込まれる特別動作態様を有する。コン
デンサが配設され、このコンデンサは記憶装置内の読出
し増幅器の読出しを無効にするに充分な電荷を記憶する
に充分な寸法のものである。復号データ入力信号は、こ
のコンデンサが選択された記憶セルが接続されるビット
回線に接続されるべきか、又はダミー・セルが接続され
るビット回線に接続されるべきかどうかを選択する。こ
のコンデンサは接地電位にまで予充電される結果、ダミ
ー・セルのビット回線に接続されたとき、そのビット回
線は、読出し増幅器が、選択された記憶セル内に記憶さ
れているデータにかかわらず、選択されたセルから”
１”を読み出すような電位に放電される。逆に、このコ
ンデンサが選択された記憶セルのビット回線に接続され
るとき、そのビット回線は、読出し増幅器が、選択され
た記憶セルの記憶内容にかかわらず、その記憶セルか
ら”０”を読み出すような電位にまで放電される。読出
し増幅器の復元動作中、選択された記憶セルは読出し増
幅器によって読み出されたデータ状態を書き込まれ、読
出し増幅器は、事実上、このコンデンサによってこれに
供給されたデータを「書き込む」。等速呼出し記憶装置
は、さらにまた、書込みマスク能力を有する多重入出力
記憶装置であり、したがって、選択配列（すなわち、多
重入出力記憶装置の選択された１つに関連する）内に存
在する記憶セルは他の配列内の記憶セル上で実行される
行書込み動作中擾乱されることはない。入力データ・レ
ジスタが行書込みデータを記憶するために配設されるこ
ともでき、又は記憶装置のデータ入力端子が追加のコン
デンサをデータ・ビット回線又はデータ補数ビット回線
に選択接続するために必要なデータ信号を供給すること
もできる。
【００１７】
【実施例】図１を参照すると、本発明に従って構成さ
れ、改善された書込みマスク特徴を含む二重ポート記憶
装置１の機能ブロック線図が示されている。本明細書に
参照文献として収録されている前記米国特許第４，６３
６，９８６号の記憶装置と同様に、この二重ポート記憶
装置は、回線Ａ０からＡ８を通してアドレス信号を受け
取るほか、クロック信号を回線ＲＡＳ- ，ＣＡＳ- 及び
ＳＣＬＫを通して、書込み使用可能信号を回線ＷＥ- 、
転送使用可能信号を回線ＴＲ- 、及び直列出力使用可能
信号を回線ＳＯＥを通して受け取る。注意すべきこと
は、書込みマスク特徴が内蔵されているので、単一列ア
ドレス・ストローブ回線ＣＡＳ信号のみが二重ポート記
憶装置１に受け取られて利用されるということである。
二重ポート記憶装置１は、米国特許第４，６３６，９８
６号の記憶装置の入出力端子のように４つではなく、８
つの等速呼出し入出力データ端子Ｄ０からＤ７を有する
が、ここに説明しようとする本発明は、もちろん、これ
らのどちらの編成にも、又は二重ポート記憶装置の他の
編成にも適用可能である。したがって、二重ポート記憶
装置１は、８つの配列２を含み、その各々が、この実施
例において、５１２行と２５６列に編成された１２８Ｋ
ビットの記憶容量を有する。したがって図１の二重ポー
ト記憶装置１は、１Ｍビットの記憶容量を含む。各配列
２に関連して、読出し増幅器バンク４があり、これは読
出し技術において周知のように２５６個の読出し増幅器
を含み配列２の動的記憶セルから及びこれへのデータの
復元及び書込みを行う。
れ、改善された書込みマスク特徴を含む二重ポート記憶
装置１の機能ブロック線図が示されている。本明細書に
参照文献として収録されている前記米国特許第４，６３
６，９８６号の記憶装置と同様に、この二重ポート記憶
装置は、回線Ａ０からＡ８を通してアドレス信号を受け
取るほか、クロック信号を回線ＲＡＳ- ，ＣＡＳ- 及び
ＳＣＬＫを通して、書込み使用可能信号を回線ＷＥ- 、
転送使用可能信号を回線ＴＲ- 、及び直列出力使用可能
信号を回線ＳＯＥを通して受け取る。注意すべきこと
は、書込みマスク特徴が内蔵されているので、単一列ア
ドレス・ストローブ回線ＣＡＳ信号のみが二重ポート記
憶装置１に受け取られて利用されるということである。
二重ポート記憶装置１は、米国特許第４，６３６，９８
６号の記憶装置の入出力端子のように４つではなく、８
つの等速呼出し入出力データ端子Ｄ０からＤ７を有する
が、ここに説明しようとする本発明は、もちろん、これ
らのどちらの編成にも、又は二重ポート記憶装置の他の
編成にも適用可能である。したがって、二重ポート記憶
装置１は、８つの配列２を含み、その各々が、この実施
例において、５１２行と２５６列に編成された１２８Ｋ
ビットの記憶容量を有する。したがって図１の二重ポー
ト記憶装置１は、１Ｍビットの記憶容量を含む。各配列
２に関連して、読出し増幅器バンク４があり、これは読
出し技術において周知のように２５６個の読出し増幅器
を含み配列２の動的記憶セルから及びこれへのデータの
復元及び書込みを行う。
【００１８】二重ポート記憶装置１の直列側を見ると、
米国特許第４，６３６，９８６号の二重ポート記憶装置
におけると同様に、転送ゲート６が配列２内のビット回
線の各々に接続され、配列２からデータをデータ・レジ
スタ８又はこれと逆方向に転送する。この例において
は、データ・レジスタ８は２５６−ビット・レジスタで
あり、したがって、データの２５６ビットが転送ゲート
６の各バンクによって転送される、すなわち、各転送サ
イクルにおいて、データの２０４８ビットが転送され
る。直列論理回路１４は、直列クロック信号を回線ＳＣ
ＬＫを通して、直列出力使用可能信号を回線ＳＯＥを通
して、及び転送信号を回線ＴＲ- を通して、並びに等速
呼出し記憶（ＲＡＭ）論理回路１６からの信号を受け取
り、これによって、米国特許第４，６３６，９８６号の
記憶装置におけるように、データの転送が適正な時間に
行われる。
米国特許第４，６３６，９８６号の二重ポート記憶装置
におけると同様に、転送ゲート６が配列２内のビット回
線の各々に接続され、配列２からデータをデータ・レジ
スタ８又はこれと逆方向に転送する。この例において
は、データ・レジスタ８は２５６−ビット・レジスタで
あり、したがって、データの２５６ビットが転送ゲート
６の各バンクによって転送される、すなわち、各転送サ
イクルにおいて、データの２０４８ビットが転送され
る。直列論理回路１４は、直列クロック信号を回線ＳＣ
ＬＫを通して、直列出力使用可能信号を回線ＳＯＥを通
して、及び転送信号を回線ＴＲ- を通して、並びに等速
呼出し記憶（ＲＡＭ）論理回路１６からの信号を受け取
り、これによって、米国特許第４，６３６，９８６号の
記憶装置におけるように、データの転送が適正な時間に
行われる。
【００１９】トグル計数器／検出器２２は、直列入出力
が開始されようとしているデータ・レジスタ８の各々内
のビットを選択する計数器及び検出器を含む。したがっ
て、トグル計数器／検出器２２は、回線２１を経由して
ＲＡＭ論理回路１６からラッチ列アドレス信号を受け取
り、米国特許第４，６３６，９８６号の記憶装置の場合
のように、直列入力又は出力が開始されるべき直列位置
を選択する。直列論理回路１４は、トグル計数器／検出
器２２を制御して、上述のように、転送サイクル中にラ
ッチ列アドレス値を負荷し、及び回線ＳＣＬＫを経由し
てクロック信号の各サイクル中にトグル計数器／検出器
２２に信号を送り、これによってトグル計数器／検出器
２２内の計数値が各直列サイクル内に増分される。トグ
ル計数器／検出器２２は、その計数器内に記憶されてい
る復号値をポインタ１０の各々に供給し、このようなポ
インタの１つずつがデータ・レジスタ８の各々に関連さ
せられている。データ・レジスタ８の内容は米国特許第
４，６３６，９８６号の記憶装置におけるように各サイ
クル中その内部偏移をさせられないで、その代わりに、
ポインタ１０がレジスタ内部のビットを指示し、その指
示する位置はトグル計数器／検出器２２内の計数器の内
容を増分する回線ＳＣＬＫ経由のクロック信号の各サイ
クルと共に増分する。ポインタ１０の関連する１つによ
って指示されるデータ・レジスタ８の各々内のビット内
容は入出力目的のために直列入出力緩衝記憶装置１２に
送られ、これらの直列入出力緩衝記憶装置の各々は８つ
の配列２及びデータ・レジスタ８の各々に関連させられ
る。直列入出力緩衝記憶装置１２は、関連する直列入出
力端子ＳＤ０からＳＤ７とポインタ１０で指示されるそ
の関連するレジスタ８のビットとの間にデータを連絡す
る。回線ＳＯＥを通る信号は、前述のように、直列論理
回路１４に直列動作が書込みか読出しのどちらであるか
を指示し、直列論理回路１４はこれに従って直列入出力
緩衝記憶装置１２を制御する。直列入出力は、したがっ
て、米国特許第４，６３６，９８６号の記憶装置の場合
におけるそれと次の点を除いて同じように機能的に起こ
る、すなわち、異なる点は直列レジスタ機能は無偏移デ
ータ・レジスタ８によって達成されこのレジスタ内部の
ビットは増分する仕方を通して選択される。
が開始されようとしているデータ・レジスタ８の各々内
のビットを選択する計数器及び検出器を含む。したがっ
て、トグル計数器／検出器２２は、回線２１を経由して
ＲＡＭ論理回路１６からラッチ列アドレス信号を受け取
り、米国特許第４，６３６，９８６号の記憶装置の場合
のように、直列入力又は出力が開始されるべき直列位置
を選択する。直列論理回路１４は、トグル計数器／検出
器２２を制御して、上述のように、転送サイクル中にラ
ッチ列アドレス値を負荷し、及び回線ＳＣＬＫを経由し
てクロック信号の各サイクル中にトグル計数器／検出器
２２に信号を送り、これによってトグル計数器／検出器
２２内の計数値が各直列サイクル内に増分される。トグ
ル計数器／検出器２２は、その計数器内に記憶されてい
る復号値をポインタ１０の各々に供給し、このようなポ
インタの１つずつがデータ・レジスタ８の各々に関連さ
せられている。データ・レジスタ８の内容は米国特許第
４，６３６，９８６号の記憶装置におけるように各サイ
クル中その内部偏移をさせられないで、その代わりに、
ポインタ１０がレジスタ内部のビットを指示し、その指
示する位置はトグル計数器／検出器２２内の計数器の内
容を増分する回線ＳＣＬＫ経由のクロック信号の各サイ
クルと共に増分する。ポインタ１０の関連する１つによ
って指示されるデータ・レジスタ８の各々内のビット内
容は入出力目的のために直列入出力緩衝記憶装置１２に
送られ、これらの直列入出力緩衝記憶装置の各々は８つ
の配列２及びデータ・レジスタ８の各々に関連させられ
る。直列入出力緩衝記憶装置１２は、関連する直列入出
力端子ＳＤ０からＳＤ７とポインタ１０で指示されるそ
の関連するレジスタ８のビットとの間にデータを連絡す
る。回線ＳＯＥを通る信号は、前述のように、直列論理
回路１４に直列動作が書込みか読出しのどちらであるか
を指示し、直列論理回路１４はこれに従って直列入出力
緩衝記憶装置１２を制御する。直列入出力は、したがっ
て、米国特許第４，６３６，９８６号の記憶装置の場合
におけるそれと次の点を除いて同じように機能的に起こ
る、すなわち、異なる点は直列レジスタ機能は無偏移デ
ータ・レジスタ８によって達成されこのレジスタ内部の
ビットは増分する仕方を通して選択される。
【００２０】等速呼出し側においては、米国特許第４，
６３６，９８６号の記憶装置において実行されるよう
に、ＲＥＭ論理回路１６がアドレス・ラッチングと復号
を実行し、それゆえ、回線ＲＡＳ- の行アドレス・スト
ローブ信号と回線ＣＡＳ- の列アドレス・ストローブ信
号をそれぞれを受け取り、及びアドレス回線Ａ０からＡ
８の信号を受け取る。アドレス端子Ａ０からＡ８上に現
れる行アドレス値は、回線ＲＡＳ- の列アドレス・スト
ローブ信号によってラッチされ、かつ回線１９を経由し
てＸ復号器１８に送られ、その結果Ｘ復号器１８は回線
１９上のラッチ行アドレス値に応答して配列２の各々内
の行を選択することができる。同様に、アドレス回線Ａ
０からＡ７上に現れる列アドレス値（端子Ａ８上に現れ
る列アドレス信号は２５６列の１つを選択するためには
必要ない）は、回線ＣＡＳ- の列アドレス・ストローブ
信号に応答してＲＡＭ論理回路１６によってラッチさ
れ、ラッチ列アドレス値はＲＡＭ論理回路１６から回線
２１の１つを経由してＹ復号器２０に送られ、８つの配
列２の各々はそれに関連するＹ復号器２０の１つを有す
る。Ｙ復号器２０の各々は、したがって、その関連する
配列２内のかつラッチ列アドレス値に対応する所望のビ
ット回線をその関連する入出力緩衝記憶装置２４に接続
することができる。
６３６，９８６号の記憶装置において実行されるよう
に、ＲＥＭ論理回路１６がアドレス・ラッチングと復号
を実行し、それゆえ、回線ＲＡＳ- の行アドレス・スト
ローブ信号と回線ＣＡＳ- の列アドレス・ストローブ信
号をそれぞれを受け取り、及びアドレス回線Ａ０からＡ
８の信号を受け取る。アドレス端子Ａ０からＡ８上に現
れる行アドレス値は、回線ＲＡＳ- の列アドレス・スト
ローブ信号によってラッチされ、かつ回線１９を経由し
てＸ復号器１８に送られ、その結果Ｘ復号器１８は回線
１９上のラッチ行アドレス値に応答して配列２の各々内
の行を選択することができる。同様に、アドレス回線Ａ
０からＡ７上に現れる列アドレス値（端子Ａ８上に現れ
る列アドレス信号は２５６列の１つを選択するためには
必要ない）は、回線ＣＡＳ- の列アドレス・ストローブ
信号に応答してＲＡＭ論理回路１６によってラッチさ
れ、ラッチ列アドレス値はＲＡＭ論理回路１６から回線
２１の１つを経由してＹ復号器２０に送られ、８つの配
列２の各々はそれに関連するＹ復号器２０の１つを有す
る。Ｙ復号器２０の各々は、したがって、その関連する
配列２内のかつラッチ列アドレス値に対応する所望のビ
ット回線をその関連する入出力緩衝記憶装置２４に接続
することができる。
【００２１】米国特許第４，６３９，９８６号に記載さ
れた機能に加えて、二重ポート記憶装置１は、等速呼出
しデータ入力機能に渡っての追加的制御機能を有し、こ
のような追加的制御は特別機能論理回路３０によって実
行される。８つの入出力緩衝記憶装置２４の各々は、多
重変換装置２６によってデータ端子Ｄ０からＤ７に接続
される。等速呼出し目的のために、入出力緩衝記憶装置
２４の出力は出力駆動回路３１に受け取られ、これによ
ってデータ端子Ｄ０からＤ７に接続される。出力駆動回
路３１は、多数の周知の構成のうちのいずれかの構成を
取り、かつＲＡＭ論理回路１６の制御の下に回線ＴＲＧ
- を経由する外部信号によって使用可能とされる。書込
み目的のために、もちろん、出力駆動回路３１はＲＡＭ
論理回路１６によって使用禁止されてデータの衝突を防
止する。
れた機能に加えて、二重ポート記憶装置１は、等速呼出
しデータ入力機能に渡っての追加的制御機能を有し、こ
のような追加的制御は特別機能論理回路３０によって実
行される。８つの入出力緩衝記憶装置２４の各々は、多
重変換装置２６によってデータ端子Ｄ０からＤ７に接続
される。等速呼出し目的のために、入出力緩衝記憶装置
２４の出力は出力駆動回路３１に受け取られ、これによ
ってデータ端子Ｄ０からＤ７に接続される。出力駆動回
路３１は、多数の周知の構成のうちのいずれかの構成を
取り、かつＲＡＭ論理回路１６の制御の下に回線ＴＲＧ
- を経由する外部信号によって使用可能とされる。書込
み目的のために、もちろん、出力駆動回路３１はＲＡＭ
論理回路１６によって使用禁止されてデータの衝突を防
止する。
【００２２】書込みサイクル中、特別機能論理回路３０
からの回線ＷＴＣＬＲは多重化変換装置２６を制御し
て、使用者によって選択された機能に応じて、データ端
子Ｄ０からＤ７に現れるデータ値か又は特別機能論理回
路３０内の色レジスタ５０の内容のいずれかを選択して
これを回線２７を経由して入出力緩衝記憶装置24に送
る。特別機能論理回路３０は、また、米国特許第４，６
３６，９８６号の記憶装置の場合に関し上述したのと同
様な書込みマスク特徴を制御することができる、しかし
ながら、特別機能論理回路３０は書込みマスク値を書込
みマスク・レジスタ３４内に記憶させるように動作可能
であり、これによって書込みマスク値は複数サイクル中
動作することができ、またそれゆえ書込みマスク値はそ
れが最初に負荷されて以後、及び無マスク等速呼出し書
込みの介入サイクル以後、多数のサイクル中に再現可能
である。書込みマスク・レジスタ３４の内容、又は無マ
スク書込み信号は、所望されるならば、次に述べるよう
に、特別機能論理回路３０によって回線ＷＣＬＫを経由
して入出力緩衝記憶装置２４に送られる。
からの回線ＷＴＣＬＲは多重化変換装置２６を制御し
て、使用者によって選択された機能に応じて、データ端
子Ｄ０からＤ７に現れるデータ値か又は特別機能論理回
路３０内の色レジスタ５０の内容のいずれかを選択して
これを回線２７を経由して入出力緩衝記憶装置24に送
る。特別機能論理回路３０は、また、米国特許第４，６
３６，９８６号の記憶装置の場合に関し上述したのと同
様な書込みマスク特徴を制御することができる、しかし
ながら、特別機能論理回路３０は書込みマスク値を書込
みマスク・レジスタ３４内に記憶させるように動作可能
であり、これによって書込みマスク値は複数サイクル中
動作することができ、またそれゆえ書込みマスク値はそ
れが最初に負荷されて以後、及び無マスク等速呼出し書
込みの介入サイクル以後、多数のサイクル中に再現可能
である。書込みマスク・レジスタ３４の内容、又は無マ
スク書込み信号は、所望されるならば、次に述べるよう
に、特別機能論理回路３０によって回線ＷＣＬＫを経由
して入出力緩衝記憶装置２４に送られる。
【００２３】ここで、図２を参照して、特別機能論理回
路３０の構成及び機能を説明する。特別機能論理回路３
０は、アドレス端子Ａ０からＡ８上の行アドレス及び列
アドレス信号がラッチされるのと同じような仕方におい
て、高から低論理値への遷移を行う回線ＲＡＳ- 行アド
レス・ストローブ信号と回線ＣＡＳ- 列アドレス・スト
ローブ信号の各々と関連してこの論理回路への各種入力
値を記憶するためのラッチを含む。回線ＳＦは、これを
経由して特別機能信号が外部から二重ポート記憶装置１
に供給されるが、Ｄ形ラッチ３２及び３４のＤ入力に接
続されている。ラッチ３２のクロック入力はＲＡＭ論理
回路１６によって発生され回線ＲＡＳ- 行アドレス・ス
トローブ信号から遅延したクロック・パルスである回線
ＲＡＳ’クロツク信号であり、またラッチ３４のクロッ
ク入力は同様にＲＡＭ論理回路１６によって発生され回
線ＣＡＳ- 列アドレス・ストローブ信号から遅延した回
線ＣＡＳ’のクロック・パルスであるクロック信号であ
る。特別機能論理回路３０は、さらにラッチ３６を含み
このラッチはそのＤ入力に回線ＴＲ- を接続をされるこ
とによって外部転送信号を受け取り、かつそのクロック
入力に回線ＲＡＳ’クロツク信号を受け取る。ラッチ３
８は、回線ＷＥ- を通して外部書込み使用可能信号を受
け取り、かつ回線ＲＡＳ’クロック信号によってクロッ
ク制御される。
路３０の構成及び機能を説明する。特別機能論理回路３
０は、アドレス端子Ａ０からＡ８上の行アドレス及び列
アドレス信号がラッチされるのと同じような仕方におい
て、高から低論理値への遷移を行う回線ＲＡＳ- 行アド
レス・ストローブ信号と回線ＣＡＳ- 列アドレス・スト
ローブ信号の各々と関連してこの論理回路への各種入力
値を記憶するためのラッチを含む。回線ＳＦは、これを
経由して特別機能信号が外部から二重ポート記憶装置１
に供給されるが、Ｄ形ラッチ３２及び３４のＤ入力に接
続されている。ラッチ３２のクロック入力はＲＡＭ論理
回路１６によって発生され回線ＲＡＳ- 行アドレス・ス
トローブ信号から遅延したクロック・パルスである回線
ＲＡＳ’クロツク信号であり、またラッチ３４のクロッ
ク入力は同様にＲＡＭ論理回路１６によって発生され回
線ＣＡＳ- 列アドレス・ストローブ信号から遅延した回
線ＣＡＳ’のクロック・パルスであるクロック信号であ
る。特別機能論理回路３０は、さらにラッチ３６を含み
このラッチはそのＤ入力に回線ＴＲ- を接続をされるこ
とによって外部転送信号を受け取り、かつそのクロック
入力に回線ＲＡＳ’クロツク信号を受け取る。ラッチ３
８は、回線ＷＥ- を通して外部書込み使用可能信号を受
け取り、かつ回線ＲＡＳ’クロック信号によってクロッ
ク制御される。
【００２４】データ端子Ｄ０からＤ７上のデータ入力信
号は、上に論じられた信号と同じように、特別機能論理
回路３０内のラッチ４０によって、回線ＲＡＳ- 行アド
レス・ストローブ信号に対してラッチされる。ラッチ４
０は、したがって、データ端子Ｄ０からＤ７よりの８つ
のデータ信号を記憶するために、８つのデータ・ビット
を含み、この各々が回線ＲＡＳ’によってクロック制御
される。ラッチ４０の出力は多重化変換装置５８の１つ
の入力に接続され、後者の出力は８ビット書込みマスク
・レジスタ５４の入力に接続され、書込みマスク・レジ
スタ５４の内容に対応する８つの入出力緩衝記憶装置２
４のうちの１つが等速呼出し書込み動作に対し使用可能
とされるであろう。書込みマスク・レジスタ５４の出力
は多重化変換装置６０の第一入力に接続され、後者の他
の入力は電源Ｖddに接続されている、ここで、もちろ
ん、明らかなように、多重化変換装置６０の入力の各々
は８つの平行ビットを含み、多重化変換装置６０は書込
みマスク・レジスタ５４の８ビット平行出力又は電源Ｖ
ddによって発生された全部”１”の８ビット値を受け取
る。多重化変換装置６０は、組合せ論理回路４４によっ
て回線ＳＥＬＭＳＫを経由して制御される。回線ＳＥＬ
ＭＳＫは、書込みマスク・レジスタ５４の内容が８つの
回線ＷＣＬＫＳ上に信号を発生しようとするとき、組合
せ論理回路４４によって高論理値に設定され、回線ＷＣ
ＬＫＳの各々ＷＣＬＫは入出力緩衝装置２４と関連し、
回線ＷＣＬＫ上の高論理値によってその関連する入出力
緩衝装置２４がその回線２７の１つの回線上の値をその
配列２内の選択された記憶場所に書き込む。組合せ論理
回路４４からの回線ＷＣＬＫＳが低論理値を取ることに
よって多重化変換装置６０は電源Ｖddをその出力へ供給
させ、これによってすべての入出力緩衝装置２４が、書
込みマスク・レジスタ５４の内容にかかわらず、書込み
動作の実行すべきことを表示する。注意すべきことは、
多重化変換装置６０は、ＡＮＤゲート５９の出力によっ
てもまた制御され、このゲートはその入力に組合せ論理
回路４４からの回線Ｗ’クロック信号及び回線ＷＥＮ書
込み使用信号を受け取ることである。ＡＮＤゲート５９
の出力は、多重化変換装置５８の選択された入力の回線
ＷＣＬＫへの供給をゲート制御し、この結果、回線ＷＣ
ＬＫ上の使用可能信号がそのサイクル中の適正な時間に
おいて入出力緩衝装置２４に供給され、及びこの結果、
使用可能信号は読出しサイクル中には供給されない。
号は、上に論じられた信号と同じように、特別機能論理
回路３０内のラッチ４０によって、回線ＲＡＳ- 行アド
レス・ストローブ信号に対してラッチされる。ラッチ４
０は、したがって、データ端子Ｄ０からＤ７よりの８つ
のデータ信号を記憶するために、８つのデータ・ビット
を含み、この各々が回線ＲＡＳ’によってクロック制御
される。ラッチ４０の出力は多重化変換装置５８の１つ
の入力に接続され、後者の出力は８ビット書込みマスク
・レジスタ５４の入力に接続され、書込みマスク・レジ
スタ５４の内容に対応する８つの入出力緩衝記憶装置２
４のうちの１つが等速呼出し書込み動作に対し使用可能
とされるであろう。書込みマスク・レジスタ５４の出力
は多重化変換装置６０の第一入力に接続され、後者の他
の入力は電源Ｖddに接続されている、ここで、もちろ
ん、明らかなように、多重化変換装置６０の入力の各々
は８つの平行ビットを含み、多重化変換装置６０は書込
みマスク・レジスタ５４の８ビット平行出力又は電源Ｖ
ddによって発生された全部”１”の８ビット値を受け取
る。多重化変換装置６０は、組合せ論理回路４４によっ
て回線ＳＥＬＭＳＫを経由して制御される。回線ＳＥＬ
ＭＳＫは、書込みマスク・レジスタ５４の内容が８つの
回線ＷＣＬＫＳ上に信号を発生しようとするとき、組合
せ論理回路４４によって高論理値に設定され、回線ＷＣ
ＬＫＳの各々ＷＣＬＫは入出力緩衝装置２４と関連し、
回線ＷＣＬＫ上の高論理値によってその関連する入出力
緩衝装置２４がその回線２７の１つの回線上の値をその
配列２内の選択された記憶場所に書き込む。組合せ論理
回路４４からの回線ＷＣＬＫＳが低論理値を取ることに
よって多重化変換装置６０は電源Ｖddをその出力へ供給
させ、これによってすべての入出力緩衝装置２４が、書
込みマスク・レジスタ５４の内容にかかわらず、書込み
動作の実行すべきことを表示する。注意すべきことは、
多重化変換装置６０は、ＡＮＤゲート５９の出力によっ
てもまた制御され、このゲートはその入力に組合せ論理
回路４４からの回線Ｗ’クロック信号及び回線ＷＥＮ書
込み使用信号を受け取ることである。ＡＮＤゲート５９
の出力は、多重化変換装置５８の選択された入力の回線
ＷＣＬＫへの供給をゲート制御し、この結果、回線ＷＣ
ＬＫ上の使用可能信号がそのサイクル中の適正な時間に
おいて入出力緩衝装置２４に供給され、及びこの結果、
使用可能信号は読出しサイクル中には供給されない。
【００２５】データ端子Ｄ０からＤ７上のデータ入力信
号は回線Ｗ’クロック信号に応答して８ビット・ラッチ
４２内へ記憶され、このクロック信号は、下に論じるよ
うに、低論理値へ遷移する回線ＣＡＳ- 及びＷＥの信号
間の論理条件成立に応じてＲＡＭ論理回路１６によって
発生される。ラッチ４２の出力は、８ビット色レジスタ
５０の入力に接続される他、データ多重化変換装置２６
の入力、及び多重化変換装置５８の第二入力に接続され
る。色レジスタ５０の出力はデータ多重化変換装置２６
の他の入力に接続される。色レジスタ５０は、ラッチ４
２の出力によって、組合せ論理回路４４が回線ＬＤＣＬ
Ｒ上に高論理値を発生する際、負荷され、これによって
後続の書込みサイクル中に８つの入出力緩衝装置２４に
供給されるべき所定データ・パターンを記憶しこの書込
みサイクル中はこの色レジスタがデータ源として選択さ
れる。図１及び図２から明らかなように、多重化変換装
置２６は、特別機能回路３０内の組合せ論理回路４４か
らの回線ＷＴＣＬＲ上の制御信号に応答して、回線２７
を経由して入出力緩衝装置２４に供給するために、色レ
ジスタ５０の内容か又はラッチ４２の出力を選択するよ
うに動作する。また回線ＷＴＣＬＲ上の高論理値によっ
てこの色レジスタ５０の内容が回線２７上に供給され
る。上述したように、出力駆動回路３１は、回線２７上
の値を読出しサイクル中にデータ端子Ｄ０からＤ７へ供
給する。
号は回線Ｗ’クロック信号に応答して８ビット・ラッチ
４２内へ記憶され、このクロック信号は、下に論じるよ
うに、低論理値へ遷移する回線ＣＡＳ- 及びＷＥの信号
間の論理条件成立に応じてＲＡＭ論理回路１６によって
発生される。ラッチ４２の出力は、８ビット色レジスタ
５０の入力に接続される他、データ多重化変換装置２６
の入力、及び多重化変換装置５８の第二入力に接続され
る。色レジスタ５０の出力はデータ多重化変換装置２６
の他の入力に接続される。色レジスタ５０は、ラッチ４
２の出力によって、組合せ論理回路４４が回線ＬＤＣＬ
Ｒ上に高論理値を発生する際、負荷され、これによって
後続の書込みサイクル中に８つの入出力緩衝装置２４に
供給されるべき所定データ・パターンを記憶しこの書込
みサイクル中はこの色レジスタがデータ源として選択さ
れる。図１及び図２から明らかなように、多重化変換装
置２６は、特別機能回路３０内の組合せ論理回路４４か
らの回線ＷＴＣＬＲ上の制御信号に応答して、回線２７
を経由して入出力緩衝装置２４に供給するために、色レ
ジスタ５０の内容か又はラッチ４２の出力を選択するよ
うに動作する。また回線ＷＴＣＬＲ上の高論理値によっ
てこの色レジスタ５０の内容が回線２７上に供給され
る。上述したように、出力駆動回路３１は、回線２７上
の値を読出しサイクル中にデータ端子Ｄ０からＤ７へ供
給する。
【００２６】ラッチ４２の出力もまた、上述したよう
に、多重化変換装置５８の第二入力に供給されることに
よって、書込みマスク・レジスタ５４に負荷するに当た
っての代替方法を提供する。下にさらに詳細に説明する
ように、組合せ論理回路４４は、書込みマスク・レジス
タ５４を負荷するに当たっての二つの動作態様の１つを
使用者が選択するのに応答して、高論理値信号を回線Ｌ
ＤＭＳＫ上に発生するであろう。ラッチ４０の内容（回
線ＲＡＳ- によってラッチされた端子Ｄ０からＤ７の値
を記憶する）か又はラッチ４２の内容（回線ＷＥ- によ
ってラッチされた回線Ｄ０からＤ７の値を記憶する）の
いずれかが所望されるのに応じて、組合せ論理回路４４
は選択されたラッチ内容の回線ＳＬＥ４０を経由しての
書込みマスク・レジスタ５４への供給を制御するであろ
う、そしてこのレジスタは高論理値信号のときラッチ４
０の出力を選択し、低論理値信号のときラッチ４２の出
力を選択する。
に、多重化変換装置５８の第二入力に供給されることに
よって、書込みマスク・レジスタ５４に負荷するに当た
っての代替方法を提供する。下にさらに詳細に説明する
ように、組合せ論理回路４４は、書込みマスク・レジス
タ５４を負荷するに当たっての二つの動作態様の１つを
使用者が選択するのに応答して、高論理値信号を回線Ｌ
ＤＭＳＫ上に発生するであろう。ラッチ４０の内容（回
線ＲＡＳ- によってラッチされた端子Ｄ０からＤ７の値
を記憶する）か又はラッチ４２の内容（回線ＷＥ- によ
ってラッチされた回線Ｄ０からＤ７の値を記憶する）の
いずれかが所望されるのに応じて、組合せ論理回路４４
は選択されたラッチ内容の回線ＳＬＥ４０を経由しての
書込みマスク・レジスタ５４への供給を制御するであろ
う、そしてこのレジスタは高論理値信号のときラッチ４
０の出力を選択し、低論理値信号のときラッチ４２の出
力を選択する。
【００２７】組合せ論理回路４４は、さらに詳しく下に
説明されるように、選択行書込み態様を使用可能にする
ために回線ＦＷ上に信号を発生する。加えて、選択行書
込み態様の目的のため、書込みマスク・レジスタ５４の
内容が特別機能論理回路３０によって回線ＦＷＭ上に供
給され書込みマスク情報を選択行書込み態様のため伝送
し、及び色レジスタ５０の内容も同様に回線ＦＷＤ上に
供給される。下に説明されるように、本実施例の二重ポ
ート等速呼出し記憶装置１に内蔵される選択行書込み態
様は、書込み回路を利用しないで、その代わりに読出し
増幅器４による読出し動作を無効にすることによってデ
ータを書き込む。したがって、この動作に使用される情
報は、好適には、書込みサイクル・タイミングから無関
係に取り扱われる。
説明されるように、選択行書込み態様を使用可能にする
ために回線ＦＷ上に信号を発生する。加えて、選択行書
込み態様の目的のため、書込みマスク・レジスタ５４の
内容が特別機能論理回路３０によって回線ＦＷＭ上に供
給され書込みマスク情報を選択行書込み態様のため伝送
し、及び色レジスタ５０の内容も同様に回線ＦＷＤ上に
供給される。下に説明されるように、本実施例の二重ポ
ート等速呼出し記憶装置１に内蔵される選択行書込み態
様は、書込み回路を利用しないで、その代わりに読出し
増幅器４による読出し動作を無効にすることによってデ
ータを書き込む。したがって、この動作に使用される情
報は、好適には、書込みサイクル・タイミングから無関
係に取り扱われる。
【００２８】図３ａを参照すると、回線ＲＡＳ’クロッ
ク信号の発生が示されている。図３ａに示されている回
路は、図１のＲＡＭ論理回路１６内に存在する。二重ポ
ート記憶装置１の外部から発生された回線ＲＡＳ- 行ア
ドレス・ストローブ信号は、否定素子１１０によって反
転され、遅延段１０２を通して所望の遅延をさせられた
後、上に参照した回線ＲＡＳ’信号を発生する。否定素
子１０４による追加の反転は、回線ＲＡＳ- ’クロック
信号を発生し、これについては下で論じられよう。注意
すべきことは、もちろん、必要な遅延、そして実際に、
回線ＲＡＳ’及びＲＡＳ- ’信号の追加遅延形態は、多
様な制御機能に対して二重ポート記憶装置１を徹底して
使用するならば、通常の技術の遅延によって容易に発生
させられるということである。回線ＲＡＳ’及びＲＡＳ
- ’信号は、もちろん、同様な仕方でＲＡＭ論理回路１
６内でも、又は当業者にとって周知の多数の方法によっ
ても発生される。
ク信号の発生が示されている。図３ａに示されている回
路は、図１のＲＡＭ論理回路１６内に存在する。二重ポ
ート記憶装置１の外部から発生された回線ＲＡＳ- 行ア
ドレス・ストローブ信号は、否定素子１１０によって反
転され、遅延段１０２を通して所望の遅延をさせられた
後、上に参照した回線ＲＡＳ’信号を発生する。否定素
子１０４による追加の反転は、回線ＲＡＳ- ’クロック
信号を発生し、これについては下で論じられよう。注意
すべきことは、もちろん、必要な遅延、そして実際に、
回線ＲＡＳ’及びＲＡＳ- ’信号の追加遅延形態は、多
様な制御機能に対して二重ポート記憶装置１を徹底して
使用するならば、通常の技術の遅延によって容易に発生
させられるということである。回線ＲＡＳ’及びＲＡＳ
- ’信号は、もちろん、同様な仕方でＲＡＭ論理回路１
６内でも、又は当業者にとって周知の多数の方法によっ
ても発生される。
【００２９】図３ｂは、ＲＡＭ論理回路１６にある回線
Ｗ’クロック信号、すなわち、図２の回路において使用
されたような回線Ｗ’クロック信号の発生を示す。回線
ＷＥ - は外部で発生される使用可能信号を受け取り、こ
の信号はＮＯＲゲート１０６によってゲート制御され、
このゲートの他の入力は回線ＲＡＳ- ’に接続されてい
る。回線ＷＥ- 書込み使用可能信号が回線ＲＡＳ- の活
性期間中に起こるときのみ高レベルを取るＮＯＲゲート
１０６の出力は、ＮＡＮＤゲート１０８の第一入力に接
続され、後者は他の入力を回線ＣＡＳ’に接続されてい
る。上述したように、回線ＣＡＳ’上の信号は遅延され
また反転されて回線ＣＡＳ- 列アドレス・ストローブ信
号の形態になる。ＮＡＮＤゲート１０８の出力は、ＮＯ
Ｒゲート１０６の出力と回線ＣＡＳ’の両者が高論理値
のとき、すなわち、回線ＷＥ- とＣＡＳ- 信号間の論理
条件成立に応じて、低論理値を取る。遅延段１１０によ
る所望の遅延及び否定素子１１２による反転を通して、
図２の回路で利用される回線Ｗ’クロック信号が発生さ
せられる。
Ｗ’クロック信号、すなわち、図２の回路において使用
されたような回線Ｗ’クロック信号の発生を示す。回線
ＷＥ - は外部で発生される使用可能信号を受け取り、こ
の信号はＮＯＲゲート１０６によってゲート制御され、
このゲートの他の入力は回線ＲＡＳ- ’に接続されてい
る。回線ＷＥ- 書込み使用可能信号が回線ＲＡＳ- の活
性期間中に起こるときのみ高レベルを取るＮＯＲゲート
１０６の出力は、ＮＡＮＤゲート１０８の第一入力に接
続され、後者は他の入力を回線ＣＡＳ’に接続されてい
る。上述したように、回線ＣＡＳ’上の信号は遅延され
また反転されて回線ＣＡＳ- 列アドレス・ストローブ信
号の形態になる。ＮＡＮＤゲート１０８の出力は、ＮＯ
Ｒゲート１０６の出力と回線ＣＡＳ’の両者が高論理値
のとき、すなわち、回線ＷＥ- とＣＡＳ- 信号間の論理
条件成立に応じて、低論理値を取る。遅延段１１０によ
る所望の遅延及び否定素子１１２による反転を通して、
図２の回路で利用される回線Ｗ’クロック信号が発生さ
せられる。
【００３０】上に全体的に論じたように、組合せ論理回
路４４は、ラッチ３２，３４，３６，３８の状態に応答
して、各種の制御信号をそれぞれ回線３３，３５，３
７，３９上に発生する。これらの制御信号は、二重ポー
ト記憶装置１を制御してその各種態様の動作を実行させ
る。第１表は、二重ポート記憶装置１の各種の特別態様
の真理値表であり、これらの態様のいくつかについて以
下に詳細に説明しよう。
路４４は、ラッチ３２，３４，３６，３８の状態に応答
して、各種の制御信号をそれぞれ回線３３，３５，３
７，３９上に発生する。これらの制御信号は、二重ポー
ト記憶装置１を制御してその各種態様の動作を実行させ
る。第１表は、二重ポート記憶装置１の各種の特別態様
の真理値表であり、これらの態様のいくつかについて以
下に詳細に説明しよう。
【表１】 第 １ 表 RAS- 遷移 CAS- 遷移 機 能 TR- WE- SF SF ０ ０ ０ Ｘ レジスター記憶装置転送 ０ １ ０ Ｘ 記憶装置−レジスタ転送 １ ０ ０ ０ RAS- で書込みマスク負荷；データ配列 に書込み。 １ ０ ０ １ RAS- で書込みマスク負荷；色レジスタ を配列に書込み。 １ ０ １ ０ 旧マスク使用；データを配列書込み。 １ ０ １ １ 旧書込みマスク使用； 色レジスタを配列に書込み １ １ １ ０ WE- で書込みマスク負荷。 １ １ １ １ WE- で色レジスタ負荷。 １ １ ０ １ 書込みマスク使用禁止； 色レジスタを配列に書込み １ １ ０ ０ 書込みマスク使用禁止； 正常読み書き。
【００３１】上に論じたように、回線ＷＴＣＬ制御信号
は組合せ論理回路４４によって発生されることによっ
て、データ多重化変換装置２６に色レジスタ５０の内容
とラッチ４２の出力との間で選択を行わせその結果を入
出力緩衝装置２４に印加させる。回線ＬＤＣＬＲ信号
は、組合せ論理回路４４によって発生される信号で、こ
れによって色レジスタ５０がラッチ４２の内容で以て負
荷される。回線ＬＤＭＳＫ信号は、組合せ論理回路４４
によって発生される信号で書込みマスク・レジスタ５４
に送られ、これによって、多重化変換装置５８の動作を
制御する回線ＳＥＬ４０の状態に応答して、書込みマス
ク・レジスタ５４にラッチ４２の内容かラッチ４０の内
容のいずれかを負荷させる。書込みマスク・レジスタ５
４の内容の回線ＥＣＬＫへの供給は組合せ論理回路４４
からの回線ＳＥＬＭＳＫの論理状態に依存して使用可能
とさせられる。したがって、組合せ論理回路４４は、こ
れに供給される入力に応答する適当な制御信号を発生す
るに必要なような論理を含み、これにっいては図４を参
照して説明しよう。
は組合せ論理回路４４によって発生されることによっ
て、データ多重化変換装置２６に色レジスタ５０の内容
とラッチ４２の出力との間で選択を行わせその結果を入
出力緩衝装置２４に印加させる。回線ＬＤＣＬＲ信号
は、組合せ論理回路４４によって発生される信号で、こ
れによって色レジスタ５０がラッチ４２の内容で以て負
荷される。回線ＬＤＭＳＫ信号は、組合せ論理回路４４
によって発生される信号で書込みマスク・レジスタ５４
に送られ、これによって、多重化変換装置５８の動作を
制御する回線ＳＥＬ４０の状態に応答して、書込みマス
ク・レジスタ５４にラッチ４２の内容かラッチ４０の内
容のいずれかを負荷させる。書込みマスク・レジスタ５
４の内容の回線ＥＣＬＫへの供給は組合せ論理回路４４
からの回線ＳＥＬＭＳＫの論理状態に依存して使用可能
とさせられる。したがって、組合せ論理回路４４は、こ
れに供給される入力に応答する適当な制御信号を発生す
るに必要なような論理を含み、これにっいては図４を参
照して説明しよう。
【００３２】組合せ論理回路４４は、ラッチ３２，３
４，３６，３８の出力をそれぞれ回線３３，３５，３
７，３９を経由して、並びに他に、上述のように、回線
ＲＡＳ’及びＷ’信号を受け取る。組合せ論理回路４４
の構成と動作は、この回路が第１表に掲げられた特別機
能の各々を使用可能とするのでこれに従ってここでは説
明しよう。
４，３６，３８の出力をそれぞれ回線３３，３５，３
７，３９を経由して、並びに他に、上述のように、回線
ＲＡＳ’及びＷ’信号を受け取る。組合せ論理回路４４
の構成と動作は、この回路が第１表に掲げられた特別機
能の各々を使用可能とするのでこれに従ってここでは説
明しよう。
【００３３】上述のように、書込みマスク・レジスタ５
４は、ラッチ４０の内容か又はラッチ４２の内容を負荷
される。ラッチ４２は回線ＣＡＳ- 及びＷＥ- 信号間の
論理条件成立により起こる回線Ｗ’信号に応答して負荷
されるので、書込みマスク・レジスタ５４は様々な仕方
で負荷されることが可能であるばかりではなく、一つの
サイクル中の様々な時間にも負荷されることが可能であ
り、このことが二重ポート記憶装置１の使用者に対する
融通性を向上する。
４は、ラッチ４０の内容か又はラッチ４２の内容を負荷
される。ラッチ４２は回線ＣＡＳ- 及びＷＥ- 信号間の
論理条件成立により起こる回線Ｗ’信号に応答して負荷
されるので、書込みマスク・レジスタ５４は様々な仕方
で負荷されることが可能であるばかりではなく、一つの
サイクル中の様々な時間にも負荷されることが可能であ
り、このことが二重ポート記憶装置１の使用者に対する
融通性を向上する。
【００３４】下に詳細に説明される選択行書込み態様を
使用可能とするために回線ＦＷ上に信号を発生する目的
上、組合せ論理回路４４は、さらに、ＡＮＤゲート１３
７を含む。ＡＮＤゲート１３７は、回線３３，３９，３
７（回線３７は否定回路１３５で反転されまた回線３９
は否定回路１１６で反転される）を受け取り、その結
果、行アドレス・ストローブ回線ＲＡＳ- 信号の高から
低論理値への遷移時に回線ＴＲ- 及びＷＥ- の低論理値
にありかつ回線ＳＦが高論理値にあるのに応答して能動
論理状態がＡＮＤゲート１３７の出力側において回線Ｆ
Ｗ上に発生される。
使用可能とするために回線ＦＷ上に信号を発生する目的
上、組合せ論理回路４４は、さらに、ＡＮＤゲート１３
７を含む。ＡＮＤゲート１３７は、回線３３，３９，３
７（回線３７は否定回路１３５で反転されまた回線３９
は否定回路１１６で反転される）を受け取り、その結
果、行アドレス・ストローブ回線ＲＡＳ- 信号の高から
低論理値への遷移時に回線ＴＲ- 及びＷＥ- の低論理値
にありかつ回線ＳＦが高論理値にあるのに応答して能動
論理状態がＡＮＤゲート１３７の出力側において回線Ｆ
Ｗ上に発生される。
【００３５】図５ａを参照すると、ラッチ４０から書込
みマスク・レジスタへ負荷する場合、すなわち、そのサ
イクルの最初の部分中のタイミング線図が示されてい
る。第１表は、第５ａ図に示されているように、書込み
マスク・レジスタ５４が回線ＷＥ- 及びＳＦ信号が低論
理値にあり、かつ信号ＴＲ-が高論理値にあり、回線Ｒ
ＡＳ- がその高から低論理値への遷移を行うときの、早
期に負荷されることを示している。このときに、データ
端子Ｄ０からＤ７上の値が（回線ＲＡＳ’信号に応答し
て）ラッチ４０へ負荷され、また回線ＳＦ、ＴＲ、及び
ＷＥ- 信号がそれぞれラッチ３２，３６，３８内へ記憶
される。ラッチ３２，３６，３８のそれぞれ回線３３，
３７，３９上の出力は、ＮＡＮＤゲート１１８の入力に
接続される（回線３３，３７の信号は否定素子１１４、
１１６によって反転される）。したがって、ＮＡＮＤゲ
ート１１８の出力は、回線ＷＥ- とＳＦのラッチ状態が
低論理値にあるときかつ回線ＴＲ- のラッチ状態が高論
理値にあるとき低論理値へ遷移する。このことは、低論
理値をＮＯＲゲート１２０の一つの入力に供給し、この
ゲートはその持つ他の入力を回線ＲＡＳ’クロツク信号
によって制御されこのクロック信号は否定遅延段１２２
によって所望するように遅延しかつ論理を生じ、また回
線ＲＡＳ’遅延クロック信号の低から高論理値への遷移
の際、ＮＯＲゲート１２０の出力は高論理値へ遷移し、
図２の多重化変換装置５８への回線ＳＥＬ４０の高論理
値を発生して、ラッチ４０の出力が選択されるべきこと
を表示する。回線ＳＥＥＬ４０は、またＯＲゲート１２
４の１つの入力に接続され、回線ＬＤＭＳＫに高論理値
を発生する。回線ＬＤＭＳＫ回線は、書込みマスク・レ
ジスタ５４に接続され、低から高論理値への遷移によっ
て、書込みマスク・レジスタ５４が多重化変換装置５８
の出力値で負荷されるべきこととを表示し、この値は、
説明している場合においては、ラッチ４０の内容であ
る。この動作によって、書込みマスク・レジスタ５４は
記憶サイクルの最初の部分中に負荷される。
みマスク・レジスタへ負荷する場合、すなわち、そのサ
イクルの最初の部分中のタイミング線図が示されてい
る。第１表は、第５ａ図に示されているように、書込み
マスク・レジスタ５４が回線ＷＥ- 及びＳＦ信号が低論
理値にあり、かつ信号ＴＲ-が高論理値にあり、回線Ｒ
ＡＳ- がその高から低論理値への遷移を行うときの、早
期に負荷されることを示している。このときに、データ
端子Ｄ０からＤ７上の値が（回線ＲＡＳ’信号に応答し
て）ラッチ４０へ負荷され、また回線ＳＦ、ＴＲ、及び
ＷＥ- 信号がそれぞれラッチ３２，３６，３８内へ記憶
される。ラッチ３２，３６，３８のそれぞれ回線３３，
３７，３９上の出力は、ＮＡＮＤゲート１１８の入力に
接続される（回線３３，３７の信号は否定素子１１４、
１１６によって反転される）。したがって、ＮＡＮＤゲ
ート１１８の出力は、回線ＷＥ- とＳＦのラッチ状態が
低論理値にあるときかつ回線ＴＲ- のラッチ状態が高論
理値にあるとき低論理値へ遷移する。このことは、低論
理値をＮＯＲゲート１２０の一つの入力に供給し、この
ゲートはその持つ他の入力を回線ＲＡＳ’クロツク信号
によって制御されこのクロック信号は否定遅延段１２２
によって所望するように遅延しかつ論理を生じ、また回
線ＲＡＳ’遅延クロック信号の低から高論理値への遷移
の際、ＮＯＲゲート１２０の出力は高論理値へ遷移し、
図２の多重化変換装置５８への回線ＳＥＬ４０の高論理
値を発生して、ラッチ４０の出力が選択されるべきこと
を表示する。回線ＳＥＥＬ４０は、またＯＲゲート１２
４の１つの入力に接続され、回線ＬＤＭＳＫに高論理値
を発生する。回線ＬＤＭＳＫ回線は、書込みマスク・レ
ジスタ５４に接続され、低から高論理値への遷移によっ
て、書込みマスク・レジスタ５４が多重化変換装置５８
の出力値で負荷されるべきこととを表示し、この値は、
説明している場合においては、ラッチ４０の内容であ
る。この動作によって、書込みマスク・レジスタ５４は
記憶サイクルの最初の部分中に負荷される。
【００３６】回線ＴＲ- 、ＷＥ- 及びＳＦが、回線ＲＡ
Ｓ- の低論理値へ遷移の際に、それぞれのラッチへ記憶
された後に、回線ＴＲ- 、ＷＥ- 及びＳＦは、書込みマ
スク・レジスタ５４を負荷する目的に対して「（ｄｏ
ｎ’ｔ ｃａｒｅ（心配無用）」と状態となり、他の論
理値へ遷移可能となる。しかしながら、書込みマスク・
レジスタ５４の負荷掛けに続いて、読出し又は書込みの
いずれかが、回線ＷＥ- 及びＴＲ- （米国特許第４，６
３６，９８６号の記憶装置におけるように、等速呼出し
出力使用可能信号用として働く回線ＴＲ- ）に応じて、
二重ポート記憶装置１によって実行される。図５ａは、
書込みマスク・レジスタ５４の負荷掛けの後に起こる書
込みサイクルの比較的有りそうな事態を示している（使
用者の書込み動作実行における興味は書込みマスク・レ
ジスタ５４の負荷によって証拠立てられる）。図５ａに
示されているように、行アドレス値、すなわち、回線Ｒ
ＡＳ - の遷移時におけるアドレス回線Ａ０からＡ８の状
態は、書込みマスク・レジスタ５４が負荷されつつある
時間中に受け取られる、また、行アドレス復号及び選択
が、周知の等速呼出しの仕方において、ＲＡＭ論理回路
１６及びＸ復号器１８によって行われる。列アドレス値
は、図５ａに示されているように、回線ＣＡＳ - アドレ
ス・ストローブ信号と関連してアドレス端子Ａ０からＡ
７上に現れる。
Ｓ- の低論理値へ遷移の際に、それぞれのラッチへ記憶
された後に、回線ＴＲ- 、ＷＥ- 及びＳＦは、書込みマ
スク・レジスタ５４を負荷する目的に対して「（ｄｏ
ｎ’ｔ ｃａｒｅ（心配無用）」と状態となり、他の論
理値へ遷移可能となる。しかしながら、書込みマスク・
レジスタ５４の負荷掛けに続いて、読出し又は書込みの
いずれかが、回線ＷＥ- 及びＴＲ- （米国特許第４，６
３６，９８６号の記憶装置におけるように、等速呼出し
出力使用可能信号用として働く回線ＴＲ- ）に応じて、
二重ポート記憶装置１によって実行される。図５ａは、
書込みマスク・レジスタ５４の負荷掛けの後に起こる書
込みサイクルの比較的有りそうな事態を示している（使
用者の書込み動作実行における興味は書込みマスク・レ
ジスタ５４の負荷によって証拠立てられる）。図５ａに
示されているように、行アドレス値、すなわち、回線Ｒ
ＡＳ - の遷移時におけるアドレス回線Ａ０からＡ８の状
態は、書込みマスク・レジスタ５４が負荷されつつある
時間中に受け取られる、また、行アドレス復号及び選択
が、周知の等速呼出しの仕方において、ＲＡＭ論理回路
１６及びＸ復号器１８によって行われる。列アドレス値
は、図５ａに示されているように、回線ＣＡＳ - アドレ
ス・ストローブ信号と関連してアドレス端子Ａ０からＡ
７上に現れる。
【００３７】第１表は、回線ＣＡＳ- の遷移時における
回線ＳＦの値がデータ端子Ｄ０からＤ７上に受けられた
データ又は色レジスタ５０の内容のどちらが配列２に書
き込まれるデータであるかを判定することを示してい
る。図２に示されているように、ラッチ３４は回線ＣＡ
Ｓ- クロック信号に応答して信号ＳＦの値を負荷され、
このクロック信号は回線ＣＡＳ信号に関する遅延かつ反
転信号である。ラッチ３４の出力からの回線３５は、
（否定素子１２５によって反転された後）ＮＯＲゲート
１２６の１つの入力に接続される。ＡＮＤゲート１２７
は、その１つの入力にＮＡＮＤゲート１１８の出力を受
け取り、後者は、上述したように、書込みマスク・レジ
スタ５４が負荷される間は低論理値にある、またこれ
は、もちろん、ＡＮＤゲート１２７の出力を低論理値に
制御し、この出力はＮＯＲゲート１２６の他の入力に供
給される。もし回線ＣＡＳ- 信号の遷移時における回線
ＳＦの値が論理値”１”であるならば、高論理値がＮＯ
Ｒゲート１２６の出力に及び回線ＷＴＣＬＲに発生され
るであろう。またもし回線ＣＡＳ- の遷移時回線ＳＦが
論理値”０”であるならば、低論理値が回線ＷＴＣＬＲ
に発生されるであろう。回線ＷＴＣＬＲ回線はデータ多
重化変換装置２６の制御入力に接続され、この多重化変
換装置は高論理値にある回線ＷＴＣＬＲに応答して色レ
ジスタ５０の内容を回線２７に供給し信号ＷＴＣＬＲが
低論理値のときラッチ４２の内容を回線２７に供給す
る。このようにして、組合せ論理回路４４は、書込みマ
スク・レジスタ５４の負荷されるのと同じ記憶サイクル
中にデータ源を選択するように動作可能であり、この選
択は回線ＣＡＳ- の遷移時における回線ＳＦの値に応答
する。
回線ＳＦの値がデータ端子Ｄ０からＤ７上に受けられた
データ又は色レジスタ５０の内容のどちらが配列２に書
き込まれるデータであるかを判定することを示してい
る。図２に示されているように、ラッチ３４は回線ＣＡ
Ｓ- クロック信号に応答して信号ＳＦの値を負荷され、
このクロック信号は回線ＣＡＳ信号に関する遅延かつ反
転信号である。ラッチ３４の出力からの回線３５は、
（否定素子１２５によって反転された後）ＮＯＲゲート
１２６の１つの入力に接続される。ＡＮＤゲート１２７
は、その１つの入力にＮＡＮＤゲート１１８の出力を受
け取り、後者は、上述したように、書込みマスク・レジ
スタ５４が負荷される間は低論理値にある、またこれ
は、もちろん、ＡＮＤゲート１２７の出力を低論理値に
制御し、この出力はＮＯＲゲート１２６の他の入力に供
給される。もし回線ＣＡＳ- 信号の遷移時における回線
ＳＦの値が論理値”１”であるならば、高論理値がＮＯ
Ｒゲート１２６の出力に及び回線ＷＴＣＬＲに発生され
るであろう。またもし回線ＣＡＳ- の遷移時回線ＳＦが
論理値”０”であるならば、低論理値が回線ＷＴＣＬＲ
に発生されるであろう。回線ＷＴＣＬＲ回線はデータ多
重化変換装置２６の制御入力に接続され、この多重化変
換装置は高論理値にある回線ＷＴＣＬＲに応答して色レ
ジスタ５０の内容を回線２７に供給し信号ＷＴＣＬＲが
低論理値のときラッチ４２の内容を回線２７に供給す
る。このようにして、組合せ論理回路４４は、書込みマ
スク・レジスタ５４の負荷されるのと同じ記憶サイクル
中にデータ源を選択するように動作可能であり、この選
択は回線ＣＡＳ- の遷移時における回線ＳＦの値に応答
する。
【００３８】回線３３，３７，３９はＡＮＤゲート１２
８にも接続され、回線３３はこれに先行して否定素子１
１４によってその信号を反転される。したがって、回線
ＲＡＳ- の遷移時に回線ＷＥ- の値が論理値”０”にあ
った限り、ＡＮＤゲート１２８の出力は論理値”０”に
ある。ＡＮＤゲート１２８の出力は、否定素子１３０を
通して、回線ＳＥＬＭＳＫに接続され、この回線は多重
化変換装置１６０の制御入力に接続されている。回線Ｓ
ＥＬＭＳＫの高論理値は、このサイクル中に書込みマス
ク・レジスタ５４が回線ＲＡＳ-信号の遷移に応答して
負荷されるので、書込みマスク・レジスタ５４の内容が
入出力緩衝装置２４への回線ＷＣＬＫ上への信号を発生
するために選択されるべきことを指示する。さらに、回
線３３，３７，３９は、反転されることなく、ＡＮＤゲ
ート１３２の入力にも接続され、またＡＮＤゲート１３
２の出力も回線３３，３９が低論理値のとき低論理値に
ある。ＡＮＤゲート１３２の出力は否定素子１３４に接
続され、後者の出力に発生する回線ＷＥＮ信号は図２の
ＡＮＤゲート５９の１つの入力に接続されている。した
がって、ＡＮＤゲート１３２の出力が低論理値にある限
り、回線ＷＥＮは高論理値にあり回線Ｗ’クロック信号
を使用可能としてゲートに通し、多重化変換装置６０を
経由して、書込みマスク・レジスタ５４の内容を回線Ｗ
ＣＬＫへ供給させる。上述したように回線ＷＣＬＫ信号
は、入出力緩衝装置２４への書込みクロック信号があ
り、回線２７上のデータの配列２への書込みを実行さ
せ、この場合、書込みマスク・レジスタ５４内に記憶さ
れている”０”に関連するこれらの入出力緩衝装置は書
込み動作を実行しない。したがって、他方が低論理値で
活性である間に高から低論理値へ遷移する回線ＷＥ- と
回線ＣＡＳ- の間の論理条件成立に応じて（すなわち、
回線ＲＡＳ- の遷移に関連して回線ＷＥ- が論理値に遷
移しかつ高論理値に復帰することは回線Ｗ’クロック信
号を発生されない）、クロック信号が回線Ｗ’に発生さ
れ、この信号は多重化変換装置６０の選択入力をゲート
制御して回線ＷＣＬＫに通し、入出力緩衝装置２４によ
る書込み動作を実行させる。
８にも接続され、回線３３はこれに先行して否定素子１
１４によってその信号を反転される。したがって、回線
ＲＡＳ- の遷移時に回線ＷＥ- の値が論理値”０”にあ
った限り、ＡＮＤゲート１２８の出力は論理値”０”に
ある。ＡＮＤゲート１２８の出力は、否定素子１３０を
通して、回線ＳＥＬＭＳＫに接続され、この回線は多重
化変換装置１６０の制御入力に接続されている。回線Ｓ
ＥＬＭＳＫの高論理値は、このサイクル中に書込みマス
ク・レジスタ５４が回線ＲＡＳ-信号の遷移に応答して
負荷されるので、書込みマスク・レジスタ５４の内容が
入出力緩衝装置２４への回線ＷＣＬＫ上への信号を発生
するために選択されるべきことを指示する。さらに、回
線３３，３７，３９は、反転されることなく、ＡＮＤゲ
ート１３２の入力にも接続され、またＡＮＤゲート１３
２の出力も回線３３，３９が低論理値のとき低論理値に
ある。ＡＮＤゲート１３２の出力は否定素子１３４に接
続され、後者の出力に発生する回線ＷＥＮ信号は図２の
ＡＮＤゲート５９の１つの入力に接続されている。した
がって、ＡＮＤゲート１３２の出力が低論理値にある限
り、回線ＷＥＮは高論理値にあり回線Ｗ’クロック信号
を使用可能としてゲートに通し、多重化変換装置６０を
経由して、書込みマスク・レジスタ５４の内容を回線Ｗ
ＣＬＫへ供給させる。上述したように回線ＷＣＬＫ信号
は、入出力緩衝装置２４への書込みクロック信号があ
り、回線２７上のデータの配列２への書込みを実行さ
せ、この場合、書込みマスク・レジスタ５４内に記憶さ
れている”０”に関連するこれらの入出力緩衝装置は書
込み動作を実行しない。したがって、他方が低論理値で
活性である間に高から低論理値へ遷移する回線ＷＥ- と
回線ＣＡＳ- の間の論理条件成立に応じて（すなわち、
回線ＲＡＳ- の遷移に関連して回線ＷＥ- が論理値に遷
移しかつ高論理値に復帰することは回線Ｗ’クロック信
号を発生されない）、クロック信号が回線Ｗ’に発生さ
れ、この信号は多重化変換装置６０の選択入力をゲート
制御して回線ＷＣＬＫに通し、入出力緩衝装置２４によ
る書込み動作を実行させる。
【００３９】図６は、レジスタ規模の線図であって、書
込みマスク書込み動作を示す。マスク書込み動作前の８
ビットの記憶場所の例が２n で示され、ここで８ビット
の各々は二重ポート記憶装置１の配列２の各々内のアド
レス指定場所に対応する。この例においては、書き込も
うとするデータを含むデータ源は色レジスタ５０であ
り、第６図に示されたその内容の例は１０１０１０１０
2 である。書込みマスク・レジスタ５４の内容は、第６
図においては、４つの中央ビットのみ、すなわち、８ビ
ット記憶場所のうち低位第３桁から第６桁までのみに書
き込んで示されている、また、逆に記憶場所２n 最上位
２桁と最下位２桁に対しては書込み動作がマスクされて
いる。色レジスタ５０の内容がマスク書込みにおいて書
き込まれる所の、上に説明した書込みサイクルの実行の
際の、アドレス指定された記憶場所の更新が図６に
２n ’として示されている。中央の４つのビットのみが
色レジスタ５０の内容で以て書き込まれ、最上位２桁と
最下位２桁とは書込み動作前と同じに保持されるという
ことは、明らかである。
込みマスク書込み動作を示す。マスク書込み動作前の８
ビットの記憶場所の例が２n で示され、ここで８ビット
の各々は二重ポート記憶装置１の配列２の各々内のアド
レス指定場所に対応する。この例においては、書き込も
うとするデータを含むデータ源は色レジスタ５０であ
り、第６図に示されたその内容の例は１０１０１０１０
2 である。書込みマスク・レジスタ５４の内容は、第６
図においては、４つの中央ビットのみ、すなわち、８ビ
ット記憶場所のうち低位第３桁から第６桁までのみに書
き込んで示されている、また、逆に記憶場所２n 最上位
２桁と最下位２桁に対しては書込み動作がマスクされて
いる。色レジスタ５０の内容がマスク書込みにおいて書
き込まれる所の、上に説明した書込みサイクルの実行の
際の、アドレス指定された記憶場所の更新が図６に
２n ’として示されている。中央の４つのビットのみが
色レジスタ５０の内容で以て書き込まれ、最上位２桁と
最下位２桁とは書込み動作前と同じに保持されるという
ことは、明らかである。
【００４０】上に言及したように、二重ポート記憶装置
１は、回線Ｗ’クロック信号によってクロツク制御され
るラッチ４２によって、記憶サイクルの後期部分中に書
込みマスク・レジスタ５４を負荷することができる。図
５ｂは、記憶サイクルの後期部分中に書込みマスク・レ
ジスタを負荷するタイミング・サイクルを示している。
回線３３，３７，３９は、上に論じたように、これらの
上の三つの信号のいずれも反転されることなく、ＡＮＤ
ゲート１３２の入力に接続されており、したがって、Ａ
ＮＤゲート１３２の出力はこれらの回線の３つの信号が
全て高論理値のときに高論理値にある。このことは、第
１表に相当し、この表において、書込みマスク・レジス
タ５４の論理条件成立による負荷掛けが信号ＲＡＳ- の
遷移時にいずれも高論理値にある回線ＳＦ，ＷＥ- 及び
ＴＲ- 信号によって使用可能とされる。ＡＮＤゲート１
３２の出力の高論理値は、否定素子１３４を経由して回
線ＷＥＮの低論理値を生じこれが書込み回線ＷＣＬＫク
ロック信号を使用禁止し、これによって配列２への書込
み動作を禁止する。ＡＮＤゲート１３２の出力はＮＡＮ
Ｄゲート１３６の１つの入力に接続され後者の有する他
の入力は回線Ｗ’回線の接続を受ける、また（回線ＲＡ
Ｓ- の遷移の後）回線ＷＥ- 又はＣＡＳ- の遅い方すな
わち、両者の間の論理条件成い至るまでＮＡＮＤゲート
１３６の出力は高論理値を保持する。ＮＯＲゲート１３
８は、その１つの入力にＮＡＮＤゲート１３６の出力を
受け取り、かつその有する他の入力に回線３５を経由し
てラッチ３４の出力を受け取る、また上述したように、
ラッチ３４は回線ＣＡＳ- の遷移と同時に信号ＳＦの値
を記憶する。第１表は、書込みマスク・レジスタ５４が
回線ＣＡＳ- の遷移時に回線ＳＦが論理値”０”にある
とき負荷され、回線ＲＡＳ- の遷移時に回線ＳＦ，ＷＥ
- ，及びＴＲ- が全て高論理値にあることを示してい
る。したがって、書込みマスク・レジスタ５４を負荷す
るには、回線３５上の信号は、低論理値にある回線ＳＦ
信号をラッチ３４に記憶する回線ＣＡＳ’クロツク信号
に応答して、低論理値にあるであろう。
１は、回線Ｗ’クロック信号によってクロツク制御され
るラッチ４２によって、記憶サイクルの後期部分中に書
込みマスク・レジスタ５４を負荷することができる。図
５ｂは、記憶サイクルの後期部分中に書込みマスク・レ
ジスタを負荷するタイミング・サイクルを示している。
回線３３，３７，３９は、上に論じたように、これらの
上の三つの信号のいずれも反転されることなく、ＡＮＤ
ゲート１３２の入力に接続されており、したがって、Ａ
ＮＤゲート１３２の出力はこれらの回線の３つの信号が
全て高論理値のときに高論理値にある。このことは、第
１表に相当し、この表において、書込みマスク・レジス
タ５４の論理条件成立による負荷掛けが信号ＲＡＳ- の
遷移時にいずれも高論理値にある回線ＳＦ，ＷＥ- 及び
ＴＲ- 信号によって使用可能とされる。ＡＮＤゲート１
３２の出力の高論理値は、否定素子１３４を経由して回
線ＷＥＮの低論理値を生じこれが書込み回線ＷＣＬＫク
ロック信号を使用禁止し、これによって配列２への書込
み動作を禁止する。ＡＮＤゲート１３２の出力はＮＡＮ
Ｄゲート１３６の１つの入力に接続され後者の有する他
の入力は回線Ｗ’回線の接続を受ける、また（回線ＲＡ
Ｓ- の遷移の後）回線ＷＥ- 又はＣＡＳ- の遅い方すな
わち、両者の間の論理条件成い至るまでＮＡＮＤゲート
１３６の出力は高論理値を保持する。ＮＯＲゲート１３
８は、その１つの入力にＮＡＮＤゲート１３６の出力を
受け取り、かつその有する他の入力に回線３５を経由し
てラッチ３４の出力を受け取る、また上述したように、
ラッチ３４は回線ＣＡＳ- の遷移と同時に信号ＳＦの値
を記憶する。第１表は、書込みマスク・レジスタ５４が
回線ＣＡＳ- の遷移時に回線ＳＦが論理値”０”にある
とき負荷され、回線ＲＡＳ- の遷移時に回線ＳＦ，ＷＥ
- ，及びＴＲ- が全て高論理値にあることを示してい
る。したがって、書込みマスク・レジスタ５４を負荷す
るには、回線３５上の信号は、低論理値にある回線ＳＦ
信号をラッチ３４に記憶する回線ＣＡＳ’クロツク信号
に応答して、低論理値にあるであろう。
【００４１】書込みマスク・レジスタ５４の負荷掛け
は、（回線ＲＡＳ- の遷移の後）回線ＷＥ- とＣＡＳ-
間の論理条件成によって完了する。図５ａに描かれてい
る例は、回線ＷＥ- が回線ＣＡＳ- の後にその遷移を行
うことを示しており、以下の説明はこの例を使用してい
る。図２に戻って参照すると、ラッチ４２は、回線クロ
ック信号Ｗ’に応じてデータ端子Ｄ０からＤ７上の値を
負荷され、このクロック信号（他方が活性している間、
図３ｂ参照）高から低論理値に遷移する回線ＷＥ - 及び
ＣＡＳ- 信号に遅れて発生される。図５ｂは、回線ＷＥ
- の低論理値への遷移時におけるデータ端子Ｄ０からＤ
７上の「ＭＡＳＫ」としての書込みマスク・レジスタ５
４の内容の表現を示す。さらに、回線Ｗ’クロック信号
は、ＮＡＮＤゲート１３６の出力を低論理値に遷移さ
せ、これによってＮＯＲゲート１３８の出力に高論理値
を発生させる。この結果、ＯＲゲート１２４を経由して
回線ＬＤＭＳＫを高論理値にし、これによって、多重化
変換装置６０の出力でもって書込みマスク・レジスタ５
４を負荷させる。ＮＡＮＤゲート１１８の出力が論理
値”１”にある限り（回線３９が高論理値）、回線ＳＥ
Ｌ４０はＮＯＲゲート１２０の動作によって低論理値に
あるであろう。前述したように、回線ＳＥＬ４０の低論
理値は多重化変換装置６０を制御して、ラッチ４２の内
容を選択させ、これを上述による回線ＬＤＭＳＫ信号発
生の際、書込みマスク・レジスタ５４に供給させる、ま
たラッチ４２はこのときにこれに負荷されたデータ端子
Ｄ０からＤ７の値を保持する。このような仕方で、組合
せ論理回路４４は、図５ｂのタイミングに従って書込み
マスク・レジスタ５４論理条件成立負荷掛けを実行し、
また回線ＳＦは回線ＣＡＳ- の遷移時に低論理値があ
る。
は、（回線ＲＡＳ- の遷移の後）回線ＷＥ- とＣＡＳ-
間の論理条件成によって完了する。図５ａに描かれてい
る例は、回線ＷＥ- が回線ＣＡＳ- の後にその遷移を行
うことを示しており、以下の説明はこの例を使用してい
る。図２に戻って参照すると、ラッチ４２は、回線クロ
ック信号Ｗ’に応じてデータ端子Ｄ０からＤ７上の値を
負荷され、このクロック信号（他方が活性している間、
図３ｂ参照）高から低論理値に遷移する回線ＷＥ - 及び
ＣＡＳ- 信号に遅れて発生される。図５ｂは、回線ＷＥ
- の低論理値への遷移時におけるデータ端子Ｄ０からＤ
７上の「ＭＡＳＫ」としての書込みマスク・レジスタ５
４の内容の表現を示す。さらに、回線Ｗ’クロック信号
は、ＮＡＮＤゲート１３６の出力を低論理値に遷移さ
せ、これによってＮＯＲゲート１３８の出力に高論理値
を発生させる。この結果、ＯＲゲート１２４を経由して
回線ＬＤＭＳＫを高論理値にし、これによって、多重化
変換装置６０の出力でもって書込みマスク・レジスタ５
４を負荷させる。ＮＡＮＤゲート１１８の出力が論理
値”１”にある限り（回線３９が高論理値）、回線ＳＥ
Ｌ４０はＮＯＲゲート１２０の動作によって低論理値に
あるであろう。前述したように、回線ＳＥＬ４０の低論
理値は多重化変換装置６０を制御して、ラッチ４２の内
容を選択させ、これを上述による回線ＬＤＭＳＫ信号発
生の際、書込みマスク・レジスタ５４に供給させる、ま
たラッチ４２はこのときにこれに負荷されたデータ端子
Ｄ０からＤ７の値を保持する。このような仕方で、組合
せ論理回路４４は、図５ｂのタイミングに従って書込み
マスク・レジスタ５４論理条件成立負荷掛けを実行し、
また回線ＳＦは回線ＣＡＳ- の遷移時に低論理値があ
る。
【００４２】色レジスタ５０は、論理条件成立負荷態様
における書込みマスク・レジスタ５４と同じ仕方におい
て、第１表に示されているように、回線ＣＡＳ- の遷移
時に信号ＳＦが高論理値にあるときにのみ負荷される。
このことが、ＮＯＲゲート１４０によって実行され、こ
のゲートは上に論じたＮＡＮＤゲート１３６の出力を受
け取り、後者は回線３５の信号を否定素子１２５による
反転の後受け取る。回線ＣＡＳ- の遷移時の回線ＳＦの
高論理値は、ＮＯＲゲート１４０の１つの入力の低論理
値を結果する。高から低論理値に遷移する回線ＷＥ- 及
びＣＡＳ- に遅れて、前述したように、ＮＡＮＤゲート
１３６の出力は低論理値へ遷移し、ＮＯＲゲート１４０
の出力を高論理値へ駆動する。ＮＯＲゲート１４０の出
力は、回線ＬＤＣＬＲであり、これは色レジスタ５０に
接続され、及びこの出力は高論理値において色レジスタ
５０をラッチ４２の内容で負荷する。ラッチ４２は、前
述したように、クロック信号Ｗ’に応答してデータ端子
Ｄ０からＤ７上の値（すなわち、図５ｂの値「内容」）
で負荷される。
における書込みマスク・レジスタ５４と同じ仕方におい
て、第１表に示されているように、回線ＣＡＳ- の遷移
時に信号ＳＦが高論理値にあるときにのみ負荷される。
このことが、ＮＯＲゲート１４０によって実行され、こ
のゲートは上に論じたＮＡＮＤゲート１３６の出力を受
け取り、後者は回線３５の信号を否定素子１２５による
反転の後受け取る。回線ＣＡＳ- の遷移時の回線ＳＦの
高論理値は、ＮＯＲゲート１４０の１つの入力の低論理
値を結果する。高から低論理値に遷移する回線ＷＥ- 及
びＣＡＳ- に遅れて、前述したように、ＮＡＮＤゲート
１３６の出力は低論理値へ遷移し、ＮＯＲゲート１４０
の出力を高論理値へ駆動する。ＮＯＲゲート１４０の出
力は、回線ＬＤＣＬＲであり、これは色レジスタ５０に
接続され、及びこの出力は高論理値において色レジスタ
５０をラッチ４２の内容で負荷する。ラッチ４２は、前
述したように、クロック信号Ｗ’に応答してデータ端子
Ｄ０からＤ７上の値（すなわち、図５ｂの値「内容」）
で負荷される。
【００４３】注意すべきことは、色レジスタ５０の負荷
掛け又は書込みマスク・レジスタ５４の遅れ負荷掛けの
いずれかに対して二重ポート記憶装置１の等速呼出しが
禁止されるということである。図５ｂに示されているよ
うに、このことによって、アドレス端子Ａ０からＡ８上
のアドレス値は回線ＲＡＳ- とＣＡＳ- の遷移の両方に
おいて「ｄｏｎ’ｔ ｃａｒｅｓ（心配無用）」とな
る。［従来の技術］において論じたように、多重記憶サ
イクルにおいて書込みマスク・レジスタ５４の内容を使
用することができること、並びに、後続のマスク書込み
動作に先行して書込みマスク情報の負荷を必要とせずに
無マスク書込み動作を実行できることが、効果的であ
る。したがって、第１表は、書込みマスク・レジスタの
内容を繰り返し使用するための、並びに、書込みマスク
・レジスタ内に書込みマスク情報を保持する一方無マス
ク書込み動作を実行するための、いくつかの動作態様が
利用可能であることを示している。
掛け又は書込みマスク・レジスタ５４の遅れ負荷掛けの
いずれかに対して二重ポート記憶装置１の等速呼出しが
禁止されるということである。図５ｂに示されているよ
うに、このことによって、アドレス端子Ａ０からＡ８上
のアドレス値は回線ＲＡＳ- とＣＡＳ- の遷移の両方に
おいて「ｄｏｎ’ｔ ｃａｒｅｓ（心配無用）」とな
る。［従来の技術］において論じたように、多重記憶サ
イクルにおいて書込みマスク・レジスタ５４の内容を使
用することができること、並びに、後続のマスク書込み
動作に先行して書込みマスク情報の負荷を必要とせずに
無マスク書込み動作を実行できることが、効果的であ
る。したがって、第１表は、書込みマスク・レジスタの
内容を繰り返し使用するための、並びに、書込みマスク
・レジスタ内に書込みマスク情報を保持する一方無マス
ク書込み動作を実行するための、いくつかの動作態様が
利用可能であることを示している。
【００４４】特別機能論理回路３０、及びこの中の組合
せ論理回路４４は、このような機能を達成するように設
計されている。
せ論理回路４４は、このような機能を達成するように設
計されている。
【００４５】図５ｃは、書込みマスク情報の再負荷をし
ないで、すなわち、書込みマスク・レジスタ５４の先行
の内容を利用する、無マスク書込み動作を、示してい
る。回線ＲＡＳ- の遷移の際に、回線ＴＲ- とＳＦとは
高論理値にあり、一方、回線ＷＥ- は低論理値にある。
前述のように、ラッチ３２，３６，３８はこれらの値を
回線ＲＡＳ’クロック信号の制御の下に記憶し、これら
は組合せ論理回路４４によって受け取られる。図２及び
図４を参照すると、これらの組合せにおいてはＡＮＤゲ
ート１２８出力は低論理値にあるので、回線ＳＥＬＭＳ
Ｋは高論理値にあり、したがって、書込みマスク・レジ
スタ５４の内容はＡＮＤゲート５９の出力が高論理値に
遷移する際に回線ＷＣＬＫ回線に供給されるように選択
されるであろう。回線ＲＡＳ- の遷移時の回線ＴＲ- 、
ＳＦ及びＷＥ- の組合せによってＡＮＤゲート１３２の
出力は低論理値にされるから、したがって、回線ＷＥＮ
は高論理値にあり、これが回線ＷＥ- と低論理値へ遷移
する回線ＣＡＳ- 間の論理条件成立を可能とし、この結
果、多化変換装置６０の出力、すなわち、書込みマスク
・レジスタ５４の内容を回線ＷＣＬＫ回線へ供給させ
る。
ないで、すなわち、書込みマスク・レジスタ５４の先行
の内容を利用する、無マスク書込み動作を、示してい
る。回線ＲＡＳ- の遷移の際に、回線ＴＲ- とＳＦとは
高論理値にあり、一方、回線ＷＥ- は低論理値にある。
前述のように、ラッチ３２，３６，３８はこれらの値を
回線ＲＡＳ’クロック信号の制御の下に記憶し、これら
は組合せ論理回路４４によって受け取られる。図２及び
図４を参照すると、これらの組合せにおいてはＡＮＤゲ
ート１２８出力は低論理値にあるので、回線ＳＥＬＭＳ
Ｋは高論理値にあり、したがって、書込みマスク・レジ
スタ５４の内容はＡＮＤゲート５９の出力が高論理値に
遷移する際に回線ＷＣＬＫ回線に供給されるように選択
されるであろう。回線ＲＡＳ- の遷移時の回線ＴＲ- 、
ＳＦ及びＷＥ- の組合せによってＡＮＤゲート１３２の
出力は低論理値にされるから、したがって、回線ＷＥＮ
は高論理値にあり、これが回線ＷＥ- と低論理値へ遷移
する回線ＣＡＳ- 間の論理条件成立を可能とし、この結
果、多化変換装置６０の出力、すなわち、書込みマスク
・レジスタ５４の内容を回線ＷＣＬＫ回線へ供給させ
る。
【００４６】しかしながら、上述した回線ＴＲ- 、ＳＦ
及びＷＥ- の組合せの場合は、このサイクル中に印加さ
れる書込みマスク・レジスタ５４の内容は、先行の状態
から変化させられていない。書込みマスク・レジスタ５
４の再負荷は組合せ論理回路４４によって禁止される、
これは、ＡＮＤゲート１３２の低論理値出力がまたＮＡ
ＮＤゲート１３６の出力を高論理値に置き、後者がさら
にＮＯＲゲート１３８の出力を低論理値に置くからであ
る。図５ｃに示されているように、回線ＲＡＳ - の遷移
時の回線ＴＲ- 、ＳＦ及びＷＥ- の上述の組合せに対し
てはＮＡＮＤゲート１１８の出力は高論理値にあるか
ら、ＮＯＲゲート１２０の出力は低論理値を強制され
る。したがって、ＯＲゲート１２４の両入力は低論理値
にあり、これが回線ＬＤＭＳＫを低論理値に強制して書
込みマスク・レジスタ５４が負荷されるのを禁止する。
書込みマスク・レジスタ５４の先行の内容が、したがっ
て、保持され、上述したように、回線ＳＥＬＭＳＫによ
って選択された書込みサイクル中に利用される。
及びＷＥ- の組合せの場合は、このサイクル中に印加さ
れる書込みマスク・レジスタ５４の内容は、先行の状態
から変化させられていない。書込みマスク・レジスタ５
４の再負荷は組合せ論理回路４４によって禁止される、
これは、ＡＮＤゲート１３２の低論理値出力がまたＮＡ
ＮＤゲート１３６の出力を高論理値に置き、後者がさら
にＮＯＲゲート１３８の出力を低論理値に置くからであ
る。図５ｃに示されているように、回線ＲＡＳ - の遷移
時の回線ＴＲ- 、ＳＦ及びＷＥ- の上述の組合せに対し
てはＮＡＮＤゲート１１８の出力は高論理値にあるか
ら、ＮＯＲゲート１２０の出力は低論理値を強制され
る。したがって、ＯＲゲート１２４の両入力は低論理値
にあり、これが回線ＬＤＭＳＫを低論理値に強制して書
込みマスク・レジスタ５４が負荷されるのを禁止する。
書込みマスク・レジスタ５４の先行の内容が、したがっ
て、保持され、上述したように、回線ＳＥＬＭＳＫによ
って選択された書込みサイクル中に利用される。
【００４７】回線ＣＡＳ- の遷移時の回線ＳＦの状態に
応じて、マスク書込み動作を受けるために回線２７に供
給されたデータは、色レジスタ５０の内容か、又は回線
Ｗ’クロック信号に応じてラッチ４２によって記憶され
たデータ端子Ｄ０からＤ７のデータ値のいずれかである
ことができる。図４に示されている組合せ論理回路４４
は、第１表の真理値表に従って、この選択を、ＡＮＤゲ
ート１４２を通すことによって可能とし、このゲートは
その３つの入力を回線３３，３７，３９に接続され、ま
た回線３９の信号は否定素子１１６で反転される。した
がって、ＡＮＤゲート１４２の出力は、回線ＲＡＳ- の
遷移時に高論理値ある回線ＴＲ- 、ＳＦ及び低論理値に
ある回線ＷＥ-の組合せに応答して高論理値を取るであ
ろう。ＡＮＤゲート１４２の出力はＯＲゲート１４４の
第一出力に接続され、それが高論理値のときＯＲゲート
１４４の出力を高論理値へ駆動する。ＯＲゲート１４４
の出力は、ＮＡＮＤゲート１４６の第一入力に接続さ
れ、後者の有する他の入力は上述の回線Ｗ’クロック信
号に接続され、その出力はＡＮＤゲート１２７の入力に
接続されている。したがって、ＮＡＮＤゲート１４６の
出力は、ＡＮＤゲート１４２の出力が回線Ｗ’クロック
信号の低から高論理値への遷移に際して高論理値にある
とき、低論理値へ駆動される。ＮＡＮＤゲート１４６の
低論理値出力は、ＡＮＤゲート１２７の出力を低論理値
レベルへ強制し、これによって、上述のようにＮＯＲゲ
ート１２６入力を低論理値にする。図５ａに関して上に
したのと同様に、回線ＷＴＣＬＲは、ラッチ３４からの
回線３５を通しての動作によって高又は低論理値へ駆動
されるが、このラッチは回線ＣＡＳ- の遷移時の回線Ｓ
Ｆ値を記憶しており、これよって、多重化変換装置２６
を制御して色レジスタ５０の内容を選択させて回線２７
を経由して入出力緩衝記憶装置２４に供給させるか、又
はデータ端子Ｄ０からＤ７の値を選択させる。図５ｃ
は、データ端子Ｄ０からＤ７にとって妥当入力データが
所望データ源である際にこのような妥当データ「ＤＡＴ
Ａ」を供給するに必要なタイミングを表示している。上
述のように、ラッチ４２は回線Ｗ’クロック信号に応じ
て入力データを記憶し、またもし使用者が望めば、ラッ
チ４２の出力はデータ多重化変換装置２６の１つの入力
に供給される。
応じて、マスク書込み動作を受けるために回線２７に供
給されたデータは、色レジスタ５０の内容か、又は回線
Ｗ’クロック信号に応じてラッチ４２によって記憶され
たデータ端子Ｄ０からＤ７のデータ値のいずれかである
ことができる。図４に示されている組合せ論理回路４４
は、第１表の真理値表に従って、この選択を、ＡＮＤゲ
ート１４２を通すことによって可能とし、このゲートは
その３つの入力を回線３３，３７，３９に接続され、ま
た回線３９の信号は否定素子１１６で反転される。した
がって、ＡＮＤゲート１４２の出力は、回線ＲＡＳ- の
遷移時に高論理値ある回線ＴＲ- 、ＳＦ及び低論理値に
ある回線ＷＥ-の組合せに応答して高論理値を取るであ
ろう。ＡＮＤゲート１４２の出力はＯＲゲート１４４の
第一出力に接続され、それが高論理値のときＯＲゲート
１４４の出力を高論理値へ駆動する。ＯＲゲート１４４
の出力は、ＮＡＮＤゲート１４６の第一入力に接続さ
れ、後者の有する他の入力は上述の回線Ｗ’クロック信
号に接続され、その出力はＡＮＤゲート１２７の入力に
接続されている。したがって、ＮＡＮＤゲート１４６の
出力は、ＡＮＤゲート１４２の出力が回線Ｗ’クロック
信号の低から高論理値への遷移に際して高論理値にある
とき、低論理値へ駆動される。ＮＡＮＤゲート１４６の
低論理値出力は、ＡＮＤゲート１２７の出力を低論理値
レベルへ強制し、これによって、上述のようにＮＯＲゲ
ート１２６入力を低論理値にする。図５ａに関して上に
したのと同様に、回線ＷＴＣＬＲは、ラッチ３４からの
回線３５を通しての動作によって高又は低論理値へ駆動
されるが、このラッチは回線ＣＡＳ- の遷移時の回線Ｓ
Ｆ値を記憶しており、これよって、多重化変換装置２６
を制御して色レジスタ５０の内容を選択させて回線２７
を経由して入出力緩衝記憶装置２４に供給させるか、又
はデータ端子Ｄ０からＤ７の値を選択させる。図５ｃ
は、データ端子Ｄ０からＤ７にとって妥当入力データが
所望データ源である際にこのような妥当データ「ＤＡＴ
Ａ」を供給するに必要なタイミングを表示している。上
述のように、ラッチ４２は回線Ｗ’クロック信号に応じ
て入力データを記憶し、またもし使用者が望めば、ラッ
チ４２の出力はデータ多重化変換装置２６の１つの入力
に供給される。
【００４８】書込みマスク・レジスタ５４の内容は、特
別機能論理回路３０、及びこの中の組合せ論理回路４４
によって行われる特別サイクルにおいては、書込み動作
に対して無視されるが、しかし後続のマスク書込み動作
のために保持される。このようなサイクルの例のタイミ
ングは、図５ｄに示されている。回線ＲＡＳ- の遷移の
際に、第１表に示されているように、回線ＴＲ- 、ＳＦ
は高論理値にあり、一方回線ＷＥ- は低論理値にある、
また前述のように、これらの値は、回線ＲＡＳ - クロッ
ク信号によって、それぞれラッチ３６，３８，３２内に
記憶される。回線３７，３９，３３上に出現するこの信
号の組合せ（回線３３は否定素子１１４で反転させられ
る）によって、ＡＮＤゲートの出力は論理値”１”に遷
移し、回線ＳＥＥＬＭＳを低論理値に置き、その結果、
多重化変換装置０に、書込みマスク・レジスタ５４の内
容を無視して、電源Ｖddを選択させて適当な時刻に回線
ＷＣＬＫに供給させる。回線ＲＡＳ- 信号の遷移時の回
線ＳＦの状態に対応するラッチ３２の内容は低論理値に
あるから、ＡＮＤゲートの出力もまた低論理値にあり、
回線ＷＥＮを高論理値に置き、したがって、回線Ｗ’ク
ロック信号は、回線ＷＣＬＫが低論理値であるため、多
重化変換装置２６を通過して回線ＷＣＬＫの全てに高論
理値を発生する。この前のサイクルに関しては、図５ｄ
が、回線ＷＥ - は回線ＣＡＳ- の遷移の後に低論理値へ
駆動されて、回線Ｗ’クロック信号を介しての書込み動
作を実行させることを示している。
別機能論理回路３０、及びこの中の組合せ論理回路４４
によって行われる特別サイクルにおいては、書込み動作
に対して無視されるが、しかし後続のマスク書込み動作
のために保持される。このようなサイクルの例のタイミ
ングは、図５ｄに示されている。回線ＲＡＳ- の遷移の
際に、第１表に示されているように、回線ＴＲ- 、ＳＦ
は高論理値にあり、一方回線ＷＥ- は低論理値にある、
また前述のように、これらの値は、回線ＲＡＳ - クロッ
ク信号によって、それぞれラッチ３６，３８，３２内に
記憶される。回線３７，３９，３３上に出現するこの信
号の組合せ（回線３３は否定素子１１４で反転させられ
る）によって、ＡＮＤゲートの出力は論理値”１”に遷
移し、回線ＳＥＥＬＭＳを低論理値に置き、その結果、
多重化変換装置０に、書込みマスク・レジスタ５４の内
容を無視して、電源Ｖddを選択させて適当な時刻に回線
ＷＣＬＫに供給させる。回線ＲＡＳ- 信号の遷移時の回
線ＳＦの状態に対応するラッチ３２の内容は低論理値に
あるから、ＡＮＤゲートの出力もまた低論理値にあり、
回線ＷＥＮを高論理値に置き、したがって、回線Ｗ’ク
ロック信号は、回線ＷＣＬＫが低論理値であるため、多
重化変換装置２６を通過して回線ＷＣＬＫの全てに高論
理値を発生する。この前のサイクルに関しては、図５ｄ
が、回線ＷＥ - は回線ＣＡＳ- の遷移の後に低論理値へ
駆動されて、回線Ｗ’クロック信号を介しての書込み動
作を実行させることを示している。
【００４９】信号ＲＡＳ- の遷時の高論理値にある回線
ＴＲ- 、ＷＥ- 及び低論理値にある回線ＳＦの組合せに
対してＡＮＤゲート１３２の出力が低論理値かつＮＡＮ
Ｄゲート１１８の出力が高論理値にあるから、図５ｂの
場合と同様に、書込みマスク・レジスタ５４の負荷が禁
じられる。新しい値は書込みマスク・レジスタ５４に負
荷されない（回線ＬＤＭＳＫは低論理値に留まる）か
ら、これに記憶されている先行の値が保持される。した
がって、図５ｃに示されたような後続のサイクルによっ
て、書込み動作は、書込みマスク・レジスタ５４内に保
持されている書込みマスク情報を使用して、この書込み
情報を再負荷する必要なく、書込み動作を実行する。
ＴＲ- 、ＷＥ- 及び低論理値にある回線ＳＦの組合せに
対してＡＮＤゲート１３２の出力が低論理値かつＮＡＮ
Ｄゲート１１８の出力が高論理値にあるから、図５ｂの
場合と同様に、書込みマスク・レジスタ５４の負荷が禁
じられる。新しい値は書込みマスク・レジスタ５４に負
荷されない（回線ＬＤＭＳＫは低論理値に留まる）か
ら、これに記憶されている先行の値が保持される。した
がって、図５ｃに示されたような後続のサイクルによっ
て、書込み動作は、書込みマスク・レジスタ５４内に保
持されている書込みマスク情報を使用して、この書込み
情報を再負荷する必要なく、書込み動作を実行する。
【００５０】図５ｃに関連して上に論じたように、回線
ＣＡＳ- の遷移時の回線ＳＦの状態は、図５ｄの書込み
サイクルがデータ源として色レジスタ５０の内容を使用
するか（回線ＳＦは低論理値）又はデータ源としてデー
タ端子Ｄ０からＤ７の値（図５ｄの「ＤＡＴＡ」）を使
用するかのいずれかを取るように制御する。組合せ論理
回路４４は、この選択を実行する、これは、ＡＮＤゲー
ト１２８の出力がＯＲゲート１４４の第二入力に接続さ
れており、これによって、図５ｃのサイクルとに関連し
て上に論じられた、ＡＮＤゲート１４２の出力としてＮ
ＯＲゲート１２６による回線ＷＴＣＬＲの発生と同じ効
果を有するからである。
ＣＡＳ- の遷移時の回線ＳＦの状態は、図５ｄの書込み
サイクルがデータ源として色レジスタ５０の内容を使用
するか（回線ＳＦは低論理値）又はデータ源としてデー
タ端子Ｄ０からＤ７の値（図５ｄの「ＤＡＴＡ」）を使
用するかのいずれかを取るように制御する。組合せ論理
回路４４は、この選択を実行する、これは、ＡＮＤゲー
ト１２８の出力がＯＲゲート１４４の第二入力に接続さ
れており、これによって、図５ｃのサイクルとに関連し
て上に論じられた、ＡＮＤゲート１４２の出力としてＮ
ＯＲゲート１２６による回線ＷＴＣＬＲの発生と同じ効
果を有するからである。
【００５１】映像装置内の図１に示された二重ポート記
憶装置１のような二重ポート記憶装置の使用において
は、多くの場合、多数の逐次記憶が同等のデータで書き
込まれる。例えば、二重ポート記憶装置１が図形画像の
ビット・マップ表示を含む所では、表示画像の広い面積
が或る色で満たされる。したがって、単一サイクルにお
いて、二重ポート記憶装置内の多数場所に同等のデータ
を書き込むことが効果的であると思われる。
憶装置１のような二重ポート記憶装置の使用において
は、多くの場合、多数の逐次記憶が同等のデータで書き
込まれる。例えば、二重ポート記憶装置１が図形画像の
ビット・マップ表示を含む所では、表示画像の広い面積
が或る色で満たされる。したがって、単一サイクルにお
いて、二重ポート記憶装置内の多数場所に同等のデータ
を書き込むことが効果的であると思われる。
【００５２】図７を参照すると、Ｙ復号器２０のブロツ
ク線図が示されており、これは、単一サイクルにおいて
その内部の隣合う例をアドレス指定する特徴を実行する
回路を含み、以後この特徴を「ブロック書込み」特徴と
呼ぶことにする。二重ポート記憶装置１の動作は図７に
関連して以下に説明される特徴によって強化されるけれ
ども、注意すべきことは、以下に説明される二重ポート
記憶装置はブロック書込み特徴がなくても充分に動作可
能であることである。また、注意すべきことは、図７は
二重ポート記憶装置１内の単一配列２に対するＹ復号器
を示しているが、もちろん、図７に示されている回路は
図１に示されている配列２の各々に関連しているという
ことである。Ｙ復号器２０は、前述のように、アドレス
端子Ａ０からＡ７上に受け取った列アドレス信号のラッ
チ値を受け取る、なお、これらのラッチ列アドレス回線
は図７の端子ＡＹ０からＡＹ７によって表示される。も
ちろん、配列２の各々内は２５６列だけしか存在しない
から、回線ＣＡＳ- によってラッチされた端子Ａ８の値
は列復号動作においては利用されない。前記復号器２０
０が端子ＡＹ２からＡＹ７を受けとり、これらの６ビッ
トを復号して６４本の出力回線２０２に入れ、これらの
１つは高論理値にあることによって使用可能となる。出
力回線２０２の各々は、したがって、その関連する配列
２内の４つの列からなる群の選択を表示する。
ク線図が示されており、これは、単一サイクルにおいて
その内部の隣合う例をアドレス指定する特徴を実行する
回路を含み、以後この特徴を「ブロック書込み」特徴と
呼ぶことにする。二重ポート記憶装置１の動作は図７に
関連して以下に説明される特徴によって強化されるけれ
ども、注意すべきことは、以下に説明される二重ポート
記憶装置はブロック書込み特徴がなくても充分に動作可
能であることである。また、注意すべきことは、図７は
二重ポート記憶装置１内の単一配列２に対するＹ復号器
を示しているが、もちろん、図７に示されている回路は
図１に示されている配列２の各々に関連しているという
ことである。Ｙ復号器２０は、前述のように、アドレス
端子Ａ０からＡ７上に受け取った列アドレス信号のラッ
チ値を受け取る、なお、これらのラッチ列アドレス回線
は図７の端子ＡＹ０からＡＹ７によって表示される。も
ちろん、配列２の各々内は２５６列だけしか存在しない
から、回線ＣＡＳ- によってラッチされた端子Ａ８の値
は列復号動作においては利用されない。前記復号器２０
０が端子ＡＹ２からＡＹ７を受けとり、これらの６ビッ
トを復号して６４本の出力回線２０２に入れ、これらの
１つは高論理値にあることによって使用可能となる。出
力回線２０２の各々は、したがって、その関連する配列
２内の４つの列からなる群の選択を表示する。
【００５３】４つの列の各群に関連して列選択回路２０
４があり、簡単のために図７においては、１つの列選択
回路２０４だけが示されている。前置復号器２００から
の関連する出力回線２０２は、各列選択回路２０４内に
含まれる。ＡＮＤゲート２０６の１つの入力、及びＡＮ
Ｄゲート２０８の１つの入力に接続されている。特別機
能回路３０からの回線ＷＴＣＬＲはＡＮＤゲート２０６
の第二入力に接続され、否定素子２０７によって反転さ
れる回線ＷＴＣＬＲはＡＮＤゲート２０８の第二入力に
接続される。上述のように、回線ＷＴＣＬＲは、色レジ
スタ５０が配列２に書き込まれるときに発生される、ま
た配列２の各々内の多数の列をアドレス指定するに当た
ってのここに説明される特徴は同じ信号によって使用可
能である。なおまた、列選択回路２０４に含まれて４−
の−１復号器２１０があり、等速呼出し態様においてア
ドレス指定されるべき配列２内の列の選択に当たって、
端子ＡＹ０からＡＹ７を最下位列アドレス・ビットの実
際の復号を実行する。４−の−１復号器２１０は、端子
ＡＹ０からＡＹ７の値に応じて、４つの回線２１４ n か
ら２１４n+3 を駆動する。パス・トランジスタ２１２n
から２１２n+3 はその対応する回線２１４n から２１４
n+3 をその対応するトランジスタ２２０n から２２０
n+3 のゲートに接続する。各トランジスタ２１２n から
２１２n+3 のゲートは、ＡＮＤゲート２０８の出力によ
って制御される。したがって、ブロック書込み特徴が選
択される、すなわち、回線ＷＴＣＬＲが高論理値にある
事態においては、４−の−１復号器２１０の動作結果
は、たとえ対応する出力回線２０２その関連する４つの
列の群を選択したとしても、４−の−１復号器２１０の
動作結果は無視されるであろう。
４があり、簡単のために図７においては、１つの列選択
回路２０４だけが示されている。前置復号器２００から
の関連する出力回線２０２は、各列選択回路２０４内に
含まれる。ＡＮＤゲート２０６の１つの入力、及びＡＮ
Ｄゲート２０８の１つの入力に接続されている。特別機
能回路３０からの回線ＷＴＣＬＲはＡＮＤゲート２０６
の第二入力に接続され、否定素子２０７によって反転さ
れる回線ＷＴＣＬＲはＡＮＤゲート２０８の第二入力に
接続される。上述のように、回線ＷＴＣＬＲは、色レジ
スタ５０が配列２に書き込まれるときに発生される、ま
た配列２の各々内の多数の列をアドレス指定するに当た
ってのここに説明される特徴は同じ信号によって使用可
能である。なおまた、列選択回路２０４に含まれて４−
の−１復号器２１０があり、等速呼出し態様においてア
ドレス指定されるべき配列２内の列の選択に当たって、
端子ＡＹ０からＡＹ７を最下位列アドレス・ビットの実
際の復号を実行する。４−の−１復号器２１０は、端子
ＡＹ０からＡＹ７の値に応じて、４つの回線２１４ n か
ら２１４n+3 を駆動する。パス・トランジスタ２１２n
から２１２n+3 はその対応する回線２１４n から２１４
n+3 をその対応するトランジスタ２２０n から２２０
n+3 のゲートに接続する。各トランジスタ２１２n から
２１２n+3 のゲートは、ＡＮＤゲート２０８の出力によ
って制御される。したがって、ブロック書込み特徴が選
択される、すなわち、回線ＷＴＣＬＲが高論理値にある
事態においては、４−の−１復号器２１０の動作結果
は、たとえ対応する出力回線２０２その関連する４つの
列の群を選択したとしても、４−の−１復号器２１０の
動作結果は無視されるであろう。
【００５４】列選択回路２０４は、図７に回線４３0 、
４３2 、４３4 、４３6 として示されているように、ラ
ッチ４２の内容の偶数ビットを受け取る。上述のよう
に、ラッチ４２は、各サイクルを書込み使用可能信号ク
ロツク信号の後の時刻に受け取るデータ端子Ｄ０からＤ
７の値を記憶する。回線４３0 、４３2 、４３4 、４３
6 の各々は、パス・トランジスタ２１６n から２１６
n+3 に接続され、これらのトランジスタはそのゲートを
ＡＮＤゲート２０６の出力に接続され、これらのトラン
ジスタの各々はまたその対応するトランジスタ２２０n
から２２０n+3 のゲートに接続されている。
４３2 、４３4 、４３6 として示されているように、ラ
ッチ４２の内容の偶数ビットを受け取る。上述のよう
に、ラッチ４２は、各サイクルを書込み使用可能信号ク
ロツク信号の後の時刻に受け取るデータ端子Ｄ０からＤ
７の値を記憶する。回線４３0 、４３2 、４３4 、４３
6 の各々は、パス・トランジスタ２１６n から２１６
n+3 に接続され、これらのトランジスタはそのゲートを
ＡＮＤゲート２０６の出力に接続され、これらのトラン
ジスタの各々はまたその対応するトランジスタ２２０n
から２２０n+3 のゲートに接続されている。
【００５５】トランジスタ２２０n から２２０n+3 は、
配列２に関連する入出力緩衝記憶装置２４をその列に関
連する読出し増幅器４に接続し、これによって技術的に
周知の仕方で、選択された列に対する書込み動作を達成
する。回線ＷＴＣＬＲが使用可能でない通常動作の場合
には、ＡＮＤゲート２０６の出力は低論理値にあり、回
線４３0 、４３2 、４３4 、４３6 をトランジスタ２２
０n から２２０n+3 の状態に影響を及ぼさないように使
用禁止する。同時に、ＡＮＤゲート２０８の前置復号器
２００によって選択された４つの列の群に対する出力は
高論理値にあり、これによって４−の−１復号器２０４
の結果で、関連する入出力緩衝記憶装置２４の選択され
た列に対する読出し増幅器４の接続を制御するのを可能
とする。
配列２に関連する入出力緩衝記憶装置２４をその列に関
連する読出し増幅器４に接続し、これによって技術的に
周知の仕方で、選択された列に対する書込み動作を達成
する。回線ＷＴＣＬＲが使用可能でない通常動作の場合
には、ＡＮＤゲート２０６の出力は低論理値にあり、回
線４３0 、４３2 、４３4 、４３6 をトランジスタ２２
０n から２２０n+3 の状態に影響を及ぼさないように使
用禁止する。同時に、ＡＮＤゲート２０８の前置復号器
２００によって選択された４つの列の群に対する出力は
高論理値にあり、これによって４−の−１復号器２０４
の結果で、関連する入出力緩衝記憶装置２４の選択され
た列に対する読出し増幅器４の接続を制御するのを可能
とする。
【００５６】組合せ論理回路４４によって回線ＷＴＣＬ
Ｒを使用可能とするために第１表に示されたように回線
ＷＥ- 、ＳＦ及びＲＴ- の状態に応じてブロツク書込み
特徴が選択されるとき、端子ＡＹ２からＡＹ７に応答し
て前置復号器２００によって選択された４つの列の群に
対してＡＮＤゲート２０６の出力は高論理値にあるであ
ろう。この事態について、回線４３0 、４３2 、４
３4 、４３6 の状態は、トランジスタ２２０n から２２
０n+3 のどれが導通するかを判定し、及び実に関連する
群内の最高全部で４つの列のその入出力緩衝記憶装置２
４への接続を可能とする。次いで、配列２に対応する色
レジスタ５０のビット内容が、ラッチ４２からの回線４
３0 、４３2 、４３4 、４３6 の状態によって選択され
る列内に書き込まれる。
Ｒを使用可能とするために第１表に示されたように回線
ＷＥ- 、ＳＦ及びＲＴ- の状態に応じてブロツク書込み
特徴が選択されるとき、端子ＡＹ２からＡＹ７に応答し
て前置復号器２００によって選択された４つの列の群に
対してＡＮＤゲート２０６の出力は高論理値にあるであ
ろう。この事態について、回線４３0 、４３2 、４
３4 、４３6 の状態は、トランジスタ２２０n から２２
０n+3 のどれが導通するかを判定し、及び実に関連する
群内の最高全部で４つの列のその入出力緩衝記憶装置２
４への接続を可能とする。次いで、配列２に対応する色
レジスタ５０のビット内容が、ラッチ４２からの回線４
３0 、４３2 、４３4 、４３6 の状態によって選択され
る列内に書き込まれる。
【００５７】図８を参照すると、ブロツク書込み動作を
説明するタイミング線図が示されている。前掲の第１表
から明らかなように、回線ＣＡＳ- 列アドレス信号が高
論理値へ移行するとき回線ＳＦが高論理値にあることに
関連して、回線ＲＡＳ- の活性への遷移時に回線ＴＲ-
が高論理値にありかつ両回線ＷＥ- 、ＳＦが低論理値に
あるときの書込みサイクル中に色レジスタ５０の内容が
書き込まれる。第１表に従って、かつ図８に示されてい
るように、色レジスタの書込み動作（及び本実施例にお
けるブロツク書込み特徴）は、回線ＲＡＳ- 行アドレス
・ストローブ信号がその低論理値において活性へ遷移す
るときに、回線ＴＲ- は、高論理値にあり、かつ回線Ｗ
Ｅ- ＳＦの論理ＡＮＤが低論理値レベルにあることを要
求し、また回線ＣＡＳ- 列アドレス・ストローブ信号が
活性へ移行するとき、回線ＳＦが高論理値にあることを
要求する。ブロツク書込み態様がこのようにして使用可
能にされることに伴って、活性に移行する回線ＣＡＳ-
とＷＥ- の論理条件成立に応じてデータ端子Ｄ０からＤ
７のデータ入力信号の偶数ビットの値、（すなわち、デ
ータ端子Ｄ０、Ｄ２、Ｄ４、Ｄ６）が、対応する配列２
に対する色レジスタ５０の内容でもって書き込むべき４
つの列からなる群内の列を指定する。上述のように、こ
のような列の全て４つのがこの態様においてアドレス指
定され、８つの配列２の各々内の４つの列が単一サイク
ルにおいて書き込まれるという特徴を提供する。
説明するタイミング線図が示されている。前掲の第１表
から明らかなように、回線ＣＡＳ- 列アドレス信号が高
論理値へ移行するとき回線ＳＦが高論理値にあることに
関連して、回線ＲＡＳ- の活性への遷移時に回線ＴＲ-
が高論理値にありかつ両回線ＷＥ- 、ＳＦが低論理値に
あるときの書込みサイクル中に色レジスタ５０の内容が
書き込まれる。第１表に従って、かつ図８に示されてい
るように、色レジスタの書込み動作（及び本実施例にお
けるブロツク書込み特徴）は、回線ＲＡＳ- 行アドレス
・ストローブ信号がその低論理値において活性へ遷移す
るときに、回線ＴＲ- は、高論理値にあり、かつ回線Ｗ
Ｅ- ＳＦの論理ＡＮＤが低論理値レベルにあることを要
求し、また回線ＣＡＳ- 列アドレス・ストローブ信号が
活性へ移行するとき、回線ＳＦが高論理値にあることを
要求する。ブロツク書込み態様がこのようにして使用可
能にされることに伴って、活性に移行する回線ＣＡＳ-
とＷＥ- の論理条件成立に応じてデータ端子Ｄ０からＤ
７のデータ入力信号の偶数ビットの値、（すなわち、デ
ータ端子Ｄ０、Ｄ２、Ｄ４、Ｄ６）が、対応する配列２
に対する色レジスタ５０の内容でもって書き込むべき４
つの列からなる群内の列を指定する。上述のように、こ
のような列の全て４つのがこの態様においてアドレス指
定され、８つの配列２の各々内の４つの列が単一サイク
ルにおいて書き込まれるという特徴を提供する。
【００５８】第１表を、再び参照すると、回線ＳＦとＷ
Ｅ- の両方が回線ＲＡＳ- の活性への遷移時に低論理値
にある事態においては、マスク書込み動作がブロック書
込み特徴に従って使用可能である。このようにして、色
レジスタ５０の内容が（４つの列の群内の）多数の列
に、選択され他配列だけに、書き込まれる。図９を参照
すると、色レジスタ５０の応用がレジスタ規模で示され
ており、かつ書込みマスク・レジスタ５４が２つの列Ｃ
ＯＬn 及びＣＯＬn+1 に関連する配列２の各々内の記憶
場所の内容を変更するように示されている。上述したよ
うに、図８のタイミングにおいて回線ＣＡＳ- が活性に
なった後に回線ＷＥ- 使用可能信号が活性に移行すると
きデータ端子Ｄ０、Ｄ２が論理値”１”を有しかつデー
タ端子Ｄ４、Ｄ６が論理値”０”にある事態において、
列ＣＯＬn 及びＣＯＬn+1 が、選択される。図６の例に
おいては、下位第３ビットから第６ビットだけが色レジ
スタ５０の内容で書き込まれたが、しかしながら、上に
説明されたブロック書込み特徴は選択された列ＣＯＬn
及びＣＯＬn+1 においても同時におこなわれる。
Ｅ- の両方が回線ＲＡＳ- の活性への遷移時に低論理値
にある事態においては、マスク書込み動作がブロック書
込み特徴に従って使用可能である。このようにして、色
レジスタ５０の内容が（４つの列の群内の）多数の列
に、選択され他配列だけに、書き込まれる。図９を参照
すると、色レジスタ５０の応用がレジスタ規模で示され
ており、かつ書込みマスク・レジスタ５４が２つの列Ｃ
ＯＬn 及びＣＯＬn+1 に関連する配列２の各々内の記憶
場所の内容を変更するように示されている。上述したよ
うに、図８のタイミングにおいて回線ＣＡＳ- が活性に
なった後に回線ＷＥ- 使用可能信号が活性に移行すると
きデータ端子Ｄ０、Ｄ２が論理値”１”を有しかつデー
タ端子Ｄ４、Ｄ６が論理値”０”にある事態において、
列ＣＯＬn 及びＣＯＬn+1 が、選択される。図６の例に
おいては、下位第３ビットから第６ビットだけが色レジ
スタ５０の内容で書き込まれたが、しかしながら、上に
説明されたブロック書込み特徴は選択された列ＣＯＬn
及びＣＯＬn+1 においても同時におこなわれる。
【００５９】ここで、図１１を参照して、選択行書込み
動作を実行するための二重ポート記憶装置１内の追加回
路の構成及び動作を詳しく説明しよう。図１１は、単一
の読出し増幅器４を示しこの読出し増幅器はビット回路
３００ａ及び３００ｂに接続される。図１１に示された
ビット回路の構成は、１９８７年４月１４日ダビット・
Ｊ・マッケロイ（Ｄａｖｉｄ Ｊ ＭｃＥｌｒｏｙ）に
発行されかつテキサス・インスツルメンツ有限責任会社
に譲渡された米国特許第４，６５８，３７７号の記載と
同様の「折返し」ビット回線式のものである。データ
は、記憶コンデンサ３０６ａ及び３０６ｂ内に電荷記憶
の形で記憶され、このコンデンサはそれぞれ転送ゲート
３０８ａ及び３０８ｂによってビット回線３００ａ及び
３００ｂに接続可能である。転送ゲーと３０８ａ及び３
０８ｂは行選択回線ＸＷＤ０及びＸＷＤ１信号によって
それぞれ制御され、これらの信号は二重ポート記憶装置
１によって受け取られる行アドレス信号の復号からＸ復
号器１８によって発生される。もちろん、多数の記憶コ
ンデンサ３０６が読出し増幅器４の各々に関連させら
れ、これらのコンデンサの半分はビット回線３００ａに
接続可能であり残り半分は回線３００ｂに接続可能であ
る（すなわち、５１２×２０４８構成の１メガ・ビット
等速呼出し記憶装置の場合５１２個の記憶コンデンサ３
０６のうちの２５６個ずつがビット回線３００ａ及び３
００ｂの各々に接続可能である）。簡単化のために図１
１においては単一の記憶コンデンサ３０６がビット回線
３００ａ及び３００ｂの各々に関連して示されている。
単一行アドレス信号回線が読出し増幅器４に関連する各
記憶コンデンサ３０６に関連させられ、行選択信号の１
つのみ（例えば、回線ＸＷＤ０及びＸＷＤ１のうちの１
つのみ）が呼出しサイクル中に高論理（能動状態）値を
取るであろう。ビット回線３００ａ及び３００ｂの各々
に関連するダミー・コンデンサ３０２ａ及び３０２ｂが
配設され、これらは参照電荷を記憶しこの参照電荷に対
して選択された記憶コンデンサ３０６内の電荷が読出し
増幅器４によって比較される。この実施例においては、
ダミー・コンデンサ３０２は記憶コンデンサ３０６と実
質的に同じ寸法のものであり及び同じ静電容量を有す
る。ダミー・コンデンサ３０２ａ及び３０２ｂはそれぞ
れダミー転送ゲート３０４ａ及び３０４ｂによってビッ
ト回線３００ａ及び３００ｂに接続可能である。ダミー
転送ゲート３０４ａ及び３０４ｂは、それぞれダミー語
回線ＤＵＭ０及びＤＵＭ１信号によって制御され、これ
らの信号は下に説明されるような仕方で行アドレス信号
に応答してＸ復号器１８によって発生される。
動作を実行するための二重ポート記憶装置１内の追加回
路の構成及び動作を詳しく説明しよう。図１１は、単一
の読出し増幅器４を示しこの読出し増幅器はビット回路
３００ａ及び３００ｂに接続される。図１１に示された
ビット回路の構成は、１９８７年４月１４日ダビット・
Ｊ・マッケロイ（Ｄａｖｉｄ Ｊ ＭｃＥｌｒｏｙ）に
発行されかつテキサス・インスツルメンツ有限責任会社
に譲渡された米国特許第４，６５８，３７７号の記載と
同様の「折返し」ビット回線式のものである。データ
は、記憶コンデンサ３０６ａ及び３０６ｂ内に電荷記憶
の形で記憶され、このコンデンサはそれぞれ転送ゲート
３０８ａ及び３０８ｂによってビット回線３００ａ及び
３００ｂに接続可能である。転送ゲーと３０８ａ及び３
０８ｂは行選択回線ＸＷＤ０及びＸＷＤ１信号によって
それぞれ制御され、これらの信号は二重ポート記憶装置
１によって受け取られる行アドレス信号の復号からＸ復
号器１８によって発生される。もちろん、多数の記憶コ
ンデンサ３０６が読出し増幅器４の各々に関連させら
れ、これらのコンデンサの半分はビット回線３００ａに
接続可能であり残り半分は回線３００ｂに接続可能であ
る（すなわち、５１２×２０４８構成の１メガ・ビット
等速呼出し記憶装置の場合５１２個の記憶コンデンサ３
０６のうちの２５６個ずつがビット回線３００ａ及び３
００ｂの各々に接続可能である）。簡単化のために図１
１においては単一の記憶コンデンサ３０６がビット回線
３００ａ及び３００ｂの各々に関連して示されている。
単一行アドレス信号回線が読出し増幅器４に関連する各
記憶コンデンサ３０６に関連させられ、行選択信号の１
つのみ（例えば、回線ＸＷＤ０及びＸＷＤ１のうちの１
つのみ）が呼出しサイクル中に高論理（能動状態）値を
取るであろう。ビット回線３００ａ及び３００ｂの各々
に関連するダミー・コンデンサ３０２ａ及び３０２ｂが
配設され、これらは参照電荷を記憶しこの参照電荷に対
して選択された記憶コンデンサ３０６内の電荷が読出し
増幅器４によって比較される。この実施例においては、
ダミー・コンデンサ３０２は記憶コンデンサ３０６と実
質的に同じ寸法のものであり及び同じ静電容量を有す
る。ダミー・コンデンサ３０２ａ及び３０２ｂはそれぞ
れダミー転送ゲート３０４ａ及び３０４ｂによってビッ
ト回線３００ａ及び３００ｂに接続可能である。ダミー
転送ゲート３０４ａ及び３０４ｂは、それぞれダミー語
回線ＤＵＭ０及びＤＵＭ１信号によって制御され、これ
らの信号は下に説明されるような仕方で行アドレス信号
に応答してＸ復号器１８によって発生される。
【００６０】さらにダミー・コンデンサ３０２ａ及び３
０２ｂに接続されてダミー予充電トランジスタ３１２ａ
及び３１２ｂがあり、これらの各々は予充電電圧Ｖref
に接続される。ダミー予充電トランジスタ３１２のゲー
トは予充電クロック信号ＰＣによって制御され、このク
ロック信号は記憶サイクルの予充電部分中に供給され、
この時間中ダミー語回線ＤＵＭ０及びＤＵＭ１は低論理
値を取り、したがってダミー・コンデンサ３０２はその
関連するビット回線３００から絶縁される。予充電クロ
ック信号の供給中、トランジスタ３１２はターンオンさ
れて、予充電電圧Ｖref がダミー・コンデンサ３０２に
印加され、関連する電荷をこのコンデンサの内部に記憶
する。この実施例において、電圧Ｖref は二重ポート記
憶装置１の電源電圧Ｖddの約１／３であり、ダミー・コ
ンデンサ３０２は記憶コンデンサ３０６とほとんど同じ
静電容量値を有するので、全”１”状態の約１／３がし
たがって予充電中にダミー・コンデンサ３０２の各々内
に記憶される（全”１”状態はＶdd値の印加によって記
憶コンデンサ３０６内に書込み又は記憶される）。ダミ
ー・コンデンサ３０２内のこの１／３Ｖdd値は、記憶コ
ンデンサの漏れ及びその他の作用に起因して記憶された
全”１”状態の低下を配慮して、参照電荷が”１”及
び”０”状態との間でこれらからほとんど等距離の値に
あるようにするには、この実施例にとって好適である。
０２ｂに接続されてダミー予充電トランジスタ３１２ａ
及び３１２ｂがあり、これらの各々は予充電電圧Ｖref
に接続される。ダミー予充電トランジスタ３１２のゲー
トは予充電クロック信号ＰＣによって制御され、このク
ロック信号は記憶サイクルの予充電部分中に供給され、
この時間中ダミー語回線ＤＵＭ０及びＤＵＭ１は低論理
値を取り、したがってダミー・コンデンサ３０２はその
関連するビット回線３００から絶縁される。予充電クロ
ック信号の供給中、トランジスタ３１２はターンオンさ
れて、予充電電圧Ｖref がダミー・コンデンサ３０２に
印加され、関連する電荷をこのコンデンサの内部に記憶
する。この実施例において、電圧Ｖref は二重ポート記
憶装置１の電源電圧Ｖddの約１／３であり、ダミー・コ
ンデンサ３０２は記憶コンデンサ３０６とほとんど同じ
静電容量値を有するので、全”１”状態の約１／３がし
たがって予充電中にダミー・コンデンサ３０２の各々内
に記憶される（全”１”状態はＶdd値の印加によって記
憶コンデンサ３０６内に書込み又は記憶される）。ダミ
ー・コンデンサ３０２内のこの１／３Ｖdd値は、記憶コ
ンデンサの漏れ及びその他の作用に起因して記憶された
全”１”状態の低下を配慮して、参照電荷が”１”及
び”０”状態との間でこれらからほとんど等距離の値に
あるようにするには、この実施例にとって好適である。
【００６１】上掲の特許第４，６５８，３７７号に記載
されているように、ビット回線３００ａ及び３００ｂは
好適には等化されかつ１／２Ｖddの電圧に予充電され
る。つまり、先行記憶サイクルにおける読出し増幅器４
の復元動作の後にビット回線３００の１つは実質的にＶ
ddにありかつ他のビット回線は実質的に接地電位にある
から、１／２Ｖddな電圧の予充電は２つのビット回線３
００ａ及び３００ｂを単に互いに等化することを通して
その大部分を達成され、したがってこれらのビット回線
３００を所望の電圧に予充電するに必要な外部電力は少
なくて済む。この等化及び予充電は能動サイクルの後に
起こり、かつもちろんダミー・コンデンサ３０２の予充
電中にこれを起こすことができる。
されているように、ビット回線３００ａ及び３００ｂは
好適には等化されかつ１／２Ｖddの電圧に予充電され
る。つまり、先行記憶サイクルにおける読出し増幅器４
の復元動作の後にビット回線３００の１つは実質的にＶ
ddにありかつ他のビット回線は実質的に接地電位にある
から、１／２Ｖddな電圧の予充電は２つのビット回線３
００ａ及び３００ｂを単に互いに等化することを通して
その大部分を達成され、したがってこれらのビット回線
３００を所望の電圧に予充電するに必要な外部電力は少
なくて済む。この等化及び予充電は能動サイクルの後に
起こり、かつもちろんダミー・コンデンサ３０２の予充
電中にこれを起こすことができる。
【００６２】米国特許第４，６５８，３７７号に記載さ
れているように、折り返しビット回線配置は、選択され
た行内の記憶コンデンサ３０６をビット回線３００の１
つに接続し、一方ダミー・コンデンサ３０２をそのビッ
ト回線対内の相手のビット回線３００に接続することに
よって動作する。例えば、もし記憶コンデンサ３０６ａ
が選択されようとしたならば、行選択回線ＸＷＤ０信号
は能動状態すなわち高論理値を取って、転送ゲート３０
８ａをターンオンし、これによって記憶コンデンサ３０
６ａがビット回線３００ａに接続されるであろう。復号
された行アドレス値はダミー語回線ＤＵＭ１を能動状態
すなわち高論理値に駆動して、ダミー転送ゲート３０４
ｂをターンオンし、これによってダミー・コンデンサ３
０２ｂがビット回線３００ｂに接続されるであろう。上
掲の米国特許第４，６５８，３７７号に記載されている
ように、読出し増幅器４は、記憶コンデンサ３０６ａ及
びダミー・コンデンサ３０２ｂがこの読出し増幅器に接
続された後ビット回線３００ａ及び３００ｂとの間に差
働的に記憶された電圧を読み出し、（読出し増幅器４が
Ｙ復号器２０によって選択されたならば）入出力緩衝記
憶装置２４に伝送するためにこの読み出した差電圧を論
理値にまで増幅し、（その関連する読出し増幅器４がＹ
復号器２０によって選択されたか否か）読み出した論理
値を記憶コンデンサ３０６ａ内に復元する。留意すべき
ことは、上掲の米国特許第４，６５８，３７７号は区分
化折り返しビット回線という解決策を記載しており、こ
こではビット回線３００の各々は区分に分けられ、その
場合選択された個々の区分は追加の復号によって読出し
復号器４に適用されるために選択されるということであ
る。この区分化解決策の利点はここに記載されている二
重ポート記憶装置１にも等しく適用可能であるけれど
も、図１１の構成は簡単化のためにビット回線３００の
このような区分化は含んでいない、これは、区分化解決
策がここに説明される選択行書込み態様の動作及び利点
の達成にとって本質的ではないからである。
れているように、折り返しビット回線配置は、選択され
た行内の記憶コンデンサ３０６をビット回線３００の１
つに接続し、一方ダミー・コンデンサ３０２をそのビッ
ト回線対内の相手のビット回線３００に接続することに
よって動作する。例えば、もし記憶コンデンサ３０６ａ
が選択されようとしたならば、行選択回線ＸＷＤ０信号
は能動状態すなわち高論理値を取って、転送ゲート３０
８ａをターンオンし、これによって記憶コンデンサ３０
６ａがビット回線３００ａに接続されるであろう。復号
された行アドレス値はダミー語回線ＤＵＭ１を能動状態
すなわち高論理値に駆動して、ダミー転送ゲート３０４
ｂをターンオンし、これによってダミー・コンデンサ３
０２ｂがビット回線３００ｂに接続されるであろう。上
掲の米国特許第４，６５８，３７７号に記載されている
ように、読出し増幅器４は、記憶コンデンサ３０６ａ及
びダミー・コンデンサ３０２ｂがこの読出し増幅器に接
続された後ビット回線３００ａ及び３００ｂとの間に差
働的に記憶された電圧を読み出し、（読出し増幅器４が
Ｙ復号器２０によって選択されたならば）入出力緩衝記
憶装置２４に伝送するためにこの読み出した差電圧を論
理値にまで増幅し、（その関連する読出し増幅器４がＹ
復号器２０によって選択されたか否か）読み出した論理
値を記憶コンデンサ３０６ａ内に復元する。留意すべき
ことは、上掲の米国特許第４，６５８，３７７号は区分
化折り返しビット回線という解決策を記載しており、こ
こではビット回線３００の各々は区分に分けられ、その
場合選択された個々の区分は追加の復号によって読出し
復号器４に適用されるために選択されるということであ
る。この区分化解決策の利点はここに記載されている二
重ポート記憶装置１にも等しく適用可能であるけれど
も、図１１の構成は簡単化のためにビット回線３００の
このような区分化は含んでいない、これは、区分化解決
策がここに説明される選択行書込み態様の動作及び利点
の達成にとって本質的ではないからである。
【００６３】ここに説明された選択行書込み態様の目的
のため、トランジスタ３２０ａ及び３２０ｂがそれぞれ
ビット回線３００ａ及び３００ｂに接続される。トラン
ジスタ３２０ａ及び３２０ｂのゲートはそれぞれ回線Ｆ
０及びＦ１データ信号によって制御される。トランジス
タ３２０ａ及び３２０ｂは回線３２１を経由してコンデ
ンサ３２２の１つの電極板に接続され、このコンデンサ
はその他の電極板を接地されている。トランジスタ３２
４はコンデンサ３２２に並列に接続され、そのゲートを
予充電クロック信号ＰＣによって制御され、予充電クロ
ック信号ＰＣが能動状態すなわち高論理値のとき（記憶
サイクルの予充電部分中に起こる）、コンデンサ３２２
は放電して接地電位に達する。回線３２１は、同様にト
ランジスタ３２０を経由して他の読出し増幅器４に関連
する追加のビット回線３００に接続可能である。このよ
うにして、コンデンサ３２２はビット回線３００の多数
対によって共用される。好適には、単一のコンデンサ３
２２の共用は二重ポート記憶装置１の単一の入出力（す
なわち、単一の配列２内の）に関連するビット回線３０
０に限定される。コンデンサ３２２によって供給される
データ状態の選択は、さらに以下に説明される。
のため、トランジスタ３２０ａ及び３２０ｂがそれぞれ
ビット回線３００ａ及び３００ｂに接続される。トラン
ジスタ３２０ａ及び３２０ｂのゲートはそれぞれ回線Ｆ
０及びＦ１データ信号によって制御される。トランジス
タ３２０ａ及び３２０ｂは回線３２１を経由してコンデ
ンサ３２２の１つの電極板に接続され、このコンデンサ
はその他の電極板を接地されている。トランジスタ３２
４はコンデンサ３２２に並列に接続され、そのゲートを
予充電クロック信号ＰＣによって制御され、予充電クロ
ック信号ＰＣが能動状態すなわち高論理値のとき（記憶
サイクルの予充電部分中に起こる）、コンデンサ３２２
は放電して接地電位に達する。回線３２１は、同様にト
ランジスタ３２０を経由して他の読出し増幅器４に関連
する追加のビット回線３００に接続可能である。このよ
うにして、コンデンサ３２２はビット回線３００の多数
対によって共用される。好適には、単一のコンデンサ３
２２の共用は二重ポート記憶装置１の単一の入出力（す
なわち、単一の配列２内の）に関連するビット回線３０
０に限定される。コンデンサ３２２によって供給される
データ状態の選択は、さらに以下に説明される。
【００６４】この実施例に内蔵される選択行書込み態様
は、記憶コンデンサ３０６及びダミー・コンデンサ３０
２によって読出し増幅器４に供給される電荷を無効に
し、その結果、各読出し増幅器４の各々が強制的に同じ
状態に置かれ、選択された行内の記憶コンデンサ３０６
の各々内に同じデータ状態を復元することによって、達
成される。この実施例においては、このことは、コンデ
ンサ３２２を、読出し中に記憶コンデンサ３０６が接続
されるビット回線３００又はダミー・コンデンサ３０２
が接続される相手のビット回線３００のいずれかに接続
することによって、達成される。最新のダイナミック等
速呼出し記憶装置においては、典型的なビット回線３０
０の寄生静電容量は典型的記憶コンデンサ３０６の静電
容量の約１０倍であることは、もちろん、周知である。
コンデンサ３２２は、記憶コンデンサ３０６又はダミー
・コンデンサ３０２のいずれかを放電させるために、及
び回線３２１がトランジスタ３２０を通して接続されて
いるビット回線３００を、読出し増幅器４が既値の極性
方向に設定される程度に応じて、部分的に放電させるた
めに、充分な寸法のものである。記憶コンデンサ３０６
ａが”０”状態を書き込まれるように選択行書込み動作
が達成される場合には、回線Ｆ０信号は読出しに先立っ
て能動状態を取り、コンデンサ３２２をビット回線３０
０ａに接続し、これが、記憶コンデンサ３０６ａ内の記
憶データにかかわらず、記憶コンデンサ３０６ａ及びビ
ット回線３００ａを放電させるように作用する。読出し
中、読出し増幅器４は、したがって、あたかも記憶コン
デンサ３０６ａがその内部に電荷を記憶していない（す
なわち、”０”状態）のように動作する。復元動作にお
いては、読出し増幅器４は、記憶コンデンサ３０６ａ内
に”０”状態を復元させる。このことは、語回線ＷＸＤ
０信号に関連する記憶コンデンサの各々に対してもまた
起こり、それゆえ記憶装置１の全体的な行が、Ｙ復号器
２０及び記憶装置１内の書込み回路を使用することな
く、単一サイクル中に”０”状態を書き込まれる。
は、記憶コンデンサ３０６及びダミー・コンデンサ３０
２によって読出し増幅器４に供給される電荷を無効に
し、その結果、各読出し増幅器４の各々が強制的に同じ
状態に置かれ、選択された行内の記憶コンデンサ３０６
の各々内に同じデータ状態を復元することによって、達
成される。この実施例においては、このことは、コンデ
ンサ３２２を、読出し中に記憶コンデンサ３０６が接続
されるビット回線３００又はダミー・コンデンサ３０２
が接続される相手のビット回線３００のいずれかに接続
することによって、達成される。最新のダイナミック等
速呼出し記憶装置においては、典型的なビット回線３０
０の寄生静電容量は典型的記憶コンデンサ３０６の静電
容量の約１０倍であることは、もちろん、周知である。
コンデンサ３２２は、記憶コンデンサ３０６又はダミー
・コンデンサ３０２のいずれかを放電させるために、及
び回線３２１がトランジスタ３２０を通して接続されて
いるビット回線３００を、読出し増幅器４が既値の極性
方向に設定される程度に応じて、部分的に放電させるた
めに、充分な寸法のものである。記憶コンデンサ３０６
ａが”０”状態を書き込まれるように選択行書込み動作
が達成される場合には、回線Ｆ０信号は読出しに先立っ
て能動状態を取り、コンデンサ３２２をビット回線３０
０ａに接続し、これが、記憶コンデンサ３０６ａ内の記
憶データにかかわらず、記憶コンデンサ３０６ａ及びビ
ット回線３００ａを放電させるように作用する。読出し
中、読出し増幅器４は、したがって、あたかも記憶コン
デンサ３０６ａがその内部に電荷を記憶していない（す
なわち、”０”状態）のように動作する。復元動作にお
いては、読出し増幅器４は、記憶コンデンサ３０６ａ内
に”０”状態を復元させる。このことは、語回線ＷＸＤ
０信号に関連する記憶コンデンサの各々に対してもまた
起こり、それゆえ記憶装置１の全体的な行が、Ｙ復号器
２０及び記憶装置１内の書込み回路を使用することな
く、単一サイクル中に”０”状態を書き込まれる。
【００６５】第２表は、ビット回線３００ａ及び３００
ｂのそれぞれに関連する記憶コンデンサ３０６ａ及び３
０６ｂ内に”１”及び”０”状態の書込みを達成するた
めにコンデンサ３２２が接続されるビット回線の状態を
示す。
ｂのそれぞれに関連する記憶コンデンサ３０６ａ及び３
０６ｂ内に”１”及び”０”状態の書込みを達成するた
めにコンデンサ３２２が接続されるビット回線の状態を
示す。
【表２】 第 ２ 表 記憶コンデンサ データ 能動データ信号 ３０６ａ ０ Ｆ０ ３０６ａ １ Ｆ１ ３０６ｂ ０ Ｆ１ ３０６ｂ １ Ｆ０
【００６６】図１１から明らかなように、”０”状態を
書き込むためには、コンデンサ３２２は選択された記憶
コンデンサ３０６のビット回線３００に接続されなけれ
ばならない、また”１”状態を書き込むためには、コン
デンサ３２２は選択されたダミー・コンデンサのビット
回線３００に接続されなければならない。
書き込むためには、コンデンサ３２２は選択された記憶
コンデンサ３０６のビット回線３００に接続されなけれ
ばならない、また”１”状態を書き込むためには、コン
デンサ３２２は選択されたダミー・コンデンサのビット
回線３００に接続されなければならない。
【００６７】上述の機能を達成するためのコンデンサ３
２２の最少容量は、容易に計算することができる。選択
された行書込み動作においてコンデンサ３２２にとって
最悪の場合は、記憶コンデンサ３００６が”１”状態を
記憶しているときにこのコンデンサが接続されているビ
ット回線３００に”０”状態を書き込む場合である。こ
の場合の動作は、コンデンサ３２２に（例えば）記憶コ
ンデンサ３０６ａを全”１”状態から放電させること、
及び書込みを達成しながら、読出し増幅器４が記憶コン
デンサ３０６ａの”０”状態にあることを読み出すこ
と、また”０”がこの記憶コンデンサ内に復元されるこ
ととを保証するために（ビット回線３００ｂに関連す
る）ダミー・コンデンサ３０２ｂ内に記憶されている電
荷量だけ記憶コンデンサに関連するビット回線３００ａ
をさらに放電させることを必要とする。ダミー・コンデ
ンサ３０２ｂによってビット回線３００ｂに供給される
電荷は、このコンデンサの容量Ｃ302 に掛けることの予
充電電圧差Ｖbit −Ｖref であり、ここにＶbit はビッ
ト回線予充電電圧またＶref は、ダミー・コンデンサの
予充電電圧である。記憶コンデンサ３０６ａによってビ
ット回線３００ａに供給される最大電荷は、このコンデ
ンサの静電容量Ｃ306 に掛けることのＶdd（”１”を記
憶の場合）とＶbit の電圧差である。コンデンサ３２２
によって記憶されることのできる電荷は、その静電容量
Ｃ322 に掛けることのその初期予充電電圧Ｖ0 とビット
回線予充電電圧Ｖbit との電圧差でありこの電圧差にこ
のコンデンサがトランジスタ３２０ａを通して接続され
る。ビット回線３００の各対はそれ固有のコンデンサ３
２２及びこれに関連する予充電トランジスタ３２４を有
してもよい。しかし、レイアウトの見地からはビット回
線３００の多数の対によって単一のコンデンサ３２２及
び予充電トランジスタ３２４を共用することの方が遙か
に効率的である。この場合、もちろん、コンデンサ３２
２はビット回線３００の関連する全ての対にとって同時
に起る最悪の条件（例えば、全ての選択された記憶コン
デンサ３０６から”１”状態を放電させる）に適合する
寸法のものであることを必要とする。したがって、逐次
選択行書込み動作は、コンデンサ３２２の静電容量Ｃ
322 が次の関係を満足することを要求する。 Ｃ322(Ｖbit −Ｖ0)＞ｎ［Ｃ366(Ｖdd−Ｖbit ) ＋Ｃ302(Ｖbit −Ｖref] ここに、ｎは単一コンデンサ３２２を共用する各行ごと
に選択された記憶コンデンサ３０６の数（ビット回線３
００の各対がその固有のコンデンサ３２２を有する場合
は、ｎは１に等しい）。この関係は、したがって、この
ような動作においてコンデンサ３２２によって記憶され
るべき電荷は（ビット回線３００ａの予充電電圧に関し
て）”１”状態を有するｎ個の記憶コンデンサ３０６ａ
によって記憶された電荷に加えることの（ビット回線３
００の予充電電圧に関し）ダミー・コンデンサ３０２ｂ
の各々によって記憶された電荷に少なくとも等しくなけ
ればならないという要求と等価である。しかしながら、
本実施例において上に説明したように、Ｖ0 は接地電位
であり、Ｖbit は１／２Ｖddであり、Ｃ302 はＣ306 に
等しく、またはＶref は１／３Ｖddである。コンデンサ
３２２の静電容量の値を規定する上掲の関係は、したが
って、次のように簡単化される。 Ｃ322 （Ｖdd／２）＞ｎ［２Ｖdd／３）］ これから、次のようになる。 Ｃ322 ＞ｎ［Ｃ306 （４／３）］
２２の最少容量は、容易に計算することができる。選択
された行書込み動作においてコンデンサ３２２にとって
最悪の場合は、記憶コンデンサ３００６が”１”状態を
記憶しているときにこのコンデンサが接続されているビ
ット回線３００に”０”状態を書き込む場合である。こ
の場合の動作は、コンデンサ３２２に（例えば）記憶コ
ンデンサ３０６ａを全”１”状態から放電させること、
及び書込みを達成しながら、読出し増幅器４が記憶コン
デンサ３０６ａの”０”状態にあることを読み出すこ
と、また”０”がこの記憶コンデンサ内に復元されるこ
ととを保証するために（ビット回線３００ｂに関連す
る）ダミー・コンデンサ３０２ｂ内に記憶されている電
荷量だけ記憶コンデンサに関連するビット回線３００ａ
をさらに放電させることを必要とする。ダミー・コンデ
ンサ３０２ｂによってビット回線３００ｂに供給される
電荷は、このコンデンサの容量Ｃ302 に掛けることの予
充電電圧差Ｖbit −Ｖref であり、ここにＶbit はビッ
ト回線予充電電圧またＶref は、ダミー・コンデンサの
予充電電圧である。記憶コンデンサ３０６ａによってビ
ット回線３００ａに供給される最大電荷は、このコンデ
ンサの静電容量Ｃ306 に掛けることのＶdd（”１”を記
憶の場合）とＶbit の電圧差である。コンデンサ３２２
によって記憶されることのできる電荷は、その静電容量
Ｃ322 に掛けることのその初期予充電電圧Ｖ0 とビット
回線予充電電圧Ｖbit との電圧差でありこの電圧差にこ
のコンデンサがトランジスタ３２０ａを通して接続され
る。ビット回線３００の各対はそれ固有のコンデンサ３
２２及びこれに関連する予充電トランジスタ３２４を有
してもよい。しかし、レイアウトの見地からはビット回
線３００の多数の対によって単一のコンデンサ３２２及
び予充電トランジスタ３２４を共用することの方が遙か
に効率的である。この場合、もちろん、コンデンサ３２
２はビット回線３００の関連する全ての対にとって同時
に起る最悪の条件（例えば、全ての選択された記憶コン
デンサ３０６から”１”状態を放電させる）に適合する
寸法のものであることを必要とする。したがって、逐次
選択行書込み動作は、コンデンサ３２２の静電容量Ｃ
322 が次の関係を満足することを要求する。 Ｃ322(Ｖbit −Ｖ0)＞ｎ［Ｃ366(Ｖdd−Ｖbit ) ＋Ｃ302(Ｖbit −Ｖref] ここに、ｎは単一コンデンサ３２２を共用する各行ごと
に選択された記憶コンデンサ３０６の数（ビット回線３
００の各対がその固有のコンデンサ３２２を有する場合
は、ｎは１に等しい）。この関係は、したがって、この
ような動作においてコンデンサ３２２によって記憶され
るべき電荷は（ビット回線３００ａの予充電電圧に関し
て）”１”状態を有するｎ個の記憶コンデンサ３０６ａ
によって記憶された電荷に加えることの（ビット回線３
００の予充電電圧に関し）ダミー・コンデンサ３０２ｂ
の各々によって記憶された電荷に少なくとも等しくなけ
ればならないという要求と等価である。しかしながら、
本実施例において上に説明したように、Ｖ0 は接地電位
であり、Ｖbit は１／２Ｖddであり、Ｃ302 はＣ306 に
等しく、またはＶref は１／３Ｖddである。コンデンサ
３２２の静電容量の値を規定する上掲の関係は、したが
って、次のように簡単化される。 Ｃ322 （Ｖdd／２）＞ｎ［２Ｖdd／３）］ これから、次のようになる。 Ｃ322 ＞ｎ［Ｃ306 （４／３）］
【００６８】記憶コンデンサ３０６の静電容量の値が５
０ｆＦの場合、各配列２の１行内に２５６個の記憶コン
デンサ３０６が選択されたと仮定すると（等速呼出し記
憶装置１においては５１２×２０４８個の記憶コンデン
サ５１２×２５６個からなる８つの配列２に組織されて
いる）。コンデンサ３２２の静電容量の値は少なくとも
約１７ＰＦでなければならない。特に留意すべきこと
は、コンデンサ３２２の接地電位への予充電によって、
ビット回線３００が１／２Ｖddに予充電されている場
合、最少寸法のコンデンサ３２２で済むということであ
る。
０ｆＦの場合、各配列２の１行内に２５６個の記憶コン
デンサ３０６が選択されたと仮定すると（等速呼出し記
憶装置１においては５１２×２０４８個の記憶コンデン
サ５１２×２５６個からなる８つの配列２に組織されて
いる）。コンデンサ３２２の静電容量の値は少なくとも
約１７ＰＦでなければならない。特に留意すべきこと
は、コンデンサ３２２の接地電位への予充電によって、
ビット回線３００が１／２Ｖddに予充電されている場
合、最少寸法のコンデンサ３２２で済むということであ
る。
【００６９】ここに説明された選択行書込み態様の性能
をもっぱら目指す関係上、コンデンサ３２２の寸法はそ
の実用最大値を取ることはない。しかしながら、留意す
べきことは、もしコンデンサ３２２がその接続されてい
るビット回線３００を過剰に放電させるならば、選択行
書込み態様を用していない読出し増幅器４に悪影響を受
けるということである。この事態は、配列２の各々が選
択行書込み態様を実行に当たって独立に選択されるか又
はこれから禁止される二重ポート等速呼出し記憶装置１
として構成された記憶装置内で起こり得る。
をもっぱら目指す関係上、コンデンサ３２２の寸法はそ
の実用最大値を取ることはない。しかしながら、留意す
べきことは、もしコンデンサ３２２がその接続されてい
るビット回線３００を過剰に放電させるならば、選択行
書込み態様を用していない読出し増幅器４に悪影響を受
けるということである。この事態は、配列２の各々が選
択行書込み態様を実行に当たって独立に選択されるか又
はこれから禁止される二重ポート等速呼出し記憶装置１
として構成された記憶装置内で起こり得る。
【００７０】図１１ａを参照すると、上掲の米国特許第
４，６５８，３７７号に記載の典型的相補型金属酸化膜
半導体（ＣＭＯＳ）読出し増幅器４が示されている。ビ
ット回線３００ａ及び３００ｂはそれぞれトランジスタ
３１９ａ及び３１９ｂを経由してｐチャンネル・トラン
ジスタ３４６ａ（又は３４６ｂ、ただしビット回線３０
０ｂの場合）とｎチャンネル・トランジスタ３４４ａ
（又は３４４ｂ）との間の接合における読出し接続点３
０１ａ及び３０１ｂにそれぞれ接続され、これらのトラ
ンジスタ３４４及び３４６は周知の交さ結合否定回路内
で働く。トランジスタ３４４のソースにおける接続点３
４０は複数の読出し増幅器４によって共用されるが、こ
れはトランジスタ３４６のソースにおける接続点３４２
についても同様である。読出し動作中、クロック信号Ｓ
１（クロック信号Ｓ１はクロック信号Ｓ２に先行する）
が増幅を開始するために高論理値に遷移する時間の前に
接続点３４０は接地から絶縁され、このことがビット回
線３００ａと３００ｂとの間の差電圧をその増幅に先立
って安定化させる。なおまたこの時間中、クロック信号
Ｔは高論理値を取り、その結果、ビット回線３００ａ及
び３００ｂが読出し接続点３０１ａ及び３０１ｂにトラ
ンジスタ３１９ａ及び３１９ｂを経由して接続される。
この差電圧の安定化は、読出し増幅器４に結合する雑音
に起因する誤読出しを防止するのに有効である。
４，６５８，３７７号に記載の典型的相補型金属酸化膜
半導体（ＣＭＯＳ）読出し増幅器４が示されている。ビ
ット回線３００ａ及び３００ｂはそれぞれトランジスタ
３１９ａ及び３１９ｂを経由してｐチャンネル・トラン
ジスタ３４６ａ（又は３４６ｂ、ただしビット回線３０
０ｂの場合）とｎチャンネル・トランジスタ３４４ａ
（又は３４４ｂ）との間の接合における読出し接続点３
０１ａ及び３０１ｂにそれぞれ接続され、これらのトラ
ンジスタ３４４及び３４６は周知の交さ結合否定回路内
で働く。トランジスタ３４４のソースにおける接続点３
４０は複数の読出し増幅器４によって共用されるが、こ
れはトランジスタ３４６のソースにおける接続点３４２
についても同様である。読出し動作中、クロック信号Ｓ
１（クロック信号Ｓ１はクロック信号Ｓ２に先行する）
が増幅を開始するために高論理値に遷移する時間の前に
接続点３４０は接地から絶縁され、このことがビット回
線３００ａと３００ｂとの間の差電圧をその増幅に先立
って安定化させる。なおまたこの時間中、クロック信号
Ｔは高論理値を取り、その結果、ビット回線３００ａ及
び３００ｂが読出し接続点３０１ａ及び３０１ｂにトラ
ンジスタ３１９ａ及び３１９ｂを経由して接続される。
この差電圧の安定化は、読出し増幅器４に結合する雑音
に起因する誤読出しを防止するのに有効である。
【００７１】もし図１１のコンデンサ３２２の静電容量
が過大であるならば、それが接続されているビット回線
３００が２／１Ｖddより下にあるｎチャンネル・トラン
ジスタ３４４のしきい電圧よりも低い電圧にまで放電さ
せられる。例えば、もしビット回線３００ａがコンデン
サ３２２に接続されかつ過剰に放電させられると、トラ
ンジスタ３４４ｂはターンオフされかつこのようにトラ
ンジスタ３４４ａはターンオンされ、その結果接続点３
４０がトランジスタ３４４ａを通してビット回線３００
ａの放電を開始させる。接続点３４０のこのような放電
はコンデンサ３２２によって読出し動作を無効にされる
読出し増幅器４にとって無害であるけれども、もし接続
点３４０が読出し増幅器４のうち選択行書込み態様を利
用しないいくつかの増幅器によって共用されるならば、
接続点３４０のこの放電は、ビット回線電圧の安定化に
先立って、その増幅器内の交さ結合否定回路の状態を早
まって設定する（すなわち、あたかもクロック信号Ｓ１
がビット回線３００の安定化に先立って接続点３４０を
接地電位へ変化させ始めるかのようになる）。したがっ
て、コンデンサ３２２は、その関連するビット回線予充
電電圧より低くトランジスタ３４４の１つのしきい電圧
よりも深くそのビット回線を変化させることのないよう
に寸法上限定されなければならない。コンデンサ３２２
の容量の最大値は、記憶装置１内のビット回線３００及
び読出し増幅器４の特性に依存し、かつ通常の熟練技術
の１つによって容易に計算される。
が過大であるならば、それが接続されているビット回線
３００が２／１Ｖddより下にあるｎチャンネル・トラン
ジスタ３４４のしきい電圧よりも低い電圧にまで放電さ
せられる。例えば、もしビット回線３００ａがコンデン
サ３２２に接続されかつ過剰に放電させられると、トラ
ンジスタ３４４ｂはターンオフされかつこのようにトラ
ンジスタ３４４ａはターンオンされ、その結果接続点３
４０がトランジスタ３４４ａを通してビット回線３００
ａの放電を開始させる。接続点３４０のこのような放電
はコンデンサ３２２によって読出し動作を無効にされる
読出し増幅器４にとって無害であるけれども、もし接続
点３４０が読出し増幅器４のうち選択行書込み態様を利
用しないいくつかの増幅器によって共用されるならば、
接続点３４０のこの放電は、ビット回線電圧の安定化に
先立って、その増幅器内の交さ結合否定回路の状態を早
まって設定する（すなわち、あたかもクロック信号Ｓ１
がビット回線３００の安定化に先立って接続点３４０を
接地電位へ変化させ始めるかのようになる）。したがっ
て、コンデンサ３２２は、その関連するビット回線予充
電電圧より低くトランジスタ３４４の１つのしきい電圧
よりも深くそのビット回線を変化させることのないよう
に寸法上限定されなければならない。コンデンサ３２２
の容量の最大値は、記憶装置１内のビット回線３００及
び読出し増幅器４の特性に依存し、かつ通常の熟練技術
の１つによって容易に計算される。
【００７２】図１２は、ブロック形式において、二重等
速呼出し記憶装置１内のコンデンサ３２２の構成を配列
２の各々と関連させて示す。図１２において、図１の機
能ブロックのあるものは簡単化のため示されていない。
配列２0 から２7 の各々は、図１１について上に説明さ
れたように、関連するコンデンサ３２２及びトランジス
タ３２４（図１２においては、ブロック３２６による集
合で示されている）を有する。留意すべきことは、単一
のコンデンサ３２２及び単一のトランジスタ３２４は、
配列２の全てによって共用されることもできるというこ
とである。選択論理回路３２８は、図２に示されている
ように、書込みマスク・レジスタ５４から回線ＦＷＭ信
号を受け取り、かつ色レジスタ５０から回線ＦＷＤ信号
を受け取る。回線ＸＤＵＭ信号は、記憶装置１内で使用
されて図１１の回線ＤＵＭ０及びＤＵＭ１信号を発生さ
せこれらの信号は適正な時刻にダミー・コンデンサ３０
２の選択された１つをその関連するビット回線３００に
接続する。回線ＡＸ０信号は、行アドレスの最下位ビッ
トであり、第１表に従う選択書込み態様により書き込ま
れるデータに関連して利用される。選択論理回路３２８
は、さらに、組合せ論理回路４４から回路ＦＷ信号を受
け取り、この信号は上掲の第１表による制御入力の状態
に従う選択行書込み態様を使用可能とする。２つの回路
が選択論理回路３２８から各配列２の各々に出力を送
り、これら２つの回線は図１１に示された回線Ｆ０及び
Ｆ１であって、もしビット回線３００ａ及び３００ｂの
いずれかにコンデンサ３２２を接続しようとするような
配列内でビット回線３００の各対ごとに選択を行う。図
１２から明らかなように、コンデンサ３２２の接続は配
列２の各々ごとに個別に制御可能であり、この場合選択
行書込み態様は書込みマスク・レジスタ５４内に記憶さ
れている情報に従って禁止され、また各配列２の各々ご
とにデータ状態は色レジスタ５０内に記憶されている情
報によって制御可能である。
速呼出し記憶装置１内のコンデンサ３２２の構成を配列
２の各々と関連させて示す。図１２において、図１の機
能ブロックのあるものは簡単化のため示されていない。
配列２0 から２7 の各々は、図１１について上に説明さ
れたように、関連するコンデンサ３２２及びトランジス
タ３２４（図１２においては、ブロック３２６による集
合で示されている）を有する。留意すべきことは、単一
のコンデンサ３２２及び単一のトランジスタ３２４は、
配列２の全てによって共用されることもできるというこ
とである。選択論理回路３２８は、図２に示されている
ように、書込みマスク・レジスタ５４から回線ＦＷＭ信
号を受け取り、かつ色レジスタ５０から回線ＦＷＤ信号
を受け取る。回線ＸＤＵＭ信号は、記憶装置１内で使用
されて図１１の回線ＤＵＭ０及びＤＵＭ１信号を発生さ
せこれらの信号は適正な時刻にダミー・コンデンサ３０
２の選択された１つをその関連するビット回線３００に
接続する。回線ＡＸ０信号は、行アドレスの最下位ビッ
トであり、第１表に従う選択書込み態様により書き込ま
れるデータに関連して利用される。選択論理回路３２８
は、さらに、組合せ論理回路４４から回路ＦＷ信号を受
け取り、この信号は上掲の第１表による制御入力の状態
に従う選択行書込み態様を使用可能とする。２つの回路
が選択論理回路３２８から各配列２の各々に出力を送
り、これら２つの回線は図１１に示された回線Ｆ０及び
Ｆ１であって、もしビット回線３００ａ及び３００ｂの
いずれかにコンデンサ３２２を接続しようとするような
配列内でビット回線３００の各対ごとに選択を行う。図
１２から明らかなように、コンデンサ３２２の接続は配
列２の各々ごとに個別に制御可能であり、この場合選択
行書込み態様は書込みマスク・レジスタ５４内に記憶さ
れている情報に従って禁止され、また各配列２の各々ご
とにデータ状態は色レジスタ５０内に記憶されている情
報によって制御可能である。
【００７３】ここで図１３を参照すると、コンデンサ３
２２を接続しようとするビット回線３００の対の１つを
決定するに当たって記憶装置１に内蔵される選択論理回
路３２８の構成と動作、及び書込みマスク・レジスタ５
４から選択行書込み態様内への書込みマスク情報の内蔵
が、示されている。図１３に示された選択論理回路３２
８i の部分は図１及び図１２の配列２0 から２7 までの
１つの配列２i に関連する部分であって、論理回路３２
８i は、もちろん、記憶装置１内の８つの配列２の各々
に対しており８回繰り返される。図１３の選択論理回路
３２８i は、したがって、単一コンデンサ３２２（及び
これに伴うトランジスタ３２４）に関連し本実施例にお
いては、配列２の１つに専用である。
２２を接続しようとするビット回線３００の対の１つを
決定するに当たって記憶装置１に内蔵される選択論理回
路３２８の構成と動作、及び書込みマスク・レジスタ５
４から選択行書込み態様内への書込みマスク情報の内蔵
が、示されている。図１３に示された選択論理回路３２
８i の部分は図１及び図１２の配列２0 から２7 までの
１つの配列２i に関連する部分であって、論理回路３２
８i は、もちろん、記憶装置１内の８つの配列２の各々
に対しており８回繰り返される。図１３の選択論理回路
３２８i は、したがって、単一コンデンサ３２２（及び
これに伴うトランジスタ３２４）に関連し本実施例にお
いては、配列２の１つに専用である。
【００７４】ＮＡＮＤゲート３３０は図２及び図４の組
合せ論理回路４４から回線ＦＷ信号を受け取る。回線Ｆ
Ｗ上の能動信号は回線ＲＡＳ- の遷移に際して回線ＷＥ
- 、ＳＦ，ＴＲ- によって受け取られたデータ状態に従
って選択行書込み動作が選択されたことを表示する。Ｎ
ＡＮＤゲート３３０は、さらに、書込みマスク・レジス
タ５４から回線ＦＷＭi 信号を受け取る。図１３の論理
回路は、配列２に１つ（すなわち、配列２i ）に関連
し、したがって、書込みマスク・レジスタ５４の対応す
るビットｉを受け取る。選択された配列２に対して書込
み動作を禁止する書込みマスク態様は、ここに説明され
た選択行書込み態様内に内蔵されている。もちろん、図
１３に示された書込みマスク情報の適用は選択行書込み
態様の動作にとっては本質的ではないが、しかしもしこ
のように適用されれば代替的な利点が得られる。ＮＡＮ
Ｄゲート３３０は、さらに、上述した回線ＸＤＵＭ信号
をその入力に受け取る。このようにして、回線Ｆ０i 、
Ｆ１i 信号の供給は、記憶サイクル中の適正な時刻にお
いて、臨時応変に起こる。ＮＡＮＤゲート３３０の出力
は、したがって、回線ＦＷが使用可能（すなわち、選択
行書込み態様が選択されている）の際にのみ低論理値に
あり、回線ＦＷＭi 信号は高論理値にあり（すなわち、
書込みが配列２に対し禁止されていない）、また回線Ｘ
ＤＵＭはこのサイクルの適正な時刻で高論理値にある。
合せ論理回路４４から回線ＦＷ信号を受け取る。回線Ｆ
Ｗ上の能動信号は回線ＲＡＳ- の遷移に際して回線ＷＥ
- 、ＳＦ，ＴＲ- によって受け取られたデータ状態に従
って選択行書込み動作が選択されたことを表示する。Ｎ
ＡＮＤゲート３３０は、さらに、書込みマスク・レジス
タ５４から回線ＦＷＭi 信号を受け取る。図１３の論理
回路は、配列２に１つ（すなわち、配列２i ）に関連
し、したがって、書込みマスク・レジスタ５４の対応す
るビットｉを受け取る。選択された配列２に対して書込
み動作を禁止する書込みマスク態様は、ここに説明され
た選択行書込み態様内に内蔵されている。もちろん、図
１３に示された書込みマスク情報の適用は選択行書込み
態様の動作にとっては本質的ではないが、しかしもしこ
のように適用されれば代替的な利点が得られる。ＮＡＮ
Ｄゲート３３０は、さらに、上述した回線ＸＤＵＭ信号
をその入力に受け取る。このようにして、回線Ｆ０i 、
Ｆ１i 信号の供給は、記憶サイクル中の適正な時刻にお
いて、臨時応変に起こる。ＮＡＮＤゲート３３０の出力
は、したがって、回線ＦＷが使用可能（すなわち、選択
行書込み態様が選択されている）の際にのみ低論理値に
あり、回線ＦＷＭi 信号は高論理値にあり（すなわち、
書込みが配列２に対し禁止されていない）、また回線Ｘ
ＤＵＭはこのサイクルの適正な時刻で高論理値にある。
【００７５】配列２に対する信号回線Ｆ０i 及びＦ１i
信号の選択もまた、図１３の論理回路によって達成され
る。排他的ＯＲゲート３３１はその１つの入力に最下位
行アドレス・ビットＡＸ０を受け取り、このビットＡＸ
０は語回路ＸＷＤ０又は語回路ＸＷＤ１のどちらが表明
されているかを選択する（行アドレスの上位ビットは語
回線対のうちの１回線を選択すると仮定する）。排他的
ＯＲゲート３３１は、また、色レジスタ５０から回線Ｆ
ＷＤi を受け取る。回線ＦＷＤi は配列i の選択行内に
書き込むべきデータ・ビットを担持する。選択行書込み
態様に対するデータ・ソースをここでは色レジスタ５０
として説明されているけれども、データ入力端子も同様
にこの態様における書き込むべきデータを供給できるこ
とは明らかである。選択行書込み態様は記憶装置１内に
記憶された記憶部分のクリア及び充填に向けられている
ので、同じデータをこの態様内の複数の行に供給するこ
とは有効である。選択行書込み態様に使用しようとする
データに対するソースとして色レジスタ５０の使用はこ
のような応用には好適であり、これは、色レジスタによ
って使用者が同じ入力データを繰り返しデータ端子Ｄ０
からＤ７へ供給することを免れるからである。
信号の選択もまた、図１３の論理回路によって達成され
る。排他的ＯＲゲート３３１はその１つの入力に最下位
行アドレス・ビットＡＸ０を受け取り、このビットＡＸ
０は語回路ＸＷＤ０又は語回路ＸＷＤ１のどちらが表明
されているかを選択する（行アドレスの上位ビットは語
回線対のうちの１回線を選択すると仮定する）。排他的
ＯＲゲート３３１は、また、色レジスタ５０から回線Ｆ
ＷＤi を受け取る。回線ＦＷＤi は配列i の選択行内に
書き込むべきデータ・ビットを担持する。選択行書込み
態様に対するデータ・ソースをここでは色レジスタ５０
として説明されているけれども、データ入力端子も同様
にこの態様における書き込むべきデータを供給できるこ
とは明らかである。選択行書込み態様は記憶装置１内に
記憶された記憶部分のクリア及び充填に向けられている
ので、同じデータをこの態様内の複数の行に供給するこ
とは有効である。選択行書込み態様に使用しようとする
データに対するソースとして色レジスタ５０の使用はこ
のような応用には好適であり、これは、色レジスタによ
って使用者が同じ入力データを繰り返しデータ端子Ｄ０
からＤ７へ供給することを免れるからである。
【００７６】排他的ＯＲゲート３３１の出力はＮＯＲゲ
ート３３２の入力に接続され、かつ否定回路３３３を経
由してＮＯＲゲート３３４の入力に接続されている。Ｎ
ＯＲゲート３３２はその残りの入力にＮＡＮＤゲート３
３０の出力を受け取り、かつ自分の出力で回線Ｆ０i を
駆動する。同様に、ＮＯＲゲート３３４はその残りの入
力にＮＡＮＤゲート３３０の出力を受け取り、かつ自分
の出力で回線Ｆ１i を駆動する。ＮＡＮＤゲート３３０
の出力が高論理値にあるときＮＯＲゲート３３２と３３
４の出力は条件不成立であり低論理値を取るから、ＮＡ
ＮＤゲート３３０の出力はしたがって使用可能信号とし
て働く。無マスク選択行書込み動作中、ＮＡＮＤゲート
３３０の出力が低論理値にあるので、上掲の第２表に記
載された選択を実行する排他的ＯＲゲート３３１の出力
に応答して、ＮＯＲゲート３３２又はＮＯＲゲート３３
４のいずれかの出力は高論理値を取るであろう。回線Ｆ
０ i 又はＦ１i のいずれかは入力データと行選択に依存
してその高論理値へ駆動されて、所望の動作を達成する
のに必要なように、コンデンサ３２２をビット回線３０
０ａ又は３００ｂに接続する。
ート３３２の入力に接続され、かつ否定回路３３３を経
由してＮＯＲゲート３３４の入力に接続されている。Ｎ
ＯＲゲート３３２はその残りの入力にＮＡＮＤゲート３
３０の出力を受け取り、かつ自分の出力で回線Ｆ０i を
駆動する。同様に、ＮＯＲゲート３３４はその残りの入
力にＮＡＮＤゲート３３０の出力を受け取り、かつ自分
の出力で回線Ｆ１i を駆動する。ＮＡＮＤゲート３３０
の出力が高論理値にあるときＮＯＲゲート３３２と３３
４の出力は条件不成立であり低論理値を取るから、ＮＡ
ＮＤゲート３３０の出力はしたがって使用可能信号とし
て働く。無マスク選択行書込み動作中、ＮＡＮＤゲート
３３０の出力が低論理値にあるので、上掲の第２表に記
載された選択を実行する排他的ＯＲゲート３３１の出力
に応答して、ＮＯＲゲート３３２又はＮＯＲゲート３３
４のいずれかの出力は高論理値を取るであろう。回線Ｆ
０ i 又はＦ１i のいずれかは入力データと行選択に依存
してその高論理値へ駆動されて、所望の動作を達成する
のに必要なように、コンデンサ３２２をビット回線３０
０ａ又は３００ｂに接続する。
【００７７】図１１及び図１１ａに関連して図１４を参
照すると、記憶装置１の配列２に対する選択行書込み機
能の動作のタイミングが示されている。時刻ｔ0 におい
て、記憶装置１は（先行動作サイクルに続いて）記憶サ
イクルの予充電部分にある。クロック信号Ｔは高論理値
にあり、それゆえ、ビット回線３００ａ及び３００ｂは
読出し増幅器４の読出し接続点３０１ａ及び３０１ｂに
接続される。この時刻においてビット回線３００は、読
出し増幅器４によって約１／２ＶddにあるＶbi t まで予
充電されつつある。読出し接続点３０１ａ及び３０１ｂ
の電圧（クロック信号Ｔが高論理値にある間のこれらの
対応するビット回線３００ａ及び３００ｂの電圧を表示
する）が図１４に線Ｖ301 として示されている。また、
この時刻においてコンデンサ３２２は電圧Ｖssに予充電
されつつありかつダミー・コンデンサ３０２ａ及び３０
２ｂはＶref （約１／３Ｖdd）に予充電されつつある。
照すると、記憶装置１の配列２に対する選択行書込み機
能の動作のタイミングが示されている。時刻ｔ0 におい
て、記憶装置１は（先行動作サイクルに続いて）記憶サ
イクルの予充電部分にある。クロック信号Ｔは高論理値
にあり、それゆえ、ビット回線３００ａ及び３００ｂは
読出し増幅器４の読出し接続点３０１ａ及び３０１ｂに
接続される。この時刻においてビット回線３００は、読
出し増幅器４によって約１／２ＶddにあるＶbi t まで予
充電されつつある。読出し接続点３０１ａ及び３０１ｂ
の電圧（クロック信号Ｔが高論理値にある間のこれらの
対応するビット回線３００ａ及び３００ｂの電圧を表示
する）が図１４に線Ｖ301 として示されている。また、
この時刻においてコンデンサ３２２は電圧Ｖssに予充電
されつつありかつダミー・コンデンサ３０２ａ及び３０
２ｂはＶref （約１／３Ｖdd）に予充電されつつある。
【００７８】時刻ｔ0 に続き、回線ＲＡＳ- 、次の能動
サイクルの初めに高から低論理値への遷移を行う。図１
４におけるこの例の目的上、選択行書込み態様が選択さ
れつつあると仮定し、かつ論理”０”状態が図１１の記
憶コンデンサ３０６ａ内に書き込まれるようしていると
仮定する。行アドレスがラッチされかつＸ復号器１８で
復号された後（図１４における時刻ｔlとして示される
ような）ある時刻において、論理”０”状態が（偶数番
号を付けられた行内の）記憶コンデンサ３０６ａに書き
込まれるので、回線Ｆ０は（考えている配列２に対す
る）選択論理回路３２８によって高論理値へ駆動される
であろう。上に説明したように、これによってトランジ
スタ３２０ａがコンデンサ３２２をビット回線３００ａ
に接続する。また、ほぼこの時刻において、回線ＤＵＭ
１が高論理値に駆動され、その結果ダミー転送ゲート３
０４ｂがダミー・コンデンサ３０２ｂをビット回線３０
０ｂに接続し及び回線ＸＷＤ０が高論理値へ駆動され、
その結果転送ゲート３０８ａが記憶コンデンサ３０６ａ
をビット回線３００ａに接続する。逆に、回線ＸＷＤ１
及びＤＵＭ０は低論理値に保持され、記憶コンデンサ３
０６ｂ及びダミー・コンデンサ３０２ａをそれぞれビッ
ト回線３００ｂ及び３００ａから絶縁する。ダミー・コ
ンデンサ３０２ｂをビット回線３００ｂに接続すること
によってビット回線３００ｂの電圧がこの時刻において
僅かな量だけ低減されるが、これはダミー・コンデンサ
３０２ｂがビット回線３００ｂが充電される電圧よりも
低い電圧に充電されているからである。コンデンサ３２
２がビット回線３００ｂに接続されているので、コンデ
ンサ３２２はビット回線３００ａ及び記憶コンデンサ３
０６ａから電荷を引き出し、これに従って時刻ｔl の後
ビット回線３００ａの電圧をビット回線３００ｂの電圧
よりも低く引き下げる。このことは、図１４において時
刻ｔi の後読出し接続点３０１ａの電圧が読出し接続点
３０１ｂの電圧より下にあることによって示されてい
る。
サイクルの初めに高から低論理値への遷移を行う。図１
４におけるこの例の目的上、選択行書込み態様が選択さ
れつつあると仮定し、かつ論理”０”状態が図１１の記
憶コンデンサ３０６ａ内に書き込まれるようしていると
仮定する。行アドレスがラッチされかつＸ復号器１８で
復号された後（図１４における時刻ｔlとして示される
ような）ある時刻において、論理”０”状態が（偶数番
号を付けられた行内の）記憶コンデンサ３０６ａに書き
込まれるので、回線Ｆ０は（考えている配列２に対す
る）選択論理回路３２８によって高論理値へ駆動される
であろう。上に説明したように、これによってトランジ
スタ３２０ａがコンデンサ３２２をビット回線３００ａ
に接続する。また、ほぼこの時刻において、回線ＤＵＭ
１が高論理値に駆動され、その結果ダミー転送ゲート３
０４ｂがダミー・コンデンサ３０２ｂをビット回線３０
０ｂに接続し及び回線ＸＷＤ０が高論理値へ駆動され、
その結果転送ゲート３０８ａが記憶コンデンサ３０６ａ
をビット回線３００ａに接続する。逆に、回線ＸＷＤ１
及びＤＵＭ０は低論理値に保持され、記憶コンデンサ３
０６ｂ及びダミー・コンデンサ３０２ａをそれぞれビッ
ト回線３００ｂ及び３００ａから絶縁する。ダミー・コ
ンデンサ３０２ｂをビット回線３００ｂに接続すること
によってビット回線３００ｂの電圧がこの時刻において
僅かな量だけ低減されるが、これはダミー・コンデンサ
３０２ｂがビット回線３００ｂが充電される電圧よりも
低い電圧に充電されているからである。コンデンサ３２
２がビット回線３００ｂに接続されているので、コンデ
ンサ３２２はビット回線３００ａ及び記憶コンデンサ３
０６ａから電荷を引き出し、これに従って時刻ｔl の後
ビット回線３００ａの電圧をビット回線３００ｂの電圧
よりも低く引き下げる。このことは、図１４において時
刻ｔi の後読出し接続点３０１ａの電圧が読出し接続点
３０１ｂの電圧より下にあることによって示されてい
る。
【００７９】留意すべきことは、語回線ＸＷＤ０、ＸＷ
Ｄ１及びダミー語回線ＤＵＭ０、ＤＵＭ１が能動化され
るような時刻以前に臨機応変にコンデンサ３２２をビッ
ト回線３００ａ又は３００ｂに接続することが好適であ
るということである。ビット回線３００が実質的な電荷
を記憶するように予充電されるので、記憶コンデンサ３
０６ａ又はダミー・コンデンサ３０２のこの回線への接
続に先立ってコンデンサ３２２を早めにこれに関連する
ビット回線３００に接続することによってこの回線を低
電圧に引き下げることができる。このような早期の接続
は、多数の容量性要素のビット回線３００への接続によ
って起こされる雑音作用を最小化することができる。し
かしながら、読出し増幅器４による差電圧の増幅に先立
ってビット回線３００ａを安定電圧に放電させることに
まで充分な時間中に（この例においては）コンデンサ３
２２をビット回線３００ａに接続することだけが必要で
ある。
Ｄ１及びダミー語回線ＤＵＭ０、ＤＵＭ１が能動化され
るような時刻以前に臨機応変にコンデンサ３２２をビッ
ト回線３００ａ又は３００ｂに接続することが好適であ
るということである。ビット回線３００が実質的な電荷
を記憶するように予充電されるので、記憶コンデンサ３
０６ａ又はダミー・コンデンサ３０２のこの回線への接
続に先立ってコンデンサ３２２を早めにこれに関連する
ビット回線３００に接続することによってこの回線を低
電圧に引き下げることができる。このような早期の接続
は、多数の容量性要素のビット回線３００への接続によ
って起こされる雑音作用を最小化することができる。し
かしながら、読出し増幅器４による差電圧の増幅に先立
ってビット回線３００ａを安定電圧に放電させることに
まで充分な時間中に（この例においては）コンデンサ３
２２をビット回線３００ａに接続することだけが必要で
ある。
【００８０】時刻ｔ2 において、クロック信号Ｓ１は能
動状態になり、サイクルの増幅段を開始させる。上掲の
米国特許第４，６５８，３７７号に記載されているよう
に、クロック信号Ｓ１によるトランジスタ３１０の能動
化はその並列トランジスタ３１８に対し比較的高インピ
ーダンスを有するトランジスタ３１０をターンオンさ
せ、交さ結合否定回路による読取り接続点３０１ａの電
圧と３０１ｂの電圧との離反を緩慢に開始させる。これ
らの読出し接続点の電圧の離反に続いて、クロック信号
Ｔが低論理値に移行し、トランジスタ３１９ａ及び３１
９ｂをターンオフすることによってビット回線３００ａ
及び３００ｂ（並びにコンデンサ３２２の容量性負荷を
増幅動作から絶縁する。クロック信号Ｓ２は、次いで、
時刻ｔ3 に高論理値に移行して、接続点３４０を急速に
接地電位に変化させ、またビット回線３００ａ及び３０
０ｂが読出し接続点３０１ａ及び３０１ｂから減結合さ
れる時間中敏速に増幅処理を完了させる。
動状態になり、サイクルの増幅段を開始させる。上掲の
米国特許第４，６５８，３７７号に記載されているよう
に、クロック信号Ｓ１によるトランジスタ３１０の能動
化はその並列トランジスタ３１８に対し比較的高インピ
ーダンスを有するトランジスタ３１０をターンオンさ
せ、交さ結合否定回路による読取り接続点３０１ａの電
圧と３０１ｂの電圧との離反を緩慢に開始させる。これ
らの読出し接続点の電圧の離反に続いて、クロック信号
Ｔが低論理値に移行し、トランジスタ３１９ａ及び３１
９ｂをターンオフすることによってビット回線３００ａ
及び３００ｂ（並びにコンデンサ３２２の容量性負荷を
増幅動作から絶縁する。クロック信号Ｓ２は、次いで、
時刻ｔ3 に高論理値に移行して、接続点３４０を急速に
接地電位に変化させ、またビット回線３００ａ及び３０
０ｂが読出し接続点３０１ａ及び３０１ｂから減結合さ
れる時間中敏速に増幅処理を完了させる。
【００８１】読出し接続点３１０ａと３１０ｂとの差電
圧（読出し接続円３０１ａの電圧はＶssに近くまた接続
点３０１ｂの電圧はＶddに近い）が増幅される時刻の
後、読出し動作は完了しかつダミー・コンデンサ３０２
ｂからのさらに助援は必要ないので、ダミー語回路ＤＵ
Ｍ１信号は低論理値に移行する。回線ＸＤＵＭ信号はこ
の時刻までに低論理値に移行しており、回線Ｆ０（及び
回線ＤＵＭ１）を非能動化し、したがって記憶コンデン
サ３０６ａの復元はコンデンサ３２２によって負荷され
ることはない。復元動作は高論理値に移行するクロック
信号によって開始され、トランジスタ３１９ａ及び３１
９ｂをターンオンし、その結果読出し接続点３０１ａ及
び３０１ｂの増幅された電圧がビット回線３００ａ及び
３００ｂに印加され、（この場合）記憶コンデンサ３０
６ａを”０”状態へ充電する。図１４に示されているよ
うに、時刻ｔ4 において語回線ＸＷＤ０及びクロック信
号Ｔは、周知の技術によって、Ｖddより高い電圧に昇圧
され、その結果もし”１”状態が書込みされつつあると
したならば、転送ゲート３０４ａ及びトランジスタ３１
９ａの両端間にしきい電圧降下が起こることはないであ
ろう。しかしながら、読出し周期中にコンデンサ３２２
がビット回線３００ａを放電させて低電位にしているの
で、この時刻に読出し増幅器４によって”０”状態が記
憶コンデンサ３０６ａへ「復元」される。記憶サイクル
は、信号Ｓ１、Ｓ２及び回線ＸＷＤ０の非能動化と共に
終端し、その後に予充電及び等化動作が開始する。
圧（読出し接続円３０１ａの電圧はＶssに近くまた接続
点３０１ｂの電圧はＶddに近い）が増幅される時刻の
後、読出し動作は完了しかつダミー・コンデンサ３０２
ｂからのさらに助援は必要ないので、ダミー語回路ＤＵ
Ｍ１信号は低論理値に移行する。回線ＸＤＵＭ信号はこ
の時刻までに低論理値に移行しており、回線Ｆ０（及び
回線ＤＵＭ１）を非能動化し、したがって記憶コンデン
サ３０６ａの復元はコンデンサ３２２によって負荷され
ることはない。復元動作は高論理値に移行するクロック
信号によって開始され、トランジスタ３１９ａ及び３１
９ｂをターンオンし、その結果読出し接続点３０１ａ及
び３０１ｂの増幅された電圧がビット回線３００ａ及び
３００ｂに印加され、（この場合）記憶コンデンサ３０
６ａを”０”状態へ充電する。図１４に示されているよ
うに、時刻ｔ4 において語回線ＸＷＤ０及びクロック信
号Ｔは、周知の技術によって、Ｖddより高い電圧に昇圧
され、その結果もし”１”状態が書込みされつつあると
したならば、転送ゲート３０４ａ及びトランジスタ３１
９ａの両端間にしきい電圧降下が起こることはないであ
ろう。しかしながら、読出し周期中にコンデンサ３２２
がビット回線３００ａを放電させて低電位にしているの
で、この時刻に読出し増幅器４によって”０”状態が記
憶コンデンサ３０６ａへ「復元」される。記憶サイクル
は、信号Ｓ１、Ｓ２及び回線ＸＷＤ０の非能動化と共に
終端し、その後に予充電及び等化動作が開始する。
【００８２】ここに説明された選択行書込み態様は、図
７から図９までに関して説明されたブロック書込み態様
の最もふさわしい代替であり、記憶装置１が画像記憶に
利用される場合これらのいずれの態様もクリア及び充電
動作を充分に実行するために使用することができる。し
かしながら、この２つの態様は、かならずしも互いに排
他的ではある必要はなく、もし所望ならば、両者共に同
じ記憶装置１に内蔵することもできる。
７から図９までに関して説明されたブロック書込み態様
の最もふさわしい代替であり、記憶装置１が画像記憶に
利用される場合これらのいずれの態様もクリア及び充電
動作を充分に実行するために使用することができる。し
かしながら、この２つの態様は、かならずしも互いに排
他的ではある必要はなく、もし所望ならば、両者共に同
じ記憶装置１に内蔵することもできる。
【００８３】本発明は具体的実施例を参照して説明され
たけれども、本説明はあくまでも例についてなされたの
であって、限定的な意味に解釈されるように意図するの
ものではないことは、明らかである。本具体的実施例詳
細における数々の変更及び本発明の追加の実施例は、本
説明を参照すれば当業者にとって明白であり、かつ作成
可能なことも、また明らかである。さらに、当業者は、
本具体的実施例と同じ結果を達成するために、ここに説
明された構成要素に対する現在及び将来の等価な構成要
素を容易に置換できることも、明らかである。したがっ
て、このような変更、置換及び追加の実施例は前掲の特
許請求の範囲に記載されている本発明の精神と範囲に包
含されることと信じる。
たけれども、本説明はあくまでも例についてなされたの
であって、限定的な意味に解釈されるように意図するの
ものではないことは、明らかである。本具体的実施例詳
細における数々の変更及び本発明の追加の実施例は、本
説明を参照すれば当業者にとって明白であり、かつ作成
可能なことも、また明らかである。さらに、当業者は、
本具体的実施例と同じ結果を達成するために、ここに説
明された構成要素に対する現在及び将来の等価な構成要
素を容易に置換できることも、明らかである。したがっ
て、このような変更、置換及び追加の実施例は前掲の特
許請求の範囲に記載されている本発明の精神と範囲に包
含されることと信じる。
【００８４】以上の説明に関して更に以下の項を開示す
る。 （１）行と列に配列された記憶セルの配列と、行アドレ
ス信号を受け取りかつ前記行アドレス信号に応答して前
記記憶セルの行を選択する行復号装置と、複数のビット
回線のうちの各ビット回線が前記記憶セルの１つの列に
関連し前記選択された行内の各記憶セルが前記列に関連
する前記ビット回線に接続される前記複数のビット回線
と、複数の読出し増幅器のうちの各読出し増幅器が前記
ビット回線のうちの１つに関連し前記読出し増幅器は参
照接続点の電圧を前記読出し増幅器に関連するビット回
線の電圧と比較する前記複数の読出し増幅器と、コンデ
ンサと、前記読出し増幅器に関連する列内の前記選択さ
れた行内の前記記憶セルによって記憶されたデータ状態
にかかわらず前記コンデンサが前記関連する読出し増幅
器による比較に所定の結果を持たせるように前記コンデ
ンサを前記ビット回線に接続するためにデータ信号に応
答する接続装置とを包含することを特徴とする読書き記
憶装置。
る。 （１）行と列に配列された記憶セルの配列と、行アドレ
ス信号を受け取りかつ前記行アドレス信号に応答して前
記記憶セルの行を選択する行復号装置と、複数のビット
回線のうちの各ビット回線が前記記憶セルの１つの列に
関連し前記選択された行内の各記憶セルが前記列に関連
する前記ビット回線に接続される前記複数のビット回線
と、複数の読出し増幅器のうちの各読出し増幅器が前記
ビット回線のうちの１つに関連し前記読出し増幅器は参
照接続点の電圧を前記読出し増幅器に関連するビット回
線の電圧と比較する前記複数の読出し増幅器と、コンデ
ンサと、前記読出し増幅器に関連する列内の前記選択さ
れた行内の前記記憶セルによって記憶されたデータ状態
にかかわらず前記コンデンサが前記関連する読出し増幅
器による比較に所定の結果を持たせるように前記コンデ
ンサを前記ビット回線に接続するためにデータ信号に応
答する接続装置とを包含することを特徴とする読書き記
憶装置。
【００８５】（２）第１項記載の読書き記憶装置におい
て、前記コンデンサは前記複数のビット回線のうちの各
ビット回線に接続可能であることと、前記接続装置は前
記選択された行内の前記記憶セルによって記憶されたデ
ータ状態にかかわらず前記コンデンサが前記関連する読
出し増幅器による比較に所定の結果を持たせるように前
記コンデンサを前記複数のビット回線に接続することと
を特徴とする前記読書き記憶装置。
て、前記コンデンサは前記複数のビット回線のうちの各
ビット回線に接続可能であることと、前記接続装置は前
記選択された行内の前記記憶セルによって記憶されたデ
ータ状態にかかわらず前記コンデンサが前記関連する読
出し増幅器による比較に所定の結果を持たせるように前
記コンデンサを前記複数のビット回線に接続することと
を特徴とする前記読書き記憶装置。
【００８６】（３）第２項記載の読書き記憶装置におい
て、前記各読出し増幅器は該増幅器に関連する前記ビッ
ト回線に接続された前記記憶セル内に前記増幅器の比較
結果を復元することを特徴とする前記読書き記憶装置。
て、前記各読出し増幅器は該増幅器に関連する前記ビッ
ト回線に接続された前記記憶セル内に前記増幅器の比較
結果を復元することを特徴とする前記読書き記憶装置。
【００８７】（４）第２項記載の読書き記憶装置におい
て、前記接続装置は、第１複数トランジスタのうちの各
トランジスタが前記コンデンサの第１電極板と前記トラ
ンジスタに関連する前記ビット回線との間に接続された
ソース−ドレイン間通路を有しかつゲートを有する前記
第１複数のトランジスタと、前記データ信号に応答して
前記トランジスタに関連する前記ビット回線を前記コン
デンサの前記第１電極板に接続するために前記第１複数
のトランジスタのゲートを駆動する選択論理回路とを備
えることを特徴とする前記読書き記憶装置。
て、前記接続装置は、第１複数トランジスタのうちの各
トランジスタが前記コンデンサの第１電極板と前記トラ
ンジスタに関連する前記ビット回線との間に接続された
ソース−ドレイン間通路を有しかつゲートを有する前記
第１複数のトランジスタと、前記データ信号に応答して
前記トランジスタに関連する前記ビット回線を前記コン
デンサの前記第１電極板に接続するために前記第１複数
のトランジスタのゲートを駆動する選択論理回路とを備
えることを特徴とする前記読書き記憶装置。
【００８８】（５）第４項記載の読書き記憶装置におい
て、前記接続装置は第２複数トランジスタのうちの各ト
ランジスタが前記コンデンサの前記第１電極板と前記ト
ランジスタに関連する前記読出し増幅器の前記参照接続
点との間に接続されたソース−ドレイン間通路を有しか
つゲートを有する前記第２複数のトランジスタをさらに
備えることと、前記選択論理回路は前記第２複数のトラ
ンジスタのゲートにも接続されかつ前記データ信号に応
答して前記コンデンサの前記第１電極板に前記第１複数
のトランジスタに関連する前記ビット回線を接続するた
めに前記第１複数のトランジスタのゲート又は前記コン
デンサの前記第１電極板に前記第２複数にトランジスタ
に関連する前記参照接続点を接続するために前記第２複
数のトランジスタのゲートのいずれかを駆動することと
を特徴とする前記読書き記憶装置。
て、前記接続装置は第２複数トランジスタのうちの各ト
ランジスタが前記コンデンサの前記第１電極板と前記ト
ランジスタに関連する前記読出し増幅器の前記参照接続
点との間に接続されたソース−ドレイン間通路を有しか
つゲートを有する前記第２複数のトランジスタをさらに
備えることと、前記選択論理回路は前記第２複数のトラ
ンジスタのゲートにも接続されかつ前記データ信号に応
答して前記コンデンサの前記第１電極板に前記第１複数
のトランジスタに関連する前記ビット回線を接続するた
めに前記第１複数のトランジスタのゲート又は前記コン
デンサの前記第１電極板に前記第２複数にトランジスタ
に関連する前記参照接続点を接続するために前記第２複
数のトランジスタのゲートのいずれかを駆動することと
を特徴とする前記読書き記憶装置。
【００８９】（６）第５項記載の読書き記憶装置であっ
て、前記記憶装置の正常動作を表示する態様制御信号を
受け取る態様選択装置をさらに含むことと、前記記憶装
置において前記選択論理回路は正常動作を表示する前記
態様制御信号に応答して前記コンデンサの前記第１電極
板が前記ビット回線にも前記参照接続点にも接続されな
いように前記態様選択装置に応答することとを特徴とす
る前記読書き記憶装置。
て、前記記憶装置の正常動作を表示する態様制御信号を
受け取る態様選択装置をさらに含むことと、前記記憶装
置において前記選択論理回路は正常動作を表示する前記
態様制御信号に応答して前記コンデンサの前記第１電極
板が前記ビット回線にも前記参照接続点にも接続されな
いように前記態様選択装置に応答することとを特徴とす
る前記読書き記憶装置。
【００９０】（７）第６項記載の読書き記憶装置であっ
て、後続の行アドレス信号によって選択された複数の行
に前記データ信号が供給されるように前記データ信号を
記憶するデータ・レジスタを含むことを特徴とする前記
読書き記憶装置。
て、後続の行アドレス信号によって選択された複数の行
に前記データ信号が供給されるように前記データ信号を
記憶するデータ・レジスタを含むことを特徴とする前記
読書き記憶装置。
【００９１】（８）第１項記載の読書き記憶装置であっ
て、前記接続装置が前記コンデンサを前記ビット回線に
接続する前に前記コンデンサを所定電圧に予充電する装
置をさらに含むことを特徴とする前記読書き記憶装置。
て、前記接続装置が前記コンデンサを前記ビット回線に
接続する前に前記コンデンサを所定電圧に予充電する装
置をさらに含むことを特徴とする前記読書き記憶装置。
【００９２】（９）第２項記載の読書き記憶装置であっ
て、前記接続装置が前記コンデンサを前記ビット回線に
接続する前に前記コンデンサを所定電圧に予充電する装
置をさらに含むことを特徴とする前記読書き記憶装置。
て、前記接続装置が前記コンデンサを前記ビット回線に
接続する前に前記コンデンサを所定電圧に予充電する装
置をさらに含むことを特徴とする前記読書き記憶装置。
【００９３】（１０）行と列に配列された記憶セルの配
列と、行アドレス信号を受け取りかつ前記行アドレス信
号に応答して前記記憶セルの行を選択する行復号装置
と、複数のビット回線対の各ビット回線対が前記記憶セ
ルの１つの列に関連し、選択された行内にある前記各列
内の前記記憶セルが前記ビット回線対のうちの１つに接
続される前記複数のビット回線と、参照電荷を記憶する
ために複数のダミー・コンデンサのうちの各ダミー・コ
ンデンサが前記ビット回線に接続可能である前記複数の
ダミー・コンデンサと、複数の読出し増幅器のうちの各
読出し増幅器が前記ビット回線対のうちの１つに関連
し、前記読出し増幅器は選択された前記行内の前記記憶
セルが接続される前記ビット回線の電圧を前記ビット対
内の相手のビット回線の電圧と比較し、前記相手のビッ
ト回線は関連する前記ダミー・コンデンサに接続されて
いる前記複数の読出し増幅器と、コンデンサと、前記選
択された行内の前記記憶セルによって記憶されたデータ
状態にかかわらず前記コンデンサが前記各読出し増幅器
による比較に所定の結果を持たせるように前記コンデン
サを前記ビット回線対内の前記ビット回線のいずれかに
接続するためにデータ信号に応答する接続装置とを包含
することを特徴とする読書き記憶装置。
列と、行アドレス信号を受け取りかつ前記行アドレス信
号に応答して前記記憶セルの行を選択する行復号装置
と、複数のビット回線対の各ビット回線対が前記記憶セ
ルの１つの列に関連し、選択された行内にある前記各列
内の前記記憶セルが前記ビット回線対のうちの１つに接
続される前記複数のビット回線と、参照電荷を記憶する
ために複数のダミー・コンデンサのうちの各ダミー・コ
ンデンサが前記ビット回線に接続可能である前記複数の
ダミー・コンデンサと、複数の読出し増幅器のうちの各
読出し増幅器が前記ビット回線対のうちの１つに関連
し、前記読出し増幅器は選択された前記行内の前記記憶
セルが接続される前記ビット回線の電圧を前記ビット対
内の相手のビット回線の電圧と比較し、前記相手のビッ
ト回線は関連する前記ダミー・コンデンサに接続されて
いる前記複数の読出し増幅器と、コンデンサと、前記選
択された行内の前記記憶セルによって記憶されたデータ
状態にかかわらず前記コンデンサが前記各読出し増幅器
による比較に所定の結果を持たせるように前記コンデン
サを前記ビット回線対内の前記ビット回線のいずれかに
接続するためにデータ信号に応答する接続装置とを包含
することを特徴とする読書き記憶装置。
【００９４】（１１）第１０項記載の読書き記憶装置に
おいて、前記各読出し増幅器は該増幅器に関連する前記
ビット回線に接続された前記選択された行内の前記記憶
セル内に前記増幅器の比較結果を復元することを特徴と
する前記読書き記憶装置。
おいて、前記各読出し増幅器は該増幅器に関連する前記
ビット回線に接続された前記選択された行内の前記記憶
セル内に前記増幅器の比較結果を復元することを特徴と
する前記読書き記憶装置。
【００９５】（１２）第１０項記載の読書き記憶装置に
おいて、前記接続装置は前記各ビット回線対ごとに、前
記コンデンサの第１電極板と前記ビット回線対のうちの
第１前記ビット回線との間に接続されたソース−ドレイ
ン間通路を有する第１トランジスタと、前記コンデンサ
の第１電極と前記ビット回線対のうちの第２前記ビット
回線との間に接続されたソース−ドレイン間通路を有す
る第２トランジスタとを備えることと、前記接続装置は
前記各ビット回線対ごとに、前記データ信号に応答して
前記第１トランジスタのゲート又は前記第２トランジス
タのゲートのいずれかを駆動する選択論理回路をさらに
備えることとを特徴とする前記読書き記憶装置。
おいて、前記接続装置は前記各ビット回線対ごとに、前
記コンデンサの第１電極板と前記ビット回線対のうちの
第１前記ビット回線との間に接続されたソース−ドレイ
ン間通路を有する第１トランジスタと、前記コンデンサ
の第１電極と前記ビット回線対のうちの第２前記ビット
回線との間に接続されたソース−ドレイン間通路を有す
る第２トランジスタとを備えることと、前記接続装置は
前記各ビット回線対ごとに、前記データ信号に応答して
前記第１トランジスタのゲート又は前記第２トランジス
タのゲートのいずれかを駆動する選択論理回路をさらに
備えることとを特徴とする前記読書き記憶装置。
【００９６】（１３）第１２項記載の読書き記憶装置に
おいて、前記列は所定の群に群分けされていることと、
前記接続装置は前記列の前記各群に対応するマスク・デ
ータであって前記コンデンサが前記群内の前記ビット回
線に接続されるべきか否かを表示する前記マスク・デー
タを記憶するマスク・レジスタをさらに備えることと、
前記選択論理回路は前記マスク・レジスタに接続されか
つ前記コンデンサが１つの前記群内の前記ビット回線に
接続されるべきではないことを前記群ごとに表示する前
記マスク・データに応答して前記群に関連する前記第１
トランジスタのゲートも前記第２トランジスタのゲート
も駆動しないこととを特徴とする前記読書き記憶装置。
おいて、前記列は所定の群に群分けされていることと、
前記接続装置は前記列の前記各群に対応するマスク・デ
ータであって前記コンデンサが前記群内の前記ビット回
線に接続されるべきか否かを表示する前記マスク・デー
タを記憶するマスク・レジスタをさらに備えることと、
前記選択論理回路は前記マスク・レジスタに接続されか
つ前記コンデンサが１つの前記群内の前記ビット回線に
接続されるべきではないことを前記群ごとに表示する前
記マスク・データに応答して前記群に関連する前記第１
トランジスタのゲートも前記第２トランジスタのゲート
も駆動しないこととを特徴とする前記読書き記憶装置。
【００９７】（１４）第１３項記載の読書き記憶装置で
あって、複数のコンデンサのうち各コンデンサが前記列
の前記群のうちの１つの群に関連する前記複数のコンデ
ンサのうちの各コンデンサを含むことを特徴とする前記
読書き記憶装置。
あって、複数のコンデンサのうち各コンデンサが前記列
の前記群のうちの１つの群に関連する前記複数のコンデ
ンサのうちの各コンデンサを含むことを特徴とする前記
読書き記憶装置。
【００９８】（１５）第１０項記載の読書き記憶装置で
あって、前記記憶装置の正常動作を表示する態様制御信
号を受け取る態様選択装置をさらに含むことと、前記記
憶装置において、前記接続装置は正常動作を表示する前
記態様制御信号に応答して前記コンデンサが前記ビット
回線のいずれにも接続されないように前記態様選択装置
に応答することとを特徴とする前記読書き記憶装置。
あって、前記記憶装置の正常動作を表示する態様制御信
号を受け取る態様選択装置をさらに含むことと、前記記
憶装置において、前記接続装置は正常動作を表示する前
記態様制御信号に応答して前記コンデンサが前記ビット
回線のいずれにも接続されないように前記態様選択装置
に応答することとを特徴とする前記読書き記憶装置。
【００９９】（１６）第１０項記載の読書き記憶装置で
あって、前記列は所定の群に群分けされていることと、
前記記憶装置は複数のコンデンサのうちの各コンデンサ
が前記列の前記群のうちの１つに関連する前記複数のコ
ンデンサを含むこととを特徴とする前記読書き記憶装
置。
あって、前記列は所定の群に群分けされていることと、
前記記憶装置は複数のコンデンサのうちの各コンデンサ
が前記列の前記群のうちの１つに関連する前記複数のコ
ンデンサを含むこととを特徴とする前記読書き記憶装
置。
【０１００】（１７）第１６項記載の読書き記憶装置で
あって、前記列の前記各群に対応する入力データを記憶
する入力データ・レジスタであって前記入力データは前
記群内の前記ビット回線対のうちの前記第１ビット回線
又は前記第２ビット回線に前記コンデンサの前記第１電
極板が接続されるべきかどうかを表示する前記入力デー
タ・レジスタを含むことと、前記記憶装置において、前
記選択論理回路は前記入力データ・レジスタに接続され
かつ前記入力データ・レジスタ内に記憶された前記群に
関連する入力データに応答して前記１つの群に関連する
前記各ビット回線対ごとに前記第１トランジスタのゲー
ト又は前記第２トランジスタのゲートのいずれかを駆動
することとを特徴とする前記記憶装置。
あって、前記列の前記各群に対応する入力データを記憶
する入力データ・レジスタであって前記入力データは前
記群内の前記ビット回線対のうちの前記第１ビット回線
又は前記第２ビット回線に前記コンデンサの前記第１電
極板が接続されるべきかどうかを表示する前記入力デー
タ・レジスタを含むことと、前記記憶装置において、前
記選択論理回路は前記入力データ・レジスタに接続され
かつ前記入力データ・レジスタ内に記憶された前記群に
関連する入力データに応答して前記１つの群に関連する
前記各ビット回線対ごとに前記第１トランジスタのゲー
ト又は前記第２トランジスタのゲートのいずれかを駆動
することとを特徴とする前記記憶装置。
【０１０１】（１８）第１７項記載の読書き記憶装置に
おいて、前記接続装置は前記列の前記各群に対応するマ
スク・データを記憶するマスク・レジスタであって前記
マスク・データは前記コンデンサが前記各群内の前記ビ
ット回線に接続されるべきか否かを表示する前記マスク
・レジスタを含むことと、前記選択論理回路は前記マス
ク・レジスタに接続されかつ前記コンデンサが１つの前
記群内の前記ビット回線に接続されるべきできはないこ
とを前記群ごとに表示する前記マスク・データに応答し
て前記１つの群に関連する前記第１トランジスタのゲー
トも前記第２トランジスタのゲートも駆動しないことと
を特徴とする前記読書き記憶装置。
おいて、前記接続装置は前記列の前記各群に対応するマ
スク・データを記憶するマスク・レジスタであって前記
マスク・データは前記コンデンサが前記各群内の前記ビ
ット回線に接続されるべきか否かを表示する前記マスク
・レジスタを含むことと、前記選択論理回路は前記マス
ク・レジスタに接続されかつ前記コンデンサが１つの前
記群内の前記ビット回線に接続されるべきできはないこ
とを前記群ごとに表示する前記マスク・データに応答し
て前記１つの群に関連する前記第１トランジスタのゲー
トも前記第２トランジスタのゲートも駆動しないことと
を特徴とする前記読書き記憶装置。
【０１０２】（１９）第１０項記載の読書き記憶装置に
おいて、前記ビット回線は第１所定電圧に予充電される
ことと、前記コンデンサは前記第１所定電圧と異なる電
圧に予充電されることとを特徴とする前記読書き記憶装
置。
おいて、前記ビット回線は第１所定電圧に予充電される
ことと、前記コンデンサは前記第１所定電圧と異なる電
圧に予充電されることとを特徴とする前記読書き記憶装
置。
【０１０３】（２０）行と列に配列された記憶セルの配
列を有する型式の読書き記憶装置においてもし前記記憶
セルが前記配列内の選択された行内にあれば前記記憶セ
ルは該記憶セルをビット回線に接続するコンデンサと転
送ゲートを含む前記記憶装置内に使用される読出し回路
であって、１つの前記列内の第１複数の記憶セルに関連
する第１ビット回線と、前記列内の第２複数のビット回
線と、前記第２複数の記憶セルのうちの１つの記憶セル
が選択されたときダミー・コンデンサを前記第１ビット
回線に接続するために前記ダミー・コンデンサとダミー
転送ゲートとを備え前記第１ビット回線に関連する第１
ダミー・セルと、前記第１複数の記憶セルのうちの１つ
の記憶セルが選択されたときダミー・コンデンサを前記
第２ビット回線に接続するために前記ダミー・コンデン
サとダミー転送ゲートとを備え前記第２ビット回線に関
連する第２ダミー・セルと、前記第１ビット回線と前記
第２ビット回線との間の差電圧の極性を読み出す読出し
増幅器と、コンデンサと、前記コンデンサの第１電極板
と前記第１ビット回線との間に接続されたソース−ドレ
イン間通路を有しかつ第１データ信号を受け取るゲート
を有する第１選択トランジスタと、前記コンデンサの前
記第１電極板と前記第２ビット回線との間に接続された
ソース−ドレイン間通路を有しかつ第２データ信号を受
け取るゲートを有する第２選択トランジスタとを包含
し、前記読出し回路において前記コンデンサは前記第１
選択トランジスタ又は前記第２選択トランジスタによっ
て前記ビット回線のうちの１つのビット回線に接続され
たとき前記第１ビット回線と前記第２ビット回線との間
の差電圧の極性を設定する寸法のものであることを特徴
とする前記読出し回路。
列を有する型式の読書き記憶装置においてもし前記記憶
セルが前記配列内の選択された行内にあれば前記記憶セ
ルは該記憶セルをビット回線に接続するコンデンサと転
送ゲートを含む前記記憶装置内に使用される読出し回路
であって、１つの前記列内の第１複数の記憶セルに関連
する第１ビット回線と、前記列内の第２複数のビット回
線と、前記第２複数の記憶セルのうちの１つの記憶セル
が選択されたときダミー・コンデンサを前記第１ビット
回線に接続するために前記ダミー・コンデンサとダミー
転送ゲートとを備え前記第１ビット回線に関連する第１
ダミー・セルと、前記第１複数の記憶セルのうちの１つ
の記憶セルが選択されたときダミー・コンデンサを前記
第２ビット回線に接続するために前記ダミー・コンデン
サとダミー転送ゲートとを備え前記第２ビット回線に関
連する第２ダミー・セルと、前記第１ビット回線と前記
第２ビット回線との間の差電圧の極性を読み出す読出し
増幅器と、コンデンサと、前記コンデンサの第１電極板
と前記第１ビット回線との間に接続されたソース−ドレ
イン間通路を有しかつ第１データ信号を受け取るゲート
を有する第１選択トランジスタと、前記コンデンサの前
記第１電極板と前記第２ビット回線との間に接続された
ソース−ドレイン間通路を有しかつ第２データ信号を受
け取るゲートを有する第２選択トランジスタとを包含
し、前記読出し回路において前記コンデンサは前記第１
選択トランジスタ又は前記第２選択トランジスタによっ
て前記ビット回線のうちの１つのビット回線に接続され
たとき前記第１ビット回線と前記第２ビット回線との間
の差電圧の極性を設定する寸法のものであることを特徴
とする前記読出し回路。
【０１０４】（２１）第２０項記載の読出し回路であっ
て、前記コンデンサの前記第１電極板と所定電圧との間
に接続されたソース−ドレイン間通路を有しかつ予充電
信号を受け取るゲートを有する予充電トランジスタをさ
らに含むことを特徴とする前記読出し回路。
て、前記コンデンサの前記第１電極板と所定電圧との間
に接続されたソース−ドレイン間通路を有しかつ予充電
信号を受け取るゲートを有する予充電トランジスタをさ
らに含むことを特徴とする前記読出し回路。
【０１０５】（２２）第２１項記載の読出し回路におい
て、前記コンデンサと前記予充電トランジスタとは前記
記憶装置内の複数の前記読出し回路によって共用される
ことを特徴とする前記読出し回路。
て、前記コンデンサと前記予充電トランジスタとは前記
記憶装置内の複数の前記読出し回路によって共用される
ことを特徴とする前記読出し回路。
【０１０６】（２３）第２１項記載の読出し回路におい
て、前記所定電圧は接地電位であることを特徴とする前
記読出し回路。
て、前記所定電圧は接地電位であることを特徴とする前
記読出し回路。
【０１０７】（２４）行と列に配列され記憶セルと複数
の読出し増幅器とを有する型式の記憶装置において、も
し前記記憶セルが前記配列内の選択された前記行内にあ
るならば前記記憶セルが第１ビット回線に接続され、各
前記読出し増幅器は前記配列の１つの前記列に関連しか
つ前記第１ビット回線の１つとダミー・コンデンサが接
続される第２ビット回線との間の差電圧を読み出す前記
記憶装置の選択された前記行内の前記記憶セル内へのデ
ータの書込み方法であって、前記行内の前記記憶セル内
に書き込まれるデータ状態を表示するデータ信号を受け
取るステップと、前記読出し増幅器による読出しのため
に前記配列の選択された前記行内の複数の記憶セルを前
記記憶セルに対応する前記第１ビット回線に接続するス
テップと、受け取った前記データ信号に依存して前記複
数の記憶セルに関連する前記第１ビット回線のうちの各
ビット回線又は前記複数の記憶セルに関連する前記読出
し増幅器によって読み出された前記第２ビット回線のう
ちの各ビット回線のいずれかにコンデンサを接続するス
テップと、前記選択された行内の前の記憶セルのうちの
各記憶セルごとに前記第１ビット回線と前記第２ビット
回線との間の差電圧を読み出すステップと、前記選択さ
れた行内の前記複数の記憶セルに接続された記憶セル内
に前記読み出された差電圧に相当する電圧を復元するス
テップとを包含することを特徴とする前記書込み方法。
の読出し増幅器とを有する型式の記憶装置において、も
し前記記憶セルが前記配列内の選択された前記行内にあ
るならば前記記憶セルが第１ビット回線に接続され、各
前記読出し増幅器は前記配列の１つの前記列に関連しか
つ前記第１ビット回線の１つとダミー・コンデンサが接
続される第２ビット回線との間の差電圧を読み出す前記
記憶装置の選択された前記行内の前記記憶セル内へのデ
ータの書込み方法であって、前記行内の前記記憶セル内
に書き込まれるデータ状態を表示するデータ信号を受け
取るステップと、前記読出し増幅器による読出しのため
に前記配列の選択された前記行内の複数の記憶セルを前
記記憶セルに対応する前記第１ビット回線に接続するス
テップと、受け取った前記データ信号に依存して前記複
数の記憶セルに関連する前記第１ビット回線のうちの各
ビット回線又は前記複数の記憶セルに関連する前記読出
し増幅器によって読み出された前記第２ビット回線のう
ちの各ビット回線のいずれかにコンデンサを接続するス
テップと、前記選択された行内の前の記憶セルのうちの
各記憶セルごとに前記第１ビット回線と前記第２ビット
回線との間の差電圧を読み出すステップと、前記選択さ
れた行内の前記複数の記憶セルに接続された記憶セル内
に前記読み出された差電圧に相当する電圧を復元するス
テップとを包含することを特徴とする前記書込み方法。
【０１０８】（２５）第２４項記載の書込み方法におい
て、前記コンデンサを接続するステップは前記選択され
た行内の前記複数の記憶セルを対応する前記第１ビット
回線に接続するステップの前に実行されることを特徴と
する前記書込み方法。
て、前記コンデンサを接続するステップは前記選択され
た行内の前記複数の記憶セルを対応する前記第１ビット
回線に接続するステップの前に実行されることを特徴と
する前記書込み方法。
【０１０９】（２６）第２４項記載の書込み方法におい
て、単一コンデンサが前記選択された行内の前記複数の
記憶セルによって共用されることと、前記書込み方法は
前記コンデンサを接続するステップの前に前記コンデン
サを所定電圧に予充電することをさらに含むことを特徴
とする前記書込み方法。
て、単一コンデンサが前記選択された行内の前記複数の
記憶セルによって共用されることと、前記書込み方法は
前記コンデンサを接続するステップの前に前記コンデン
サを所定電圧に予充電することをさらに含むことを特徴
とする前記書込み方法。
【０１１０】（２７）第２４項記載の書込み方法におい
て、前記配列内の前記列は群に配列されることと、前記
書込み方法は前記配列内の前記列のどの群が書き込まれ
るべきではないかを表示するマスク信号を受け取ること
と、前記マスク信号に応答して前記配列内の前記列の選
択された群に前記コンデンサを接続するステップを禁止
することとをさらに含むことを特徴とする前記書込み方
法。
て、前記配列内の前記列は群に配列されることと、前記
書込み方法は前記配列内の前記列のどの群が書き込まれ
るべきではないかを表示するマスク信号を受け取ること
と、前記マスク信号に応答して前記配列内の前記列の選
択された群に前記コンデンサを接続するステップを禁止
することとをさらに含むことを特徴とする前記書込み方
法。
【０１１１】（２８）第２７項記載の書込み方法におい
て、前記単一コンデンサは前記列の同じ群内にある前記
選択された行内の前記複数の記憶セルによって共用され
ることを特徴とする前記書込み方法。
て、前記単一コンデンサは前記列の同じ群内にある前記
選択された行内の前記複数の記憶セルによって共用され
ることを特徴とする前記書込み方法。
【０１１２】（２９）選択された行内の多数の記憶セル
に同じデータを単一サイクル中に書き込む能力を有する
読書き記憶装置が開示される。本発明は、読出し動作を
無効にするために各読出し増幅器４によって受け取られ
たビット回線３００の１つに選択的に接続されることに
よって読み出した差電圧の極性を所定の状態に設定する
コンデンサ３２２によるものであって記憶装置に内蔵さ
れる。読出し増幅器４の復元動作は選択された記憶セル
３０６内に読出したデータ状態を復元し、書込み完成す
る。前記コンデンサ３２２は設計効率上多数のビット回
線に接続可能である。前記各コンデンサ３２２は該コン
デンサが接続されようとするビット回線の各々ごとに、
記憶された”１”状態に加えることのダミー・コンデン
サ３０２の電荷を完全に放電させるに充分な静電容量を
有する。書き込まれるデータ状態を受け取るためと行ア
ドレスの下位ビットを受け取るために論理回路が前記記
憶装置に内蔵されている。前記論理回路は”０”状態を
書き込むために記憶セルが接続されるビット回線に前記
コンデンサ３２２を接続し（前記コンデンサは接地電位
に予充電されている）かつ”１”状態を書き込むために
ダミー・セルが接続されるビット回線３００に前記コン
デンサ３２２を接続する。多重読書き記憶装置の場合
は、前記記憶装置の選択された配列ごとに前記コンデン
サによる書込みを禁止するために書込みマスクが含まれ
る。多重書込みサイクル中に書き込まれるデータを記憶
するためにデータ入力レジスタがまた配設される。
に同じデータを単一サイクル中に書き込む能力を有する
読書き記憶装置が開示される。本発明は、読出し動作を
無効にするために各読出し増幅器４によって受け取られ
たビット回線３００の１つに選択的に接続されることに
よって読み出した差電圧の極性を所定の状態に設定する
コンデンサ３２２によるものであって記憶装置に内蔵さ
れる。読出し増幅器４の復元動作は選択された記憶セル
３０６内に読出したデータ状態を復元し、書込み完成す
る。前記コンデンサ３２２は設計効率上多数のビット回
線に接続可能である。前記各コンデンサ３２２は該コン
デンサが接続されようとするビット回線の各々ごとに、
記憶された”１”状態に加えることのダミー・コンデン
サ３０２の電荷を完全に放電させるに充分な静電容量を
有する。書き込まれるデータ状態を受け取るためと行ア
ドレスの下位ビットを受け取るために論理回路が前記記
憶装置に内蔵されている。前記論理回路は”０”状態を
書き込むために記憶セルが接続されるビット回線に前記
コンデンサ３２２を接続し（前記コンデンサは接地電位
に予充電されている）かつ”１”状態を書き込むために
ダミー・セルが接続されるビット回線３００に前記コン
デンサ３２２を接続する。多重読書き記憶装置の場合
は、前記記憶装置の選択された配列ごとに前記コンデン
サによる書込みを禁止するために書込みマスクが含まれ
る。多重書込みサイクル中に書き込まれるデータを記憶
するためにデータ入力レジスタがまた配設される。
【図１】本発明により構成された二重ポート記憶装置の
好適実施例の概略ブロック線図。
好適実施例の概略ブロック線図。
【図２】図１の二重ポート記憶装置の特別機能論理回路
の概略ブロック線図。
の概略ブロック線図。
【図３】ａ及びｂは、図２の特別機能論理回路によって
使用されるクロック信号発生用回路の概略線図。
使用されるクロック信号発生用回路の概略線図。
【図４】図２の特別機能論理回路内の組合せ論理回路の
概略線図。
概略線図。
【図５】ａは、本発明による書込みレジスタをその記憶
サイクルの早期部分中に負荷する場合の記憶サイクルの
タイミング線図、ｂは、本発明による書込みレジスタの
記憶サイクルの後期部分中に書込みレジスタ又は色レジ
スタのいずれかを負荷する場合の記憶サイクルのタイミ
ング線図、ｃは、本発明の記憶装置において先行サイク
ルにおいて負荷された書込みレジスタの内容を利用する
記憶サイクルのタイミング線図、ｄは、本発明により書
込みレジスタの内容を破壊することなく書込みレジスタ
の内容を無視する記憶サイクルのタイミング線図。
サイクルの早期部分中に負荷する場合の記憶サイクルの
タイミング線図、ｂは、本発明による書込みレジスタの
記憶サイクルの後期部分中に書込みレジスタ又は色レジ
スタのいずれかを負荷する場合の記憶サイクルのタイミ
ング線図、ｃは、本発明の記憶装置において先行サイク
ルにおいて負荷された書込みレジスタの内容を利用する
記憶サイクルのタイミング線図、ｄは、本発明により書
込みレジスタの内容を破壊することなく書込みレジスタ
の内容を無視する記憶サイクルのタイミング線図。
【図６】本発明によるマスク書込み動作を説明するレジ
スタ規模での線図。
スタ規模での線図。
【図７】図１の記憶装置のブロック書込み特徴の追加を
含む列復号器の概略線図。
含む列復号器の概略線図。
【図８】図７の回路を使用するブロック書込みサイクル
の動作のタイミング線図。
の動作のタイミング線図。
【図９】図７の回路を使用するブロック書込みサイクル
を説明するレジスタ規模の線図。
を説明するレジスタ規模の線図。
【図１０】本発明を内蔵することが有効な先行技術によ
り構成された二重緩衝表示装置のブロック形式の電気回
路図。
り構成された二重緩衝表示装置のブロック形式の電気回
路図。
【図１１】本発明の選択書込み態様を内蔵する記憶装置
内の回路の概略回路図、ａは、典型的な読出し増幅器の
概略電気回路図。
内の回路の概略回路図、ａは、典型的な読出し増幅器の
概略電気回路図。
【図１２】本発明の選択書込み態様を利用する記憶装置
に内蔵される図１１の回路のブロック形式の電気回路
図。
に内蔵される図１１の回路のブロック形式の電気回路
図。
【図１３】本発明の選択行書込み態様に書き込まれるデ
ータ状態を選択するための前記論理回路の概略電気回路
図。
ータ状態を選択するための前記論理回路の概略電気回路
図。
【図１４】本発明の選択行書込み態様の動作を説明する
タイミング線図。
タイミング線図。
１ 二重ポート記憶装置 ２ 配列 ４ 読出し増幅器バンク又は読出し増幅器 ６ 転送ゲート ８ データ・レジスタ １０ ポインタ １２ 直列入出力緩衝記憶装置 １４ 直列論理回路 １６ ＲＡＭ論理回路 １８ Ｘ復号器 ２０ Ｙ復号器 ２２ トルグ計数器／検出器 ２４ 入出力緩衝記憶装置 ２６ 多重変換装置 ３０ 特別機能論理回路 ３１ 出力駆動回路 ３４ 書込みマスク・レジスタ Ｄ０〜Ｄ７ データ端子 ＳＤ０〜ＳＤ７ 入出力端子 Ａ０〜Ａ８ アドレス端子 ＳＦ 機能信号回線 ＷＥ- 書込み使用可能信号回線 ＴＲ- 転送使用可能信号 ＲＡＳ- クロック信号回線 ＣＡＳ- クロック信号回線 ＣＡＳ アドレス・ストローブ信号回線 ＳＣＬＫ クロック信号回線 ＳＯＥ 直列出力使用可能信号回線 ２６ 多重化変換装置 ３４，３６，３８，４０，４２ ラッチ ４４ 組合せ論理回路 ５０ 色レジスタ ５４ 書込みマスク・レジスタ ５８，６０ 多重化変換装置 ２００ 前置復号器 ２０４ 列選択回路 ２１０ ４−の−１復号器 ３００ ビット回線 ３０１ 読出し接続点 ３０２ ダミー・コンデンサ ３０４ ダミー転送ゲート ３０６ 記憶コンデンサ ３０８ 転送ゲート ３１２ ダミー予充電トランジスタ ３２２ （選択行書込み用）コンデンサ ３２４ コンデンサ予充電トランジスタ ３２８ 選択論理回路 ３２６ 選択行書込みブロック ３４４，３４６ 交差結合否定回路のトランジスタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年３月１１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
Claims (1)
- 【特許請求の範囲】 【請求項１】 行及び列に配置された複数セルからなる
メモリアレイの特定のセルにデータを書込むデータ処理
装置であって、前記特定セルに書込むためのデータを発
生するプロセッサ手段と、第１及び第２の書込みモード
を与えるモード発生手段と、前記モード発生手段に接続
され、第１書込みモード時には前記メモリアレイの１つ
の行又は列を選択し、第２書込みモード時には前記メモ
リアレイの複数の行又は列を選択する手段とを含む、メ
モリアレイへのデータ書込み用データ処理装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US8963487A | 1987-08-26 | 1987-08-26 | |
| US089634 | 1987-08-26 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63211556A Division JPH0668914B2 (ja) | 1987-08-26 | 1988-08-25 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH052874A true JPH052874A (ja) | 1993-01-08 |
| JPH081748B2 JPH081748B2 (ja) | 1996-01-10 |
Family
ID=22218732
Family Applications (4)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63211556A Expired - Lifetime JPH0668914B2 (ja) | 1987-08-26 | 1988-08-25 | 記憶装置 |
| JP3179521A Expired - Lifetime JPH081748B2 (ja) | 1987-08-26 | 1991-07-19 | データ処理装置 |
| JP3179519A Pending JPH0512859A (ja) | 1987-08-26 | 1991-07-19 | メモリへのデータ書込み用データ処理装置 |
| JP3179520A Pending JPH0512860A (ja) | 1987-08-26 | 1991-07-19 | データ処理装置 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63211556A Expired - Lifetime JPH0668914B2 (ja) | 1987-08-26 | 1988-08-25 | 記憶装置 |
Family Applications After (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3179519A Pending JPH0512859A (ja) | 1987-08-26 | 1991-07-19 | メモリへのデータ書込み用データ処理装置 |
| JP3179520A Pending JPH0512860A (ja) | 1987-08-26 | 1991-07-19 | データ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (4) | JPH0668914B2 (ja) |
| KR (1) | KR970005411B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3192081B2 (ja) * | 1996-02-28 | 2001-07-23 | 日本電気株式会社 | 半導体記憶装置 |
| US6011727A (en) * | 1998-08-26 | 2000-01-04 | Micron Technology, Inc. | Block write circuit and method for wide data path memory devices |
| CN103496775B (zh) * | 2013-10-18 | 2015-04-22 | 长安大学 | 一种去除孔雀石绿的方法 |
| CN103496772B (zh) * | 2013-10-18 | 2015-04-08 | 长安大学 | 一种去除维多利亚蓝b的方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6027971A (ja) * | 1983-07-26 | 1985-02-13 | Sony Corp | アドレス空間の拡大方法 |
| JPS626490A (ja) * | 1985-07-01 | 1987-01-13 | Nec Corp | ダイナミツク型半導体記憶装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59132493A (ja) * | 1983-01-19 | 1984-07-30 | Hitachi Ltd | 半導体記憶装置における初期値設定回路 |
| US4688197A (en) * | 1983-12-30 | 1987-08-18 | Texas Instruments Incorporated | Control of data access to memory for improved video system |
| JPS6196592A (ja) * | 1984-10-17 | 1986-05-15 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| JPH0816882B2 (ja) * | 1985-06-17 | 1996-02-21 | 株式会社日立製作所 | 半導体記憶装置 |
| JPS62250594A (ja) * | 1986-04-23 | 1987-10-31 | Hitachi Ltd | 半導体記憶装置 |
| JPS62279596A (ja) * | 1986-05-28 | 1987-12-04 | Mitsubishi Electric Corp | デユアルポ−トｒａｍ |
-
1988
- 1988-08-25 KR KR1019880010813A patent/KR970005411B1/ko not_active IP Right Cessation
- 1988-08-25 JP JP63211556A patent/JPH0668914B2/ja not_active Expired - Lifetime
-
1991
- 1991-07-19 JP JP3179521A patent/JPH081748B2/ja not_active Expired - Lifetime
- 1991-07-19 JP JP3179519A patent/JPH0512859A/ja active Pending
- 1991-07-19 JP JP3179520A patent/JPH0512860A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6027971A (ja) * | 1983-07-26 | 1985-02-13 | Sony Corp | アドレス空間の拡大方法 |
| JPS626490A (ja) * | 1985-07-01 | 1987-01-13 | Nec Corp | ダイナミツク型半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR890004324A (ko) | 1989-04-21 |
| JPH0668914B2 (ja) | 1994-08-31 |
| KR970005411B1 (ko) | 1997-04-16 |
| JPH0512860A (ja) | 1993-01-22 |
| JPH0512859A (ja) | 1993-01-22 |
| JPH081748B2 (ja) | 1996-01-10 |
| JPH01165087A (ja) | 1989-06-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4807189A (en) | Read/write memory having a multiple column select mode | |
| US4817058A (en) | Multiple input/output read/write memory having a multiple-cycle write mask | |
| US5508960A (en) | Read/write memory with selective row write capability | |
| US4636986A (en) | Separately addressable memory arrays in a multiple array semiconductor chip | |
| JP3046075B2 (ja) | デュアルバンクメモリおよび同メモリを用いたシステム | |
| US5590083A (en) | Process of writing data from a data processor to a memory device register that is separate from the array | |
| JPS6118837B2 (ja) | ||
| JPH0636311B2 (ja) | ２重ポートｖｒａｍメモリ | |
| JPH0528765A (ja) | メモリ制御回路 | |
| JP3186534B2 (ja) | 相対バンクメモリをリフレッシュする方法及び回路 | |
| US4870621A (en) | Dual port memory device with improved serial access scheme | |
| JPH0816882B2 (ja) | 半導体記憶装置 | |
| US5654912A (en) | Semiconductor memory device with reduced read time and power consumption | |
| JPH09237491A (ja) | メモリ、処理システムおよびアクセス方法 | |
| JPH0695271B2 (ja) | 逐次スキャンに応用するための改良された半導体メモリ素子 | |
| US5383160A (en) | Dynamic random access memory | |
| JPH052874A (ja) | メモリアレイへのデータ書込み用データ処理装置 | |
| US5463584A (en) | Semiconductor memory device | |
| US5341332A (en) | Semiconductor memory device capable of flash writing and method of flash writing | |
| US4710896A (en) | Semiconductor memory having multiple access | |
| JPS63293791A (ja) | 半導体記憶装置 | |
| JP3328402B2 (ja) | 半導体記憶装置 | |
| JPH0713860B2 (ja) | 半導体記憶装置 | |
| JP2924818B2 (ja) | 半導体メモリ | |
| JP2001076488A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090110 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090110 Year of fee payment: 13 |