JPS63201996A - ダイナミツクメモリ集積回路 - Google Patents
ダイナミツクメモリ集積回路Info
- Publication number
- JPS63201996A JPS63201996A JP62036455A JP3645587A JPS63201996A JP S63201996 A JPS63201996 A JP S63201996A JP 62036455 A JP62036455 A JP 62036455A JP 3645587 A JP3645587 A JP 3645587A JP S63201996 A JPS63201996 A JP S63201996A
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- JP
- Japan
- Prior art keywords
- refresh
- row
- address
- data
- decoder
- Prior art date
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- Pending
Links
- 239000011159 matrix material Substances 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はダイナミックメモリ集積回路（以下工Ｃと記す
）に関する。
）に関する。
ダイナミックメモリＩＣは、周知のように、メモリセル
を１対のトランジスタとストレージキャパシタだけで構
成している為、大容量化に適している反面、ストレージ
キャパシタがリーク放電するのを一定期間毎に充電する
動作（リフレッシュ動作）が必要である。
を１対のトランジスタとストレージキャパシタだけで構
成している為、大容量化に適している反面、ストレージ
キャパシタがリーク放電するのを一定期間毎に充電する
動作（リフレッシュ動作）が必要である。
従来、このリフレッシュ動作は、マトリクス状に配置さ
れているメモリセル群の１つの形を外部より周期的に選
択し、その行のすべてのメモリセルに対して同時に行う
ようにしている。
れているメモリセル群の１つの形を外部より周期的に選
択し、その行のすべてのメモリセルに対して同時に行う
ようにしている。
上述した従来構成においては、通常のデータ書込み／読
み出し動作の為の周辺回路以外に新たにリフレッシュ動
作を制御する回路を設れなければならず、さらに所定の
リフレッシュ時間になるとデータを書込み／読み出し中
であってもその動作を中断しリフレッシュ動作を実行し
なければならないという欠点がある。
み出し動作の為の周辺回路以外に新たにリフレッシュ動
作を制御する回路を設れなければならず、さらに所定の
リフレッシュ時間になるとデータを書込み／読み出し中
であってもその動作を中断しリフレッシュ動作を実行し
なければならないという欠点がある。
本発明の目的は、リフレッシュ動作の為に外部が制御を
する必要がなく、しかもデータを書込み／読出し中であ
ってもリフレッシュ動作ができるダイナミックメモリＩ
Ｃを提供することにある。
する必要がなく、しかもデータを書込み／読出し中であ
ってもリフレッシュ動作ができるダイナミックメモリＩ
Ｃを提供することにある。
上述した従来方式に対して、本発明のダイナミックメモ
リＩＣは、データの書込み／読み出しを行っている行ア
ドレスを検出し他の行アドレスと分離してリフレッシュ
動作を行わせるという独創的内容を有する。
リＩＣは、データの書込み／読み出しを行っている行ア
ドレスを検出し他の行アドレスと分離してリフレッシュ
動作を行わせるという独創的内容を有する。
本発明のＩＣは、行単位かつ周期的にリフレッシュ動作
を行うリフレッシュ回路と、 データの書込みまたは読み出しを行っている行アドレス
と前記リフレッシュ動作を行うべき行アドレスを比較す
る比較回路 とを有し、比較の結果により一致が検出されるとリフレ
ッシュ時間になっていても前記リフレッシュ動作を抑止
し読み出しまたは書き込みは続行するように構成したこ
とを特徴とする。
を行うリフレッシュ回路と、 データの書込みまたは読み出しを行っている行アドレス
と前記リフレッシュ動作を行うべき行アドレスを比較す
る比較回路 とを有し、比較の結果により一致が検出されるとリフレ
ッシュ時間になっていても前記リフレッシュ動作を抑止
し読み出しまたは書き込みは続行するように構成したこ
とを特徴とする。
（実施例〕
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
第１図に示す実施例は列アドレスを入力し１個の列アド
レスを選択する列デコーダ１と、行アドレスを入力し１
個の行アドレスを選択する行デコーダ２と、選択された
行アドレスと他の選択されなかった行アドレスを分離す
る行スイッチ３と、選択された列アドレス対応のデータ
線との他のデータ線を分離するデータ用スイッチ９と、
センスアンプを含むメモリセル群４〜７と、入出力デー
タバッファ１０と、リフレッシュ動作をコントロールす
るリフレッシュ用デコーダ１１と、内蔵された発振器８
によりリフレッシュ用アドレスを発生させるカウンタ１
３と、行アドレスとリフレッシュ用アドレスとを比較し
一致した場合にはリフレッシュを行なわない様にコント
ロール信号をリフレッシュ用デコーダ１１に出力する比
較器１２により構成される。
レスを選択する列デコーダ１と、行アドレスを入力し１
個の行アドレスを選択する行デコーダ２と、選択された
行アドレスと他の選択されなかった行アドレスを分離す
る行スイッチ３と、選択された列アドレス対応のデータ
線との他のデータ線を分離するデータ用スイッチ９と、
センスアンプを含むメモリセル群４〜７と、入出力デー
タバッファ１０と、リフレッシュ動作をコントロールす
るリフレッシュ用デコーダ１１と、内蔵された発振器８
によりリフレッシュ用アドレスを発生させるカウンタ１
３と、行アドレスとリフレッシュ用アドレスとを比較し
一致した場合にはリフレッシュを行なわない様にコント
ロール信号をリフレッシュ用デコーダ１１に出力する比
較器１２により構成される。
本実施例は、図面の繁雑化を回避するために、４行×４
列のメモリセルマトリクスを設定しており、従ってメモ
リセル群４〜７のそれぞれは、１行分の４メモリセルを
有することになる。
列のメモリセルマトリクスを設定しており、従ってメモ
リセル群４〜７のそれぞれは、１行分の４メモリセルを
有することになる。
まず、読み出し動作を書込み動作もしていない場合につ
いて述べる。
いて述べる。
このときには、どの列アドレス、行アドレスも選択され
ていないので、行スイッチ３およびデータ用スイッチ９
はオフ状態となっている。従って、比較器１２も不定で
あり、カウンタ１３は、発振器８から出力されるクロッ
クをカウトすることにより、リフレッシュ動作に必要な
アドレスを作り、リフレッシュ用デコーダ１１により順
次にワード線３１，３２．３３および３４を選択し周期
的にリフレッシュ動作を行う。
ていないので、行スイッチ３およびデータ用スイッチ９
はオフ状態となっている。従って、比較器１２も不定で
あり、カウンタ１３は、発振器８から出力されるクロッ
クをカウトすることにより、リフレッシュ動作に必要な
アドレスを作り、リフレッシュ用デコーダ１１により順
次にワード線３１，３２．３３および３４を選択し周期
的にリフレッシュ動作を行う。
次に、データの読み出しまたは書込みが行なわれている
場合について述べる。
場合について述べる。
まず、列アドレスと行アドレスが外部よりそれぞれ列デ
コーダ１と行デコーダ２に設定され、これにより１行、
すなわちメモリセル群４〜７のうちの１つと、１列が選
択される。この選択された１つのメモリセルに対し、デ
ータ用スイッチ９及び入出力データバファ１０によりデ
ータが入力または出力される。
コーダ１と行デコーダ２に設定され、これにより１行、
すなわちメモリセル群４〜７のうちの１つと、１列が選
択される。この選択された１つのメモリセルに対し、デ
ータ用スイッチ９及び入出力データバファ１０によりデ
ータが入力または出力される。
比較器１２は、行アドレスと、カウンタ１３が出力する
リフレッシュアドレスとを比較しており、両者の一致を
検出するとリフレッシュ用デコーダ１１に対してインヒ
ビット信号を出力する。
リフレッシュアドレスとを比較しており、両者の一致を
検出するとリフレッシュ用デコーダ１１に対してインヒ
ビット信号を出力する。
リフレッシュ用デコーダ１１は、インヒビット信号が入
力すると、リフレッシュアドレスで指定されるワード線
に対してはリフレッシュ動作は行わず、メモリセリマト
リクスに対する読み出し又は書き込みを続行する。この
ときには、リフレッシュアドレスと同一の行アドレスに
よるアクセスが行われるため、リフレッシュ動作が代行
されるのでリフレッシュ動作を抑止してもよいからであ
る。
力すると、リフレッシュアドレスで指定されるワード線
に対してはリフレッシュ動作は行わず、メモリセリマト
リクスに対する読み出し又は書き込みを続行する。この
ときには、リフレッシュアドレスと同一の行アドレスに
よるアクセスが行われるため、リフレッシュ動作が代行
されるのでリフレッシュ動作を抑止してもよいからであ
る。
以上説明したように本発明はセルフリフレッシュ回路を
具備するので外部から制御することなく確実にリフレッ
シュ動作ができるという効果があリ、またデータを書き
込み又は読み出し中であってもこの為に選択されている
行アドレスを検出し分離してしまうことによりリフレッ
シュ動作となってもデータの書込み／読み出しを中断す
ることがないという効果がある。
具備するので外部から制御することなく確実にリフレッ
シュ動作ができるという効果があリ、またデータを書き
込み又は読み出し中であってもこの為に選択されている
行アドレスを検出し分離してしまうことによりリフレッ
シュ動作となってもデータの書込み／読み出しを中断す
ることがないという効果がある。
第１図は本発明の一実施例を示す。
１・・・列デコーダ、２・・・行デコーダ、３・・・行
スイッチ、４，５，６．７・・・メモリセル群、８・・
・発振器、９・・・データ用スイッチ、１０・・・入出
力データバッファ、１１・・・リフレッシュ用デコーダ
、１２・・・比較器、１３・・・カウンタ、３１，３２
，３３゜３４・・・ワード線、９１，９２，９３．９４
・・・データ線。
スイッチ、４，５，６．７・・・メモリセル群、８・・
・発振器、９・・・データ用スイッチ、１０・・・入出
力データバッファ、１１・・・リフレッシュ用デコーダ
、１２・・・比較器、１３・・・カウンタ、３１，３２
，３３゜３４・・・ワード線、９１，９２，９３．９４
・・・データ線。
Claims (1)
- 【特許請求の範囲】 行単位かつ周期的にリフレッシュ動作を行うリフレッシ
ュ回路と、 データの書込みまたは読み出しを行っている行アドレス
と前記リフレッシュ動作を行うべき行アドレスを比較す
る比較回路 とを有し、前記比較の結果により一致が検出されるとリ
フレッシュ時間になっていても前記リフレッシュ動作を
抑止し前記読み出しまたは書き込みは続行するように構
成したことを特徴とするダイナミックメモリ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62036455A JPS63201996A (ja) | 1987-02-18 | 1987-02-18 | ダイナミツクメモリ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62036455A JPS63201996A (ja) | 1987-02-18 | 1987-02-18 | ダイナミツクメモリ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63201996A true JPS63201996A (ja) | 1988-08-22 |
Family
ID=12470293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62036455A Pending JPS63201996A (ja) | 1987-02-18 | 1987-02-18 | ダイナミツクメモリ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63201996A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02130073A (ja) * | 1988-11-10 | 1990-05-18 | Nec Corp | 画像記憶回路 |
-
1987
- 1987-02-18 JP JP62036455A patent/JPS63201996A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02130073A (ja) * | 1988-11-10 | 1990-05-18 | Nec Corp | 画像記憶回路 |
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