JPH01158696A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、占ｑ面積の小さいダイナミック少１の半導
体記憶装置に関するものである。

［従来の技術］ 第７図は、最初に人力されたデータが最初に読出される
ＦＩＦＯ（ｆｉｒｓｔ　　ｉｎ　　ｆｉｒｓｔ　　ｏｕ
ｔ）メモリ等に用いられる従来の３トランジスタ型メモ
リセルの回路図である。

このメモリセルは、データ蓄積用のトランジスタ１と、
データ書込用のトランジスタ２と、データ読出用のトラ
ンジスタ３と、記憶容量４とからなり、これらのトラン
ジスタ１，２．３としてｎチャネル型ＭＯ８電界効果ト
ランジスタが用いられている。このメモリセルにおいて
は、記憶容量４における電荷の有無によって「１」およ
び「０」の情報が表わされる。データ蓄積用のトランジ
スタ１のゲートにはデータ書込用のトランジスタ２のソ
ース・ドレインを介して書込データビット線５が接続さ
れており、データ書込用のトランジスタ２のゲートには
書込用の選択線６が接続されている。データ書込用のト
ランジスタ２は書込ゲートとして働く。また、データ蓄
積用のトランジスタ１のソースにはデータ読出用のトラ
ンジスタ３のソース・ドレインを介して読出データビッ
ト線７が接続されており、データ読出用のトランジスタ
３のゲートには読出用の選択線８が接続されている。デ
ータ続出用のトランジスタ３は読出ゲートとして働く。

次にこのメモリセルの動作について説明する。

読出データビット線７は通常、正電位ＶＰ　、にプリチ
ャージされており、書込用の選択線６および読出用の選
択線８は通常、０電位に保たれている。

書込時には、書込用の選択線６を正電位にし、読出用の
選択線８を０電位に保っておく。「１」を書込む場合に
は、書込データビット線５を所定の正電位に保つと、こ
の電位がデータ書込用のトランジスタ２を通してデータ
蓄積用のトランジスタ１に伝達され、記憶容量４か充電
される。

また、「０」を書込む場合には、書込データビット線５
をＯ電位に保つと、この０電位がデータ書込用のトラン
ジスタ２を通してデータ蓄積用のトランジスタ１に伝達
され、記憶容量４が放電される。

その後、書込用の選択線６を０電位に戻すことにより「
１」またはｒＯＪの情報がメモリセル９内に保持される
。記憶容量４はデータ書込用のトランジスタ２のサブス
レッショルド電流等によるリーク電流により放電あるい
は充電されて徐々に情報が消失してしまうので、一定時
間内にリフレッシュするかまたはデータを読出す必要が
ある。

読出時には、読出用の選択線８を正電位にし、書込用の
選択線６を０電位に保っておく。メモリセル９内に「１
」がストアされて記憶容量４が正電位に充電されている
場合には、予め正電位ＶＰ、にプリチャージされていた
続出データビット線７は、データ続出用のトランジスタ
３およびデータ蓄積用のトランジスタ１を通して０電位
まで放電される。一方、メモリセル９内にｒＯＪがスト
アされて記憶容量４の電位がＯ電位である場合には、デ
ータ蓄積用のトランジスタ１が非導通の法曹であるので
、読出データビット線７の電位はプリチャージ電圧ＶＰ
　、を維持する。したがって、読出データビット線７の
電位を調べることによって、メモリセル９に記憶された
情報を知ることができる。

読出データビット線７の電位は、読出データビット線７
の一端に接続されたセンスアンプ（図かせず）を用いて
増幅し、高速に読出すこともてきる。

［発明が解決しようとする問題点］ 従来の半導体記憶装置に含まれるメモリセルは以上のよ
うに構成されているので、１メモリセルあたり４素子（
３Ｔｒ、ＩＣ）必要である。そのためにセルサイズが大
きくなり、半導体記憶装置の大容量化に不向きであるな
どの問題点があった。

また、上記のメモリセルを用いたＦＩＦ○メモリにおい
ては、一方向にしかデータを転送することができないの
で、複数のシステム間で双方向にデータを転送する場合
には、ＦＩＦＯメモリを２つ用いる必要があった。

この発明の主たる目的は、大容量化に適しかつ双方向に
情報の転送が可能な半導体記憶装置を得ることである。

［問題点を解決するための手段］ 上記目的を達成するためにこの発明に係る半導体記憶装
置は、情報を記憶するための少なくとも１つのメモリセ
ルと、メモリセルに接続された少なくとも１本の第１の
ビット線と、メモリセルに接続された少なくとも１本の
第２のビット線と、第１のビット線を介して情報を人力
および出力するための第１の入出力手段と、第２のビッ
ト線を介して情報を入力および出力するための第２の入
出力手段と、メモリセルに接続された少なくとも１本の
第１の選択線と、メモリセルに接続された少なくとも１
本の第２の選択線と、第１の選択線に第１の選択信号を
与える第１の選択手段と、第２の選択線に第２の選択信
号を与える第２の選択手段とを備えている。そしてメモ
リセルは、情報を蓄積するための容量手段と、第１のビ
ット線と容量手段との間に接続されかつ第１の選択線に
与えられる第１の選択信号に応答して第１のビット線と
容量手段との間で情報の転送を行なうための第１のトラ
ンジスタと、第２のビット線と容量手段との間に接続さ
れ第２の選択線に与えられる第２の選択信号に応答して
第２のビット線と容量手段との間で情報の転送を行なう
ための第２のトランジスタとを含む。

［作用コ この発明に係る半導体記憶装置に含まれるメモリセルは
、２つのトランジスタと１つの容量手段とからなるので
、セルサイズが小さくなる。したがって、大容量の半導
体記憶装置を構成することが可能となる。

また、各メモリセルにおいて、第１のトランジスタおよ
び第２のトランジスタが容量手段を中心として対称に構
成されているので、第１のビット線を介して情報の書込
および読出が可能でありかつ第２のビット線を介して情
報の書込および読出が可能となる。したがって、双方向
に情報の転送が可能な半導体記憶装置を構成することが
可能となる。

［実施例コ 以下、この発明の実施例について図面を用いて説明する
。

第１図は、この発明の一実施例によるＰＩＦＯメモリに
含まれるメモリセルの回路図である。このメモリセルは
、第１のトランジスタ１１と、第２のトランジスタ１２
と、記憶容量１３とからなる。これらのトランジスタ１
１，１．２としてｎチャネル型ＭＯ８電界効果トランジ
スタ（ＭＯＳＦＥＴ）が用いられている。第１のトラン
ジスタ１１のソース（またはドレイン）と第２のトラン
ジスタ１２のソース（またはドレイン）と記憶容量１３
の一端とがノードＮ１で接続されている。また、第１の
トランジスタ１１のドレイン（またはソース）は第１の
ビット線ＢＬ、に接続され、第２のトランジスタ１２の
ドレイン（またはソース）は第２のビット線ＢＬ、に接
続されている。さらに、第１のトランジスタ］１のゲー
トは第１のワード線ＷＬ、に接続され、第２のトランジ
スタ１２のゲートは第２のワード線ＷＬ２に接続されて
いる。メモリセルの領域は１４で示されている。

このように、この実施例によるメモリセル１４は左右対
称に構成されている。第１のビット線ＢＬ、に接続され
る第１のトランジスタ１１のドレイン（またはソース）
をポート１と呼び、第２のビット線ＢＬ２に接続される
第２のトランジスタ１２のドレイン（またはソース）を
ポート２と呼ぶことにする。

次に、第１図のメモリセルを用いたＦＩＦＯメモリにつ
いて説明する。ＦＩＦＯメモリは、送られてくるデータ
を順に記憶しながら、それまで記憶したデータを出力要
求に応じて先着順に送り出すものであり、主として、処
理速度が異なるシステム間でのデータ交換のためのバッ
ファ機能として用いることができる。

第２図は、ｍ行×（列×ｎビットに構成されたＦＩＦＯ
メモリを示すブロック図である。第２図において、メモ
リセルアレイ２１は第１図のメモリセルが複数個、複数
行および複数列に配列されたものである。そしてメモリ
セルアレイ２１はｎ個のブロックに分割され、各ブロッ
クはｎ列のメモリセルからなる。第１のリングポインタ
２２はｍ段のシフトレジスタからなり、メモリセルアレ
イ２〕の中からポート１よりデータを読出すべきまたは
書込むべきメモリセルを指定するものである。第２のリ
ングポインタ２３は同じくｍ段のシフトレジスタからな
り、メモリセルアレイ２１の中からポート２よりデータ
を書込むべきまたは読出すべきメモリセルを指定するも
のである。第１のリングポインタ２２の出力線は第１の
ワード線としてメモリセルアレイ２１内のメモリセルに
接続され、第２のリングポインタ２３の出力線は第２の
ワード線としてメモリセルアレイ２１内のメモリセルに
接続されている。

また、第１のデータ入出力回路２４は、第１のリングポ
インタ２２によって指定された複数のメモリセルにポー
ト１よりデータＤｏ　””Ｄｎ−１を書込むかまたは読
出すためのものである。第２のデータ入出力回路２５は
、第２のリングポインタ２３によって指定された複数の
メモリセルがらポート２よりデータＱｏ−Ｑｎ−１を読
出すがまたは書込むためのものである。メモリセルのポ
ート１によるデータの書込または読出およびメモリセル
のポート２によるデータの読出または書込は、それぞれ
第１のコントロール回路２６および第２のコントロール
回路２７によって互いに独立に制御される。リセット回
路２８は第１のリングポインタ２２および第２のリング
ポインタ２３をリセットするためのものである。

第１の列選択信号発生回路２９は、メモリセルアレイ２
１の各ブロックにおいてポート１によるデータの書込ま
たは続出を行なう１列のメモリセルを選択するためのも
のである。第２の列選択信号発生回路３０は、メモリセ
ルアレイ２１の各ブロックにおいてポート２によるデー
タの読出または書込を行なう１列のメモリセルを選択す
るものである。切換信号発生回路４０は、第１のデータ
入出力回路２４および第２のデータ入出力回路２５の入
出力状態を切換えるための切換信号ＲＩＶを発生するも
のである。

第３図は、メモリセルアレイ２１における１列の部分を
詳細に示した回路図である。第３図に示すように、メモ
リセルアレイ２１の１列には、ｍ個のメモリセル＃０〜
＃（ｍ−１）が含まれている。これらのメモリセル＃０
〜＃（ｍ−１）は第１図に示されたメモリセル１４と等
価である。ｋ番目のメモリセル＃ｋ　（ｋ−０，１，−
、ｍ−１）に着目すると、第１のトランジスタ１１のゲ
ートは第１のワード線ＷＬ、ｋに接続され、第２のトラ
ンジスタ１２のゲートは第２のワード線ｗＬ２、に接続
されている。各列には第１のビット線および第２のビッ
ト線がそれぞれ２本ずつ設けられている。偶数番目のメ
モリセル＃ｋ（ｋは偶数）の第１のトランジスタ１１の
ドレイン（ポート１）は第１のビット線ＢＬ、。に接続
され、奇数番目のメモリセル＃ｋ（ｋは奇数）の第１１
のトランジスタ１２のドレイン（ポート１）は第１のビ
ット線ＢＬ、、に接続されている。偶数番目のメモリセ
ル＃ｋ（ｋは偶数）の第２のトランジスタ１２のドレイ
ン（ポート２）は第２のビット線ＢＬ２゜ニ接続され、
奇数番目のメモリセル＃ｋ（ｋｔ；ｉ奇数）の第２のト
ランジスタ１２のドレイン（ポート２）は第πのビット
線ＢＬ２．に接続されている。

第コのビット線ＢＬ＋ｏ、ＢＬ、、には第１のセンスア
ンプ３１およびｎチャネル型ＭＯＳＦＥＴ３３が接続さ
れている。第２のビット線ＢＬ２゜、ＢＬ２．には第２
のセンスアンプ３２およびｎチャネル型ＭＯｓＦＥＴ３
４が接続されている。

第１のセンスアンプ３１は、データの読出時またはリフ
レッシュ時に第１のビット線ＢＬ、ｏ、ＢＬＩＴ間の電
位差を差動増幅するものである。第２のセンスアンプ３
２は、データの読出時またはリフレッシュ時に第２のビ
ット線ＢＬ２０．ＢＬ２、間の電位差を差動増幅するも
である。ｎチャネル型ＭＯＳＦＥＴ３３は第１のビット
線ＢＬ。

１およびＢＬ、　ｏをイコライズするためのものであり
、ｎチャネル型ＭＯ８ＦＥＴ３４は第２のビット線ＢＬ
２ｏおよびＢＬ２．をイコライズするためのものである
。読出または書込サイクルにおいて、第１のワード線Ｗ
Ｌ、、または第２のワード線ＷＬ２ｋが充電される前に
、上記のＭＯ８ＦＥ７３３および３４により、第１のビ
ット線ＢＬ１ｏおよびＢＬ、、、第２のビット線ＢＬ２
ｏおよびＢＬ２．がそれぞれイコライズされ、第１およ
び第２のセンスアンプ３１．３２によるセンス動作のた
めの準備が行なわれる。

以上のように、この実施例のメモリセルアレイ２１はフ
ォールデッドビット線構造となっており、かつ、各メモ
リセル１４のポート１とポート２とが対称に構成されて
いる。

第４Ａ図は、第２図に示された第１のデータ入出力回路
２４の構成を示すブロック図である。

第１のデータ入出力回路２４は、メモリセルアレイ２１
のｎ個のブロックに対応してｎ個の入出力回路２４−１
〜２４−ｎを含む。各入出力回路２４−ｊは、外部端子
Ｄ；　／ＱＪ　、Ｉ１０端子Ｉ１０、ＪおよびＩ１０端
子ｌ１０ＩＪを有している。但し、ｊは１〜ｎの整数で
ある。またこの第１のデータ入出力回路２４に含まれる
すべての入出力回路２４−１〜２４−ｎには、切換信号
ＲＥＶが与えられる。各入出力回路２４−ｊは、対応す
るブロックに含まれるｍ行×迂列のメモリセルに対して
ポート１によるデータの書込および読出を行なう。

第４Ｂ図は、第２図に示された第２のデータ入出力回路
２５の構成を示すブロック図である。

第２のデータ入出力回路２５は、第１のデータ入出力回
路２４と同様に、ｎ個の入出力回路２５−１〜２５−ｎ
を含み、各入出力回路２５−ｊは、外部端子Ｑ、／Ｄ、
、Ｉ１０端子１１０２．およびＩ１０端子１１０２．を
有している。またこの第２のデータ入出力回路２５に含
まれるすべての入出力回路２５−１〜２５−ｎには、切
換信号ＲＥＶを反転させた反転切換信号ＲＥＶが与えら
れる。各入出力回路２５−ｊは、対応するブロックに含
まれるｍ行×迂列のメモリセルに対してポート２による
データの書込および読出を行なう。

第５Ａ図は、第４Ａ図に示された入出力回路２４−ｊの
回路図である。この入出力回路２４−ノは、データ続出
用の非反転トライステートバッファ５１、データ書込用
の反転トライステートバッファ５２、データ書込用の非
反転トライステートバッファ５３およびインバータ５４
を含む。トライステートバッファ５１には切換信号ＲＥ
Ｖが与えられ、トライステートバッファ５２および５３
には切換信号ＲＥＶをインバータ５４により反転させた
信号が与えられる。切換信号ＲＥＶがｒＨＪレベルのと
きは、トライステートバッファ５１が導通状態となって
Ｉ１０端子Ｉ１０．、に与えられるデータが外部端子Ｄ
Ｊ／ＱＪ　に導出される。

このときトライステートバッファ５２および５３は非導
通状態となっている。一方、切換信号ＲＥＶがｒＬＪ　
レベルのときは、トライステートバッファ５２および５
３が導通状態となって外部端子ＤＪ／ＱＪに与えられる
データがＩ１０端子Ｉ／４．に導出されるとともにその
データの反転データがＩ１０端子ｌ１０ＩＪに導出され
る。したがって、この入出力回路２４−ｊは、切換信号
ＲＥＶがｒＨＪレベルのときには読出状態となり、切換
信号ＲＥＶがｒＬＪレベルのときには書込状態になる。

第５Ｂ図は、第４Ｂ図に示された入出力回路２５−ｊの
回路図である。

この入出力回路２５−ｊも入出力回路２４−ｊと同様に
、データ読出用の非反転トライステートバッファ６１、
データ書込用の反転トライステートバッファ６２、デー
タ書込用の非反転トライステートバッフ７６３およびイ
ンバータ６４を含む。

トライステートバッファ６１には切換信号ＲＥＶを反転
させた反転切換信号ＲＥＶが与えられ、トライステート
バッファ６２および６３には反転切換信号ＲＥＶをイン
バータ６４で反転させた信号が与えられる。反転切換信
号ＲＥＶがｒＨＪレベルのときは、トライステートバッ
ファ６１が導通状態となってＩ１０端子工１０２Ｊに与
えられるデータが外部端子ＱＪ／Ｄ、に導出される。こ
のときトライステートバッファ６２および６３は非導通
状態となっている。一方、反転切換信号ＲＥＶが「Ｌ」
レベルのときは、トライステートバッファ６２および６
３が導通状態となって外部端子Ｑ、／Ｄ、に与えられる
データがＩ１０端子ｌ１０２ｊ　に導出されるとともに
そのデータの反転デかって、この入出力回路２５−ｊは
、反転切換信号ＲＥＶがｒＨＪレベルのときには読出状
態となり、反転切換信号ＲＥＶがｒＬＪレベルのときに
は書込状態となる。

第６図は、メモリセルアレイ２１の１つのブロックの構
成を示す図である。

第６図において５０で示される部分が第３図に示された
ようにｍ個のメモリセルからなる１列に対応する。第６
図に示すように、メモリセルアレイ２１の１つのブロッ
クは、α列のメモリセルを含む。すなわち、各ブロック
にはメモリセルがｍ行×９列のマトリクス状に配置され
ている。各列５０の第１のビット線ＢＬ、　。およびＢ
Ｌ、、はそれぞれｎチャネル型ＭＯＳＦＥＴからなる列
選択ゲート３６および３５を介してそれぞれ入出力回路
２４−ｊのＩ１０端子Ｉ１０．、およびＩ１０端子Ｉ１
０．、に共通に接続されている。また、各列５０の第２
のビット線ＢＬ２ｏおよびＢＬ２、はそれぞれｎチャネ
ル型ＭＯ５ＦＥＴからなる列選択ゲート３８および３７
を介してそれぞれ入出力回路２５−ｊのＩ１０端子Ｉ　
／　Ｏ２；およびＩ１０端子Ｉ’１０２．に共通に接続
されている。

各列５０の列選択ゲート３５および３６のゲートには、
第２図に示された第１の列選択信号発生回路２９により
対応する第１の列選択信号ＣＳ、。

（ｉ−１〜Ｑ、）が与えられ、各列５０の列選択ゲート
３７および３８のゲートには、第２図に示された第２の
列選択信号発生回路３０により対応する第２の列選択信
号Ｃ３２，（ｉ＝１〜Ｕ）か与えられる。

第２図に示した第１のリングポインタ２２からの出力が
一巡するごとに、第１の列選択信号０８１１〜Ｃ３，Ｌ
　が順に「Ｈ」レベルとなり、各ブロックにおいてα列
のうちの１列が順に選択される。同様に、第２のリング
ポインタ２３からの出力が一巡するごとに、第２の列選
択信号Ｃ５２１〜Ｃ８２ｔが順にｒＨＪレベルとなり、
各ブロックにおいてα列のうちの１列か順に選択される
。

切換信号ＲＥＶがｒＬＪレベルのときには、入出力回路
２４−ｊは書込状態となり、外部端子Ｄ４／Ｑｊ　に与
えられるデータがＩ１０端子Ｉ１０゜１および１１０端
子Ｉ１０．、に伝達される。そして、それらのデータは
、第１の列選択信号Ｃ８７，により選択された列５０に
含まれるメモリセルの１つに、第１のビット線ＢＬ、。

またはＢＬ、１を介してポート１から書込まれる。

一方、このとき、反転切換信号ＲＥＶはｒＨＪレベルと
なるため、入出力回路２５−ｊは読出状態となる。第２
の列選択信号ＣＳ２．により選択された列５０に含まれ
る１つのメモリセルのポート２から第２のビット線ＢＬ
２ｏ、ＢＬ２．にデータが読出され、そのデータが入出
力回路２５−ｊのＩ１０端子ｌ１０２ＪおよびＩ１０端
子Ｉ１０□４から外部端子Ｑ、／ＤＪに伝達される。

逆に、切換信号ＲＥＶがｒＨＪレベルのときは、入出力
回路２４−ｊが読出状態となり、入出力回路２５−ｊが
書込状態となる。

次に、この実施例のＦＩＦＯメモリの動作について説明
する。

まず、予め切換信号ＲＥ　ＶをｒＨＪレベルまたはｒＬ
Ｊ　レベルにすることにより、ポート１およびポート２
を書込モードにするかまたは続出モードにするかを設定
する（第２図参照）。切換信号ＲＥＶがｒＬＪレベルの
とき、各メモリセル１４のポート１が書込ポートとなり
、ポート２が続出ポートとなる。書込動作の前にリセッ
ト回路２８にリセットパルスＲ３が入力され、第１のリ
ングポインタ２２および第２のリングポインタ２３はＯ
＠地にリセットされる。

次に、第１のコントロール回路２６に与えられる第１の
イネーブル信号ＥＮＩの立下がりとともに、タロツクＣ
Ｌ　Ｋ　１に同期して、入力データＤ。〜Ｄｏ、の書込
か開始される。第１のリングポインタ２２における指定
番地が進むとともに、第１のワード線ＷＩＬ、。〜ＷＬ
Ｉ、ｍ−１が順に選択され、入力データＤ。−Ｄ、、が
それぞれ対応するブロック内の第１のビット線ＢＬ、　
。またはＢＬＩ＋を介してメモリセル＃Ｏ〜＃（ｍ−１
）にシーケンシャルにストアされる（第３図参照）。

ずな４つち、各メモリセル１４において、第１のワ−ド
線Ｗ　Ｌ　、ｙ　　（ｋ　−０〜ｍ　−１）が正電位に
なって、第１のトランジスタ１１がオンし、第１のビッ
ト線ＢＬ、。またはＢＬ、、上の「１」または「０」の
情報が記憶界ｆｆ１１３に蓄積される。

一方、第２のコントロール回路２７に与えられる第２の
イネーブル信号ＥＮ２の立下がりとともに、クロックＣ
ＬＫ２に同期して、メモリセル１４にストアされている
データの読出が開始される（第２図参照）。第２のリン
グポインタ２３における指定番地が進むとともに、第２
のワード線ＷＬ２０−Ｗ　Ｌ　２　＋　ｍ−＋が順に選
択され、各メモリセル＃１〜＃（ｍ−１）のデータが第
２のビット線ＢＬ２ｏまたはＢＬ２　＋にシーケンシャ
ルに出力される（第３図参照）。すなわち、各メモリセ
ル１４において、第２のワード線ＷＬ２ｋ　（ｋ−０〜
ｍ−１）が正電位になって、第２のトランジスタ１２が
オンする。このとき、記憶容量１３が正電位に充電さて
いると、予めプリチャージされている第２のビット線Ｂ
Ｌ２゜またはＢＬ２．の電位が上昇する。記憶容量１３
が接地電位に放電されていると、第２のビット線ＢＬ２
゜またはＢＬ２１の電位が低下する。

第２のビット線ＢＬ２ｏまたはＢＬ２．に読出されたデ
ータは、ｍ２のセンスアンプ３２により差動増幅された
後、列選択ゲート３７．３８および入出力回路２５／ｊ
　　（第６図）を経て、出力データＱ。−Ｑｎ−＋とし
てシーケンシャルに出力される。

以上の書込動作と読出動作とは独立に行なわれ、書込と
読出とが非同期なＦＩＦＯ動作が実現される。

次に、切換信号ＲＥＶがｒＨＪレベルのとき、各メモリ
セル１４のポート２が書込ポートとなり、ポート１か読
出ポートとなる。回路構成が全く対称であるため、この
場合にもデータの人出力方向が上記の場合と逆になって
、上記動作と同様の動作が実行され、書込と続出とが非
同期なＦＩＦＯ動作が実現される。

なお、上記実施例において、書込データのオーバフロー
を防ぐためのコントロール回路を必要に応じて設けても
よい。

また、上記実施例においては、ダイナミック型のメモリ
セルを用いていることからデータの保持時間に制限があ
るので、必要に応じてリフレッシュコントロール回路を
付加してもよい。

さらに、プロセス技術としては、ダイナミックＲＡＭ標
準の２層ポリシリコンゲートプロセスを用いてもよいし
、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　　５ｐｅｃｉｆ
ｉｃ　　ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）等のコ
アセルとしての応用を考慮するならば、１層ポリシリコ
ンゲートプロセスを用いてもよい。

また、メモリセルのレイアウトを対称な形にすることに
よって、双方向の性能を等しくすることができる。

［発明の効果］ 以上のようにこの発明によれば、各メモリセルが２つの
トランジスタと１つの容量手段により構成されているの
で、セルサイズが小さくなり、安価でかつ大容量の半導
体記憶装置が得られる。また、各メモリセルの構成が対
称性を有しているので、双方向に情報の転送が可能な半
導体記憶装置が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体記憶装置に含
まれるメモリセルの回路図、第２図は第１図のメモリセ
ルからなるＦＩＦＯメモリの構成を示すブロック図、第
３図は第２図のＦＩＦＯメモリに含まれるメモリセルア
レイの１列の部分の構成を示す回路図、第４Ａ図は第２
図のＦＩＦＯメモリに含まれる第１のデータ入出力回路
の構成を示すブロック図、第４Ｂ図は第２図のＦＩＦＯ
メモリに含まれる第２のデータ入出力回路の構成を示す
ブロック図、第５Ａ図は第４Ａ図に含まれる入出力回路
の構成を示す回路図、第５Ｂ図は第４Ｂ図に含まれる入
出力回路の構成を示す回路図、第６図は第４Ａ図に含ま
れる１つの入出力回路および第４Ｂ図に含まれる１つの
入出力回路に接続される部分の構成を示す回路図、第７
図は従来の半導体記憶装置に含まれるメモリセルの回路
図である。 図において、１１は第１のトランジスタ、１２は第２の
トランジスタ、１３は記憶容量、１４はメモリセル、Ｂ
Ｌ、は第１のビット線、ＢＬ２は第２のビット線、ＷＬ
ｌは第１のワード線、ＷＬ２は第２のワード線、２１は
メモリセルアレイ、２２は第１のリングポインタ、２３
は第２のリングポインタ、２４は第１のデータ入出力回
路、２５は第２のデータ入出力回路、２６は第１のコン
トロール回路、２７は第２のコントロール回路、２８は
リセット回路、２９は第１の列選択信号発生回路、３０
は第２の列選択信号発生回路、３１は第１のセンスアン
プ、３２は第２のセンスアンプである。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (9)

【特許請求の範囲】
1. （１）情報を記憶するための少なくとも１つのメモリセ
   ル、 前記メモリセルに接続された少なくとも１本の第１のビ
   ット線、 前記メモリセルに接続された少なくとも１本の第２のビ
   ット線、 前記第１のビット線を介して情報を入力および出力する
   ための第１の入出力手段、 前記第２のビット線を介して情報を入力および出力する
   ための第２の入出力手段、 前記メモリセルに接続された少なくとも１本の第１の選
   択線、 前記メモリセルに接続された少なくとも１本の第２の選
   択線、 前記第１の選択線に第１の選択信号を与える第１の選択
   手段、および 前記第２の選択線に第２の選択信号を与える第２の選択
   手段を備え、 前記メモリセルは、 前記情報を蓄積するための容量手段、 前記第１のビット線と前記容量手段との間に接続され、
   前記第１の選択線に与えられる前記第１の選択信号に応
   答して、前記第１のビット線と前記容量手段との間で情
   報の転送を行なうための第１のトランジスタ、および 前記第２のビット線と前記容量手段との間に接続され、
   前記第２の選択線に与えられる前記第２の選択信号に応
   答して、前記第２のビット線と前記容量手段との間で情
   報の転送を行なうための第２のトランジスタを含む半導
   体記憶装置。
2. （２）前記第１のトランジスタは、前記第１のビット線
   に接続された一方導通端子と、前記容量手段に接続され
   た他方導通端子と、前記第１の選択線に接続された制御
   端子とを備え、 前記第２のトランジスタは、前記第２のビット線に接続
   された一方導通端子と、前記容量手段に接続された他方
   導通端子と、前記第２の選択線に接続された制御端子と
   を備える特許請求の範囲第１項記載の半導体記憶装置。
3. （３）前記第１のトランジスタおよび前記第２のトラン
   ジスタはＭＯＳ電界効果トランジスタである特許請求の
   範囲第１項または第２項記載の半導体記憶装置。
4. （４）少なくとも１列に配列された複数の前記メモリセ
   ルを備え、 前記第１のビット線および前記第２のビット線は、前記
   複数のメモリセルの各列に対応して設けられ、 前記各列の前記複数のメモリセルに対応して、複数の前
   記第１の選択線および複数の前記第２の選択線を備え、 前記第１の選択手段は、前記複数の第１の選択線のいず
   れかに前記第１の選択信号を与え、前記第２の選択手段
   は、前記複数の第２の選択線のいずれかに前記第２の選
   択信号を与える特許請求の範囲第１項ないし第３項のい
   ずれかに記載の半導体記憶装置。
5. （５）第１の信号および第２の信号を発生するための信
   号発生手段をさらに備え、 前記第１の入出力手段は、前記第１の信号に応答して入
   力状態になり、前記第２の信号に応答して出力状態にな
   り、 前記第２の入出力手段は、前記第２の信号に応答して入
   力状態になり、前記第１の信号に応答して出力状態にな
   る特許請求の範囲第１項ないし第４項のいずれかに記載
   の半導体記憶装置。
6. （６）前記第１の入出力手段は、 第１の入出力端子、 前記第１の信号に応答して、前記第１の入出力端子に与
   えられている情報を前記第１のビット線に転送するため
   の第１の書込用転送手段、および前記第２の信号に応答
   して、前記第１のビット線上の情報を前記第１の入出力
   端子に転送するための第１の読出用転送手段を含み、 前記第２の入出力手段は、 第２の入出力端子、 前記第２の信号に応答して、前記第２の入出力端子に与
   えられている情報を前記第２のビット線に転送するため
   の第２の書込用転送手段、および前記第１の信号に応答
   して、前記第２のビット線上の情報を前記第２の入出力
   端子に転送するための第２の読出用転送手段を含む特許
   請求の範囲第５項記載の半導体記憶装置。
7. （７）前記第１のビット線上の情報を増幅するための第
   １のセンスアンプ、および 前記第２のビット線上の情報を増幅するための第２のセ
   ンスアンプをさらに備える特許請求の範囲第１項ないし
   第６項のいずれかに記載の半導体記憶装置。
8. （８）前記第１の選択手段は、前記複数の第１の選択線
   に順に前記第１の選択信号を与える第１のリングポイン
   タからなり、 前記第２の選択手段は、前記複数の第２の選択線に順に
   前記第２の選択信号を与える第２のリングポインタから
   なる特許請求の範囲第４項ないし第７項のいずれかに記
   載の半導体記憶装置。
9. （９）前記第１のビット線は、前記複数のメモリセルの
   各列ごとに２本ずつ設けられ、前記各列のメモリセルの
   うち奇数番目のメモリセルは前記２本の第１のビット線
   の一方に接続され、前記各列のメモリセルのうち偶数番
   目のメモリセルは前記２本の第１のビット線の他方に接
   続され、前記第２のビット線は、前記複数のメモリセル
   の各列ごとに２本ずつ設けられ、前記各列のメモリセル
   のうち奇数番目のメモリセルは前記２本の第２のビット
   線の一方に接続され、前記各列のメモリセルのうち偶数
   番目のメモリセルは前記２本の第２のビット線の他方に
   接続される特許請求の範囲第１項ないし第８項のいずれ
   かに記載の半導体記憶装置。