JPH07254272A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07254272A JPH07254272A JP6071415A JP7141594A JPH07254272A JP H07254272 A JPH07254272 A JP H07254272A JP 6071415 A JP6071415 A JP 6071415A JP 7141594 A JP7141594 A JP 7141594A JP H07254272 A JPH07254272 A JP H07254272A
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Abstract
(57)【要約】
【目的】 過剰なリフレッシュ動作をなくし、メモリシ
ステムとしての速度を向上できるとともに、回路規模の
縮小化を可能とした半導体装置を提供する。 【構成】 ワード線ＷＬ1 〜ＷＬm 毎に互いに異なる電
荷保持特性を有する２個のダミーセル５，６を設けると
ともに、これらのダミーセル５，６には各ワード線選択
時に書込みデータラッチ回路７1 ，７2 から常にデータ
“１”の書込みが行われるようにし、ダミーセル５，６
の電荷が放電されたことをリーク検知回路９1 ，９2 に
よりワード線毎に検知してリフレッシュリクエスト信号
ＲＲＳ１，ＲＲＳ２を順次出力する構成とする。
ステムとしての速度を向上できるとともに、回路規模の
縮小化を可能とした半導体装置を提供する。 【構成】 ワード線ＷＬ1 〜ＷＬm 毎に互いに異なる電
荷保持特性を有する２個のダミーセル５，６を設けると
ともに、これらのダミーセル５，６には各ワード線選択
時に書込みデータラッチ回路７1 ，７2 から常にデータ
“１”の書込みが行われるようにし、ダミーセル５，６
の電荷が放電されたことをリーク検知回路９1 ，９2 に
よりワード線毎に検知してリフレッシュリクエスト信号
ＲＲＳ１，ＲＲＳ２を順次出力する構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
にＤＲＡＭ（ダイナミックＲＡＭ）構成のメモリセルを
有する半導体装置に関する。
にＤＲＡＭ（ダイナミックＲＡＭ）構成のメモリセルを
有する半導体装置に関する。
【０００２】
【従来の技術】この種の半導体装置は、図３にその基本
構成を示すように、ＤＲＡＭ構成のメモリセルが平面的
にアレイ状に配列されてなるセル・アレイ３１と、この
セル・アレイ３１のワード線を選択駆動する行（ロー）
デコーダ３２と、セル・アレイ３１のビット線を選択駆
動する列（カラム）デコーダ３３と、ビット線に転送さ
れたデータを増幅するセンスアンプ３４と、アドレス信
号Ａ0 〜Ａm を行と列の各選択信号ＲＡＳN ，ＣＡＳN
（添字“N ”は反転極性を表わすものとする）に同期し
てラッチする行アドレスバッファ３５および列アドレス
バッファ３６と、行および列によって選択されたメモリ
セルに対して読出し（Ｒｅａｄ），書込み（Ｗｒｉｔ
ｅ）の動作を制御するＩ／Ｏコントロール回路３７とを
備えた構成となっている。
構成を示すように、ＤＲＡＭ構成のメモリセルが平面的
にアレイ状に配列されてなるセル・アレイ３１と、この
セル・アレイ３１のワード線を選択駆動する行（ロー）
デコーダ３２と、セル・アレイ３１のビット線を選択駆
動する列（カラム）デコーダ３３と、ビット線に転送さ
れたデータを増幅するセンスアンプ３４と、アドレス信
号Ａ0 〜Ａm を行と列の各選択信号ＲＡＳN ，ＣＡＳN
（添字“N ”は反転極性を表わすものとする）に同期し
てラッチする行アドレスバッファ３５および列アドレス
バッファ３６と、行および列によって選択されたメモリ
セルに対して読出し（Ｒｅａｄ），書込み（Ｗｒｉｔ
ｅ）の動作を制御するＩ／Ｏコントロール回路３７とを
備えた構成となっている。
【０００３】ところで、ＤＲＡＭ構成のメモリセルにお
いては、メモリセル内のキャパシタに対して電荷の充放
電を行い、その電荷の有無によってデータを記憶するこ
とになる。このキャパシタに蓄積された電荷は、僅かに
存在する接合リーク電流やトランジスタリーク電流（以
下、単にリーク電流と称する）のために、時間とともに
減少していき、やがて消失することになる。
いては、メモリセル内のキャパシタに対して電荷の充放
電を行い、その電荷の有無によってデータを記憶するこ
とになる。このキャパシタに蓄積された電荷は、僅かに
存在する接合リーク電流やトランジスタリーク電流（以
下、単にリーク電流と称する）のために、時間とともに
減少していき、やがて消失することになる。
【０００４】したがって、ＤＲＡＭ構成のメモリセルを
有する半導体装置では、長時間（数ｍsec.以上）はデー
タを保持することができないことから、メモリセルの電
荷を保持するために、リフレッシュ制御回路３８によ
り、ＲＡＳN オンリーリフレッシュやＣＡＳN ビフォア
ＲＡＳN リフレッシュなどといったメモリセルへの再書
込み動作（以下、リフレッシュ動作と称する）を、規定
の周期（リフレッシュ・サイクル）をもって行ってい
る。
有する半導体装置では、長時間（数ｍsec.以上）はデー
タを保持することができないことから、メモリセルの電
荷を保持するために、リフレッシュ制御回路３８によ
り、ＲＡＳN オンリーリフレッシュやＣＡＳN ビフォア
ＲＡＳN リフレッシュなどといったメモリセルへの再書
込み動作（以下、リフレッシュ動作と称する）を、規定
の周期（リフレッシュ・サイクル）をもって行ってい
る。
【０００５】具体的には、リフレッシュ制御回路３８で
は、ワード線を選択してそのワード線に接続されている
メモリセルを活性化した後、各ビット線に対応して設け
られたセンスアンプ３４でメモリセルからの微小信号を
増幅し、これを再びメモリセルに書き込む制御を行うこ
とによってリフレッシュ動作が行われる。なお、リフレ
ッシュ動作が行われる期間においては、外部からのメモ
リセルへのアクセスは禁止される。
は、ワード線を選択してそのワード線に接続されている
メモリセルを活性化した後、各ビット線に対応して設け
られたセンスアンプ３４でメモリセルからの微小信号を
増幅し、これを再びメモリセルに書き込む制御を行うこ
とによってリフレッシュ動作が行われる。なお、リフレ
ッシュ動作が行われる期間においては、外部からのメモ
リセルへのアクセスは禁止される。
【０００６】ここで、ＲＡＳN オンリーリフレッシュ
は、リフレッシュ動作中の消費電力を低減するために選
択信号ＲＡＳN のみを動作させ、リフレッシュに関連の
ある回路のみを動作させるものである。一方、ＣＡＳN
ビフォアＲＡＳN リフレッシュは、リフレッシュ専用端
子を設けず、選択信号ＲＡＳN ，ＣＡＳN のタイミング
を通常とは変えることにより、リフレッシュを行うもの
である。
は、リフレッシュ動作中の消費電力を低減するために選
択信号ＲＡＳN のみを動作させ、リフレッシュに関連の
ある回路のみを動作させるものである。一方、ＣＡＳN
ビフォアＲＡＳN リフレッシュは、リフレッシュ専用端
子を設けず、選択信号ＲＡＳN ，ＣＡＳN のタイミング
を通常とは変えることにより、リフレッシュを行うもの
である。
【０００７】
【発明が解決しようとする課題】しかしながら、上記構
成の従来の半導体装置では、規定の周期ですべての行に
対して一様にリフレッシュ動作を行う構成となっていた
ため、一定時間内にアクセス対象となった行については
リフレッシュ動作が不要であるにも拘らず、その行に対
してもリフレッシュ動作が行われていた。すなわち、メ
モリセルの電荷が充分に保持されていても規定の周期で
再書込みが行われるため、過剰なリフレッシュ動作が行
われていることが多い。
成の従来の半導体装置では、規定の周期ですべての行に
対して一様にリフレッシュ動作を行う構成となっていた
ため、一定時間内にアクセス対象となった行については
リフレッシュ動作が不要であるにも拘らず、その行に対
してもリフレッシュ動作が行われていた。すなわち、メ
モリセルの電荷が充分に保持されていても規定の周期で
再書込みが行われるため、過剰なリフレッシュ動作が行
われていることが多い。
【０００８】したがって、過剰なリフレッシュ動作を行
っている期間は無駄に電力を消費することになるばかり
でなく、メモリシステムとしての速度も遅くなる。ま
た、規定の周期を検知するためには、多段のカウンタ回
路が必要となり、回路規模の増大を招いているのが現状
である。本発明は、上記課題に鑑みてなされたものであ
り、その目的とするところは、過剰なリフレッシュ動作
をなくし、メモリシステムとしての速度を向上できると
ともに、回路規模の縮小化を可能とした半導体装置を提
供することにある。
っている期間は無駄に電力を消費することになるばかり
でなく、メモリシステムとしての速度も遅くなる。ま
た、規定の周期を検知するためには、多段のカウンタ回
路が必要となり、回路規模の増大を招いているのが現状
である。本発明は、上記課題に鑑みてなされたものであ
り、その目的とするところは、過剰なリフレッシュ動作
をなくし、メモリシステムとしての速度を向上できると
ともに、回路規模の縮小化を可能とした半導体装置を提
供することにある。
【０００９】
【課題を解決するための手段】本発明による半導体装置
は、ＤＲＡＭ構成のメモリセルを有する半導体装置であ
って、ワード線毎に設けられかつ各ワード線選択時に毎
回充電が行われるダミーセルと、このダミーセルの電荷
が放電されたことをワード線毎に検知してリフレッシュ
リクエスト信号を出力する検知回路とを備えた構成とな
っている。
は、ＤＲＡＭ構成のメモリセルを有する半導体装置であ
って、ワード線毎に設けられかつ各ワード線選択時に毎
回充電が行われるダミーセルと、このダミーセルの電荷
が放電されたことをワード線毎に検知してリフレッシュ
リクエスト信号を出力する検知回路とを備えた構成とな
っている。
【００１０】
【作用】上記構成の半導体装置において、ダミーセルに
は各ワード線選択時に毎回充電が行われる。ダミーセル
はＤＲＡＭ構成であることから、充電された電荷は僅か
に存在するリーク電流によって徐々に放電する。この放
電は検知回路によって監視される。この検知回路は、ダ
ミーセルの電荷がある程度放電されたことを検知する
と、リフレッシュリクエスト信号を出力する。これによ
り、リフレッシュ動作のための時間管理を行わなくて
も、各ワード線毎に必要に応じた周期でリフレッシュ動
作が行われる。
は各ワード線選択時に毎回充電が行われる。ダミーセル
はＤＲＡＭ構成であることから、充電された電荷は僅か
に存在するリーク電流によって徐々に放電する。この放
電は検知回路によって監視される。この検知回路は、ダ
ミーセルの電荷がある程度放電されたことを検知する
と、リフレッシュリクエスト信号を出力する。これによ
り、リフレッシュ動作のための時間管理を行わなくて
も、各ワード線毎に必要に応じた周期でリフレッシュ動
作が行われる。
【００１１】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明の一実施例を示す構成図で
ある。図１において、ＤＲＡＭ構成のメモリセル１が、
ワード線ＷＬ1 〜ＷＬm とビット線ＢＬ1 〜ＢＬn との
交点部分に配列されたマトリクスを構成している。メモ
リセル１は、例えば、電荷を記憶するＭＯＳキャパシタ
Ｃおよびその電荷を転送するＭＯＳトランジスタＱから
なる１トランジスタ型のセル構成となっている。この１
トランジスタ型セルは、記憶セル当りの構成素子数が少
ないことから、高ビット集積化に有利である。
に説明する。図１は、本発明の一実施例を示す構成図で
ある。図１において、ＤＲＡＭ構成のメモリセル１が、
ワード線ＷＬ1 〜ＷＬm とビット線ＢＬ1 〜ＢＬn との
交点部分に配列されたマトリクスを構成している。メモ
リセル１は、例えば、電荷を記憶するＭＯＳキャパシタ
Ｃおよびその電荷を転送するＭＯＳトランジスタＱから
なる１トランジスタ型のセル構成となっている。この１
トランジスタ型セルは、記憶セル当りの構成素子数が少
ないことから、高ビット集積化に有利である。
【００１２】ビット線ＢＬ1 〜ＢＬn の各一端には、書
込みデータである入力データをラッチする書込みデータ
ラッチ回路２1 〜２n が接続されている。また、メモリ
セル１からビット線ＢＬ1 〜ＢＬn に読み出される信号
は、通常数十〜数百ｍＶ程度の微小信号であることか
ら、この微小信号を増幅して出力するセンスアンプ（Ｓ
／Ａ）３1 〜３n がビット線ＢＬ1 〜ＢＬn の各他端に
接続されている。以上により、データの記憶を行う本来
のセル・アレイ４が構成されている。
込みデータである入力データをラッチする書込みデータ
ラッチ回路２1 〜２n が接続されている。また、メモリ
セル１からビット線ＢＬ1 〜ＢＬn に読み出される信号
は、通常数十〜数百ｍＶ程度の微小信号であることか
ら、この微小信号を増幅して出力するセンスアンプ（Ｓ
／Ａ）３1 〜３n がビット線ＢＬ1 〜ＢＬn の各他端に
接続されている。以上により、データの記憶を行う本来
のセル・アレイ４が構成されている。
【００１３】セル・アレイ４を構成する本来のビット線
ＢＬ1 〜ＢＬn の他に、例えば２本のダミービット線Ｄ
ＢＬ1 ，ＤＢＬ2 が設けられている。そして、このダミ
ービット線ＤＢＬ1 ，ＤＢＬ2 に対応してワード線ＷＬ
1 〜ＷＬm 毎に２個のダミーセル５，６が設けられてい
る。これらのダミーセル５，６も、メモリセル１と同様
に、電荷を記憶するＭＯＳキャパシタＣおよびその電荷
を転送するＭＯＳトランジスタＱからなる１トランジス
タ型セル構成となっている。
ＢＬ1 〜ＢＬn の他に、例えば２本のダミービット線Ｄ
ＢＬ1 ，ＤＢＬ2 が設けられている。そして、このダミ
ービット線ＤＢＬ1 ，ＤＢＬ2 に対応してワード線ＷＬ
1 〜ＷＬm 毎に２個のダミーセル５，６が設けられてい
る。これらのダミーセル５，６も、メモリセル１と同様
に、電荷を記憶するＭＯＳキャパシタＣおよびその電荷
を転送するＭＯＳトランジスタＱからなる１トランジス
タ型セル構成となっている。
【００１４】ダミービット線ＤＢＬ1 ，ＤＢＬ2 の各一
端には、書込みデータとして常にデータ“１”をラッチ
する書込みデータラッチ回路７1 ，７2 が接続されてい
る。これにより、ダミーセル５，６には常にデータ
“１”の書込みが行われる。すなわち、ダミーセル５，
６には、毎回充電が行われることになる。また、ダミー
ビット線ＤＢＬ1 ，ＤＢＬ2 の各他端には、ダミーセル
５，６から電荷が放電される際にダミービット線ＤＢＬ
1 ，ＤＢＬ2 上に得られる微小信号を増幅して出力する
センスアンプ８1 ，８2 が接続されている。
端には、書込みデータとして常にデータ“１”をラッチ
する書込みデータラッチ回路７1 ，７2 が接続されてい
る。これにより、ダミーセル５，６には常にデータ
“１”の書込みが行われる。すなわち、ダミーセル５，
６には、毎回充電が行われることになる。また、ダミー
ビット線ＤＢＬ1 ，ＤＢＬ2 の各他端には、ダミーセル
５，６から電荷が放電される際にダミービット線ＤＢＬ
1 ，ＤＢＬ2 上に得られる微小信号を増幅して出力する
センスアンプ８1 ，８2 が接続されている。
【００１５】ワード線ＷＬ1 〜ＷＬm 毎の２個のダミー
セル５，６は、互いに異なる電荷保持特性を有してい
る。ここで、電荷保持特性とは、ダミーセル５，６のＭ
ＯＳキャパシタＣに蓄積された電荷が放電され、ダミー
ビット線ＤＢＬ1 ，ＤＢＬ2 上の各信号レベルが低下し
てセンスアンプ８1 ，８2 の各スレッショルドレベル以
下になるまでの時間（保持時間）のことを言うものとす
る。
セル５，６は、互いに異なる電荷保持特性を有してい
る。ここで、電荷保持特性とは、ダミーセル５，６のＭ
ＯＳキャパシタＣに蓄積された電荷が放電され、ダミー
ビット線ＤＢＬ1 ，ＤＢＬ2 上の各信号レベルが低下し
てセンスアンプ８1 ，８2 の各スレッショルドレベル以
下になるまでの時間（保持時間）のことを言うものとす
る。
【００１６】２個のダミーセル５，６のうち、ダミーセ
ル５の保持時間がダミーセル６のそれよりも短くなるよ
うに設定されている。また、ダミーセル６の保持時間
は、セル・アレイ４を構成するメモリセル１のそれより
も僅かに短くなるように設定されている。すなわち、各
セルの電荷保持特性に関しては、メモリセル１の保持時
間が一番長く、以下ダミーセル６、ダミーセル５の順と
なっている。センスアンプ８1 ，８2 の各出力は、２個
のダミーセル５，６に対応して設けられた２個のリーク
検知回路９1 ，９2 に供給される。
ル５の保持時間がダミーセル６のそれよりも短くなるよ
うに設定されている。また、ダミーセル６の保持時間
は、セル・アレイ４を構成するメモリセル１のそれより
も僅かに短くなるように設定されている。すなわち、各
セルの電荷保持特性に関しては、メモリセル１の保持時
間が一番長く、以下ダミーセル６、ダミーセル５の順と
なっている。センスアンプ８1 ，８2 の各出力は、２個
のダミーセル５，６に対応して設けられた２個のリーク
検知回路９1 ，９2 に供給される。
【００１７】リーク検知回路９1 ，９2 は、Ｄ型フリッ
プフロップなどによって構成され、２個のダミーセル
５，６の電荷が放電される毎に順次セルのリークと判断
し、異なるタイミングでリフレッシュリクエスト信号Ｒ
ＲＳ１，ＲＲＳ２をそれぞれ出力するとともに、外部か
ら入力されるリフレッシュリクエストリセット信号ＲＲ
ＲＳによってリセットされる。ここで、リフレッシュリ
クエスト信号ＲＲＳ１，ＲＲＳ２の発生タイミングの時
間間隔は、ダミーセル５，６の各電荷保持特性によって
任意に設定される。
プフロップなどによって構成され、２個のダミーセル
５，６の電荷が放電される毎に順次セルのリークと判断
し、異なるタイミングでリフレッシュリクエスト信号Ｒ
ＲＳ１，ＲＲＳ２をそれぞれ出力するとともに、外部か
ら入力されるリフレッシュリクエストリセット信号ＲＲ
ＲＳによってリセットされる。ここで、リフレッシュリ
クエスト信号ＲＲＳ１，ＲＲＳ２の発生タイミングの時
間間隔は、ダミーセル５，６の各電荷保持特性によって
任意に設定される。
【００１８】図２は、上記構成の本発明による半導体装
置を用いたメモリシステムの構成を示すブロック図であ
る。図２において、本発明による半導体装置１０に対し
て、その制御を司るＭＭＵ(Memory Management Unit)１
１が設けられている。このＭＭＵ１１は、ＣＰＵを有す
るとともに、図３における外部周辺回路、即ち行アドレ
スバッファ３５、列アドレスバッファ３６、Ｉ／Ｏコン
トロール回路３７、リフレッシュ制御回路３８などの機
能を持っている。
置を用いたメモリシステムの構成を示すブロック図であ
る。図２において、本発明による半導体装置１０に対し
て、その制御を司るＭＭＵ(Memory Management Unit)１
１が設けられている。このＭＭＵ１１は、ＣＰＵを有す
るとともに、図３における外部周辺回路、即ち行アドレ
スバッファ３５、列アドレスバッファ３６、Ｉ／Ｏコン
トロール回路３７、リフレッシュ制御回路３８などの機
能を持っている。
【００１９】半導体装置１０とＭＭＵ１１とは、アドレ
スデータ線１２を介して接続されている。また、半導体
装置１０からはＭＭＵ１１に対して信号線１３，１４を
介してリフレッシュリクエスト信号ＲＲＳ１，ＲＲＳ２
が送出される。一方、ＭＭＵ１１からは半導体装置１０
に対して信号線１５を介してリフレッシュリクエストリ
セット信号ＲＲＲＳが送出される。
スデータ線１２を介して接続されている。また、半導体
装置１０からはＭＭＵ１１に対して信号線１３，１４を
介してリフレッシュリクエスト信号ＲＲＳ１，ＲＲＳ２
が送出される。一方、ＭＭＵ１１からは半導体装置１０
に対して信号線１５を介してリフレッシュリクエストリ
セット信号ＲＲＲＳが送出される。
【００２０】次に、上記構成のメモリシステムの動作に
ついて説明する。データ読出し時には、ＭＭＵ１１から
の行アドレスの指定により、図１におけるワード線ＷＬ
1 〜ＷＬm のうちの１本が選択され、列方向に並んだメ
モリセル１の１群が選択される。すると、これらのメモ
リセル１の各データは、ビット線ＢＬ1 〜ＢＬn に転送
される。ビット線ＢＬ1 〜ＢＬn に転送された各データ
は、センスアンプ３1 〜３n によって増幅されて列デコ
ーダ（図示せず）に供給される。
ついて説明する。データ読出し時には、ＭＭＵ１１から
の行アドレスの指定により、図１におけるワード線ＷＬ
1 〜ＷＬm のうちの１本が選択され、列方向に並んだメ
モリセル１の１群が選択される。すると、これらのメモ
リセル１の各データは、ビット線ＢＬ1 〜ＢＬn に転送
される。ビット線ＢＬ1 〜ＢＬn に転送された各データ
は、センスアンプ３1 〜３n によって増幅されて列デコ
ーダ（図示せず）に供給される。
【００２１】一方、ＭＭＵ１１からの列アドレスが指定
されると、ビット線ＢＬ1 〜ＢＬnのうちの１本が選択
され、センスアンプ３1 〜３n を経た各データのいずれ
か１つが共通データ線（図示せず）に出力される。この
ようにして、セル・アレイ４のマトリクスにおいて、行
と列のアドレス指定により、セル１単位の選択が行わ
れ、その選択セルのデータが読み出されることになる。
されると、ビット線ＢＬ1 〜ＢＬnのうちの１本が選択
され、センスアンプ３1 〜３n を経た各データのいずれ
か１つが共通データ線（図示せず）に出力される。この
ようにして、セル・アレイ４のマトリクスにおいて、行
と列のアドレス指定により、セル１単位の選択が行わ
れ、その選択セルのデータが読み出されることになる。
【００２２】データ書込み時においても、データ読出し
時と同様に、行と列のアドレス指定によってセル１単位
の選択が行われ、その選択セルに対してデータの書込み
が行われることになる。このデータ読出し／書込み動作
が行われると、選択されたワード線に接続されている全
メモリセル１に対して同時にリフレッシュ動作が行われ
る。セル・アレイ４の全セルをリフレッシュするために
は、選択するワード線を変えながら、ワード線の数だけ
リフレッシュ動作を行うことになる。
時と同様に、行と列のアドレス指定によってセル１単位
の選択が行われ、その選択セルに対してデータの書込み
が行われることになる。このデータ読出し／書込み動作
が行われると、選択されたワード線に接続されている全
メモリセル１に対して同時にリフレッシュ動作が行われ
る。セル・アレイ４の全セルをリフレッシュするために
は、選択するワード線を変えながら、ワード線の数だけ
リフレッシュ動作を行うことになる。
【００２３】以下、このリフレッシュ動作について説明
する。先ず、２個のダミーセル５，６には、各ワード線
選択時に常にデータ“１”が書き込まれることで、各Ｍ
ＯＳキャパシタＣが毎回充電される。このＭＯＳキャパ
シタＣに蓄積された電荷は、僅かに存在するリーク電流
によって徐々に放電する。この放電に伴うダミービット
線ＤＢＬ1 ，ＤＢＬ2 上の微小信号は、センスアンプ８
1 ，８2 で増幅されてリーク検知回路９1 ，９2 に供給
される。
する。先ず、２個のダミーセル５，６には、各ワード線
選択時に常にデータ“１”が書き込まれることで、各Ｍ
ＯＳキャパシタＣが毎回充電される。このＭＯＳキャパ
シタＣに蓄積された電荷は、僅かに存在するリーク電流
によって徐々に放電する。この放電に伴うダミービット
線ＤＢＬ1 ，ＤＢＬ2 上の微小信号は、センスアンプ８
1 ，８2 で増幅されてリーク検知回路９1 ，９2 に供給
される。
【００２４】ここで、先述したように、ダミーセル５の
保持時間がダミーセル６のそれよりも短くなるように設
定されているため、ダミービット線ＤＢＬ1 上の信号レ
ベルが低下し、センスアンプ８1 のスレッショルドレベ
ル以下になる方が、ダミービット線ＤＢＬ2 上の信号レ
ベルがセンスアンプ８2 のスレッショルドレベル以下に
なるよりも早い。したがって、リーク検知回路９1 ，９
2 からは、リフレッシュリクエスト信号ＲＲＳ１がリフ
レッシュリクエスト信号ＲＲＳ２よりも早いタイミング
で出力されることになる。
保持時間がダミーセル６のそれよりも短くなるように設
定されているため、ダミービット線ＤＢＬ1 上の信号レ
ベルが低下し、センスアンプ８1 のスレッショルドレベ
ル以下になる方が、ダミービット線ＤＢＬ2 上の信号レ
ベルがセンスアンプ８2 のスレッショルドレベル以下に
なるよりも早い。したがって、リーク検知回路９1 ，９
2 からは、リフレッシュリクエスト信号ＲＲＳ１がリフ
レッシュリクエスト信号ＲＲＳ２よりも早いタイミング
で出力されることになる。
【００２５】しかも、ダミーセル６の保持時間がメモリ
セル１のそれよりも僅かに短くなるように設定されてい
るため、リーク検知回路９2 からは、メモリセル１の電
荷が消失する前にリフレッシュリクエスト信号ＲＲＳ２
が出力されることになる。このリフレッシュリクエスト
信号ＲＲＳ１，ＲＲＳ２は、リフレッシュ動作を要求す
る信号として信号線１３，１４を介してＭＭＵ１１に供
給される。
セル１のそれよりも僅かに短くなるように設定されてい
るため、リーク検知回路９2 からは、メモリセル１の電
荷が消失する前にリフレッシュリクエスト信号ＲＲＳ２
が出力されることになる。このリフレッシュリクエスト
信号ＲＲＳ１，ＲＲＳ２は、リフレッシュ動作を要求す
る信号として信号線１３，１４を介してＭＭＵ１１に供
給される。
【００２６】ＭＭＵ１１は、先に供給されるリフレッシ
ュリクエスト信号ＲＲＳ１を受信すると、リフレッシュ
動作の実行が近いと判断し、リフレッシュ待機状態に入
る。このリフレッシュ待機状態では、ＭＭＵ１１は、リ
フレッシュリクエスト信号ＲＲＳ１に続いてリフレッシ
ュリクエスト信号ＲＲＳ２が供給されるまでの時間を考
慮し、例えば、当該時間よりも長い処理時間の命令を実
行する必要があるときはリフレッシュ動作を先に実行す
るか、又はその命令の実行を遅らせるなどの事前準備を
行う。
ュリクエスト信号ＲＲＳ１を受信すると、リフレッシュ
動作の実行が近いと判断し、リフレッシュ待機状態に入
る。このリフレッシュ待機状態では、ＭＭＵ１１は、リ
フレッシュリクエスト信号ＲＲＳ１に続いてリフレッシ
ュリクエスト信号ＲＲＳ２が供給されるまでの時間を考
慮し、例えば、当該時間よりも長い処理時間の命令を実
行する必要があるときはリフレッシュ動作を先に実行す
るか、又はその命令の実行を遅らせるなどの事前準備を
行う。
【００２７】そして、リフレッシュリクエスト信号ＲＲ
Ｓ２を受信すると、リフレッシュ動作を実行させるため
の制御を行う。すなわち、図１において、選択されたワ
ード線に接続されているメモリセル１の１群を活性化し
た後、各ビット線ＢＬ1 〜ＢＬn に対応して設けられた
センスアンプ３1 〜３n で各メモリセル１からの微小信
号を増幅し、これを再び各メモリセル１に書き込む制御
が行われる。
Ｓ２を受信すると、リフレッシュ動作を実行させるため
の制御を行う。すなわち、図１において、選択されたワ
ード線に接続されているメモリセル１の１群を活性化し
た後、各ビット線ＢＬ1 〜ＢＬn に対応して設けられた
センスアンプ３1 〜３n で各メモリセル１からの微小信
号を増幅し、これを再び各メモリセル１に書き込む制御
が行われる。
【００２８】なお、リフレッシュリクエスト信号ＲＲＳ
２は、先述したように、メモリセル１の電荷が消失する
前に出力されるため、メモリセル１の内容が破壊される
前にリフレッシュ動作を行うことができる。このリフレ
ッシュ動作がワード線単位で終了すると、その都度ＭＭ
Ｕ１１からは、半導体装置１０に対してリフレッシュリ
クエストリセット信号ＲＲＲＳが出力される。すると、
このリフレッシュリクエストリセット信号ＲＲＲＳによ
ってリーク検知回路９1 ，９2 がリセットされて初期状
態となる。
２は、先述したように、メモリセル１の電荷が消失する
前に出力されるため、メモリセル１の内容が破壊される
前にリフレッシュ動作を行うことができる。このリフレ
ッシュ動作がワード線単位で終了すると、その都度ＭＭ
Ｕ１１からは、半導体装置１０に対してリフレッシュリ
クエストリセット信号ＲＲＲＳが出力される。すると、
このリフレッシュリクエストリセット信号ＲＲＲＳによ
ってリーク検知回路９1 ，９2 がリセットされて初期状
態となる。
【００２９】上述したように、ワード線ＷＬ1 〜ＷＬm
毎にダミーセル５，６を設けるとともに、これらのダミ
ーセル５，６には各ワード線選択時に毎回充電が行われ
るようにし、ダミーセル５，６の電荷が放電されたこと
をリーク検知回路９1 ，９2によってワード線毎に検知
してリフレッシュリクエスト信号ＲＲＳ１，ＲＲＳ２を
出力するようにしたので、外部にリフレッシュタイマー
用のカウンタ回路を設ける必要がなくなるとともに、各
ワード線毎に必要に応じた周期でのリフレッシュ動作が
可能となる。
毎にダミーセル５，６を設けるとともに、これらのダミ
ーセル５，６には各ワード線選択時に毎回充電が行われ
るようにし、ダミーセル５，６の電荷が放電されたこと
をリーク検知回路９1 ，９2によってワード線毎に検知
してリフレッシュリクエスト信号ＲＲＳ１，ＲＲＳ２を
出力するようにしたので、外部にリフレッシュタイマー
用のカウンタ回路を設ける必要がなくなるとともに、各
ワード線毎に必要に応じた周期でのリフレッシュ動作が
可能となる。
【００３０】したがって、電荷が充分に保持されている
メモリセル１に対して過剰なリフレッシュ動作が行われ
ることがなくなるため、メモリシステムとしての速度を
向上できるとともに、リフレッシュ動作時の消費電流を
低減でき、しかもリフレッシュ動作に費やす時間が減少
するためメモリシステムの利用効率を向上できる。ま
た、外部にリフレッシュタイマー用のカウンタ回路が不
要となることから、回路規模の縮小化も可能となる。
メモリセル１に対して過剰なリフレッシュ動作が行われ
ることがなくなるため、メモリシステムとしての速度を
向上できるとともに、リフレッシュ動作時の消費電流を
低減でき、しかもリフレッシュ動作に費やす時間が減少
するためメモリシステムの利用効率を向上できる。ま
た、外部にリフレッシュタイマー用のカウンタ回路が不
要となることから、回路規模の縮小化も可能となる。
【００３１】特に、ワード線１本に対して互いに異なる
電荷保持特性を有する２個のダミーセル５，６を設け、
これらのダミーセル５，６の各々の電荷が放電される毎
に異なるタイミングでリフレッシュリクエスト信号ＲＲ
Ｓ１，ＲＲＳ２を順次出力するようにしたことにより、
リフレッシュ動作の制御を行うＭＭＵ１１側では、先に
受信するリフレッシュリクエスト信号ＲＲＳ１に基づい
て事前にリフレッシュ動作に関する準備を行えることに
なるので、効率の良いリフレッシュ動作が行えることに
なる。
電荷保持特性を有する２個のダミーセル５，６を設け、
これらのダミーセル５，６の各々の電荷が放電される毎
に異なるタイミングでリフレッシュリクエスト信号ＲＲ
Ｓ１，ＲＲＳ２を順次出力するようにしたことにより、
リフレッシュ動作の制御を行うＭＭＵ１１側では、先に
受信するリフレッシュリクエスト信号ＲＲＳ１に基づい
て事前にリフレッシュ動作に関する準備を行えることに
なるので、効率の良いリフレッシュ動作が行えることに
なる。
【００３２】なお、上記実施例では、ワード線１本に対
してダミーセルを２個設けるようにしたが、その数は２
個に限定されるものではなく、互いに電荷保持特性の異
なるダミーセルを３個以上設けるようにしても良い。す
なわち、ダミーセルの数を増やし、これらダミーセルの
各電荷の放電に伴って発生されるリフレッシュリクエス
ト信号ＲＲＳの発生タイミングを任意に設定すること
で、リフレッシュ動作に関する事前準備をよりきめ細か
に行えることになる。
してダミーセルを２個設けるようにしたが、その数は２
個に限定されるものではなく、互いに電荷保持特性の異
なるダミーセルを３個以上設けるようにしても良い。す
なわち、ダミーセルの数を増やし、これらダミーセルの
各電荷の放電に伴って発生されるリフレッシュリクエス
ト信号ＲＲＳの発生タイミングを任意に設定すること
で、リフレッシュ動作に関する事前準備をよりきめ細か
に行えることになる。
【００３３】また、ワード線１本に対して設けるダミー
セルの数は複数個に限定されるものではなく、図４に示
すように、ワード線１本に対してダミーセル５を１個だ
け設けるようにすることも可能である。この場合、ダミ
ーセル５の保持時間を、セル・アレイ４を構成するメモ
リセル１のそれよりも僅かに短くなるように設定してお
けば良い。
セルの数は複数個に限定されるものではなく、図４に示
すように、ワード線１本に対してダミーセル５を１個だ
け設けるようにすることも可能である。この場合、ダミ
ーセル５の保持時間を、セル・アレイ４を構成するメモ
リセル１のそれよりも僅かに短くなるように設定してお
けば良い。
【００３４】これにより、ダミーセル５に対応して設け
られたリーク検知回路９からは、メモリセル１の電荷が
消失する直前にリフレッシュリクエスト信号ＲＲＳが出
力される。したがって、メモリセル１の内容が破壊され
る前にリフレッシュ動作を行うことができる。
られたリーク検知回路９からは、メモリセル１の電荷が
消失する直前にリフレッシュリクエスト信号ＲＲＳが出
力される。したがって、メモリセル１の内容が破壊され
る前にリフレッシュ動作を行うことができる。
【００３５】このように、ワード線１本に対してダミー
セル５を１個だけ設けた場合には、ＭＭＵ１１側ではリ
フレッシュ動作に関する事前準備を行うことはできない
ものの、外部にリフレッシュタイマー用のカウンタ回路
を設ける必要がなくなるとともに、各ワード線毎に必要
に応じた周期でのリフレッシュ動作が可能となるという
効果が得られる。
セル５を１個だけ設けた場合には、ＭＭＵ１１側ではリ
フレッシュ動作に関する事前準備を行うことはできない
ものの、外部にリフレッシュタイマー用のカウンタ回路
を設ける必要がなくなるとともに、各ワード線毎に必要
に応じた周期でのリフレッシュ動作が可能となるという
効果が得られる。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
ワード線毎にダミーセルを設けるとともに、各ワード線
選択時に毎回充電が行われるようにし、このダミーセル
の電荷が放電されたことをリーク検知回路によってワー
ド線毎に検知してリフレッシュリクエスト信号を出力す
る構成としたことにより、外部にリフレッシュタイマー
用のカウンタ回路を設ける必要がなくなるとともに、各
ワード線毎に必要に応じた周期でのリフレッシュ動作が
可能となるため、過剰なリフレッシュ動作がなくなり、
メモリシステムとしての速度を向上できるとともに、リ
フレッシュ動作に費やす時間が減少することから、メモ
リシステムの利用効率を向上でき、しかも回路規模の縮
小化が可能となる。
ワード線毎にダミーセルを設けるとともに、各ワード線
選択時に毎回充電が行われるようにし、このダミーセル
の電荷が放電されたことをリーク検知回路によってワー
ド線毎に検知してリフレッシュリクエスト信号を出力す
る構成としたことにより、外部にリフレッシュタイマー
用のカウンタ回路を設ける必要がなくなるとともに、各
ワード線毎に必要に応じた周期でのリフレッシュ動作が
可能となるため、過剰なリフレッシュ動作がなくなり、
メモリシステムとしての速度を向上できるとともに、リ
フレッシュ動作に費やす時間が減少することから、メモ
リシステムの利用効率を向上でき、しかも回路規模の縮
小化が可能となる。
【図１】本発明による半導体装置の一実施例を示す構成
図である。
図である。
【図２】本発明による半導体装置を用いたシステムの構
成を示すブロック図である。
成を示すブロック図である。
【図３】ＤＲＡＭ構成のメモリセルを用いた半導体装置
の基本構成を示すブロック図である。
の基本構成を示すブロック図である。
【図４】本発明による半導体装置の他の実施例を示す構
成図である。
成図である。
１ メモリセル ２1 〜２n ，７1 ，７2 書込みデータラッチ回路 ３1 〜３n ，８1 ，８2 センスアンプ ４ セル・アレイ ５，６ ダミーセル ９，９1 ，９2 リーク検知回路 １０ 本発明による半導体装置 １１ ＭＭＵ
Claims (2)
- 【請求項１】 ダイナミックＲＡＭ構成のメモリセルを
有する半導体装置であって、 ワード線毎に設けられかつ各ワード線選択時に毎回充電
が行われるダミーセルと、 前記ダミーセルの電荷が放電されたことをワード線毎に
検知してリフレッシュリクエスト信号を出力する検知回
路とを備えたことを特徴とする半導体装置。 - 【請求項２】 前記ダミーセルは、ワード線１本に対し
て互いに異なる電荷保持特性を有して複数個設けられ、 前記検知回路は、この複数個のダミーセルの各々の電荷
が放電される毎に異なるタイミングで順次前記リフレッ
シュリクエスト信号を出力することを特徴とする請求項
１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6071415A JPH07254272A (ja) | 1994-03-15 | 1994-03-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6071415A JPH07254272A (ja) | 1994-03-15 | 1994-03-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07254272A true JPH07254272A (ja) | 1995-10-03 |
Family
ID=13459869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6071415A Pending JPH07254272A (ja) | 1994-03-15 | 1994-03-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07254272A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998018130A1 (en) * | 1996-10-22 | 1998-04-30 | Micron Technology, Inc. | Intelligent refresh controller for dynamic memory devices |
| US20120275214A1 (en) * | 2011-04-29 | 2012-11-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
| US9496022B2 (en) | 2014-05-29 | 2016-11-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including power management unit for refresh operation |
-
1994
- 1994-03-15 JP JP6071415A patent/JPH07254272A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998018130A1 (en) * | 1996-10-22 | 1998-04-30 | Micron Technology, Inc. | Intelligent refresh controller for dynamic memory devices |
| US5890198A (en) * | 1996-10-22 | 1999-03-30 | Micron Technology, Inc. | Intelligent refresh controller for dynamic memory devices |
| US20120275214A1 (en) * | 2011-04-29 | 2012-11-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
| KR20120122913A (ko) | 2011-04-29 | 2012-11-07 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 기억 장치 및 그 구동 방법 |
| JP2012256408A (ja) * | 2011-04-29 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置およびその駆動方法 |
| US9001563B2 (en) * | 2011-04-29 | 2015-04-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
| US9443563B2 (en) | 2011-04-29 | 2016-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
| US9496022B2 (en) | 2014-05-29 | 2016-11-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including power management unit for refresh operation |
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