KR20120122913A - 반도체 기억 장치 및 그 구동 방법 - Google Patents

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Abstract

소면적이면서 저소비 전력인 리프레시 타이밍 검출 회로를 갖는 반도체 기억 장치를 제공한다.
산화물 반도체를 이용한 제1 트랜지스터, 및 제1 용량 소자로 이루어지는 메모리 셀을 매트릭스 형상으로 갖는 메모리 셀 어레이와, p 채널형인 제3 트랜지스터, 제2 용량 소자 및 산화물 반도체를 이용한 제2 트랜지스터를 갖는 참조 셀, 및 저항 소자 및 비교기를 갖는 리프레시 타이밍 검출 회로를 갖는 메모리 모듈에 있어서, 제1 트랜지스터를 통해서 제1 용량 소자에 전위가 공급되면 제2 트랜지스터를 거쳐 제2 용량 소자에 전위가 공급되고, 제2 용량 소자의 전위에 따라서 제3 트랜지스터의 드레인 전류값이 변화하고, 제3 트랜지스터의 드레인 전류값이 임의의 값보다 커지면, 메모리 셀 어레이 및 참조 셀의 리프레시 동작을 행한다.

Description

반도체 기억 장치 및 그 구동 방법{SEMICONDUCTOR DEVICE AND DRIVING METHOD THEREOF}
트랜지스터 등의 반도체 소자를 포함하는 회로를 갖는 반도체 기억 장치 및 그 구동 방법에 관한 것이다.
DRAM(Dynamic Random Access Memory)은 1개의 트랜지스터와 1개의 용량 소자로 1비트분의 데이터를 기억할 수 있는 반도체 기억 장치이다. DRAM은 단위 메모리 셀당 면적이 작고, 모듈화했을 때의 집적화가 용이하고, 또한 저렴하게 제조할 수 있는 이점을 갖는다.
DRAM은 필요한 전하가 상실되기 전에 다시 충전할(리프레시할) 필요가 발생한다. 리프레시 동작을 행하는 타이밍은 메모리 컨트롤러나 메모리 컨트롤러 내장 마이크로 컴퓨터의 카운터로 타이밍을 카운트하고, 카운트가 정해진 값이 되면 리프레시 동작을 행하는 구성으로 되어 있다.
리프레시 동작이 증가하면, 그만큼 소비 전력이 높아져 버리기 때문에, 리프레시 동작의 빈도를 저감하는 시도가 이루어지고 있다(특허문헌 1 참조).
특허문헌 1 :일본 특허 공개 평07-254272호 공보
종래의 DRAM은 데이터를 유지하기 위하여 수십밀리초 간격으로 리프레시 동작을 해야만 해서, 소비 전력의 증대를 초래하였다. 또한, 빈번하게 트랜지스터의 온 상태와 오프 상태가 전환되므로 트랜지스터의 열화가 문제가 되고 있었다. 이 문제는, 기억 용량이 증대하고, 트랜지스터의 미세화가 진행함에 따라 현저해져 갔다.
따라서, 데이터를 유지하기 위해 행하는 리프레시 동작의 빈도를 저감하여, 소비 전력이 작은 반도체 기억 장치를 제공하는 것을 과제의 하나로 한다.
또한, 소면적이면서 저소비 전력인 반도체 기억 장치를 제공하는 것을 과제의 하나로 한다.
본 발명의 일 형태는, 산화물 반도체를 이용한 제1 트랜지스터, 및 제1 용량 소자로 이루어지는 메모리 셀을 매트릭스 형상으로 갖는 메모리 셀 어레이와, p 채널형인 제3 트랜지스터, 제2 용량 소자 및 산화물 반도체를 이용한 제2 트랜지스터를 갖는 참조 셀, 및 저항 소자 및 비교기를 갖는 비교 회로를 갖는 리프레시 타이밍 검출 회로를 갖는 메모리 모듈에 있어서, 제1 트랜지스터를 통해서 제1 용량 소자에 전위가 공급되면 제2 트랜지스터를 통해서 제2 용량 소자에 전위가 공급되고, 제2 용량 소자의 전위에 따라서 제3 트랜지스터의 드레인 전류값이 변화하고, 제3 트랜지스터의 드레인 전류값이 임의의 값보다 커지면, 메모리 셀 어레이 및 참조 셀의 리프레시 동작을 행한다.
메모리 셀은 제1 트랜지스터의 드레인과 제1 용량 소자의 한쌍의 전극의 한쪽이 접속되고, 상기 제1 용량 소자의 한쌍의 전극의 다른 쪽이 접지된다. 또한, 제1 트랜지스터의 소스가 비트선과 접속되고, 제1 트랜지스터의 게이트가 워드선과 접속된다.
리프레시 타이밍 검출 회로는, 제3 트랜지스터의 게이트가 제2 트랜지스터의 드레인 및 제2 용량 소자의 한쌍의 전극의 한쪽과 접속되고, 제3 트랜지스터의 소스가 하이 레벨의 전원 전위(VDD)와 접속되고, 제3 트랜지스터의 드레인이 저항 소자의 한쌍의 전극의 한쪽 및 비교기의 한쌍의 전극의 한쪽과 접속되고, 제2 용량 소자의 한쌍의 전극의 다른 쪽 및 저항 소자의 한쌍의 전극의 다른 쪽이 접지된다. 또한, 제2 트랜지스터의 소스가 참조 비트선과 접속되고, 제1 트랜지스터의 게이트가 참조 워드선과 접속된다.
우선, 메모리 셀 어레이를 구성하는 메모리 셀 중 하나에 데이터(1)를 기입하는 경우, 워드선으로 고전위(VH :제1 트랜지스터의 임계값 전압(Vth1)에 VDD를 더한 것보다도 큰 전위)를 인가한다. 다음으로, 비트선에 VDD를 인가함으로써, 제1 용량 소자에 데이터(1)에 대응하는 전하가 유지된다.
이때, 참조 셀에도 데이터(1)를 기입한다. 참조 셀에 데이터(1)를 기입하기 위해서는, 참조 워드선의 전위를 VH라 하고 참조 비트선의 전위를 VDD라 하면 된다.
참조 셀에 데이터(1)를 기입하면, 제2 용량 소자에 유지된 전하에 의해 제3 트랜지스터의 게이트가 제3 트랜지스터의 임계값 전압(Vth2)보다 높아지고, 제3 트랜지스터는 오프 상태로 된다. 그 때문에, 제3 트랜지스터의 소스를 VDD로 하여도 드레인 전류는 거의 흐르지 않는다. 그런데, 제2 용량 소자에 유지된 전하가 제2 트랜지스터의 오프 전류 등에 의해 서서히 상실되어 가서, 제2 용량 소자의 전위가 Vth2 이하가 되면, 제3 트랜지스터에 드레인 전류가 흐른다.
여기서, 비교 회로에 있어서 저항 소자의 전압이 비교기의 한쌍의 전극의 다른 쪽에 접속한 참조 전위(Vref)와 비교하여 높아졌을 때, 메모리 셀 어레이 및 참조 셀의 리프레시 동작을 행한다.
또한, 제1 트랜지스터 및 제2 트랜지스터는 마찬가지의 구성으로 한다. 이와 같이 함으로써, 제1 트랜지스터와 제2 트랜지스터의 오프 전류가 동등해진다. 그 때문에, 제1 용량 소자 및 제2 용량 소자에 유지되는 전하가 상실되어 가는 시간도 동등해진다. 따라서, 제2 용량 소자의 전위의 변화에 의한 제3 트랜지스터의 드레인 전류값의 변화를 모니터함으로써, 메모리 셀로부터 데이터(1)가 상실되는 타이밍을 알 수 있기 때문에, 데이터(1)가 상실되기 전에 미리 리프레시 동작을 행할 수 있다.
또한, 참조 워드선은 워드선과 공통화할 수 있다. 참조 워드선을 워드선과 공통화함으로써, 배선수를 저감할 수 있고, 또한 메모리 셀의 기입과 동시에 참조 셀로의 기입이 가능해진다. 또한, 참조 비트선은 비트선과 공통화할 수 있다. 참조 비트선을 비트선과 공통화함으로써, 메모리 모듈의 소면적화가 가능해진다.
또한, 제3 트랜지스터를 형성하지 않고, 직접 제2 트랜지스터와 제2 용량 소자와 비교기의 한쌍의 전극의 한쪽을 접속해도 상관없다. 그 경우, 제2 용량 소자의 전압과, 비교기의 한쌍의 전극의 다른 쪽에 접속한 Vref의 비교를 행하여, 제2 용량 소자의 전압이 Vref 미만이 되었을 때 메모리 셀 어레이 및 참조 셀의 리프레시 동작을 행하는 구성으로 하면 된다.
또한, 제2 용량 소자의 유지 용량을 제1 용량 소자의 유지 용량보다도 작게 해도 상관없다. 그 경우, 제1 용량 소자의 전하보다도 제2 용량 소자의 전하가 먼저 상실되기 때문에, 제1 용량 소자로부터 전하가 상실되기 전에 확실하게 리프레시 동작을 행할 수 있다.
또한, 리프레시 타이밍 검출 회로에 있어서, 참조 셀을 복수 형성하면 바람직하다. 참조 셀이 복수 형성되는 경우, 재빨리 전하가 상실된 참조 셀에 맞춰서 리프레시 동작을 행하면 된다. 이와 같이 함으로써, 메모리 셀 및 참조 셀을 각각 구성하는 제1 트랜지스터 및 제2 트랜지스터의 오프 전류의 편차의 영향을 저감하여, 데이터(1)가 상실되기 전에 확실하게 리프레시 동작을 행할 수 있다.
제1 트랜지스터 및 제2 트랜지스터에 이용하는 산화물 반도체는, 밴드갭이 2.5eV 이상, 바람직하게는 3.0eV 이상의 재료를 선택하면 된다. 밴드갭을 전술한 범위로 함으로써, 트랜지스터의 오프 전류를 작게 할 수 있다. 또한, 본 발명의 일 형태를, 밴드갭이 전술한 범위에 들며, 또한 반도체 특성을 나타내는 산화물 반도체가 아닌 재료로 치환하여 적용해도 상관없다.
또한, 산화물 반도체는, 간접적 또는 직접적으로 캐리어를 생성하는 불순물(수소, 알칼리 금속, 알칼리 토금속, 희가스, 질소, 인 및 붕소 등)이 가능한 한 적어지도록 고순도화되어 있으면 바람직하다. 또한, 산소 결손을 가능한 한 저감하는 것이 바람직하다. 산화물 반도체 내의 불순물 및 산소 결손을 저감함으로써, 산화물 반도체 내에서의 캐리어의 생성이 저감되어, 트랜지스터의 오프 전류를 작게 할 수 있다.
이상과 같은 오프 전류가 작은 트랜지스터를 제1 트랜지스터로서 이용하면, 제1 용량 소자에 축적되는 전하의 유지 특성을 향상시킬 수 있어, 리프레시 동작의 빈도를 저감하는 것이 가능해진다.
리프레시 동작의 빈도를 저감시키는 방법으로서, 메모리 컨트롤러나 메모리 컨트롤러 내장 마이크로 컴퓨터의 카운터로 타이밍을 카운트하고, 카운트가 정해진 값이 되면 리프레시 동작을 행하는 구성의 메모리 모듈로 하는 방법이 알려져 있다. 그러나 이 경우, 카운터에 포함되는 레지스터의 수가 방대해져서, 메모리 모듈에 차지하는 카운터의 면적을 증대시켜 버린다. 또한, 카운터의 동작에 기인하는 소비 전류의 증대가 일어나 버린다.
본 발명의 일 형태를 적용함으로써, 카운터를 이용하지 않고 리프레시 동작의 타이밍을 검출하는 것이 가능해져서, 메모리 모듈의 면적의 증대 및 소비 전류의 증대를 억제할 수 있다.
데이터 유지를 위한 리프레시 동작의 빈도를 저감하여, 소비 전력이 작은 반도체 기억 장치를 얻을 수 있다.
또한, 리프레시 타이밍 검출 회로로서 긴 기간을 카운트하는 카운터를 구비할 필요가 없기 때문에, 소면적이면서 저소비 전력인 리프레시 타이밍 검출 회로를 갖는 반도체 기억 장치를 얻을 수 있다.
도 1은 본 발명의 일 형태인 반도체 기억 장치의 예를 나타내는 회로도이다.
도 2는 본 발명의 일 형태인 반도체 기억 장치의 예를 나타내는 회로도이다.
도 3은 본 발명의 일 형태인 반도체 기억 장치의 예를 나타내는 회로도이다.
도 4는 본 발명의 일 형태인 반도체 기억 장치를 구성하는 트랜지스터의 구조의 예를 도시하는 단면도이다.
도 5는 본 발명의 일 형태인 트랜지스터를 이용한 CPU의 구체예를 도시하는 블록도 및 그 일부의 회로도이다.
도 6은 본 발명의 일 형태인 전자 기기의 예를 나타내는 사시도이다.
도 7은 본 발명의 일 형태에 관한 산화물 재료의 구조를 설명하는 도면이다.
도 8은 본 발명의 일 형태에 관한 산화물 재료의 구조를 설명하는 도면이다.
도 9는 본 발명의 일 형태에 관한 산화물 재료의 구조를 설명하는 도면이다.
도 10은 산화물 반도체의 성막 온도와 결함 밀도의 관계를 도시하는 도면이다.
도 11은 산화물 반도체를 이용한 이상적인 트랜지스터의 전계 효과 이동도를 도시하는 도면이다.
도 12는 계산에 의해 얻어진 전계 효과 이동도의 게이트 전압 의존성을 설명하는 도면이다.
도 13은 계산에 의해 얻어진 드레인 전류와 전계 효과 이동도의 게이트 전압 의존성을 설명하는 도면이다.
도 14는 계산에 의해 얻어진 드레인 전류와 전계 효과 이동도의 게이트 전압 의존성을 설명하는 도면이다.
도 15는 계산에 의해 얻어진 드레인 전류와 전계 효과 이동도의 게이트 전압 의존성을 설명하는 도면이다.
도 16은 계산에 이용한 트랜지스터의 단면 구조를 설명하는 도면이다.
도 17은 산화물 반도체막을 이용한 트랜지스터 특성을 도시하는 도면이다.
도 18은 시료 A 및 시료 B의 XRD 스펙트럼을 도시하는 도면이다.
도 19는 트랜지스터의 오프 전류와 측정 시 기판 온도와의 관계를 도시하는 도면이다.
도 20은 Id 및 전계 효과 이동도의 Vg 의존성을 도시하는 도면이다.
도 21은 기판 온도와 임계값 전압의 관계 및 기판 온도와 전계 효과 이동도의 관계를 도시하는 도면이다.
도 22는 반도체 장치의 상면도 및 단면도이다.
도 23은 반도체 장치의 상면도 및 단면도이다.
이하에서는, 본 발명의 실시 형태에 대하여 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 상세를 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해된다. 또한, 본 발명은 이하에 나타내는 실시 형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 도면을 이용하여 발명의 구성을 설명하는 데 있어서, 동일한 것을 가리키는 부호는 다른 도면간에서도 공통되게 이용한다. 또한, 마찬가지의 것을 가리킬 때는 해치 패턴을 동일하게 하고, 특히 부호를 붙이지 않는 경우가 있다.
본 명세서에 있어서, 트랜지스터의 소스와 드레인은, 한쪽을 드레인이라 칭할 때 다른 쪽을 소스라 한다. 즉, 전위의 고저에 따라 그들을 구별하지 않는다. 따라서, 소스라 되어 있는 부분을 드레인이라고 바꿔 읽을 수도 있다.
또한, 전압은, 임의의 전위와, 기준의 전위(예를 들면 접지 전위)의 전위차를 나타내는 경우가 많다. 따라서, 전압을 전위라 바꿔 말하는 것이 가능하다. 또한, 전위 VH, 전위 VDD, 전위 GND 등과 같이 전위를 표기했더라도, 엄밀하게 전위 VH, 전위 VDD, 전위 GND로 되어 있지 않은 경우가 있다. 따라서, 전위 VH, 전위 VDD, 전위 GND는, 전위 VH 근방, 전위 VDD 근방, 전위 GND 근방으로 치환할 수 있다. 또한, 「접지한다」와 「GND에 접속한다」는 같은 뜻이다.
본 명세서에 있어서는, 「접속한다」라고 표현되는 경우에도, 현실 회로에 있어서는 물리적인 접속 부분이 없고, 배선이 연장되어 있는 것뿐인 경우도 있다.
또한, 제1, 제2로서 붙여지는 서수사는 편의상 이용하는 것이며, 공정순 또는 적층순을 나타내는 것은 아니다. 또한, 본 명세서에 있어서 발명을 특정하기 위한 사항으로서 고유한 명칭을 나타내는 것은 아니다.
[실시 형태 1]
본 실시 형태에서는, 본 발명의 일 형태를 적용한 반도체 기억 장치에 대하여 설명한다.
도 1은 반도체 기억 장치인 메모리 모듈(100)의 회로도이다.
메모리 모듈(100)은 매트릭스 형상으로 형성된 복수의 메모리 셀(150)로 이루어지는 메모리 셀 어레이(180)과, 참조 셀(152) 및 비교 회로(190)로 이루어지는 리프레시 타이밍 검출 회로와, 로우 디코더(110)와, 칼럼 디코더(112)와, 비트선(160)과, 워드선(170)을 갖는다.
메모리 셀(150)은 산화물 반도체를 이용한 제1 트랜지스터(140), 및 제1 용량 소자(130)를 갖는다. 산화물 반도체를 이용함으로써 제1 트랜지스터(140)의 오프 전류를 작게 할 수 있다.
본 명세서에 있어서는, 산화물 반도체를 이용한 트랜지스터와 그 외의 트랜지스터를 구별하기 위해서, 도 1 등에서 제1 트랜지스터(140)에 나타내는 기호를 이용한다.
참조 셀(152)은 p 채널형인 제3 트랜지스터(144), 산화물 반도체를 이용한 제2 트랜지스터(142) 및 제2 용량 소자(132)를 갖는다. 여기서, 제1 트랜지스터(140) 및 제2 트랜지스터(142)는 마찬가지의 구성으로 한다. 또한, 제1 트랜지스터(140) 및 제2 트랜지스터(142)는 동일한 산화물 반도체막을 이용할 수 있다. 또한, 제2 용량 소자(132)의 용량은 제1 용량 소자(130)의 용량 이하로 하면 바람직하다.
비교 회로(190)는 저항 소자(118) 및 비교기(116)를 갖는다.
로우 디코더(110)는 복수의 워드선(170)을 갖고, 칼럼 디코더(112)는 복수의 비트선(160)을 갖는다.
개개의 메모리 셀(150)에 있어서, 제1 트랜지스터(140)의 게이트가 워드선(170)과 접속되고, 제1 트랜지스터(140)의 소스가 비트선(160)과 접속되고, 제1 트랜지스터(140)의 드레인이 제1 용량 소자(130)의 한쌍의 전극의 한쪽과 접속되고, 제1 용량 소자(130)의 한쌍의 전극의 다른 쪽이 GND에 접속된다.
참조 셀(152)에 있어서, 제2 트랜지스터(142)의 게이트가 워드선(170)과 접속되고, 제2 트랜지스터(142)의 소스가 비트선(160)과 접속되고, 제2 트랜지스터(142)의 드레인이 제2 용량 소자(132)의 한쌍의 전극의 한쪽 및 제3 트랜지스터(144)의 게이트와 접속되고, 제2 용량 소자(132)의 한쌍의 전극의 다른 쪽이 GND에 접속되고, 제3 트랜지스터(144)의 소스가 하이 레벨의 전원 전위(VDD)와 접속된다.
비교 회로(190)에 있어서, 저항 소자(118)의 한쌍의 전극의 한쪽이 제3 트랜지스터(144)의 드레인 및 비교기(116)의 한쌍의 전극의 한쪽과 접속되고, 저항 소자(118)의 한쌍의 전극의 다른 쪽이 GND와 접속되고, 비교기(116)의 한쌍의 전극의 다른 쪽이 참조 전위(Vref)와 접속된다.
이상과 같은 리프레시 타이밍 검출 회로는, 레지스터를 다수 갖는 카운터를 구비하지 않기 때문에, 면적을 작게 할 수 있다.
메모리 셀 어레이(180)로의 데이터의 기입 방법에 대하여 설명한다. 데이터의 기입은 메모리 셀(150)마다 행한다. 구체적으로는, 임의로 선택한 행의 워드선(170)의 전위를 VH(제1 트랜지스터(140)의 임계값 전압(Vth)에 VDD를 더한 것보다도 높은 전위)라 하고, 그 이외의 행의 워드선(170)의 전위를 GND(또는 GND 이하)라 한다. 다음으로, 임의로 선택한 열의 비트선(160)을 VDD라 하고 그 이외의 열의 비트선(160)을 부유 전위(플로트)라 한다. 이와 같이 함으로써, 선택한 열의 비트선(160)과 접속하는 선택한 행의 메모리 셀(150)에 있는 제1 용량 소자(130)에 VDD가 충전된다. 다음으로, 선택한 행의 워드선(170)의 전위를 GND(또는 GND 이하)로 함으로써, 해당하는 메모리 셀(150)에 데이터가 유지된다. 메모리 셀(150)을 바꾸어, 순서대로 데이터를 기입한다. 이상이 메모리 셀 어레이(180)로의 데이터의 기입 방법 중 하나이다.
최초의 행에 기입을 행할 때, 참조 셀(152)과 접속하는 워드선(170)의 전위를 VH, 참조 셀(152)과 접속하는 비트선(160)의 전위를 VDD로 하고 제2 용량 소자(132)에 VDD를 충전한다.
또한, 본 실시 형태에서는, 참조 셀(152)과 접속하는 워드선 및 비트선은 메모리 셀(150)에 접속하는 워드선(170) 및 비트선(160)과 공통화하고 있지만, 이에 한정되지 않고, 메모리 셀 어레이(180)는 별도의 계통인 참조 워드선 및 참조 비트선을 참조 셀(152)과 접속하여 이용해도 상관없다. 또는, 워드선(170)을 통해서 참조 셀(152)과 접속하는 메모리 셀을 더미 셀로 해도 상관없다.
이와 같이 하여 기입된 데이터는 제1 트랜지스터(140)의 오프 전류가 작기 때문에, 긴 기간에 걸쳐서 유지하는 것이 가능해진다.
또한, 제1 트랜지스터(140)의 오프 전류가 작기 때문에, 전원 전위의 공급을 멈추어도 제1 용량 소자(130)에 전하를 유지할 수 있다. 그 때문에, 메모리 모듈(100)은 소비 전력을 저감할 수 있다.
그러나, 원리 상은 제1 트랜지스터(140)가 조금의 오프 전류에 의해서도 서서히 제1 용량 소자(130)에 유지되어 있던 전하는 상실되어, 메모리 셀(150)에 기입된 데이터를 유지할 수 없게 된다.
동시에, 참조 셀(152)에 있어서도, 제2 트랜지스터(142)의 오프 전류에 의해 제2 용량 소자(132)에 유지되어 있던 전하는 상실되어 간다. 여기서, 제2 용량 소자(132)에 제3 트랜지스터(144)의 임계값 전압(Vth2)보다 높은 전위가 유지되고 있을 때, 제3 트랜지스터(144)는 오프가 된다. 한편, 제2 용량 소자(132)로부터 전하가 상실되고, 제2 용량 소자(132)의 전위가 Vth2 이하로 되었을 때, 제3 트랜지스터(144)는 온이 되어, 드레인 전류가 흐른다.
드레인 전류란, 트랜지스터에 있어서 소스로부터 채널을 통해서 드레인으로 흐르는 전류를 말한다. 드레인 전류는, ｎ채널형의 트랜지스터에 있어서는 게이트 전압이 임계값 전압 이상일 때 흐르고, p 채널형의 트랜지스터에 있어서는 게이트 전압이 임계값 전압 이하일 때 흐른다. 또한, 게이트 전압이란, 소스의 전위를 기준으로 한 게이트의 전위와의 전위차를 말한다.
제3 트랜지스터(144)의 드레인 전류는 저항 소자(118)로 흐르고, 저항 소자(118)의 저항에 따른 전압(VR)을 비교기(116)의 한쌍의 전극의 한쪽에 공급한다. 그리고, VR이 비교기(116)의 한쌍의 전극의 다른 쪽에 접속된 Vref보다 높을 때, 비교기(116)는 리프레시 동작을 행하는 신호를 발하고, 메모리 셀 어레이(180) 및 참조 셀(152)에 대하여 리프레시 동작을 행한다.
이 때, 드레인 전류값은 제3 트랜지스터(144)의 온 저항 및 저항 소자(118)의 저항의 합으로 정해진다. 따라서, 저항 소자(118)의 저항을 비교기(116)의 동작에 문제가 생기지 않을 정도로 높게 해 둠으로써, 저항 소자(118)의 분압을 제3 트랜지스터(144)의 소스-드레인 사이의 분압과 비교해서 높게 할 수 있기 때문에, 제3 트랜지스터(144)의 크기를 작게 할 수 있다. 그 때문에, 메모리 모듈(100)의 축소화가 가능해진다.
또한, 참조 셀(152)에서도, 전원 전위의 공급을 멈춘 상태에서의 전하의 유지가 가능하다. 즉, 메모리 모듈(100)은 데이터의 유지 도중에 전원 전위를 공급하지 않는 기간이 있어도, 리프레시 동작의 타이밍이 어긋나는 경우가 없다.
다음으로, 데이터의 판독 방법에 대하여 설명한다. 데이터의 판독은 메모리 셀(150)마다 행한다. 우선은, 임의로 선택한 열의 비트선(160)을 소정의 전위(정 전위)로 한다. 다음으로, 임의로 선택한 행의 워드선(170)을 VH로 함으로써, 제1 용량 소자(130)에 기입된 데이터에 대응하는 전위를 선택한 비트선(160)에 공급한다. 그 후, 공급된 전위를 감지 증폭기(도시하지 않음)에서 판독한다. 또한, 데이터는 판독됨과 동시에 상실된다. 그러나, 감지 증폭기의 동작에 의해 증폭되어 다시 메모리 셀(150)에 데이터가 기입된다. 메모리 셀(150)을 바꾸어, 순서대로 데이터를 판독한다. 이상이 메모리 셀 어레이(180)의 데이터의 판독 방법이다.
다음으로, 제1 트랜지스터(140) 및 제2 트랜지스터(142)에 이용하는 것이 가능한 트랜지스터의 구조의 예를 도 4에 도시한다.
도 4의 (a)는 코플래너형의 트랜지스터의 일례이다.
도 4의 (a)에 도시하는 트랜지스터는, 기판(201) 위에 형성된 하지 절연막(202)과, 하지 절연막(202) 위에 형성된 저저항 영역(204) 및 고저항 영역(206)으로 이루어지는 산화물 반도체막과, 상기 산화물 반도체막을 덮고 형성된 게이트 절연막(208)과, 게이트 절연막(208)을 통해서 고저항 영역(206)과 중첩하는 게이트 전극(210)과, 게이트 절연막(208) 및 게이트 전극(210)을 덮어 형성된 층간 절연막(212)와, 층간 절연막(212) 위에 있고, 층간 절연막(212)에 형성된 개구부를 통해서 저저항 영역(204)과 접하는 한쌍의 전극(214)을 갖는다.
산화물 반도체막은 두께를 1㎚ 이상 40㎚ 이하로 한다. 바람직하게는, 두께를 5㎚ 이상 15㎚ 이하로 한다. 특히, 채널 길이가 30㎚ 이하인 트랜지스터에서는, 산화물 반도체막의 두께를 5㎚ 정도로 함으로써, 단채널 효과를 억제할 수 있어, 안정된 전기적 특성을 갖는다.
산화물 반도체로서는, 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 이용한 트랜지스터의 전기 특성의 편차를 저감시키기 위한 스태빌라이저로서, 그들 외에 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스태빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스태빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스태빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다.
또한, 다른 스태빌라이저로서, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho),에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 하나 1종 또는 복수종을 가져도 된다.
예를 들면, 산화물 반도체로서, 산화 인듐, 산화 주석, 산화 아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO로도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 이용할 수 있다.
또한, 여기서, 예를 들면 In-Ga-Zn계 산화물이란, In과 Ga과 Zn을 주성분으로서 갖는 산화물이라고 하는 의미이며, In과 Ga과 Zn의 비율은 묻지 않는다. 또한, In과 Ga과 Zn 이외의 금속 원소가 들어 있어도 된다.
산화물 반도체막으로서 In-Zn계 산화물의 재료를 이용하는 경우, 원자수비로, In/Zn=0.5 이상 50 이하, 바람직하게는 In/Zn=1 이상 20 이하, 더욱 바람직하게는In/Zn=1.5 이상 15 이하로 한다. Zn의 원자수비를 전술한 범위로 함으로써, 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다. 여기서, 화합물의 원자수비가 In:Zn:O=X:Y:Z일 때, Z>1.5X+Y로 하면 바람직하다.
산화물 반도체막으로서, 화학식 InMO3(ZnO)m(m>0)로 표기되는 재료를 이용해도 된다. 여기서, M은 Zn, Ga, Al, Mn 및 Co로부터 선택된 하나 또는 복수의 금속 원소를 나타낸다. 예를 들면, M으로서, Ga, Ga 및 Al, Ga 및 Mn 또는 Ga 및 Co 등을 이용해도 된다.
예를 들면, In:Ga:Zn=1:1:1 또는 In:Ga:Zn=2:2:1의 원자수비의 In-Ga-Zn계 산화물이나 그 조성의 근방의 산화물을 이용할 수 있다. 또는, In:Sn:Zn=1:1:1, In:Sn:Zn=2:1:3 또는 In:Sn:Zn=2:1:5의 원자수비의 In-Sn-Zn계 산화물이나 그 조성의 근방의 산화물을 이용하면 된다.
그러나, 이들에 한정되지 않고, 필요로 하는 반도체 특성(전계 효과 이동도, 임계값 전압, 격차 등)에 따라서 적절한 조성의 것을 이용하면 된다. 또한, 필요로 하는 반도체 특성을 얻기 위해서, 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들면, In-Sn-Zn계 산화물에서는 비교적 용이하게 높은 전계 효과 이동도가 얻어진다. 그러나, In-Ga-Zn계 산화물에서도, 벌크 내 결함 밀도를 저감함으로써 전계 효과 이동도를 높일 수 있다.
또한, 예를 들면 In, Ga, Zn의 원자수비가 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물의 조성이, 원자수비가 In:Ga:Zn=A:B:C(A+B+C=1)인 산화물의 조성의 근방이라는 것은, a, b, c가 수학식 1로 나타내는 식을 만족하는 것을 말하고, r은, 예를 들면 0.05로 하면 된다. 다른 산화물에서도 마찬가지이다.
Figure pat00001
산화물 반도체는 단결정이어도, 비단결정이어도 된다. 후자의 경우, 비정질이어도, 다결정이어도 된다. 또한, 아몰퍼스 중에 결정성을 갖는 영역을 포함하는 구조와 같이 완전한 비정질이 아니어도 된다.
비정질 상태의 산화물 반도체는, 비교적 용이하게 평탄한 표면을 얻을 수 있기 때문에, 이를 이용하여 트랜지스터를 제작했을 때의 계면 산란을 저감할 수 있어, 비교적 용이하게, 비교적 높은 전계 효과 이동도를 얻을 수 있다.
산화물 반도체막은, 트랜지스터의 오프 전류를 저감하기 위해서, 밴드갭이2.5eV 이상, 바람직하게는 3.0eV 이상의 재료를 선택한다. 단, 산화물 반도체막 대신에, 밴드갭이 전술한 범위인 반도체 특성을 나타내는 재료를 이용해도 상관없다.
산화물 반도체막은, 수소, 알칼리 금속 및 알칼리 토금속 등이 저감되어, 매우 불순물 농도가 낮은 산화물 반도체막이다. 그 때문에, 산화물 반도체막을 채널 영역에 이용한 트랜지스터는 오프 전류를 작게 할 수 있다.
산화물 반도체막 내의 수소 농도는 5×1019atoms/㎝ 미만, 바람직하게는 5×1018atoms/㎝ 이하, 보다 바람직하게는 1×1018atoms/㎝ 이하, 더욱 바람직하게는 5×1017atoms/㎝ 이하로 한다.
알칼리 금속은 산화물 반도체를 구성하는 원소가 아니기 때문에, 불순물이다. 알칼리 토금속도, 산화물 반도체를 구성하는 원소가 아닌 경우에, 불순물이 된다. 특히, 알칼리 금속 중 나트륨(Na)은 산화물 반도체막에 접하는 절연막이 산화물인 경우, 그 절연막 내에 확산하여 Na+가 된다. 또한, Na는 산화물 반도체막 내에 있어서, 산화물 반도체를 구성하는 금속과 산소의 결합을 분단하거나, 또는, 그 결합 중에 인터럽트한다. 그 결과, 예를 들면 임계값 전압이 마이너스 방향으로 시프트하는 것에 의한 노멀리 온화, 전계 효과 이동도의 저하 등의, 트랜지스터 특성의 열화가 일어나고, 게다가, 특성의 편차도 발생한다. 이 불순물에 의해 초래되는 트랜지스터 특성의 열화와, 특성의 편차는, 산화물 반도체막 내의 수소 농도가 충분히 낮은 경우에 있어서 현저하게 나타난다. 따라서, 산화물 반도체막 내의 수소 농도가 1×1018atoms/㎝ 이하, 보다 바람직하게는 1×1017atoms/㎝ 이하인 경우에는, 상기 불순물의 농도를 저감하는 것이 바람직하다. 구체적으로, Na 농도의 측정값은, 5×1016atoms/㎝ 이하, 바람직하게는 1×1016atoms/㎝ 이하, 더욱 바람직하게는 1×1015atoms/㎝ 이하로 하면 된다. 마찬가지로, 리튬(Li) 농도의 측정값은, 5×1015atoms/㎝ 이하, 바람직하게는 1×1015atoms/㎝ 이하로 하면 된다. 마찬가지로, 칼륨(K) 농도의 측정값은, 5×1015atoms/㎝ 이하, 바람직하게는 1×1015atoms/㎝ 이하로 하면 된다.
이상으로 나타낸 산화물 반도체막을 이용함으로써 트랜지스터의 오프 전류를 작게 할 수 있다. 구체적으로는, 트랜지스터의 오프 전류를 1×10-18A 이하, 또는 1×10-21A 이하, 또는 1×10-24A 이하로 할 수 있다. 그 때문에, 데이터의 유지 특성이 우수하고, 소비 전력이 작은 메모리 셀을 제작할 수 있다.
산화물 반도체막은 단결정, 다결정(폴리크리스탈이라고도 함) 또는 비정질 등의 상태를 취한다.
바람직하게는, 산화물 반도체막은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막으로 한다.
CAAC-OS막은 완전한 단결정이 아니고, 완전한 비정질도 아니다. CAAC-OS막은, 비정질상으로 결정부 및 비정질부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 상기 결정부는, 1변이 100㎚ 미만인 입방체 내에 수용되는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM; Transmission Electron Microscope)에 의한 관찰상으로는, CAAC-OS막에 포함되는 비정질부와 결정부의 경계는 명확하지 않다. 또한, TEM에 의해 CAAC-OS막에는 입계(그레인 바운더리라고도 함)는 확인할 수 없다. 그 때문에, CAAC-OS막은 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는 c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 맞추어지고, 또한 ab면에 수직인 방향으로부터 보아 삼각 형상 또는 육각 형상의 원자 배열을 갖고, c축에 수직인 방향으로부터 보아 금속 원자가 층형상 또는 금속 원자와 산소 원자가 층형상으로 배열되어 있다. 또한, 서로 다른 결정부 사이에서, 각각 a축 및 b축의 방향이 서로 달라도 된다. 본 명세서에 있어서, 간단하게 수직으로 기재하는 경우, 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또한, 간단하게 평행으로 기재하는 경우, -5° 이상 5° 이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에 있어서, 결정부의 분포가 균일하지 않아도 된다. 예를 들면, CAAC-OS막의 형성 과정에 있어서, 산화물 반도체막의 표면측으로부터 결정 성장시키는 경우, 피형성면의 근방에 대해 표면의 근방에서는 결정부가 차지하는 비율이 높아지는 경우가 있다. 또한, CAAC-OS막으로 불순물을 첨가함으로써, 그 불순물 첨가 영역에 있어서 결정부가 비정질화하기도 한다.
CAAC-OS막에 포함되는 결정부의 c축은 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 맞추어지기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 다른 방향을 향하는 경우가 있다. 또한, 결정부의 c축의 방향은, CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 된다. 결정부는 성막 함으로써, 또는 성막 후에 가열 처리 등의 결정화 처리를 행함으로써 형성된다.
CAAC-OS막을 이용한 트랜지스터는 가시광이나 자외광의 조사에 의한 전기 특성의 변동을 저감하는 것이 가능하다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
또한, 산화물 반도체막을 구성하는 산소의 일부는 질소로 치환되어도 된다.
또한, CAAC-OS막을 구성하는 개개의 결정부의 c축은 일정한 방향(예를 들면, CAAC-OS막을 지지하는 기판면, CAAC-OS막의 표면 등에 수직인 방향)으로 맞추어져도 된다. 또는, CAAC-OS막을 구성하는 개개의 결정부의 ab면의 법선은 일정한 방향(예를 들면, CAAC-OS막을 지지하는 기판면, CAAC-OS막의 표면 등에 수직인 방향)을 향하고 있어도 된다.
CAAC-OS막은, 그 조성 등에 따라 도체이거나, 반도체이거나, 절연체인 것으로 한다. 또한, 그 조성 등에 따라 가시광에 대하여 투명하거나 불투명하다.
이러한 CAAC-OS막의 예로서, 막 형상으로 형성되고, 막 표면 또는 지지하는 기판면에 수직인 방향으로부터 관찰하면 삼각형 또는 육각형의 원자 배열이 보이고, 또한 그 막단면을 관찰하면 금속 원자 또는 금속 원자 및 산소 원자(또는 질소 원자)의 층형상 배열이 보이는 산화물을 들 수도 있다.
CAAC-OS막의 결정부에 대해서 도 7 내지 도 9를 이용하여 상세하게 설명한다. 또한, 특별히 제한이 없는 한, 도 7 내지 도 9는 상측 방향을 c축 방향이라 하고, c축 방향과 직교하는 면을 ab면이라 한다. 또한, 간단하게 상반부, 하반부라 하는 경우, ab면을 경계로 한 경우의 상반부, 하반부를 말한다. 또한, 도 7에서, 동그라미로 둘러싼 O는 4배위의 O를 나타내고, 이중 동그라미로 둘러싼 O는 3배위의 O를 나타낸다.
도 7의 (a)에, 1개의 6배위의 In과, In에 근접한 6개의 4배위의 산소 원자(이하 4배위의 O)를 갖는 구조를 나타낸다. In이 1개에 대해, 근접한 산소 원자만 나타낸 구조를, 여기에서는 서브 유닛이라 칭한다. 도 7의 (a)의 구조는, 팔면체 구조를 취하는데, 간단하게 하기 위해 평면 구조로 나타내고 있다. 또한, 도 7의 (a)의 상반부 및 하반부에는 각각 3개씩 4배위의 O가 있다. 도 7의 (a)에 도시하는 서브 유닛은 전하가 0이다.
도 7의 (b)에, 1개의 5배위의 Ga과, Ga에 근접한 3개의 3배위의 산소 원자(이하 3배위의 O)와, Ga에 근접한 2개의 4배위의 O를 갖는 구조를 나타낸다. 3배위의 O는, 모두 ab면에 존재한다. 도 7의 (b)의 상반부 및 하반부에는 각각 1개씩 4배위의 O가 있다. 또한, In도 5배위를 취하기 때문에, 도 7의 (b)에 도시하는 구조를 취할 수 있다. 도 7의 (b)에 도시하는 서브 유닛은 전하가 0이다.
도 7의 (c)에, 1개의 4배위의 Zn과, Zn에 근접한 4개의 4배위의 O에 의한 구조를 나타낸다. 도 7의 (c)의 상반부에는 1개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있다. 또는, 도 7의 (c)의 상반부에 3개의 4배위의 O가 있고, 하반부에 1개의 4배위의 O가 있어도 된다. 도 7의 (c)에 도시하는 서브 유닛은 전하가 0이다.
도 7의 (d)에, 1개의 6배위의 Sn과, Sn에 근접한 6개의 4배위의 O를 갖는 구조를 나타낸다. 도 7의 (d)의 상반부에는 3개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있다. 도 7의 (d)에 도시하는 서브 유닛은 전하가 +1이 된다.
도 7의 (e)에, 2개의 Zn을 포함하는 서브 유닛을 나타낸다. 도 7의 (e)의 상반부에는 1개의 4배위의 O가 있고, 하반부에는 1개의 4배위의 O가 있다. 도 7의 (e)에 도시하는 서브 유닛은 전하가 -1이 된다.
여기에서는, 서브 유닛의 몇몇 집합체를 1그룹이라 칭하고, 복수의 그룹으로 이루어지는 1주기분을 1유닛이라 칭한다.
여기서, 이들 소그룹끼리 결합하는 규칙에 대하여 설명한다. 도 7의 (a)에 도시하는 6배위의 In의 상반부의 3개의 O는, 하측 방향으로 각각 3개의 근접 In을 갖고, 하반부의 3개의 O는, 상측 방향으로 각각 3개의 근접 In을 갖는다. 도 7의 (b)에 도시하는 5배위의 Ga의 상반부의 1개의 O는, 하측 방향으로 1개의 근접 Ga을 갖고, 하반부의 1개의 O는, 상측 방향으로 1개의 근접 Ga을 갖는다. 도 7의 (c)에 도시하는 4배위의 Zn의 상반부의 1개의 O는, 하측 방향으로 1개의 근접 Zn을 갖고, 하반부의 3개의 O는, 상측 방향으로 각각 3개의 근접 Zn을 갖는다. 이와 같이, 금속 원자의 상측 방향의 4배위의 O의 수와, 그 O의 하측 방향에 있는 근접 금속 원자의 수는 동등하고, 마찬가지로 금속 원자의 하측 방향의 4배위의 O의 수와, 그 O의 상측 방향에 있는 근접 금속 원자의 수는 동등하다. O는 4배위이므로, 하측 방향에 있는 근접 금속 원자의 수와, 상측 방향에 있는 근접 금속 원자의 수의 합은 4가 된다. 따라서 금속 원자의 상측 방향에 있는 4배위의 O의 수와, 다른 금속 원자의 하측 방향에 있는 4배위의 O의 수와의 합이 4개일 때, 금속 원자를 갖는 2종의 소그룹끼리는 결합할 수 있다. 예를 들면, 6배위의 금속 원자(In 또는 Sn)가 하반부의 4배위의 O를 통해서 결합하는 경우, 4배위의 O가 3개이기 때문에, 5배위의 금속 원자(Ga 또는 In), 또는 4배위의 금속 원자(Zn) 중 어느 하나와 결합하게 된다.
이들 배위수를 갖는 금속 원자는, c축 방향에 있어서, 4배위의 O를 통해서 결합한다. 또한, 이외에도, 층구조의 합계의 전하가 0이 되도록 서브 유닛끼리가 결합하여 1그룹을 구성한다.
도 8의 (a)에, In-Sn-Zn-O계의 층구조를 구성하는 1그룹의 모델도를 도시한다. 도 8의 (b)에, 3개의 그룹으로 구성되는 유닛을 나타낸다. 또한, 도 8의 (c)는 도 8의 (b)의 층구조를 c축 방향으로부터 관찰한 경우의 원자 배열을 나타낸다.
도 8의 (a)에 있어서는, 간단하게 하기 위해, 3배위의 O는 생략하고, 4배위의 O는 개수만 나타내고, 예를 들면 Sn 원자의 상반부 및 하반부에는 각각 3개씩 4배위의 O가 있는 것을 ③으로 나타내고 있다. 마찬가지로, 도 8의 (a)에 있어서, In 원자의 상반부 및 하반부에는 각각 1개씩 4배위의 O가 있고, ①로 나타내고 있다. 또한, 마찬가지로, 도 8의 (a)에 있어서, 하반부에는 1개의 4배위의 O가 있고, 상반부에는 3개의 4배위의 O가 있는 Zn 원자와, 상반부에는 1개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있는 Zn 원자를 나타내고 있다.
도 8의 (a)에 있어서, In-Sn-Zn-O계의 층구조를 구성하는 그룹은, 위에서부터 순서대로 4배위의 O가 3개씩 상반부 및 하반부에 있는 Sn 원자가, 4배위의 O가 1개씩 상반부 및 하반부에 있는 In 원자와 결합하고, 그 In 원자가 상반부에 3개의 4배위의 O가 있는 Zn 원자와 결합하고, 그 Zn 원자의 하반부의 1개의 4배위의 O를 거쳐 4배위의 O가 3개씩 상반부 및 하반부에 있는 In 원자와 결합하고, 그 In 원자가, 상반부에 1개의 4배위의 O가 있는 Zn 2개로 이루어지는 서브 유닛과 결합하고, 이 서브 유닛의 하반부의 1개의 4배위의 O를 거쳐 4배위의 O가 3개씩 상반부 및 하반부에 있는 Sn 원자와 결합하고 있는 구성이다. 이 그룹을 복수 결합하여 1주기분인 유닛을 구성한다.
여기서, 3배위의 O 및 4배위의 O의 경우, 결합 1개당 전하는 각각 -0.667, -0.5라고 생각할 수 있다. 예를 들면, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는, 각각 +3, +2, +4이다. 따라서, Sn을 포함하는 서브 유닛은 전하가 +1이 된다. 그 때문에, Sn을 포함하는 층구조를 형성하기 위해서는, 전하 +1을 상쇄하는 전하 -1이 필요해진다. 전하 -1을 취하는 구조로서, 도 7의 (e)에 도시한 바와 같이, 2개의 Zn을 포함하는 서브 유닛을 들 수 있다. 예를 들면, Sn을 포함하는 서브 유닛이 1개에 대하여 2개의 Zn을 포함하는 서브 유닛이 1개 있으면, 전하가 상쇄되기 때문에, 층구조의 합계의 전하를 0으로 할 수 있다.
또한, In은 5배위 및 6배위를 모두 취할 수 있는 것으로 한다. 구체적으로는, 도 8의 (b)에 도시한 1주기분을 반복하는 유닛으로 함으로써, In-Sn-Zn계 산화물의 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In-Sn-Zn계 산화물의 층구조는, In2SnZn2O7(ZnO)m(m은 0 또는 자연수)으로 하는 조성식으로 나타낼 수 있다.
또한, 그 외에도, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물이나, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO로도 표기함), In-Al-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물이나, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물이나, In-Ga계 산화물 등을 이용한 경우도 마찬가지이다.
예를 들면, 도 9의 (a)에 In-Ga-Zn계 산화물의 층구조를 구성하는 1그룹의 모델도를 도시한다.
도 9의 (a)에 있어서, In-Ga-Zn계 산화물의 층구조를 구성하는 그룹은, 위에서부터 순서대로 4배위의 O가 3개씩 상반부 및 하반부에 있는 In 원자가, 4배위의 O가 1개 상반부에 있는 Zn 원자와 결합하고, 그 Zn 원자의 하반부의 3개의 4배위의 O를 통해서, 4배위의 O가 1개씩 상반부 및 하반부에 있는 Ga 원자와 결합하고, 그 Ga 원자의 하반부의 1개의 4배위의 O를 통해서, 4배위의 O가 3개씩 상반부 및 하반부에 있는 In 원자와 결합하고 있는 구성이다. 이 그룹을 복수 결합하여 1주기분인 유닛을 구성한다.
도 9의 (b)에 3개의 그룹으로 구성되는 유닛을 나타낸다. 또한, 도 9의 (c)는 도 9의 (b)의 층구조를 c축 방향으로부터 관찰한 경우의 원자 배열을 나타내고 있다.
여기서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는 각각 +3, +2, +3이기 때문에, In, Zn 및 Ga 중 어느 하나를 포함하는 서브 유닛은 전하가 0이 된다. 그 때문에, 이들 서브 유닛의 조합이면 그룹의 합계의 전하는 항상 0이 된다.
또한, In-Ga-Zn계 산화물의 층구조를 구성하는 그룹은, 도 9의 (a)에 도시한 그룹에 한정되지 않고, In, Ga, Zn의 배열이 서로 다른 그룹을 조합한 유닛도 취할 수 있다.
CAAC-OS막은 하지가 되는 막이 평탄하게 형성되기 쉽다. 구체적으로는, 평균면 조도(Ra)가 1㎚ 이하, 바람직하게는 0.3㎚ 이하가 되도록 하지가 되는 막을 형성한다. 또한, Ra는 JIS B0601이라 정의되어 있는 중심선 평균 조도를 면에 대하여 적용할 수 있도록 삼차원으로 확장한 것이며, 「기준면으로부터 지정면까지의 편차의 절대값을 평균한 값」이라 표현할 수 있으며, 이하의 수학식 2에서 나타내는 식으로 정의된다.
Figure pat00002
또한, 수학식 2에 있어서, S0은 측정면(좌표(x1, y1)(x1, y2)(x2, y1)(x2, y2)에서 나타내는 4점에 의해 둘러싸이는 직사각형의 영역)의 면적을 가리키며, Z0은 측정면의 평균 높이를 가리킨다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)으로 평가 가능하다.
산화물 반도체막은 스퍼터링법, 증착법, 플라즈마 화학 기상 성장법(PCVD법), 펄스 레이저 퇴적법(PLD법), 원자층 퇴적법(ALD법) 또는 분자선 애피택시법(MBE법) 등을 이용하여 성막하면 된다. 이때, 250℃ 이상 450℃ 이하의 온도에서 가열 처리를 행하면서 산화물 반도체막을 성막하면, CAAC-OS막이 형성되기 쉽다. 또는, 산화물 반도체막의 성막 후에 450℃ 이상 기판의 왜곡점 미만의 온도, 바람직하게는 600℃ 이상 700℃ 이하의 온도에서 가열 처리를 행해도 된다.
예를 들면, 스퍼터링법으로 산화물 반도체막을 성막하는 경우, 산화물 반도체막을 성막하는 성막실의 배기는, 드라이 펌프 등의 저진공 펌프와, 스퍼터 이온 펌프, 터보 분자 펌프 및 크라이오 펌프 등의 고진공 펌프를 적절히 조합하여 행하면 된다. 터보 분자 펌프는 큰 크기의 분자의 배기가 우수한 한편, 수소나 물의 배기 능력이 낮다. 또한, 물의 배기 능력이 높은 크라이오 펌프 또는 수소의 배기 능력이 높은 스퍼터 이온 펌프를 조합하는 것이 유효해진다.
산화물 반도체막을 성막하는 성막실에 존재하는 흡착물은, 흡착해 있기 때문에 성막실의 압력에 영향을 주지 않지만, 성막실을 배기했을 때의 가스 방출의 원인이 된다. 그 때문에, 배기 능력이 높은 펌프를 이용하여, 성막실에 존재하는 흡착물을 가능한 한 탈리하고, 미리 배기해 두는 것이 중요하다. 또한, 흡착물의 탈리를 재촉하기 위해서, 성막실을 베이킹해도 된다. 베이킹함으로써 흡착물의 탈리 속도를 10배정도 크게 할 수 있다. 베이킹은 100℃ 이상 450℃ 이하에서 행하면 된다. 이때, 불활성 가스를 도입하면서 흡착물의 제거를 행하면, 배기하는 것만으로는 탈리하기 어려운 물 등의 탈리 속도를 더욱 크게 할 수 있다. 또한, 도입하는 불활성 가스를 베이킹의 온도와 동일 정도로 가열함으로써, 흡착물의 탈리 속도를 더 높일 수 있다. 또한, 베이킹과 동시에 더미 성막을 행함으로써도 흡착물의 탈리 속도를 더 높일 수 있다. 여기서, 더미 성막이란, 더미 기판에 대하여 스퍼터링에 의한 성막을 행함으로써, 더미 기판 및 성막실 내벽에 막을 퇴적시키고, 성막실 내의 불순물 및 성막실 내벽의 흡착물을 막 내에 가두는 것을 말한다. 더미 기판은 방출 가스가 적은 재료가 바람직하고, 예를 들면 기판(201)과 마찬가지의 재료를 이용해도 된다.
또한, 노점이 -95℃ 이하, 바람직하게는 노점이 -110℃ 이하인 성막 가스를 이용하면, 산화물 반도체막 내의 수소 농도를 저감할 수 있다.
이와 같이 하여 산화물 반도체막을 성막함으로써, 산화물 반도체막으로의 수소의 혼입을 억제할 수 있다. 더 나아가, 마찬가지의 성막실을 이용하여, 산화물 반도체막과 접하는 막을 성막함으로써, 산화물 반도체막에 접하는 막으로부터 산화물 반도체막으로 수소가 혼입되는 것을 억제할 수 있다. 그 결과, 전기 특성의 편차가 적어 신뢰성이 높은 트랜지스터를 제작할 수 있다.
산화물 반도체막에 있어서, 저저항 영역(204) 및 고저항 영역(206)은, 게이트 전극(210)을 마스크로 이용하여, 게이트 절연막(208)을 통해서 산화물 반도체막의 저항을 저감하는 작용이 있는 불순물을 첨가함으로써 형성된다. 구체적으로는, 인, 질소 또는 희가스(헬륨, 네온, 아르곤, 크립톤 또는 크세논 등)를 첨가함으로써, 산화물 반도체막의 저항을 저감하여, 저저항 영역(204)이 형성된다. 동시에, 저저항 영역(204) 외의 영역이 상대적으로 고저항 영역(206)이 된다.
기판(201)에 큰 제한은 없지만, 적어도, 나중의 열처리에 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들면, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(201)으로서 이용해도 된다. 또한, 실리콘, 탄화 실리콘 또는 게르마늄 등의 단결정 반도체 기판 또는 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI(Silicon On Insulator) 기판 등의 반도체 기판을 적용하는 것도 가능하며, 이들 기판 위에 반도체 소자가 형성된 것을 기판(201)으로서 이용해도 상관없다.
또한, 기판(201)으로서, 가요성 기판을 이용해도 된다. 그 경우에는, 가요성 기판 위에 직접 트랜지스터를 제작한다. 또한, 가요성 기판 위에 트랜지스터를 형성하는 방법으로는, 비가요성의 기판 위에 트랜지스터를 제작한 후, 트랜지스터를 박리하고, 가요성 기판인 기판(201)으로 전치하는 방법도 있다. 그 경우에는, 비가요성 기판과 트랜지스터 사이에 박리층을 형성하면 된다.
하지 절연막(202)은 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 질화 알루미늄, 산화 하프늄, 산화 지르코늄, 산화 이트륨, 산화 란탄, 산화 세슘, 산화 탄탈 및 산화 마그네슘의 1종 이상을 선택하여, 단층 또는 적층으로 이용하면 된다. 또한, 기판(201)의 표면 상태가 충분히 청정한 경우, 하지 절연막(202)을 형성하지 않는 구조로 해도 상관없다.
게이트 전극(211)은, Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ag, Ta 및 W, 그들의 질화물, 산화물 및 합금으로부터 1종 이상 선택하고, 단층 또는 적층으로 이용하면 된다.
게이트 절연막(208)은 하지 절연막(202)과 마찬가지의 방법 및 마찬가지의 재료에 의해 형성하면 된다.
한쌍의 전극(214)은 게이트 전극(211)과 마찬가지의 방법 및 마찬가지의 재료에 의해 형성하면 된다.
층간 절연막(212)은 하지 절연막(202)과 마찬가지의 방법 및 마찬가지의 재료에 의해 형성하면 된다.
하지 절연막(202) 및 게이트 절연막(208) 중 적어도 한쪽은, 가열 처리에 의해 산소를 방출하는 절연막을 이용하면 바람직하다. 산화물 반도체막과 접하는 막으로 가열 처리에 의해 산소를 방출하는 절연막을 이용함으로써, 산화물 반도체막 및 산화물 반도체막의 계면 근방에 생기는 결함을 수복할 수 있으며, 트랜지스터의 전기 특성의 열화를 억제할 수 있다.
「가열 처리에 의해 산소를 방출한다」란, TDS(Thermal Desorption Spectroscopy; 승온 탈리 가스 분광법) 분석에서, 방출되는 산소가 산소 원자로 환산하여 1.0×1018atoms/㎤ 이상, 또는 3.0×1020atoms/㎤ 이상인 것을 말한다.
여기서, TDS 분석을 이용한 산소의 방출량의 측정 방법에 대해서, 이하에 설명한다.
TDS 분석했을 때의 기체의 전체 방출량은, 방출 가스의 이온 강도의 적분값에 비례한다. 그리고 이 적분값과 표준 시료의 비교에 의해, 기체의 전체 방출량을 계산할 수 있다.
예를 들면, 표준 시료인 소정의 밀도의 수소를 포함하는 실리콘 웨이퍼의 TDS 분석 결과 및 절연막의 TDS 분석 결과로부터, 절연막의 산소 분자의 방출량(NO2)은 이하의 수학식 3으로 나타내는 식으로 구할 수 있다. 여기서, TDS 분석에서 얻어지는 질량수 32로 검출되는 가스 모두가 산소 분자 유래라고 가정한다. 질량수 32인 것으로서 그 밖에 CH3OH가 있지만, 존재할 가능성이 낮아 여기에서는 고려하지 않는다. 또한, 산소 원자의 동위체인 질량수 17인 산소 원자 및 질량수 18인 산소 원자를 포함하는 산소 분자에 대해서도, 자연계에서의 존재 비율이 극미량이기 때문에 고려하지 않는다.
Figure pat00003
NH2는 표준 시료로부터 탈리한 수소 분자를 밀도로 환산한 값이다. SH2는 표준 시료를 TDS 분석했을 때의 이온 강도의 적분값이다. 여기서, 표준 시료의 기준값을 NH2/SH2로 한다. SO2는 절연막을 TDS 분석했을 때의 이온 강도의 적분값이다. α는 TDS 분석에 있어서의 이온 강도에 영향을 미치는 계수이다. 수학식 3의 상세에 관해서는, 일본 특허 공개 평6-275697 공보를 참조할 수 있다. 또한, 상기 절연막의 산소의 방출량은 덴시가가꾸 주식회사 제조의 승온 탈리 분석 장치 EMD-WA1000S/W를 이용하고, 표준 시료로서 1×1016atoms/㎤의 수소 원자를 포함하는 실리콘 웨이퍼를 이용하여 측정한다.
또한, TDS 분석에 있어서, 산소의 일부는 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은 산소 분자의 이온화율로부터 산출할 수 있다. 또한, 상술한 α는 산소 분자의 이온화율을 포함하기 때문에, 산소 분자의 방출량을 평가함으로써, 산소 원자의 방출량에 대해서도 어림잡을 수 있다.
또한, NO2는 산소 분자의 방출량이다. 산소 원자로 환산했을 때의 방출량은 산소 분자의 방출량의 2배가 된다.
상기 구성에 있어서, 가열 처리에 의해 산소를 방출하는 막은, 산소가 과잉인 산화 실리콘(SiOX(X>2))이어도 된다. 산소가 과잉인 산화 실리콘(SiOX(X>2))이란, 실리콘 원자수의 2배보다 많은 산소 원자를 단위 체적당으로 포함하는 것이다. 단위 체적당 실리콘 원자수 및 산소 원자수는 러더퍼드 후방 산란법에 의해 측정한 값이다.
하지 절연막(202) 및 게이트 절연막(208)으로부터 산화물 반도체막에 산소가 공급됨으로써, 산화물 반도체막과 하지 절연막(202)의 계면 준위, 또는 산화물 반도체막과 게이트 절연막(208)의 계면 준위를 저감할 수 있다. 그 결과, 트랜지스터의 동작 등에 기인하여 산화물 반도체막과 하지 절연막(202)의 계면, 또는 산화물 반도체막과 게이트 절연막(208)의 계면에 캐리어가 포획되는 것을 억제할 수 있어, 전기 특성의 열화가 적은 트랜지스터를 얻을 수 있다.
또한, 산화물 반도체막의 산소 결손에 기인하여 전하가 발생하는 경우가 있다. 일반적으로 산화물 반도체막의 산소 결손은, 일부가 도너가 되어 캐리어인 전자를 방출한다. 이 결과, 트랜지스터의 임계값 전압이 마이너스 방향으로 시프트해 버린다. 하지 절연막(202) 및 게이트 절연막(208)으로부터 산화물 반도체막으로 산소가 충분히 공급됨으로써, 임계값 전압이 마이너스 방향으로 시프트하는 요인인, 산화물 반도체막의 산소 결손을 저감할 수 있다.
도 4의 (b)는 트렌치형의 트랜지스터의 일례이다.
도 4의 (b)에 도시하는 트랜지스터는, 기판(201) 위에 형성된 홈부를 갖는 하지 절연막(203)과, 하지 절연막(203) 위에 형성된 저저항 영역(204) 및 하지 절연막(203)의 홈부를 따라 형성된 고저항 영역(207)으로 이루어지는 산화물 반도체막과, 상기 산화물 반도체막을 덮고 형성된 게이트 절연막(209)과, 게이트 절연막(209)을 거쳐 고저항 영역(207)과 중첩하는 게이트 전극(211)과, 게이트 절연막(209) 및 게이트 전극(211)을 덮어 형성된 층간 절연막(213)과, 층간 절연막(213)에 형성된 개구부를 통해서 저저항 영역(204)과 접하는 한쌍의 전극(214)을 갖는다.
여기서, 하지 절연막(203), 고저항 영역(207), 게이트 절연막(209), 게이트 전극(211) 및 층간 절연막(213)은 각각 하지 절연막(202), 고저항 영역(206), 게이트 절연막(208), 게이트 전극(210) 및 층간 절연막(212)과 마찬가지의 재료 및 마찬가지의 방법으로 형성할 수 있다.
트렌치형의 트랜지스터는 하지 절연막(203)에 형성된 홈부를 따라 채널이 형성되기 때문에, 상면으로부터 본 트랜지스터의 외관 상의 채널 길이에 대하여 실효 상의 채널 길이를 길게 할 수 있다. 그 때문에, 코플래너형의 트랜지스터와 면적이 동일한 경우, 트렌치형의 트랜지스터는 단채널 효과의 영향을 작게 할 수 있다. 단, 트렌치형의 트랜지스터는 코플래너형의 트랜지스터와 비교하여 구조가 복잡해지고, 또한 실효 상의 채널 길이가 길어짐으로써 온 전류가 저감하기 때문에, 용도에 따라 구분지어 사용하는 것이 바람직하다.
또한, 도시하지 않지만, 도 4의 (a) 및 도 4의 (b)에 도시하는 트랜지스터를 구성하는 막은, 테이퍼 형상으로 해도 상관없다. 테이퍼 형상으로 함으로써, 각 막의 피복성이 향상하고, 막의 피복성이 나빠서 생기는 누설 전류를 저감할 수 있다.
또한, 제3 트랜지스터(144)는 기판(201)에서 예시한 반도체 기판 등을 이용하여 제작하면 된다. 또는, 제3 트랜지스터(144)는 절연 표면을 갖는 기판 위에 형성된 비정질 실리콘막, 미결정 실리콘막, 다결정 실리콘막을 이용하여 제작해도 상관없다.
본 실시 형태는, 제3 트랜지스터(144)로서 p 채널형의 트랜지스터를 이용하는 예를 나타내고 있지만, 이에 한정되지 않는다. 제3 트랜지스터(144)로서, ｎ채널형의 트랜지스터를 이용해도 상관없다. 그 경우, 제2 용량 소자(132)의 전위가 VDD일 때 제3 트랜지스터(144)가 온이 된다. 따라서, 메모리 셀 어레이(180)에 데이터가 기입되고, 제2 용량 소자(132)에 유지되는 전하가 서서히 상실되면 제3 트랜지스터(144)의 드레인 전류값이 작아진다. 그 때문에, 제2 용량 소자(132)의 전위가 V2(Vth 이상 VDD 미만) 이하로 되었을 때, 즉 VR이 Vref보다도 높아졌을 때 메모리 셀(150) 및 참조 셀(152)에 대하여 리프레시 동작을 행하게 된다.
또한, 제3 트랜지스터(144)로서 제1 트랜지스터(140) 및 제2 트랜지스터(142)와 마찬가지의 트랜지스터를 이용해도 상관없다.
이하에 트랜지스터의 전계 효과 이동도에 대해서 도 10 및 도 11을 이용하여 설명한다.
산화물 반도체막에 한하지 않고, 실제로 측정되는 트랜지스터의 전계 효과 이동도는, 다양한 이유에 의해 본래의 얻어진 전계 효과 이동도보다도 낮아진다. 전계 효과 이동도를 저하시키는 요인으로서는 반도체 내부의 결함이나 반도체와 절연막의 계면에서의 결함이 있다. 본 실시 형태에서는, Levinson 모델을 이용하여, 반도체 내부에 결함이 없다고 가정한 경우의 전계 효과 이동도를 이론적으로 도출한다.
트랜지스터 본래의 전계 효과 이동도를 μ0라 하고, 반도체 내에 어떠한 포텐셜 장벽(입계 등)이 존재한다고 가정하면, 측정되는 전계 효과 이동도 μ는 이하의 수학식 4로 나타낸다.
Figure pat00004
여기서, E는 포텐셜 장벽의 높이이며, k가 볼츠만 상수, T는 절대 온도이다. 또한, Levinson 모델에서는, 포텐셜 장벽의 높이가 결함에 유래한다고 가정하고, 이하의 수학식 5로 나타낸다.
Figure pat00005
여기서, e는 전기소량, N은 채널 내의 단위 면적당 평균 결함 밀도, ε은 반도체의 유전율, n은 채널의 단위 면적당 캐리어 밀도, Cox는 단위 면적당 용량, Vg는 게이트 전압, t는 채널의 두께이다. 또한, 두께가 30㎚ 이하인 반도체막이면, 채널의 두께는 반도체막의 두께와 동일하게 하여도 지장은 없다.
선형 영역에 있어서의 드레인 전류 Id는 이하의 수학식 6으로 나타낸다.
Figure pat00006
여기서, L은 채널 길이, W는 채널폭이며, 여기에서는, L 및 W는 10㎛이다. 또한, Vd는 드레인 전압이다.
수학식 6의 양변을 Vg로 나누고, 양변의 대수를 더 취하면, 이하의 수학식 7이 된다.
Figure pat00007
수학식 7의 우변은 Vg의 함수이다. 이 식에서 알 수 있듯이, 종축을 ln(Id/Vg), 횡축을 1/Vg로서 실측값을 플롯하여 얻어지는 그래프의 직선의 기울기로부터 결함 밀도 N이 구해진다. 즉, 트랜지스터의 Id-Vg 특성으로부터 반도체 내의 결함 밀도를 평가할 수 있다.
반도체 내의 결함 밀도는 반도체의 성막 시의 기판 온도에 의존한다. 도 10에 성막 시의 기판 온도와 산화물 반도체 내의 결함 밀도의 관계를 나타낸다. 산화물 반도체막은 In, Ga 및 Zn의 비율이 In:Ga:Zn=1:1:1[원자비]의 타깃을 이용하여 성막하였다. 성막 시의 기판 온도가 높은 것일수록 산화물 반도체막 내의 결함 밀도 N이 저하하는 것이 나타난다.
이와 같이 하여 구해진 산화물 반도체막 내의 결함 밀도를 바탕으로 수학식 4 및 수학식 5를 이용하여 계산하면, 본래의 트랜지스터의 전계 효과 이동도 μ0은 80㎠/Vs가 된다. 즉, 산화물 반도체막 내 및 산화물 반도체와 접하는 게이트 절연막의 계면의 결함이 없는, 산화물 반도체를 이용한 이상적인 트랜지스터의 전계 효과 이동도 μ0은 80㎠/Vs가 된다. 그런데, 결함이 많은 산화물 반도체(N=1.5×1012/㎠ 정도)에서는 전계 효과 이동도 μ는 10㎠/Vs 정도이다.
단, 반도체 내부에 결함이 없어도, 채널과 게이트 절연막의 계면에서의 산란에 의해 트랜지스터의 수송 특성은 영향을 받는다. 즉, 게이트 절연막 계면으로부터 x만큼 이격된 장소에 있어서의 전계 효과 이동도 μ1은 수학식 8로 나타낸다.
Figure pat00008
여기서, D는 게이트에 의한 전계 강도, B, l은 상수이다. B 및 l은 트랜지스터의 전기적 특성의 실측으로부터 구할 수 있고, 산화물 반도체막을 이용한 트랜지스터의 전기적 특성의 실측으로부터는 B=2.38×107㎝/s, l=10㎚(계면 산란의 영향이 생기는 깊이)가 얻어진다. D가 증가하면(즉, 게이트 전압이 높아지면) 수학식 8의 제2항이 증가하기 때문에, 전계 효과 이동도 μ1은 저하하는 것을 알 수 있다.
내부의 결함이 없는, 산화물 반도체를 채널에 이용한 이상적인 트랜지스터의 전계 효과 이동도 μ2를 계산한 결과를 도 11에 도시한다. 또한, 계산에는 시놉시스사제 디바이스 시뮬레이션 소프트, Sentaurus Device를 사용하여, 산화물 반도체의 밴드갭을 3.15eV, 전자 친화력을 4.6eV, 비유전율을 15, 두께를 30㎚로 하였다. 또한, 게이트의 일함수를 5.5eV, 소스 및 드레인의 일함수를 4.6eV로 하였다. 또한, 게이트 절연막의 두께는 30㎚, 비유전율을 4.1로 하였다. 또한, 채널 길이 및 채널폭은 모두 10㎛, 드레인 전압 Vd는 0.1V로 하였다.
도 11에서 도시된 바와 같이, 게이트 전압 1V로부터 2V 사이에서 전계 효과 이동도 μ2=50㎠/Vs 이상의 피크를 갖지만, 게이트 전압 Vg가 더 높아지면, 계면 산란의 영향이 커지고, 전계 효과 이동도 μ2가 저하하는 것을 알 수 있다.
또한, In-Sn-Zn 산화물의 경우도 이하에 설명한다. 상술한 바와 같이 실제로 측정되는 절연 게이트형 트랜지스터의 전계 효과 이동도는, 다양한 이유에 의해 본래의 전계 효과 이동도보다도 낮아진다. 전계 효과 이동도를 저하시키는 요인으로서는 반도체 내부의 결함이나 반도체와 절연막의 계면의 결함이 있지만, Levinson 모델을 이용하면, 반도체 내부에 결함이 없다고 가정한 경우의 전계 효과 이동도를 이론적으로 도출할 수 있다. 이하는, 상술과 마찬가지로 전계 효과 이동도를 이론적으로 도출한다.
본래의 전계 효과 이동도를 μ0, 측정되는 전계 효과 이동도를 μ라 하고, 반도체 내에 어떠한 포텐셜 장벽(입계 등)이 존재한다고 가정하면, 이하의 수학식 9로 나타낼 수 있다.
Figure pat00009
여기서, E는 포텐셜 장벽의 높이이며, k는 볼츠만 상수, T는 절대 온도이다. 또한, 포텐셜 장벽이 결함에 유래한다고 가정하면, Levinson 모델에서는, 이하의 수학식 10으로 나타낸다.
Figure pat00010
여기서, e는 전기소량, N은 채널 내의 단위 면적당 평균 결함 밀도, ε은 반도체의 유전율, n은 단위 면적당 채널에 포함되는 캐리어수, Cox는 단위 면적당 용량, Vg는 게이트 전압, t는 채널의 두께이다. 또한, 두께 30㎚ 이하인 반도체막이면, 채널의 두께는 반도체층의 두께와 동일하게 해도 지장은 없다. 선형 영역에 있어서의 드레인 전류 Id는 이하의 수학식 11이 된다.
Figure pat00011
여기서, L은 채널 길이, W는 채널폭이며, 여기에서는, L=W=10㎛이다. 또한, Vd는 드레인 전압이다. 상기 식의 양변을 Vg로 나누고, 양변의 대수를 더 취하면, 이하와 같이 된다.
Figure pat00012
수학식 12의 우변은 Vg의 함수이다. 이 식에서 알 수 있듯이, 종축을ln(Id/Vg), 횡축을 1/Vg로서 실측값을 플롯하여 얻어지는 그래프의 직선의 기울기로부터 결함 밀도 N이 구해진다. 즉, 트랜지스터의 Id-Vg 특성으로부터, 결함 밀도를 평가할 수 있다. 산화물 반도체막으로서는, 인듐(In), 주석(Sn), 아연(Zn)의 비율이, In:Sn:Zn=1:1:1[원자수비]인 것에서는 결함 밀도 N은 1×1012/㎠ 정도이다.
이와 같이 하여 구해진 결함 밀도 등을 바탕으로 수학식 9 및 수학식 10으로부터 μ0=120㎠/Vs가 도출된다. 결함이 있는 In-Sn-Zn 산화물 반도체막을 이용한 트랜지스터에서 측정되는 전계 효과 이동도는 35㎠/Vs 정도이다. 그러나, 반도체 내부 및 반도체와 게이트 절연막의 계면의 결함이 없는 산화물 반도체의 전계 효과 이동도 μ0은 120㎠/Vs가 된다고 예상할 수 있다.
단, 반도체막 내부에 결함이 없어도, 반도체와 게이트 절연막의 계면에서의 산란에 의해 트랜지스터의 수송 특성은 영향을 받는다. 즉, 게이트 절연막 계면으로부터 x만큼 이격된 장소에서의 전계 효과 이동도 μ1은 이하의 식으로 나타낸다.
Figure pat00013
여기서, D는 게이트 방향의 전계, B, l은 상수이다. B 및 l은 실제의 측정 결과로부터 구할 수 있으며, 상기의 측정 결과로부터는 B=4.75×107㎝/s, l=10㎚(계면 산란이 미치는 깊이)이다. D가 증가하면(즉, 게이트 전압이 높아지면) 수학식 13의 제2항이 증가하기 때문에, 전계 효과 이동도 μ1은 저하하는 것을 알 수 있다.
반도체 내부의 결함이 없는 이상적인 산화물 반도체를 채널에 이용한 트랜지스터의 전계 효과 이동도 μ2를 계산한 결과를 도 12에 도시하였다. 또한, 계산에는 시놉시스사제 디바이스 시뮬레이션 소프트, Sentaurus Device를 사용하여, 산화물 반도체의 밴드갭, 전자 친화력, 비유전율, 두께를 각각, 2.8eV, 4.7eV, 15, 15㎚로 하였다. 이들 값은, 스퍼터링법에 의해 형성된 박막을 측정하여 얻어진 것이다.
또한, 게이트, 소스, 드레인의 일함수를 각각, 5.5eV, 4.6eV, 4.6eV로 하였다. 또한, 게이트 절연막의 두께는 100㎚, 비유전율은 4.1로 하였다. 채널 길이 및 채널폭은 모두 10㎛, 드레인 전압 Vd는 0.1V이다.
도 12에서 도시한 바와 같이, 게이트 전압 약 1.2V에서 전계 효과 이동도 100㎠/Vs 이상의 피크를 내는데, 게이트 전압이 더 높아지면, 계면 산란의 영향이 커져서, 전계 효과 이동도가 저하한다. 또한, 계면 산란의 영향을 저감하기 위해서는, 반도체막 표면을 원자 레벨로 평탄(Atomic Layer Flatness)하게 하는 것이 바람직하다.
이러한 전계 효과 이동도를 갖는 산화물 반도체를 이용하여 미세한 트랜지스터를 제작한 경우의 특성을 계산한 결과를 도 13 내지 도 15에 도시한다. 또한, 계산에 이용한 트랜지스터의 단면 구조를 도 16에 도시하였다. 도 16에 도시하는 트랜지스터는 산화물 반도체막에 n+의 도전형을 나타내는 반도체 영역(1030a) 및 반도체 영역(1030c)을 갖는다. 반도체 영역(1030a) 및 반도체 영역(1030c)의 저항률은 2×10-3Ω㎝로 한다.
도 16의 (a)에 도시하는 트랜지스터는, 하지 절연막(1010)과, 하지 절연막(1010)에 매립되도록 형성된 산화 알루미늄으로 이루어지는 매립 절연물(1020) 위에 형성된다. 트랜지스터는 반도체 영역(1030a), 반도체 영역(1030c)과, 그들 사이에 끼워져, 채널 형성 영역이 되는 진성의 반도체 영역(1030b)과, 게이트(1050)를 갖는다. 게이트(1050)의 폭을 33㎚로 한다.
게이트(1050)와 반도체 영역(1030b) 사이에는, 게이트 절연막(1040)을 갖고, 또한 게이트(1050)의 양측면에는 측벽 절연물(1060a) 및 측벽 절연물(1060b), 게이트(1050)의 상부에는, 게이트(1050)와 다른 배선과의 단락을 방지하기 위한 절연물(1070)을 갖는다. 측벽 절연물의 폭은 5㎚로 한다. 또한, 반도체 영역(1030a) 및 반도체 영역(1030c)에 접하여, 소스(1080a) 및 드레인(1080b)을 갖는다. 또한,이 트랜지스터에서의 채널폭을 40㎚로 한다.
도 16의 (b)에 도시하는 트랜지스터는, 하지 절연막(1010)과, 산화 알루미늄으로 이루어지는 매립 절연물(1020) 위에 형성되고, 반도체 영역(1030a), 반도체 영역(1030c)과, 그들 사이에 끼워진 진성의 반도체 영역(1030b)과, 폭 33㎚인 게이트(1050)와 게이트 절연막(1040)과 측벽 절연물(1060a) 및 측벽 절연물(1060b)과 절연물(1070)과 소스(1080a) 및 드레인(1080b)을 갖는 점에서 도 16의 (a)에 도시하는 트랜지스터와 동일하다.
도 16의 (a)에 도시하는 트랜지스터와 도 16의 (b)에 도시하는 트랜지스터의 차이점은, 측벽 절연물(1060a) 및 측벽 절연물(1060b) 아래의 반도체 영역의 도전형이다. 도 16의 (a)에 도시하는 트랜지스터에서는, 측벽 절연물(1060a) 및 측벽 절연물(1060b) 아래의 반도체 영역은 n+의 도전형을 나타내는 반도체 영역(1030a) 및 반도체 영역(1030c)이지만, 도 16의 (b)에 도시하는 트랜지스터에서는 진성의 반도체 영역(1030b)이다. 즉, 도 16의 (b)에 도시하는 반도체층에 있어서, 반도체 영역(1030b)과 게이트(1050)가 Loff만큼 겹치지 않는 영역으로 되어 있다. 이 영역을 오프셋 영역이라 하고, 그 폭 Loff를 오프셋 길이라 한다. 도면으로부터 명확해진 바와 같이, 오프셋 길이는 측벽 절연물(1060a)(측벽 절연물(1060b)의 폭과 동일하다.
그 외의 계산에 사용하는 파라미터는 상술한 바와 같다. 계산에는 시놉시스사제 디바이스 시뮬레이션 소프트, Sentaurus Device를 사용하였다. 도 13은 도 16의 (a)에 도시되는 구조의 트랜지스터의 드레인 전류(Id, 실선) 및 전계 효과 이동도(μ, 점선)의 게이트 전압(Vg, 게이트와 소스의 전위차) 의존성을 나타낸다. 드레인 전류 Id는 드레인 전압(드레인과 소스의 전위차)을 +1V로 하고, 전계 효과 이동도 μ는 드레인 전압을 +0.1V로서 계산한 것이다.
도 13의 (a)는 게이트 절연막의 두께를 15㎚로 한 것이고, 도 13의 (b)는 10㎚로 한 것이고, 도 13의 (c)는 5㎚로 한 것이다. 게이트 절연막이 얇아질수록, 특히 오프 상태에서의 드레인 전류 Id(오프 전류)가 현저하게 저하한다. 한편, 전계 효과 이동도 μ의 피크값이나 온 상태에서의 드레인 전류 Id(온 전류)에는 두드러진 변화는 없다. 게이트 전압 1V 전후에서, 드레인 전류는 메모리 소자 등에서 필요해지는 10㎂를 초과하는 것이 나타났다.
도 14는 도 16의 (b)에 도시되는 구조의 트랜지스터에서, 오프셋 길이 Loff를 5㎚로 한 것의 드레인 전류 Id(실선) 및 전계 효과 이동도 μ(점선)의 게이트 전압 Vg 의존성을 나타낸다. 드레인 전류 Id는 드레인 전압을 +1V로 하고, 전계 효과 이동도 μ는 드레인 전압을 +0.1V로서 계산한 것이다. 도 14의 (a)는 게이트 절연막의 두께를 15㎚로 한 것이고, 도 14의 (b)는 10㎚로 한 것이고, 도 14의 (c)는 5㎚로 한 것이다.
또한, 도 15는 도 16의 (b)에 도시되는 구조의 트랜지스터에서, 오프셋 길이 Loff를 15㎚로 한 것의 드레인 전류 Id(실선) 및 전계 효과 이동도 μ(점선)의 게이트 전압 의존성을 나타낸다. 드레인 전류 Id는 드레인 전압을 +1V로 하고, 전계 효과 이동도 μ는 드레인 전압을 +0.1V로서 계산한 것이다. 도 15의 (a)는 게이트 절연막의 두께를 15㎚로 한 것이고, 도 15의 (b)는 10㎚로 한 것이고, 도 15의 (c)는 5㎚로 한 것이다.
모두 게이트 절연막이 얇아질수록, 오프 전류가 현저하게 저하하는 한편, 전계 효과 이동도 μ의 피크값이나 온 전류에는 두드러진 변화는 없다.
또한, 전계 효과 이동도 μ의 피크는, 도 13에서는 80㎠/Vs 정도이지만, 도 14에서는 60㎠/Vs 정도, 도 15에서는 40㎠/Vs 정도로, 오프셋 길이 Loff가 증가할수록 저하한다. 또한, 오프 전류도 마찬가지의 경향이 있다. 한편, 온 전류에는 오프셋 길이 Loff의 증가에 따라 감소하지만, 오프 전류의 저하에 비교하면 훨씬 완만하다. 또한, 모두 게이트 전압 1V 전후에서, 드레인 전류는 메모리 소자 등에서 필요해지는 10㎂를 초과하는 것이 나타나 있다.
본 실시 형태에 도시한 바와 같이, 리프레시 동작을 행하는 빈도가 낮고, 또한 리프레시 동작의 타이밍을 검출하는 회로를 갖는 반도체 기억 장치를 제공할 수 있다.
본 실시 형태에 나타내는 반도체 기억 장치는, 전원 전위의 공급이 없어도 긴 기간에 걸쳐서 데이터를 유지하는 것이 가능하고, 또한 리프레시 동작의 타이밍을 적절하게 행할 수 있기 때문에, 소비 전력을 작게 할 수 있다.
또한, 리프레시 타이밍 검출 회로로서, 긴 기간을 카운트하기 위한 카운터를 구비할 필요가 없기 때문에, 반도체 기억 장치의 면적을 작게 하여, 집적도를 높일 수 있다. 또한, 리프레시 타이밍 검출 회로에 기인하는 소비 전력을 저감할 수 있다.
본 실시 형태는, 다른 실시 형태와 적절히 조합하여 이용할 수 있다.
[실시 형태 2]
본 실시 형태에서는 실시 형태 1에 나타낸 메모리 모듈(100)과는 서로 다른 구조의 메모리 모듈(200)에 대해서 도 2를 이용하여 설명한다.
메모리 모듈(200)은 복수의 참조 셀(152)을 갖는 참조 셀군(282)을 갖는 점에서 메모리 모듈(100)과 서로 다르다.
또한, 참조 셀(152)을 복수 갖기 때문에, 메모리 셀 어레이(280)는 메모리 셀 어레이(180)와 비교하여 약간 기억 용량이 작아진다.
참조 셀군(282)에 있는 복수의 참조 셀(152)은, 모두 동일한 열의 비트선(160)에 접속되어 있어도 되지만, 이에 한정되지 않는다. 예를 들면, 서로 다른 참조 셀(152)이 서로 다른 열의 비트선(160)에 접속하고 있어도 상관없다. 또한, 참조 셀(152)끼리가 근접하지 않아도 상관없다.
참조 셀군(282)에 있어서, 개개의 참조 셀(152)로부터, 각각과 접속한 비교 회로(190)로 드레인 전류가 흐르고, 어느 하나의 비교 회로(190)에서 VR이 Vref보다도 높아졌을 때, 메모리 셀 어레이(280) 및 참조 셀군(282)의 리프레시 동작을 행한다.
참조 셀(152)을 복수 갖는 구성으로 함으로써, 트랜지스터 또는 용량 소자의 성능의 편차에 기인하여 필요한 타이밍에 리프레시 동작이 행해지지 않는 것을 방지하고, 확실하게 적절한 타이밍에 리프레시 동작을 행할 수 있다.
본 실시 형태는, 다른 실시 형태와 적절히 조합하여 이용할 수 있다.
[실시 형태 3]
본 실시 형태에서는, 실시 형태 1 및 실시 형태 2에 나타낸 메모리 모듈(100) 및 메모리 모듈(200)과는 서로 다른 구조의 메모리 모듈(300)에 대해서 도 3을 이용하여 설명한다.
메모리 모듈(300)은 참조 셀(152)에 대응하는 참조 셀(352)에 제3 트랜지스터(144)가 포함되지 않는 점에서 메모리 모듈(100) 및 메모리 모듈(200)과 서로 다르다.
따라서, 비교기(116)에 있어서, Vref와 제2 용량 소자(132)의 전위가 비교된다. 즉, 제2 용량 소자(132)의 전위가 서서히 저하하여, Vref 미만으로 되었을 때 메모리 셀 어레이(180) 및 참조 셀(352)에 대하여 리프레시 동작을 행하면 된다.
본 실시 형태는, 제3 트랜지스터(144)를 형성하지 않는 구성이기 때문에, 구조가 단순화되어 제작이 용이해진다.
한편, 리프레시 동작의 타이밍을 고정밀도로 검출하기 위해서는, 제2 용량 소자(132)의 용량을 어느 정도 이상으로 크게 할 필요가 있다. 제2 용량 소자(132)의 크기와, 제3 트랜지스터(144)를 형성하지 않는 것에 의한 구조의 단순화를 비교하여, 제작하는 반도체 기억 장치에 의해 적절한 형태를 선택하면 된다.
본 실시 형태는, 다른 실시 형태와 적절히 조합하여 이용할 수 있다.
[실시 형태 4]
실시 형태 1 내지 실시 형태 3에서 나타낸 반도체 기억 장치를 적어도 일부로 이용하여 CPU(Central Processing Unit)를 구성할 수 있다.
도 5의 (a)는 CPU의 구체적인 구성을 도시하는 블록도이다. 도 5의 (a)에 도시하는 CPU는, 기판(1190) 위에 연산 회로(ALU; Arithmetic logic unit)(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(BusI/F)(1198), 재기입 가능한 ROM(1199), 및 ROM 인터페이스(ROM I/F)(1189)를 갖고 있다. 기판(1190)은 반도체 기판, SOI 기판, 유리 기판 등을 이용한다. ROM(1199) 및 ROM 인터페이스(1189)는, 별도의 칩에 구비해도 된다. 물론, 도 5의 (a)에 도시하는 CPU는, 그 구성을 간략화하여 나타낸 일례에 지나지 않으며, 실제 CPU는 그 용도에 따라 다종다양한 구성을 갖고 있다.
버스 인터페이스(1198)를 거쳐 CPU에 입력된 명령은, 인스트럭션 디코더(1193)에 입력되고, 디코드된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는 디코드된 명령에 기초하여 각종 제어를 행한다. 구체적으로 ALU 컨트롤러(1192)는, ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)는 CPU의 프로그램 실행 중에 외부의 입출력 장치나 주변 회로로부터의 인터럽트 요구를 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라서 레지스터(1196)의 판독이나 기입을 행한다.
또한, 타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들면 타이밍 컨트롤러(1195)는, 기준 클록 신호 CLK1을 바탕으로, 내부 클록 신호 CLK2를 생성하는 내부 클록 생성부를 구비하고 있고, 클록 신호 CLK2를 상기 각종 회로에 공급한다.
도 5의 (a)에 도시하는 CPU에서는, 레지스터(1196)에, 반도체 기억 장치가 구비되어 있다. 레지스터(1196)의 반도체 기억 장치에는, 실시 형태 1 내지 실시 형태 3에 나타내는 반도체 기억 장치를 이용할 수 있다.
도 5의 (a)에 도시하는 CPU에 있어서, 레지스터 컨트롤러(1197)는, ALU(1191)로부터의 지시에 따라, 레지스터(1196)에 있어서의 유지 동작의 선택을 행한다. 즉, 레지스터(1196)가 갖는 반도체 기억 장치에 있어서, 위상 반전 소자에 의한 데이터의 유지를 행할 것인지, 용량 소자에 의한 데이터의 유지를 행할 것인지를 선택한다. 위상 반전 소자에 의한 데이터의 유지가 선택되고 있는 경우, 레지스터(1196) 내의 반도체 기억 장치로의 전원 전압의 공급이 행해진다. 용량 소자에서의 데이터의 유지가 선택되고 있는 경우, 용량 소자로의 데이터의 재기입이 행해지고, 레지스터(1196) 내의 반도체 기억 장치로의 전원 전압의 공급을 정지할 수 있다.
전원 정지에 관해서는, 도 5의 (b) 또는 도 5의 (c)에 도시한 바와 같이, 반도체 기억 장치군과, 전원 전위 VDD 또는 전원 전위 VSS가 공급되고 있는 노드간에, 스위칭 소자를 형성함으로써 행할 수 있다. 이하에 도 5의 (b) 및 도 5의 (c)의 회로의 설명을 행한다.
도 5의 (b) 및 도 5의 (c)에서는, 반도체 기억 장치로의 전원 전위의 공급을 제어하는 스위칭 소자에, 산화물 반도체를 활성층으로 이용한 트랜지스터를 포함하는 기억 회로의 구성의 일례를 나타낸다.
도 5의 (b)에 도시하는 기억 장치는, 스위칭 소자(1141)와, 반도체 기억 장치(1142)를 복수 갖는 반도체 기억 장치군(1143)을 갖고 있다. 구체적으로, 각 반도체 기억 장치(1142)에는, 실시 형태 3에 나타내는 반도체 기억 장치를 이용할 수 있다. 반도체 기억 장치군(1143)이 갖는 각 반도체 기억 장치(1142)에는, 스위칭 소자(1141)를 통해서, 하이 레벨의 전원 전위 VDD가 공급되고 있다. 또한, 반도체 기억 장치군(1143)이 갖는 각 반도체 기억 장치(1142)에는 신호 IN의 전위와, 로우 레벨의 전원 전위 VSS의 전위가 공급되고 있다.
도 5의 (b)에서는, 스위칭 소자(1141)로서, 산화물 반도체 등의 밴드갭이 큰 반도체를 활성층에 갖는 트랜지스터를 이용하고 있고, 상기 트랜지스터는 그 게이트에 공급되는 신호 SigA에 의해 스위칭이 제어된다. 또한, 스위칭 소자(1141)로서, 실시 형태 1에서 나타낸 제1 트랜지스터(140)를 적용해도 상관없다.
또한, 도 5의 (b)에서는, 스위칭 소자(1141)가 트랜지스터를 하나만 갖는 구성을 나타내고 있지만, 이에 한정되지 않고, 트랜지스터를 복수 가져도 된다. 스위칭 소자(1141)가 스위칭 소자로서 기능하는 트랜지스터를 복수 갖고 있는 경우, 상기 복수의 트랜지스터는 병렬로 접속되어 있어도 되고, 직렬로 접속되어 있어도 되고, 직렬과 병렬이 조합되어 접속되어 있어도 된다.
또한, 도 5의 (c)에는 반도체 기억 장치군(1143)이 갖는 각 반도체 기억 장치(1142)에, 스위칭 소자(1141)를 통해서 로우 레벨의 전원 전위 VSS가 공급되고 있는 기억 장치의 일례를 나타낸다. 스위칭 소자(1141)에 의해, 반도체 기억 장치군(1143)이 갖는 각 반도체 기억 장치(1142)로의 로우 레벨의 전원 전위 VSS의 공급을 제어할 수 있다.
반도체 기억 장치군과, 전원 전위 VDD 또는 전원 전위 VSS가 공급되고 있는 노드간에, 스위칭 소자를 형성하고 일시적으로 CPU의 동작을 정지하고, 전원 전압의 공급을 정지한 경우에 있어서도 데이터를 유지하는 것이 가능하여, 소비 전력의 저감을 행할 수 있다. 예를 들면, 퍼스널 컴퓨터의 유저가 키보드 등의 입력 장치로의 정보의 입력을 정지하고 있는 동안에도, CPU의 동작을 정지할 수 있고, 그에 의해 소비 전력을 저감할 수 있다.
여기에서는, CPU를 예로 들어 설명하지만, DSP(Digital Signal Processor), 커스텀 LSI, FPGA(Field Programmable Gate Array) 등의 LSI에도 응용 가능하다.
본 실시 형태는, 상기 실시 형태와 적절히 조합하여 실시하는 것이 가능하다.
[실시 형태 5]
In, Sn 및 Zn을 포함하는 산화물 반도체막에 채널 형성 영역을 갖는 트랜지스터는, 상기 산화물 반도체막을 성막할 때 기판을 가열하여 성막하는 것, 또는 산화물 반도체막을 성막한 후에 열처리를 행함으로써 양호한 특성을 얻을 수 있다. 또한, 주성분이란 조성비로 5atomic％ 이상 포함되는 원소를 말한다.
In, Sn 및 Zn을 포함하는 산화물 반도체막의 성막 후에 기판을 의도적으로 가열함으로써, 트랜지스터의 전계 효과 이동도를 향상시키는 것이 가능해진다. 또한, 트랜지스터의 임계값 전압을 플러스 시프트시켜, 노멀리 오프화시키는 것이 가능해진다.
예를 들면, 도 17의 (a) 내지 도 17의 (c)는 In, Sn 및 Zn을 포함하는 산화물 반도체막과, 두께 100㎚의 게이트 절연막을 이용한 트랜지스터의 특성이다. 또한, Vd는 10V로 하였다. 채널 길이 L은 3㎛, 채널폭 W는 10㎛로 하였다.
도 17의 (a)는 기판을 의도적으로 가열하지 않고 스퍼터링법으로 In, Sn 및 Zn을 포함하는 산화물 반도체막을 형성했을 때의 트랜지스터 특성이다. 이 때 전계 효과 이동도 μFE는 18.8㎠/Vs가 얻어지고 있다. 한편, 기판을 의도적으로 가열하여 In, Sn 및 Zn을 포함하는 산화물 반도체막을 형성하면 전계 효과 이동도를 향상시키는 것이 가능해진다. 도 17의 (b)는 기판을 200℃에서 가열하여 In, Sn 및 Zn을 포함하는 산화물 반도체막을 형성했을 때의 트랜지스터 특성을 나타내지만, 전계 효과 이동도 μFE는 32.2㎠/Vs가 얻어지고 있다.
전계 효과 이동도는, In, Sn 및 Zn을 포함하는 산화물 반도체막을 성막한 후에 열처리를 함으로써, 더 높일 수 있다. 도 17의 (c)는 In, Sn 및 Zn을 포함하는 산화물 반도체막을 200℃에서 스퍼터링 성막한 후, 650℃에서 열처리를 했을 때의 트랜지스터 특성을 나타낸다. 이때 전계 효과 이동도 μFE는 34.5㎠/Vs가 얻어지고 있다.
기판을 의도적으로 가열함으로써 스퍼터링 성막 내의 수분이 산화물 반도체막 내로 거두어들여지는 것을 저감하는 효과를 기대할 수 있다. 또한, 성막 후에 열처리를 하는 것에 의해서도, 산화물 반도체막으로부터 수소나 수산기 또는 수분을 방출시켜 제거할 수 있고, 상기와 같이 전계 효과 이동도를 향상시킬 수 있다. 이러한 전계 효과 이동도의 향상은, 탈수화?탈수소화에 의한 불순물의 제거뿐만 아니라, 고밀도화에 의해 원자간 거리가 짧아지기 때문으로 추정된다. 또한, 산화물 반도체로부터 불순물을 제거하여 고순도화함으로써 결정화를 도모할 수 있다. 이와 같이 고순도화된 비단결정 산화물 반도체는, 이상적으로는 100㎠/Vs를 초과하는 전계 효과 이동도를 실현하는 것도 가능해진다고 추정된다.
In, Sn 및 Zn을 포함하는 산화물 반도체에 산소 이온을 주입하고, 열처리에 의해 상기 산화물 반도체에 포함되는 수소나 수산기 또는 수분을 방출시키고, 그 열처리와 동시에 또는 그 후의 열처리에 의해 산화물 반도체를 결정화시켜도 된다. 이러한 결정화 또는 재결정화 처리에 의해 결정성이 좋은 비단결정 산화물 반도체를 얻을 수 있다.
기판을 의도적으로 가열하여 성막하는 것 및/또는 성막 후에 열처리하는 것의 효과는, 전계 효과 이동도의 향상뿐만 아니라, 트랜지스터의 노멀리 오프화를 도모하는 것에도 기여하고 있다. 기판을 의도적으로 가열하지 않고 형성된 In, Sn 및 Zn을 포함하는 산화물 반도체막을 채널 형성 영역으로 한 트랜지스터는, 임계값 전압이 마이너스 시프트해버리는 경향이 있다. 그러나, 기판을 의도적으로 가열하여 형성된 산화물 반도체막을 이용한 경우, 이 임계값 전압의 마이너스 시프트화는 해소된다. 즉, 임계값 전압은 트랜지스터가 노멀리 오프가 되는 방향으로 움직이고, 이러한 경향은 도 17의 (a)와 도 17의 (b)의 대비로부터도 확인할 수 있다.
또한, 임계값 전압은 In, Sn 및 Zn의 비율을 바꾸는 것에 의해서도 제어하는 것이 가능하며, 조성비로서 In:Sn:Zn=2:1:3으로 함으로써 트랜지스터의 노멀리 오프화를 기대할 수 있다. 또한, 타깃의 조성비를 In:Sn:Zn=2:1:3으로 함으로써 결정성이 높은 산화물 반도체막을 얻을 수 있다.
의도적인 기판 가열 온도 또는 열처리 온도는 150℃ 이상, 바람직하게는 200℃ 이상, 보다 바람직하게는 400℃ 이상이며, 보다 고온으로 성막하거나 또는 열처리함으로써 트랜지스터의 노멀리 오프화를 도모하는 것이 가능해진다.
또한, 의도적으로 기판을 가열한 성막 및/또는 성막 후에 열처리를 함으로써, 게이트 바이어스?스트레스에 대한 안정성을 높일 수 있다. 예를 들면, 2MV/㎝, 150℃, 1시간 인가 조건에 있어서, 드리프트가 각각 ±1.5V 미만, 바람직하게는 1.0V 미만을 얻을 수 있다.
열처리는 산소 분위기 중에서 행할 수 있지만, 우선 질소 또는 불활성 가스, 또는 감압 하에서 열처리를 행하고나서 산소를 포함하는 분위기 중에서 열처리를 행해도 된다. 최초에 탈수화?탈수소화를 행하고나서 산소를 산화물 반도체에 더함으로써, 열처리의 효과를 보다 높일 수 있다. 또한, 나중에 산소를 더하기 위해서는, 산소 이온을 전계로 가속하여 산화물 반도체막에 주입하는 방법을 적용해도 된다.
산화물 반도체 내 및 상기 산화물 반도체와 접하는 막의 계면에는, 산소 결손에 의한 결함이 생성되기 쉽지만, 이러한 열처리에 의해 산화물 반도체 내에 산소를 과잉으로 포함시킴으로써, 정상적으로 생성되는 산소 결손을 과잉의 산소에 의해 보상하는 것이 가능해진다. 과잉 산소는 주로 격자 간에 존재하는 산소이며, 그 산소 농도는 1×1016atoms/㎤ 이상 2×1020atoms/㎤ 이하로 하면, 결정에 왜곡 등을 주지않고 산화물 반도체 내에 포함시킬 수 있다.
또한, 열처리에 의해 산화물 반도체에 결정이 적어도 일부에 포함되도록 함으로써, 보다 안정된 산화물 반도체막을 얻을 수 있다. 예를 들면, 조성비In:Sn:Zn=1:1:1[원자수비]의 타깃을 이용하여, 기판을 의도적으로 가열하지 않고 스퍼터링 성막한 산화물 반도체막은, X선 회절(XRD;X-Ray Diffraction)로 할로 패턴이 관측된다. 이 성막된 산화물 반도체막을 열처리함으로써 결정화시킬 수 있다. 열처리 온도는 임의이지만, 예를 들면 650℃의 열처리를 행함으로써, X선 회절에 의해 명확한 회절 피크를 관측할 수 있다.
실제로, In-Sn-Zn계 산화물막의 XRD 분석을 행하였다. XRD 분석에는 Bruker AXS사제 X선 회절 장치 D8 ADVANCE를 이용하여, Out-of-Plane법으로 측정하였다.
XRD 분석을 행한 시료로서, 시료 A 및 시료 B를 준비하였다. 이하에 시료 A 및 시료 B의 제작 방법을 설명한다.
탈수소화 처리 완료된 석영 기판 위에 In-Sn-Zn계 산화물막을 100㎚의 두께로 성막하였다.
In-Sn-Zn계 산화물막은 스퍼터링 장치를 이용하여, 산소 분위기에서 전력을 100W(DC)로서 성막하였다. 타깃은 원자수비로, In:Sn:Zn=1:1:1의 In-Sn-Zn계 산화물의 타깃을 이용하였다. 또한, 성막 시의 기판 가열 온도는 200℃로 하였다. 이와 같이 하여 제작한 시료를 시료 A라 하였다.
다음으로, 시료 A와 마찬가지의 방법으로 제작한 시료에 대하여 가열 처리를 650℃의 온도에서 행하였다. 가열 처리는 처음에 질소 분위기에서 1시간의 가열 처리를 행하고, 온도를 낮추지 않고 산소 분위기에서 1시간 더 가열 처리를 행하였다. 이와 같이 하여 제작한 시료를 시료 B라 하였다.
도 18에 시료 A 및 시료 B의 XRD 스펙트럼을 나타낸다. 시료 A에서는, 결정 유래의 피크가 관측되지 않았지만, 시료 B에서는 2θ가 35deg 근방 및 37deg ~ 38deg에 결정 유래의 피크가 관측되었다.
이와 같이, In, Sn 및 Zn을 포함하는 산화물 반도체막은 성막 시에 의도적으로 가열하는 것 및/또는 성막 후에 열처리함으로써 트랜지스터의 특성을 향상시킬 수 있다.
이 기판 가열이나 열처리는 산화물 반도체에 있어서 악성의 불순물인 수소나 수산기를 막 내에 포함시키지 않도록 하는 것, 또는 막 내로부터 제거하는 작용이 있다. 즉, 산화물 반도체막 내에서 도너 불순물이 되는 수소를 제거함으로써 고순도화를 도모할 수 있고, 그에 의해 트랜지스터의 노멀리 오프화를 도모할 수 있으며, 산화물 반도체가 고순도화됨으로써 오프 전류를 1aA/㎛ 이하로 할 수 있다. 여기서, 상기 오프 전류값의 단위는, 채널폭 1㎛당 전류값을 나타낸다.
도 19에, 트랜지스터의 오프 전류와 측정 시의 기판 온도(절대 온도)의 역수의 관계를 나타낸다. 여기에서는, 간단하게 하기 위해 측정 시의 기판 온도의 역수에 1000을 곱한 수치(1000/T)를 횡축이라 하고 있다.
구체적으로는, 도 19에 도시한 바와 같이, 기판 온도가 125℃인 경우에는 1aA/㎛(1×10-18A/㎛) 이하, 85℃인 경우에는 100zA/㎛(1×10-19A/㎛) 이하, 실온(27℃)인 경우에는 1zA/㎛(1×10-21A/㎛) 이하로 할 수 있다. 바람직하게는, 125℃에서 0.1aA/㎛(1×10-19A/㎛) 이하로, 85℃에서 10zA/㎛(1×10-20A/㎛) 이하로, 실온에서 0.1zA/㎛(1×10-22A/㎛) 이하로 할 수 있다. 이들 오프 전류값은 Si를 반도체막으로서 이용한 트랜지스터에 비해, 매우 낮은 것인 것은 명백하다.
무엇보다, 산화물 반도체막의 성막 시에 수소나 수분이 막 내에 혼입하지 않도록, 성막실 외부로부터의 누설이나 성막실 내의 내벽으로부터의 탈가스를 충분히 억제하고, 스퍼터 가스의 고순도화를 도모하는 것이 바람직하다. 예를 들면, 스퍼터 가스는 수분이 막 내에 포함되지 않도록 노점 -70℃ 이하인 가스를 이용하는 것이 바람직하다. 또한, 타깃 그 자체에 수소나 수분 등의 불순물이 포함되어 있지 않도록, 고순도화된 타깃을 이용하는 것이 바람직하다. In, Sn 및 Zn을 포함하는 산화물 반도체는 열처리에 의해 막 내의 수분을 제거할 수 있지만, In, Ga, Zn을 주성분으로 하는 산화물 반도체와 비교하여 수분의 방출 온도가 높기 때문에, 바람직하게는 처음부터 수분이 포함되지 않는 막을 형성해 두는 것이 바람직하다.
또한, 산화물 반도체막 성막 후에 650℃의 가열 처리를 행한 시료 B를 이용한 트랜지스터에 있어서, 기판 온도와 전기적 특성의 관계에 대하여 평가하였다.
측정에 이용한 트랜지스터는 채널 길이 L이 3㎛, 채널폭 W가 10㎛, Lov가 0㎛, dW가 0㎛이다. 또한, Vd는 10V로 하였다. 또한, 기판 온도는 -40℃, -25℃, 25℃, 75℃, 125℃ 및 150℃에서 행하였다. 여기서, 트랜지스터에 있어서, 게이트 전극과 한쌍의 전극의 중첩하는 폭을 Lov로 칭하고, 산화물 반도체막에 대한 한쌍의 전극의 비어져 나온 부분을 dW라 칭한다.
도 20에, Id(실선) 및 전계 효과 이동도(점선)의 Vg 의존성을 나타낸다. 또한, 도 21의 (a)에 기판 온도와 임계값 전압의 관계를, 도 21의 (b)에 기판 온도와 전계 효과 이동도의 관계를 나타낸다.
도 21의 (a)에서, 기판 온도가 높을수록 임계값 전압은 낮아지는 것을 알 수 있다. 또한, 그 범위는 -40℃ ~ 150℃에서 0.38V ~ -1.08V였다.
또한, 도 21의 (b)에서, 기판 온도가 높을수록 전계 효과 이동도가 낮아지는 것을 알 수 있다. 또한, 그 범위는 -40℃ ~ 150℃에서 37.4㎠/Vs ~ 33.4㎠/Vs였다. 따라서, 상술한 온도 범위에 있어서 전기적 특성의 변동이 작은 것을 알 수 있다.
상기와 같은 In, Sn 및 Zn을 포함하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터에 의하면, 오프 전류를 1aA/㎛ 이하로 유지하면서, 전계 효과 이동도를 30㎠/Vs 이상, 바람직하게는 40㎠/Vs 이상, 보다 바람직하게는 60㎠/Vs 이상으로 하고, LSI에서 요구되는 온 전류의 값을 만족할 수 있다. 예를 들면, L/W=33㎚/40㎚인 FET로, 게이트 전압 2.7V, 드레인 전압 1.0V일 때 12㎂ 이상의 온 전류를 흘릴 수 있다. 또한 트랜지스터의 동작에 요구되는 온도 범위에 있어서도, 충분한 전기적 특성을 확보할 수 있다. 이러한 특성이면, Si 반도체에서 만들어지는 집적 회로 중에 산화물 반도체에서 형성되는 트랜지스터를 혼재하여도, 동작 속도를 희생으로 하지 않고 새로운 기능을 갖는 집적 회로를 실현할 수 있다.
[실시 형태 6]
본 실시 형태에서는, 실시 형태 1 내지 실시 형태 4 중 적어도 어느 하나를 적용한 전자 기기의 예에 대하여 설명한다.
도 6의 (a)는 휴대형 정보 단말기이다. 하우징(9300)과, 버튼(9301)과, 마이크로폰(9302)과, 표시부(9303)와, 스피커(9304)와, 카메라(9305)를 구비하고, 휴대형 전화기로서의 기능을 갖는다. 본 발명의 일 형태는, 전자 기기의 내부에 있는 CPU 및 메모리 모듈에 적용할 수 있다.
도 6의 (b)는 디지털 스틸 카메라이다. 하우징(9320)과, 버튼(9321)과, 마이크로폰(9322)과, 표시부(9323)를 구비한다. 본 발명의 일 형태는, 전자 기기의 내부에 있는 메모리 모듈에 적용할 수 있다.
본 발명의 일 형태를 이용함으로써 전자 기기의 품질을 높일 수 있다. 또한 소비 전력을 저감하고, 신뢰성을 높일 수 있다.
본 실시 형태는, 다른 실시 형태와 적절히 조합하여 이용할 수 있다.
[실시예 1]
본 실시예에서는, In-Sn-Zn계 산화물막을 산화물 반도체막으로 이용한 트랜지스터의 일례에 대해서, 도 22 등을 이용하여 설명한다.
도 22는 코플래너형인 톱 게이트?톱 콘택트 구조의 트랜지스터의 상면도 및 단면도이다. 도 22의 (a)에 트랜지스터의 상면도를 도시한다. 또한, 도 22의 (b)는 도 22의 (a)의 일점쇄선 A1-A2에 대응하는 단면도이다.
도 22의 (b)에 도시하는 트랜지스터는, 기판(500)과, 기판(500) 위에 형성된 하지 절연막(502)과, 하지 절연막(502)의 주변에 형성된 보호 절연막(504)과, 하지 절연막(502) 및 보호 절연막(504) 위에 형성된 고저항 영역(506a) 및 저저항 영역(506b)을 갖는 산화물 반도체막(506)과, 산화물 반도체막(506) 위에 형성된 게이트 절연막(508)과, 게이트 절연막(508)을 통해서 산화물 반도체막(506)과 중첩하여 형성된 게이트 전극(510)과, 게이트 전극(510)의 측면과 접하여 형성된 측벽 절연막(512)와, 적어도 저저항 영역(506b)과 접하여 형성된 한쌍의 전극(514)과, 적어도 산화물 반도체막(506), 게이트 전극(510) 및 한쌍의 전극(514)을 덮고 형성된 층간 절연막(516)과, 층간 절연막(516)에 형성된 개구부를 통해서 적어도 한쌍의 전극(514)의 한쪽과 접속하여 형성된 배선(518)을 갖는다.
또한, 도시하지 않지만, 층간 절연막(516) 및 배선(518)을 덮고 형성된 보호막을 갖고 있어도 상관없다. 상기 보호막을 형성함으로써, 층간 절연막(516)의 표면 전도에 기인하여 생기는 미소 누설 전류를 저감할 수 있고, 트랜지스터의 오프 전류를 저감할 수 있다.
[실시예 2]
본 실시예에서는, 상기와는 서로 다른 In-Sn-Zn계 산화물막을 산화물 반도체막에 이용한 트랜지스터의 다른 일례에 대하여 나타낸다.
도 23은 본 실시예에서 제작한 트랜지스터의 구조를 도시하는 상면도 및 단면도이다. 도 23의 (a)는 트랜지스터의 상면도이다. 또한, 도 23의 (b)는 도 23의 (a)의 일점쇄선 B1-B2에 대응하는 단면도이다.
도 23의 (b)에 도시하는 트랜지스터는, 기판(600)과, 기판(600) 위에 형성된 하지 절연막(602)과, 하지 절연막(602) 위에 형성된 산화물 반도체막(606)과, 산화물 반도체막(606)과 접하는 한쌍의 전극(614)과, 산화물 반도체막(606) 및 한쌍의 전극(614) 위에 형성된 게이트 절연막(608)과, 게이트 절연막(608)을 통해서 산화물 반도체막(606)과 중첩하여 형성된 게이트 전극(610)과, 게이트 절연막(608) 및 게이트 전극(610)을 덮어 형성된 층간 절연막(616)과, 층간 절연막(616)에 형성된 개구부를 통해서 한쌍의 전극(614)과 연결하는 배선(618)과, 층간 절연막(616) 및 배선(618)을 덮고 형성된 보호막(620)을 갖는다.
기판(600)으로서는 유리 기판을, 하지 절연막(602)으로서는 산화 실리콘막을, 산화물 반도체막(606)으로서는 In-Sn-Zn-O막을, 한쌍의 전극(614)으로서는 텅스텐막을, 게이트 절연막(608)으로서는 산화 실리콘막을, 게이트 전극(610)으로서는 질화 탄탈막과 텅스텐막의 적층 구조를, 층간 절연막(616)으로서는 산화 질화 실리콘막과 폴리이미드막의 적층 구조를, 배선(618)으로서는 티타늄막, 알루미늄막, 티타늄막이 이 순서로 형성된 적층 구조를, 보호막(620)으로서는 폴리이미드막을, 각각 이용하였다.
또한, 도 23의 (a)에 도시하는 구조의 트랜지스터에 있어서, 게이트 전극(610)과 한쌍의 전극(614)의 중첩하는 폭을 Lov라 칭한다. 마찬가지로, 산화물 반도체막(606)에 대한 한쌍의 전극(614)의 비어져 나온 부분을 dW라 칭한다.
100 : 메모리 모듈
110 : 로우 디코더
112 : 컬럼 디코더
116 : 비교기
118 : 저항 소자
130 : 제1 용량 소자
132 : 제2 용량 소자
140 : 제1 트랜지스터
142 : 제2 트랜지스터
144 : 제3 트랜지스터
150 : 메모리 셀
152 : 참조 셀
160 : 비트선
170 : 워드선
180 : 메모리 셀 어레이
190 : 비교 회로
200 : 메모리 모듈
201 : 기판
202 : 하지 절연막
203 : 하지 절연막
204 : 저저항 영역
206 : 고저항 영역
207 : 고저항 영역
208 : 게이트 절연막
209 : 게이트 절연막
210 : 게이트 전극
211 : 게이트 전극
212 : 층간 절연막
213 : 층간 절연막
214 : 전극
280 : 메모리 셀 어레이
282 : 참조 셀군
300 : 메모리 모듈
352 : 참조 셀
500 : 기판
502 : 하지 절연막
504 : 보호 절연막
506 : 산화물 반도체막
506a : 고저항 영역
506b : 저저항 영역
508 : 게이트 절연막
510 : 게이트 전극
512 : 측벽 절연막
514 : 전극
516 : 층간 절연막
518 : 배선
600 : 기판
602 : 하지 절연막
606 : 산화물 반도체막
608 : 게이트 절연막
610 : 게이트 전극
614 : 전극
616 : 층간 절연막
618 : 배선
620 : 보호막
1010 : 하지 절연막
1020 : 매립 절연물
1030a : 반도체 영역
1030b : 반도체 영역
1030c : 반도체 영역
1040 : 게이트 절연막
1050 : 게이트
1060a : 측벽 절연물
1060b : 측벽 절연물
1070 : 절연물
1080a : 소스
1080b : 드레인
1141 : 스위칭 소자
1142 : 반도체 기억 장치
1143 : 반도체 기억 장치군
1189 : ROM 인터페이스
1190 : 기판
1191 : ALU
1192 : ALU 컨트롤러
1193 : 인스트럭션 디코더
1194 : 인터럽트 컨트롤러
1195 : 타이밍 컨트롤러
1196 : 레지스터
1197 : 레지스터 컨트롤러
1198 : 버스 인터페이스
1199 : ROM
9300 : 하우징
9301 : 버튼
9302 : 마이크로폰
9303 : 표시부
9304 : 스피커
9305 : 카메라
9320 : 하우징
9321 : 버튼
9322 : 마이크로폰
9323 : 표시부

Claims (25)

  1. 반도체 장치로서,
    매트릭스 형상으로 배열된 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    상기 메모리 셀 어레이에 동작 가능하게 접속되고, 참조 셀 및 비교기를 포함하는 리프레시 타이밍 검출 회로
    를 포함하고,
    상기 메모리 셀들 각각은 제1 산화물 반도체를 포함하는 제1 트랜지스터 및 상기 제1 트랜지스터와 전기적으로 접속되는 제1 용량 소자(capacitor)를 포함하고,
    상기 참조 셀은 제2 산화물 반도체를 포함하는 제2 트랜지스터 및 상기 제2 트랜지스터와 전기적으로 접속되는 제2 용량 소자를 포함하며,
    상기 참조 셀은 상기 비교기와 전기적으로 접속되는, 반도체 장치.
  2. 제1항에 있어서,
    상기 리프레시 타이밍 검출 회로는 저항 소자, 참조 워드선 및 참조 비트선을 포함하고,
    상기 제2 트랜지스터의 소스는 상기 참조 비트선과 전기적으로 접속되고, 상기 제2 트랜지스터의 게이트는 상기 참조 워드선과 전기적으로 접속되며,
    상기 제2 용량 소자의 전극은 상기 저항 소자의 전극 및 상기 비교기의 전극과 전기적으로 접속되는, 반도체 장치.
  3. 제1항에 있어서,
    상기 메모리 셀 어레이는 워드선 및 비트선을 포함하고,
    상기 제1 트랜지스터의 소스는 상기 비트선과 전기적으로 접속되고, 상기 제1 트랜지스터의 게이트는 상기 워드선과 전기적으로 접속되며,
    상기 제1 트랜지스터의 드레인은 상기 제1 용량 소자의 전극과 전기적으로 접속되는, 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 트랜지스터의 게이트는 상기 제2 트랜지스터의 게이트와 전기적으로 접속되는, 반도체 장치.
  5. 제2항에 있어서,
    상기 참조 비트선은 비트선과 접속되고,
    상기 참조 워드선은 워드선과 접속되는, 반도체 장치.
  6. 제1항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 동일한 구성을 갖는, 반도체 장치.
  7. 제1항에 있어서,
    상기 제2 용량 소자의 유지 용량은 상기 제1 용량 소자의 유지 용량보다 적은, 반도체 장치.
  8. 제1항에 있어서,
    상기 제1 산화물 반도체 및 상기 제2 산화물 반도체는 인듐 및 아연 중 적어도 하나를 포함하는, 반도체 장치.
  9. 반도체 장치로서,
    매트릭스 형상으로 배열된 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    상기 메모리 셀 어레이에 동작 가능하게 접속되고, 참조 셀 및 비교기를 포함하는 리프레시 타이밍 검출 회로
    를 포함하고,
    상기 메모리 셀들 각각은 제1 산화물 반도체를 포함하는 제1 트랜지스터 및 상기 제1 트랜지스터와 전기적으로 접속되는 제1 용량 소자를 포함하고,
    상기 참조 셀은 제2 산화물 반도체를 포함하는 제2 트랜지스터, 상기 제2 트랜지스터와 전기적으로 접속되는 제2 용량 소자 및 상기 제2 용량 소자와 전기적으로 접속되는 p형 채널을 포함하는 제3 트랜지스터를 포함하며,
    상기 참조 셀은 상기 비교기와 전기적으로 접속되는, 반도체 장치.
  10. 제9항에 있어서,
    상기 리프레시 타이밍 검출 회로는 저항 소자, 참조 워드선 및 참조 비트선을 포함하고,
    상기 제3 트랜지스터의 게이트는 상기 제2 트랜지스터의 드레인 및 상기 제2 용량 소자의 전극과 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스는 상기 참조 비트선과 전기적으로 접속되고, 상기 제2 트랜지스터의 게이트는 상기 참조 워드선과 전기적으로 접속되며,
    상기 제3 트랜지스터의 드레인은 상기 저항 소자의 전극 및 상기 비교기의 전극과 전기적으로 접속되는, 반도체 장치.
  11. 제9항에 있어서,
    상기 메모리 셀 어레이는 워드선 및 비트선을 포함하고,
    상기 제1 트랜지스터의 소스는 상기 비트선과 전기적으로 접속되고, 상기 제1 트랜지스터의 게이트는 상기 워드선과 전기적으로 접속되며,
    상기 제1 트랜지스터의 드레인은 상기 제1 용량 소자의 전극과 전기적으로 접속되는, 반도체 장치.
  12. 제9항에 있어서,
    상기 제1 트랜지스터의 게이트는 상기 제2 트랜지스터의 게이트와 전기적으로 접속되는, 반도체 장치.
  13. 제10항에 있어서,
    상기 참조 비트선은 비트선과 접속되고,
    상기 참조 워드선은 워드선과 접속되는, 반도체 장치.
  14. 제9항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 동일한 구성을 갖는, 반도체 장치.
  15. 제9항에 있어서,
    상기 제2 용량 소자의 유지 용량은 상기 제1 용량 소자의 유지 용량보다 적은, 반도체 장치.
  16. 제9항에 있어서,
    상기 제1 산화물 반도체 및 상기 제2 산화물 반도체는 인듐 및 갈륨 중 적어도 하나를 포함하는, 반도체 장치.
  17. 반도체 장치로서,
    매트릭스 형상으로 배열된 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    상기 메모리 셀 어레이에 동작 가능하게 접속되고, 참조 셀들 및 비교기를 포함하는 리프레시 타이밍 검출 회로
    를 포함하고,
    상기 메모리 셀들 각각은 제1 산화물 반도체를 포함하는 제1 트랜지스터 및 상기 제1 트랜지스터와 전기적으로 접속되는 제1 용량 소자를 포함하고,
    상기 참조 셀들 각각은 제2 산화물 반도체를 포함하는 제2 트랜지스터 및 상기 제2 트랜지스터와 전기적으로 접속되는 제2 용량 소자를 포함하며,
    상기 비교기는 상기 참조 셀들 중 적어도 하나와 전기적으로 접속되는, 반도체 장치.
  18. 제17항에 있어서,
    상기 리프레시 타이밍 검출 회로는 저항 소자, 참조 워드선 및 참조 비트선을 포함하고,
    상기 제2 트랜지스터의 소스는 상기 참조 비트선과 전기적으로 접속되고, 상기 제2 트랜지스터의 게이트는 상기 참조 워드선과 전기적으로 접속되며,
    상기 제2 용량 소자의 전극은 상기 저항 소자의 전극 및 상기 비교기의 전극과 전기적으로 접속되는, 반도체 장치.
  19. 제17항에 있어서,
    상기 메모리 셀 어레이는 워드선 및 비트선을 포함하고,
    상기 제1 트랜지스터의 소스는 상기 비트선과 전기적으로 접속되고, 상기 제1 트랜지스터의 게이트는 상기 워드선과 전기적으로 접속되며,
    상기 제1 트랜지스터의 드레인은 상기 제1 용량 소자의 전극과 전기적으로 접속되는, 반도체 장치.
  20. 제17항에 있어서,
    상기 제1 트랜지스터의 게이트는 상기 제2 트랜지스터의 게이트와 전기적으로 접속되는, 반도체 장치.
  21. 제18항에 있어서,
    상기 참조 비트선은 비트선과 접속되고,
    상기 참조 워드선은 워드선과 접속되는, 반도체 장치.
  22. 제17항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 동일한 구성을 갖는, 반도체 장치.
  23. 제17항에 있어서,
    상기 제2 용량 소자의 유지 용량은 상기 제1 용량 소자의 유지 용량보다 적은, 반도체 장치.
  24. 제17항에 있어서,
    상기 제1 산화물 반도체 및 상기 제2 산화물 반도체는 인듐 및 아연 중 적어도 하나를 포함하는, 반도체 장치.
  25. 제17항에 있어서,
    상기 참조 셀들 각각은 상기 제2 용량 소자와 전기적으로 접속되는 p형 채널을 포함하는 제3 트랜지스터를 더 포함하는, 반도체 장치.
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