JP6375404B2 - 半導体記憶装置 - Google Patents
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Description
関する。
ランジスタと1つのキャパシタで1ビット分のデータを記憶することのできる半導体記憶
装置である。DRAMは、単位メモリセルあたりの面積が小さく、モジュール化した際の
集積化が容易であり、かつ安価に製造できる利点を有する。
リフレッシュ動作を行うタイミングは、メモリコントローラやメモリコントローラ内蔵マ
イコンのカウンタでタイミングをカウントし、カウントが決められた値になるとリフレッ
シュ動作を行うような構成となっている。
作の頻度を低減する試みがなされている(特許文献1参照。)
ればならず、消費電力の増大を招いていた。また、頻繁にトランジスタのオン状態とオフ
状態が切り換わるのでトランジスタの劣化が問題となっていた。この問題は、記憶容量が
増大し、トランジスタの微細化が進むにつれて顕著になっていった。
い半導体記憶装置を提供することを課題の一とする。
からなるメモリセルをマトリクス状に有するメモリセルアレイと、pチャネル型である第
3のトランジスタ、第2のキャパシタおよび酸化物半導体を用いた第2のトランジスタを
有する参照セル、ならびに抵抗素子およびコンパレータを有する比較回路を有するリフレ
ッシュタイミング検出回路と、を有するメモリモジュールにおいて、第1のトランジスタ
を介して第1のキャパシタに電位が与えられると第2のトランジスタを介して第2のキャ
パシタに電位が与えられ、第2のキャパシタの電位に応じて第3のトランジスタのドレイ
ン電流値が変化し、第3のトランジスタのドレイン電流値が任意の値より大きくなると、
メモリセルアレイおよび参照セルのリフレッシュ動作を行う。
接続され、該第1のキャパシタの一対の電極の他方が接地される。なお、第1のトランジ
スタのソースがビット線と接続され、第1のトランジスタのゲートがワード線と接続され
る。
のドレインおよび第2のキャパシタの一対の電極の一方と接続され、第3のトランジスタ
のソースがハイレベルの電源電位(VDD)と接続され、第3のトランジスタのドレイン
が抵抗素子の一対の電極の一方およびコンパレータの一対の電極の一方と接続され、第2
のキャパシタの一対の電極の他方および抵抗素子の一対の電極の他方が接地される。なお
、第2のトランジスタのソースが参照ビット線と接続され、第1のトランジスタのゲート
が参照ワード線と接続される。
線に高電位(VH:第1のトランジスタのしきい値電圧(Vth1)にVDDを加えたよ
りも大きな電位)を印加する。次に、ビット線にVDDを印加することで、第1のキャパ
シタにデータ1に対応する電荷が保持される。
ワード線の電位をVHとし、参照ビット線の電位をVDDとすればよい。
ランジスタのゲートが第3のトランジスタのしきい値電圧(Vth2)より高くなり、第
3のトランジスタはオフ状態となる。そのため、第3のトランジスタのソースをVDDと
してもドレイン電流はほとんど流れない。ところが、第2のキャパシタに保持された電荷
が第2のトランジスタのオフ電流などによって徐々に失われていき、第2のキャパシタの
電位がVth2以下になると、第3のトランジスタにドレイン電流が流れる。
参照電位(Vref)と比べて高くなったとき、メモリセルアレイおよび参照セルのリフ
レッシュ動作を行う。
で、第1のトランジスタと第2のトランジスタのオフ電流が同等となる。そのため、第1
のキャパシタおよび第2のキャパシタに保持される電荷が失われていく時間も同等となる
。したがって、第2のキャパシタの電位の変化による第3のトランジスタのドレイン電流
値の変化をモニターすることで、メモリセルからデータ1が失われるタイミングを知るこ
とができるため、データ1が失われる前にあらかじめリフレッシュ動作を行うことができ
る。
とで、配線数を低減でき、またメモリセルの書き込みと同時に参照セルへの書き込みが可
能となる。また、参照ビット線はビット線と共通化できる。参照ビット線をビット線と共
通化することで、メモリモジュールの小面積化が可能となる。
パレータの一対の電極の一方とを接続しても構わない。その場合、第2のキャパシタの電
圧と、コンパレータの一対の電極の他方に接続したVrefとの比較を行い、第2のキャ
パシタの電圧がVref未満となったときにメモリセルアレイおよび参照セルのリフレッ
シュ動作を行う構成とすればよい。
わない。その場合、第1のキャパシタの電荷よりも第2のキャパシタの電荷が先に失われ
るため、第1のキャパシタから電荷が失われる前に確実にリフレッシュ動作を行うことが
できる。
照セルが複数設けられる場合、いち早く電荷が失われた参照セルに合わせてリフレッシュ
動作を行えばよい。こうすることで、メモリセルおよび参照セルをそれぞれ構成する第1
のトランジスタおよび第2のトランジスタのオフ電流のばらつきの影響を低減し、データ
1が失われる前に確実にリフレッシュ動作を行うことができる。
が2.5eV以上、好ましくは3.0eV以上の材料を選択すればよい。バンドギャップ
を前述の範囲とすることによって、トランジスタのオフ電流を小さくすることができる。
なお、本発明の一態様を、バンドギャップが前述の範囲に入り、かつ半導体特性を示す酸
化物半導体ではない材料に置き換えて適用しても構わない。
リ金属、アルカリ土類金属、希ガス、窒素、リンおよびホウ素など)が極力少なくなるよ
う高純度化されていると好ましい。さらに、酸素欠損を極力低減することが好ましい。酸
化物半導体中の不純物および酸素欠損を低減することによって、酸化物半導体中における
キャリアの生成が低減され、トランジスタのオフ電流を小さくすることができる。
のキャパシタに蓄積される電荷の保持特性を向上させることができ、リフレッシュ動作の
頻度を低減することが可能となる。
ーラ内蔵マイコンのカウンタでタイミングをカウントし、カウントが決められた値になる
とリフレッシュ動作を行うような構成のメモリモジュールとする方法が知られている。し
かしこの場合、カウンタに含まれるレジスタの数が膨大となり、メモリモジュールに占め
るカウンタの面積を増大させてしまう。また、カウンタの動作に起因する消費電流の増大
が起こってしまう。
検出することが可能となり、メモリモジュールの面積の増大および消費電流の増大を抑制
できる。
を得ることができる。
必要がないため、小面積かつ低消費電力であるリフレッシュタイミング検出回路を有する
半導体記憶装置を得ることができる。
以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれ
ば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈さ
れるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す
符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターン
を同じくし、特に符号を付さない場合がある。
をソースとする。すなわち、電位の高低によってそれらを区別しない。したがって、ソー
スとされている部分をドレインと読み替えることもできる。
す場合が多い。よって、電圧を電位と言い換えることが可能である。また、電位VH、電
位VDD、電位GNDなどのように電位を表記したとしても、厳密に電位VH、電位VD
D、電位GNDとなっていないことがある。よって、電位VH、電位VDD、電位GND
は、電位VH近傍、電位VDD近傍、電位GND近傍と置き換えることができる。なお、
「接地する」と「GNDに接続する」は同義である。
理的な接続部分がなく、配線が延在している場合だけのこともある。
を示すものではない。また、本明細書において発明を特定するための事項として固有の名
称を示すものではない。
本実施の形態では、本発明の一態様を適用した半導体記憶装置について説明する。
メモリセルアレイ180と、参照セル152および比較回路190からなるリフレッシュ
タイミング検出回路と、ローデコーダ110と、カラムデコーダ112と、ビット線16
0と、ワード線170と、を有する。
ャパシタ130を有する。酸化物半導体を用いることで、第1のトランジスタ140のオ
フ電流を小さくすることができる。
区別するために、図1などで第1のトランジスタ140に示す記号を用いる。
た第2のトランジスタ142および第2のキャパシタ132を有する。ここで、第1のト
ランジスタ140および第2のトランジスタ142は同様の構成とする。また、第1のト
ランジスタ140および第2のトランジスタ142は、同一の酸化物半導体膜を利用する
ことができる。また、第2のキャパシタ132の容量は、第1のキャパシタ130の容量
以下とすると好ましい。
ト線160を有する。
と接続され、第1のトランジスタ140のソースがビット線160と接続され、第1のト
ランジスタ140のドレインが第1のキャパシタ130の一対の電極の一方と接続され、
第1のキャパシタ130の一対の電極の他方がGNDに接続される。
れ、第2のトランジスタ142のソースがビット線160と接続され、第2のトランジス
タ142のドレインが第2のキャパシタ132の一対の電極の一方および第3のトランジ
スタ144のゲートと接続され、第2のキャパシタ132の一対の電極の他方がGNDに
接続され、第3のトランジスタ144のソースがハイレベルの電源電位(VDD)と接続
される。
4のドレインおよびコンパレータ116の一対の電極の一方と接続され、抵抗素子118
の一対の電極の他方がGNDと接続され、コンパレータ116の一対の電極の他方が参照
電位(Vref)と接続される。
ていないため、面積を小さくすることができる。
はメモリセル150ごとに行う。具体的には、任意に選択した行のワード線170の電位
をVH(第1のトランジスタ140のしきい値電圧(Vth)にVDDを加えたよりも高
い電位)とし、それ以外の行のワード線170の電位をGND(またはGND以下)とす
る。次に、任意に選択した列のビット線160をVDDとし、それ以外の列のビット線1
60を浮遊電位(フロート)とする。こうすることで、選択した列のビット線160と接
続する選択した行のメモリセル150にある第1のキャパシタ130にVDDが充電され
る。次に、選択した行のワード線170の電位をGND(またはGND以下)とすること
で、該当するメモリセル150にデータが保持される。メモリセル150を変えて、順番
にデータを書き込む。以上がメモリセルアレイ180へのデータの書き込み方法の一つで
ある。
、参照セル152と接続するビット線160の電位をVDDとし、第2のキャパシタ13
2にVDDを充電する。
ル150に接続するワード線170およびビット線160と共通化しているが、これに限
定されず、メモリセルアレイ180とは別系統である参照ワード線および参照ビット線を
参照セル152と接続して用いても構わない。または、ワード線170を介して参照セル
152と接続するメモリセルをダミーセルとしても構わない。
め、長い期間に渡って保持することが可能となる。
1のキャパシタ130に電荷を保持することができる。そのため、メモリモジュール10
0は、消費電力を低減することができる。
第1のキャパシタ130に保持されていた電荷は失われ、メモリセル150に書き込まれ
たデータが保持できなくなる。
のキャパシタ132に保持されていた電荷は失われていく。ここで、第2のキャパシタ1
32に第3のトランジスタ144のしきい値電圧(Vth2)より高い電位が保持されて
いるとき、第3のトランジスタ144はオフとなる。一方、第2のキャパシタ132から
電荷が失われ、第2のキャパシタ132の電位がVth2以下となったとき、第3のトラ
ンジスタ144はオンとなり、ドレイン電流が流れる。
電流をいう。ドレイン電流は、nチャネル型のトランジスタにおいてはゲート電圧がしき
い値電圧以上のときに流れ、pチャネル型のトランジスタにおいてはゲート電圧がしきい
値電圧以下のときに流れる。また、ゲート電圧とは、ソースの電位を基準としたゲートの
電位との電位差をいう。
抗に応じた電圧(VR)をコンパレータ116の一対の電極の一方に与える。そして、V
Rがコンパレータ116の一対の電極の他方に接続されたVrefより高いとき、コンパ
レータ116はリフレッシュ動作を行う信号を発し、メモリセルアレイ180および参照
セル152に対しリフレッシュ動作を行う。
の抵抗の和で決まる。したがって、抵抗素子118の抵抗をコンパレータ116の動作に
問題が生じない程度に高くしておくことで、抵抗素子118の分圧を第3のトランジスタ
144のソース−ドレイン間の分圧と比べて高くできるため、第3のトランジスタ144
のサイズを小さくすることができる。そのため、メモリモジュール100の縮小化が可能
となる。
ある。即ち、メモリモジュール100は、データの保持途中で電源電位を供給しない期間
があっても、リフレッシュ動作のタイミングがずれることがない。
とに行う。まずは、任意に選択した列のビット線160を所定の電位(定電位)とする。
次に、任意に選択した行のワード線170をVHとすることで、第1のキャパシタ130
に書き込まれたデータに対応する電位を選択したビット線160に与える。その後、与え
られた電位をセンスアンプ(図示せず)にて読み出す。なお、データは読み出されると同
時に失われる。しかし、センスアンプの動作により増幅されて再度メモリセル150にデ
ータが書き込まれる。メモリセル150を変えて、順番にデータを読み出す。以上がメモ
リセルアレイ180のデータの読み出し方法である。
トランジスタの構造の例を図4に示す。
絶縁膜202上に設けられた低抵抗領域204および高抵抗領域206からなる酸化物半
導体膜と、該酸化物半導体膜を覆って設けられたゲート絶縁膜208と、ゲート絶縁膜2
08を介して高抵抗領域206と重畳するゲート電極210と、ゲート絶縁膜208およ
びゲート電極210を覆って設けられた層間絶縁膜212と、層間絶縁膜212上にあり
、層間絶縁膜212に設けられた開口部を介して低抵抗領域204と接する一対の電極2
14と、を有する。
上15nm以下とする。特に、チャネル長が30nm以下のトランジスタでは、酸化物半
導体膜の厚さを5nm程度とすることで、短チャネル効果を抑制でき、安定な電気的特性
を有する。
が好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体を用いたトラ
ンジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガ
リウム(Ga)を有することが好ましい。また、スタビライザーとしてスズ(Sn)を有
することが好ましい。また、スタビライザーとしてハフニウム(Hf)を有することが好
ましい。また、スタビライザーとしてアルミニウム(Al)を有することが好ましい。
Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム
(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホル
ミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ル
テチウム(Lu)のいずれか一種あるいは複数種を有してもよい。
物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系
酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、三元系金属の
酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する)、In−Al−Zn系
酸化物、In−Sn−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸
化物、Sn−Al−Zn系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化
物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物
、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、
In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、I
n−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In
−Lu−Zn系酸化物、四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物、I
n−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−
Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を用
いることができる。
て有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとG
aとZn以外の金属元素が入っていてもよい。
=0.5以上50以下、好ましくはIn/Zn=1以上20以下、さらに好ましくはIn
/Zn=1.5以上15以下とする。Znの原子数比を前述の範囲とすることで、トラン
ジスタの電界効果移動度を向上させることができる。ここで、化合物の原子数比がIn:
Zn:O=X:Y:Zのとき、Z>1.5X+Yとすると好ましい。
いてもよい。ここで、Mは、Zn、Ga、Al、MnおよびCoから選ばれた一または複
数の金属元素を示す。例えば、Mとして、Ga、GaおよびAl、GaおよびMnまたは
GaおよびCoなどを用いてもよい。
比のIn−Ga−Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるい
は、In:Sn:Zn=1:1:1、In:Sn:Zn=2:1:3あるいはIn:Sn
:Zn=2:1:5の原子数比のIn−Sn−Zn系酸化物やその組成の近傍の酸化物を
用いるとよい。
らつき等)に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得
るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結
合距離、密度等を適切なものとすることが好ましい。
かしながら、In−Ga−Zn系酸化物でも、バルク内欠陥密度を低減することにより電
界効果移動度を上げることができる。
c=1)である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:C(A+B+C
=1)の酸化物の組成の近傍であるとは、a、b、cが、数式(1)で表される式を満た
すことをいい、rは、例えば、0.05とすればよい。他の酸化物でも同様である。
い。また、アモルファス中に結晶性を有する領域を含む構造のように完全な非晶質でなく
てもでもよい。
用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い電界
効果移動度を得ることができる。
V以上、好ましくは3.0eV以上の材料を選択する。ただし、酸化物半導体膜に代えて
、バンドギャップが前述の範囲である半導体特性を示す材料を用いても構わない。
不純物濃度の低い酸化物半導体膜である。そのため、酸化物半導体膜をチャネル領域に用
いたトランジスタはオフ電流を小さくできる。
018atoms/cm以下、より好ましくは1×1018atoms/cm以下、さら
に好ましくは5×1017atoms/cm以下とする。
金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アル
カリ金属のうちナトリウム(Na)は、酸化物半導体膜に接する絶縁膜が酸化物である場
合、当該絶縁膜中に拡散してNa+となる。また、Naは、酸化物半導体膜内において、
酸化物半導体を構成する金属と酸素の結合を分断する、または、その結合中に割り込む。
その結果、例えば、しきい値電圧がマイナス方向にシフトすることによるノーマリオン化
、電界効果移動度の低下などの、トランジスタ特性の劣化が起こり、加えて、特性のばら
つきも生じる。この不純物によりもたらされるトランジスタ特性の劣化と、特性のばらつ
きは、酸化物半導体膜中の水素濃度が十分に低い場合において顕著に現れる。したがって
、酸化物半導体膜中の水素濃度が1×1018atoms/cm以下、より好ましくは1
×1017atoms/cm以下である場合には、上記不純物の濃度を低減することが望
ましい。具体的に、Na濃度の測定値は、5×1016atoms/cm以下、好ましく
は1×1016atoms/cm以下、更に好ましくは1×1015atoms/cm以
下とするとよい。同様に、リチウム(Li)濃度の測定値は、5×1015atoms/
cm以下、好ましくは1×1015atoms/cm以下とするとよい。同様に、カリウ
ム(K)濃度の測定値は、5×1015atoms/cm以下、好ましくは1×1015
atoms/cm以下とするとよい。
体的には、トランジスタのオフ電流を1×10−18A以下、または1×10−21A以
下、または1×10−24A以下とすることができる。そのため、データの保持特性に優
れ、消費電力の小さいメモリセルを作製することができる。
態をとる。
ystalline Oxide Semiconductor)膜とする。
は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜で
ある。なお、当該結晶部は、一辺が100nm未満の立方体内に収まる大きさであること
が多い。また、透過型電子顕微鏡(TEM:Transmission Electro
n Microscope)による観察像では、CAAC−OS膜に含まれる非晶質部と
結晶部との境界は明確ではない。また、TEMによってCAAC−OS膜には粒界(グレ
インバウンダリーともいう。)は確認できない。そのため、CAAC−OS膜は、粒界に
起因する電子移動度の低下が抑制される。
ルまたは表面の法線ベクトルに平行な方向に揃い、かつab面に垂直な方向から見て三角
形状または六角形状の原子配列を有し、c軸に垂直な方向から見て金属原子が層状または
金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれa軸お
よびb軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、8
5°以上95°以下の範囲も含まれることとする。また、単に平行と記載する場合、−5
°以上5°以下の範囲も含まれることとする。
C−OS膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、CA
AC−OS膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。
ルまたは表面の法線ベクトルに平行な方向に揃うため、CAAC−OS膜の形状(被形成
面の断面形状または表面の断面形状)によっては互いに異なる方向を向くことがある。な
お、結晶部のc軸の方向は、CAAC−OS膜が形成されたときの被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、また
は成膜後に加熱処理などの結晶化処理を行うことにより形成される。
を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
−OS膜を支持する基板面、CAAC−OS膜の表面などに垂直な方向)に揃っていても
よい。または、CAAC−OS膜を構成する個々の結晶部のab面の法線は一定の方向(
例えば、CAAC−OS膜を支持する基板面、CAAC−OS膜の表面などに垂直な方向
)を向いていてもよい。
体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明
であったりする。
に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面
を観察すると金属原子または金属原子および酸素原子(または窒素原子)の層状配列が認
められる酸化物を挙げることもできる。
りがない限り、図7乃至図9は上方向をc軸方向とし、c軸方向と直交する面をab面と
する。なお、単に上半分、下半分という場合、ab面を境にした場合の上半分、下半分を
いう。また、図7において、丸で囲まれたOは4配位のOを示し、二重丸で囲まれたOは
3配位のOを示す。
位のO)と、を有する構造を示す。Inが1個に対して、近接の酸素原子のみ示した構造
を、ここではサブユニットと呼ぶ。図7(A)の構造は、八面体構造をとるが、簡単のた
め平面構造で示している。なお、図7(A)の上半分および下半分にはそれぞれ3個ずつ
4配位のOがある。図7(A)に示すサブユニットは電荷が0である。
位のO)と、Gaに近接の2個の4配位のOと、を有する構造を示す。3配位のOは、い
ずれもab面に存在する。図7(B)の上半分および下半分にはそれぞれ1個ずつ4配位
のOがある。また、Inも5配位をとるため、図7(B)に示す構造をとりうる。図7(
B)に示すサブユニットは電荷が0である。
示す。図7(C)の上半分には1個の4配位のOがあり、下半分には3個の4配位のOが
ある。または、図7(C)の上半分に3個の4配位のOがあり、下半分に1個の4配位の
Oがあってもよい。図7(C)に示すサブユニットは電荷が0である。
を示す。図7(D)の上半分には3個の4配位のOがあり、下半分には3個の4配位のO
がある。図7(D)に示すサブユニットは電荷が+1となる。
配位のOがあり、下半分には1個の4配位のOがある。図7(E)に示すサブユニットは
電荷が−1となる。
る1周期分を1ユニットと呼ぶ。
配位のInの上半分の3個のOは、下方向にそれぞれ3個の近接Inを有し、下半分の3
個のOは、上方向にそれぞれ3個の近接Inを有する。図7(B)に示す5配位のGaの
上半分の1個のOは、下方向に1個の近接Gaを有し、下半分の1個のOは、上方向に1
個の近接Gaを有する。図7(C)に示す4配位のZnの上半分の1個のOは、下方向に
1個の近接Znを有し、下半分の3個のOは、上方向にそれぞれ3個の近接Znを有する
。このように、金属原子の上方向の4配位のOの数と、そのOの下方向にある近接金属原
子の数は等しく、同様に金属原子の下方向の4配位のOの数と、そのOの上方向にある近
接金属原子の数は等しい。Oは4配位なので、下方向にある近接金属原子の数と、上方向
にある近接金属原子の数の和は4になる。したがって金属原子の上方向にある4配位のO
の数と、別の金属原子の下方向にある4配位のOの数との和が4個のとき、金属原子を有
する二種の小グループ同士は結合することができる。例えば、6配位の金属原子(Inま
たはSn)が下半分の4配位のOを介して結合する場合、4配位のOが3個であるため、
5配位の金属原子(GaまたはIn)、または4配位の金属原子(Zn)のいずれかと結
合することになる。
また、このほかにも、層構造の合計の電荷が0となるようにサブユニット同士が結合して
1グループを構成する。
。図8(B)に、3つのグループで構成されるユニットを示す。なお、図8(C)は、図
8(B)の層構造をc軸方向から観察した場合の原子配列を示す。
例えば、Sn原子の上半分および下半分にはそれぞれ3個ずつ4配位のOがあることを丸
枠の3として示している。同様に、図8(A)において、In原子の上半分および下半分
にはそれぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図
8(A)において、下半分には1個の4配位のOがあり、上半分には3個の4配位のOが
あるZn原子と、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあ
るZn原子とを示している。
に4配位のOが3個ずつ上半分および下半分にあるSn原子が、4配位のOが1個ずつ上
半分および下半分にあるIn原子と結合し、そのIn原子が、上半分に3個の4配位のO
があるZn原子と結合し、そのZn原子の下半分の1個の4配位のOを介して4配位のO
が3個ずつ上半分および下半分にあるIn原子と結合し、そのIn原子が、上半分に1個
の4配位のOがあるZn2個からなるサブユニットと結合し、このサブユニットの下半分
の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるSn原子と
結合している構成である。このグループを複数結合して1周期分であるユニットを構成す
る。
67、−0.5と考えることができる。例えば、In(6配位または5配位)、Zn(4
配位)、Sn(5配位または6配位)の電荷は、それぞれ+3、+2、+4である。従っ
て、Snを含むサブユニットは電荷が+1となる。そのため、Snを含む層構造を形成す
るためには、電荷+1を打ち消す電荷−1が必要となる。電荷−1をとる構造として、図
7(E)に示すように、2個のZnを含むサブユニットが挙げられる。例えば、Snを含
むサブユニットが1個に対し、2個のZnを含むサブユニットが1個あれば、電荷が打ち
消されるため、層構造の合計の電荷を0とすることができる。
図8(B)に示した1周期分を繰り返すユニットとすることで、In−Sn−Zn系酸化
物の結晶(In2SnZn3O8)を得ることができる。なお、得られるIn−Sn−Z
n系酸化物の層構造は、In2SnZn2O7(ZnO)m(mは0または自然数。)と
する組成式で表すことができる。
元系金属の酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する。)、In−
Al−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−A
l−Zn系酸化物や、二元系金属の酸化物であるIn−Zn系酸化物、Sn−Zn系酸化
物、Al−Zn系酸化物、Zn−Mg系酸化物、Sn−Mg系酸化物、In−Mg系酸化
物や、In−Ga系酸化物、などを用いた場合も同様である。
ル図を示す。
順に4配位のOが3個ずつ上半分および下半分にあるIn原子が、4配位のOが1個上半
分にあるZn原子と結合し、そのZn原子の下半分の3個の4配位のOを介して、4配位
のOが1個ずつ上半分および下半分にあるGa原子と結合し、そのGa原子の下半分の1
個の4配位のOを介して、4配位のOが3個ずつ上半分および下半分にあるIn原子と結
合している構成である。このグループを複数結合して1周期分であるユニットを構成する
。
B)の層構造をc軸方向から観察した場合の原子配列を示している。
ぞれ+3、+2、+3であるため、In、ZnおよびGaのいずれかを含むサブユニット
は、電荷が0となる。そのため、これらのサブユニットの組み合わせであればグループの
合計の電荷は常に0となる。
ループに限定されず、In、Ga、Znの配列が異なるグループを組み合わせたユニット
も取りうる。
粗さ(Ra)が1nm以下、好ましくは0.3nm以下となるように下地となる膜を設け
る。なお、Raは、JIS B0601で定義されている中心線平均粗さを面に対して適
用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平
均した値」と表現でき、以下の数式(2)で表される式にて定義される。
,y1)(x2,y2)で表される4点によって囲まれる長方形の領域)の面積を指し、
Z0は測定面の平均高さを指す。Raは原子間力顕微鏡(AFM:Atomic For
ce Microscope)にて評価可能である。
、パルスレーザー堆積法(PLD法)、原子層堆積法(ALD法)または分子線エピタキ
シー法(MBE法)などを用いて成膜すればよい。このとき、250℃以上450℃以下
の温度で加熱処理を行いながら酸化物半導体膜を成膜すると、CAAC−OS膜が形成さ
れやすい。または、酸化物半導体膜の成膜後に450℃以上基板の歪み点未満の温度、好
ましくは600℃以上700℃以下の温度で加熱処理を行ってもよい。
成膜室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分
子ポンプおよびクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。タ
ーボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。
さらに、水の排気能力の高いクライオポンプまたは水素の排気能力の高いスパッタイオン
ポンプを組み合わせることが有効となる。
に影響しないが、成膜室を排気した際のガス放出の原因となる。そのため、排気能力の高
いポンプを用いて、成膜室に存在する吸着物をできる限り脱離し、あらかじめ排気してお
くことが重要である。なお、吸着物の脱離を促すために、成膜室をベーキングしてもよい
。ベーキングすることで吸着物の脱離速度を10倍程度大きくすることができる。ベーキ
ングは100℃以上450℃以下で行えばよい。このとき、不活性ガスを導入しながら吸
着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくす
ることができる。なお、導入する不活性ガスをベーキングの温度と同程度に加熱すること
で、吸着物の脱離速度をさらに高めることができる。また、ベーキングと同時にダミー成
膜を行うことでも吸着物の脱離速度をさらに高めることができる。ここで、ダミー成膜と
は、ダミー基板に対してスパッタリングによる成膜を行うことで、ダミー基板および成膜
室内壁に膜を堆積させ、成膜室内の不純物および成膜室内壁の吸着物を膜中に閉じこめる
ことをいう。ダミー基板は、放出ガスの少ない材料が好ましく、例えば基板201と同様
の材料を用いてもよい。
化物半導体膜中の水素濃度を低減できる。
できる。さらには、同様の成膜室を用いて、酸化物半導体膜と接する膜を成膜することで
、酸化物半導体膜に接する膜から酸化物半導体膜へ水素が混入することを抑制できる。こ
の結果、電気特性のばらつきの少ない、信頼性の高いトランジスタを作製することができ
る。
0をマスクに用い、ゲート絶縁膜208を介して酸化物半導体膜の抵抗を低減する作用の
ある不純物を添加することで設けられる。具体的には、リン、窒素または希ガス(ヘリウ
ム、ネオン、アルゴン、クリプトンまたはキセノンなど)を添加することで、酸化物半導
体膜の抵抗を低減し、低抵抗領域204が形成される。同時に、低抵抗領域204外の領
域が相対的に高抵抗領域206となる。
している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板
などを、基板201として用いてもよい。また、シリコン、炭化シリコンまたはゲルマニ
ウムなどの単結晶半導体基板または多結晶半導体基板、シリコンゲルマニウムなどの化合
物半導体基板、SOI(Silicon On Insulator)基板などの半導体
基板を適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基
板201として用いても構わない。
直接的にトランジスタを作製する。なお、可とう性基板上にトランジスタを設ける方法と
しては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可と
う性基板である基板201に転置する方法もある。その場合には、非可とう性基板とトラ
ンジスタとの間に剥離層を設けるとよい。
ン、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化イ
ットリウム、酸化ランタン、酸化セシウム、酸化タンタルおよび酸化マグネシウムの一種
以上を選択して、単層または積層で用いればよい。なお、基板201の表面状態が十分清
浄である場合、下地絶縁膜202を設けない構造としても構わない。
aおよびW、それらの窒化物、酸化物ならびに合金から一種以上選択し、単層でまたは積
層で用いればよい。
ればよい。
ばよい。
ばよい。
放出する絶縁膜を用いると好ましい。酸化物半導体膜と接する膜に加熱処理により酸素を
放出する絶縁膜を用いることで、酸化物半導体膜および酸化物半導体膜の界面近傍に生じ
る欠陥を修復することができ、トランジスタの電気特性の劣化を抑制できる。
n Spectroscopy:昇温脱離ガス分光法)分析にて、放出される酸素が酸素
原子に換算して1.0×1018atoms/cm3以上、または3.0×1020at
oms/cm3以上であることをいう。
してこの積分値と標準試料との比較により、気体の全放出量を計算することができる。
び絶縁膜のTDS分析結果から、絶縁膜の酸素分子の放出量(NO2)は、以下の数式(
3)で表される式で求めることができる。ここで、TDS分析で得られる質量数32で検
出されるガスの全てが酸素分子由来と仮定する。質量数32のものとしてほかにCH3O
Hがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同
位体である質量数17の酸素原子および質量数18の酸素原子を含む酸素分子についても
、自然界における存在比率が極微量であるため考慮しない。
料をTDS分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、N
H2/SH2とする。SO2は、絶縁膜をTDS分析したときのイオン強度の積分値であ
る。αは、TDS分析におけるイオン強度に影響する係数である。数式(3)の詳細に関
しては、特開平6−275697公報を参照することができる。なお、上記絶縁膜の酸素
の放出量は、電子科学株式会社製の昇温脱離分析装置EMD−WA1000S/Wを用い
、標準試料として1×1016atoms/cm3の水素原子を含むシリコンウェハを用
いて測定する。
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量につ
いても見積もることができる。
の放出量の2倍となる。
iOX(X>2))であってもよい。酸素が過剰な酸化シリコン(SiOX(X>2))
とは、シリコン原子数の2倍より多い酸素原子を単位体積当たりに含むものである。単位
体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法により測定し
た値である。
で、酸化物半導体膜と下地絶縁膜202との界面準位、または酸化物半導体膜とゲート絶
縁膜208との界面準位を低減できる。この結果、トランジスタの動作などに起因して、
酸化物半導体膜と下地絶縁膜202との界面、または酸化物半導体膜とゲート絶縁膜20
8との界面にキャリアが捕獲されることを抑制することができ、電気特性の劣化の少ない
トランジスタを得ることができる。
導体膜の酸素欠損は、一部がドナーとなりキャリアである電子を放出する。この結果、ト
ランジスタのしきい値電圧がマイナス方向にシフトしてしまう。下地絶縁膜202および
ゲート絶縁膜208から酸化物半導体膜に酸素が十分に供給されることにより、しきい値
電圧がマイナス方向へシフトする要因である、酸化物半導体膜の酸素欠損を低減すること
ができる。
03と、下地絶縁膜203上に設けられた低抵抗領域204および下地絶縁膜203の溝
部に沿って設けられた高抵抗領域207からなる酸化物半導体膜と、該酸化物半導体膜を
覆って設けられたゲート絶縁膜209と、ゲート絶縁膜209を介して高抵抗領域207
と重畳するゲート電極211と、ゲート絶縁膜209およびゲート電極211を覆って設
けられた層間絶縁膜213と、層間絶縁膜213に設けられた開口部を介して低抵抗領域
204と接する一対の電極214と、を有する。
および層間絶縁膜213は、それぞれ下地絶縁膜202、高抵抗領域206、ゲート絶縁
膜208、ゲート電極210および層間絶縁膜212と同様の材料および同様の方法で形
成することができる。
成されるため、上面から見たトランジスタの見かけ上のチャネル長に対して、実効上のチ
ャネル長を長くすることができる。そのため、コプラナー型のトランジスタと面積が同じ
場合、トレンチ型のトランジスタは短チャネル効果の影響を小さくすることができる。た
だし、トレンチ型のトランジスタは、コプラナー型のトランジスタと比べ構造が複雑にな
り、かつ実効上のチャネル長が長くなることによってオン電流が低減するため、用途によ
って使い分けることが好ましい。
テーパー形状としても構わない。テーパー形状とすることで、各膜の被覆性が向上し、膜
の被覆性が悪いことで生じるリーク電流を低減することができる。
すればよい。または、第3のトランジスタ144は、絶縁表面を有する基板上に設けられ
た非晶質シリコン膜、微結晶シリコン膜、多結晶シリコン膜を用いて作製しても構わない
。
例を示しているが、これに限定されない。第3のトランジスタ144として、nチャネル
型のトランジスタを用いても構わない。その場合、第2のキャパシタ132の電位がVD
Dのときに第3のトランジスタ144がオンとなる。したがって、メモリセルアレイ18
0にデータが書き込まれ、第2のキャパシタ132に保持される電荷が徐々に失われると
第3のトランジスタ144のドレイン電流値が小さくなる。そのため、第2のキャパシタ
132の電位がV2(Vth以上VDD未満)以下になったとき、即ちVRがVrefよ
りも高くなったときにメモリセル150および参照セル152に対してリフレッシュ動作
を行うことになる。
ジスタ142と同様のトランジスタを用いても構わない。
な理由によって本来の得られるはずの電界効果移動度よりも低くなる。電界効果移動度を
低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面における欠陥がある
。本実施の形態では、Levinsonモデルを用い、半導体内部に欠陥がないと仮定し
た場合の電界効果移動度を理論的に導き出す。
粒界等)が存在すると仮定すると、測定される電界効果移動度μは以下の数式(4)で表
される。
。また、Levinsonモデルでは、ポテンシャル障壁の高さが欠陥に由来すると仮定
し、以下の数式(5)で表される。
誘電率、nはチャネルの単位面積あたりのキャリア密度、Coxは単位面積当たりの容量
、Vgはゲート電圧、tはチャネルの厚さである。なお、厚さが30nm以下の半導体膜
であれば、チャネルの厚さは半導体膜の厚さと同一として差し支えない。
る。また、Vdはドレイン電圧である。
g)、横軸を1/Vgとして実測値をプロットして得られるグラフの直線の傾きから欠陥
密度Nが求められる。即ち、トランジスタのId―Vg特性から半導体中の欠陥密度を評
価できる。
と酸化物半導体中の欠陥密度の関係を示す。酸化物半導体膜は、In、GaおよびZnの
比率が、In:Ga:Zn=1:1:1[原子比]のターゲットを用いて成膜した。成膜
時の基板温度が高いものほど酸化物半導体膜中の欠陥密度Nが低下することが示される。
を用いて計算すると、本来のトランジスタの電界効果移動度μ0は80cm2/Vsとな
る。即ち、酸化物半導体膜中および酸化物半導体と接するゲート絶縁膜との界面の欠陥が
ない、酸化物半導体を用いた理想的なトランジスタの電界効果移動度μ0は80cm2/
Vsとなる。ところが、欠陥の多い酸化物半導体(N=1.5×1012/cm2程度)
では、電界効果移動度μは10cm2/Vs程度である。
てトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からxだけ離れ
た場所における電界効果移動度μ1は、数式(8)で表される。
の電気的特性の実測より求めることができ、酸化物半導体膜を用いたトランジスタの電気
的特性の実測からは、B=2.38×107cm/s、l=10nm(界面散乱の影響が
生じる深さ)が得られる。Dが増加する(即ち、ゲート電圧が高くなる)と数式(8)の
第2項が増加するため、電界効果移動度μ1は低下することがわかる。
動度μ2を計算した結果を図11に示す。なお、計算にはシノプシス社製デバイスシミュ
レーションソフト、Sentaurus Deviceを使用し、酸化物半導体のバンド
ギャップを3.15eV、電子親和力を4.6eV、比誘電率を15、厚さを30nmと
した。さらに、ゲートの仕事関数を5.5eV、ソースおよびドレインの仕事関数を4.
6eVとした。また、ゲート絶縁膜の厚さは30nm、比誘電率を4.1とした。また、
チャネル長およびチャネル幅はともに10μm、ドレイン電圧Vdは0.1Vとした。
2/Vs以上のピークを有するが、ゲート電圧Vgがさらに高くなると、界面散乱の影響
が大きくなり、電界効果移動度μ2が低下することがわかる。
縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の電界効果移
動度よりも低くなる。電界効果移動度を低下させる要因としては半導体内部の欠陥や半導
体と絶縁膜との界面の欠陥があるが、Levinsonモデルを用いると、半導体内部に
欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。以下は、上述と同様
に電界効果移動度を理論的に導き出す。
ポテンシャル障壁(粒界等)が存在すると仮定すると、以下の数式(4)で表現できる。
。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルでは
、以下の数式(5)で表される。
誘電率、nは単位面積当たりのチャネルに含まれるキャリア数、Coxは単位面積当たり
の容量、Vgはゲート電圧、tはチャネルの厚さである。なお、厚さ30nm以下の半導
体膜であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域に
おけるドレイン電流Idは、以下の数式(6)となる。
また、Vdはドレイン電圧である。
上式の両辺をVgで割り、更に両辺の対数を取ると、以下のようになる。
g)、横軸を1/Vgとして実測値をプロットして得られるグラフの直線の傾きから欠陥
密度Nが求められる。すなわち、トランジスタのId−Vg特性から、欠陥密度を評価で
きる。酸化物半導体膜としては、インジウム(In)、スズ(Sn)、亜鉛(Zn)の比
率が、In:Sn:Zn=1:1:1[原子数比]のものでは欠陥密度Nは1×1012
/cm2程度である。
cm2/Vsが導出される。欠陥のあるIn−Sn−Zn酸化物半導体膜を用いたトラン
ジスタで測定される電界効果移動度は35cm2/Vs程度である。しかし、半導体内部
および半導体とゲート絶縁膜との界面の欠陥が無い酸化物半導体の電界効果移動度μ0は
120cm2/Vsとなると予想できる。
てトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からxだけ離れ
た場所における電界効果移動度μ1は、以下の式で表される。
り求めることができ、上記の測定結果からは、B=4.75×107cm/s、l=10
nm(界面散乱が及ぶ深さ)である。Dが増加する(すなわち、ゲート電圧が高くなる)
と数式(8)の第2項が増加するため、電界効果移動度μ1は低下することがわかる。
果移動度μ2を計算した結果を図12に示す。なお、計算にはシノプシス社製デバイスシ
ミュレーションソフト、Sentaurus Deviceを使用し、酸化物半導体のバ
ンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、2.8eV、4.7eV、15
、15nmとした。これらの値は、スパッタリング法により形成された薄膜を測定して得
られたものである。
.6eVとした。また、ゲート絶縁膜の厚さは100nm、比誘電率は4.1とした。チ
ャネル長およびチャネル幅はともに10μm、ドレイン電圧Vdは0.1Vである。
上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱の影響が大きくなり、
電界効果移動度が低下する。なお、界面散乱の影響を低減するためには、半導体膜表面を
原子レベルで平坦(Atomic Layer Flatness)にすることが望まし
い。
場合の特性を計算した結果を図13乃至図15に示す。なお、計算に用いたトランジスタ
の断面構造を図16に示す。図16に示すトランジスタは酸化物半導体膜にn+の導電型
を呈する半導体領域1030aおよび半導体領域1030cを有する。半導体領域103
0aおよび半導体領域1030cの抵抗率は2×10−3Ωcmとする。
込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物1020の上に形成
される。トランジスタは半導体領域1030a、半導体領域1030cと、それらに挟ま
れ、チャネル形成領域となる真性の半導体領域1030bと、ゲート1050を有する。
ゲート1050の幅を33nmとする。
ゲート1050の両側面には側壁絶縁物1060aおよび側壁絶縁物1060b、ゲート
1050の上部には、ゲート1050と他の配線との短絡を防止するための絶縁物107
0を有する。側壁絶縁物の幅は5nmとする。また、半導体領域1030aおよび半導体
領域1030cに接して、ソース1080aおよびドレイン1080bを有する。なお、
このトランジスタにおけるチャネル幅を40nmとする。
埋め込み絶縁物1020の上に形成され、半導体領域1030a、半導体領域1030c
と、それらに挟まれた真性の半導体領域1030bと、幅33nmのゲート1050とゲ
ート絶縁膜1040と側壁絶縁物1060aおよび側壁絶縁物1060bと絶縁物107
0とソース1080aおよびドレイン1080bを有する点で図16(A)に示すトラン
ジスタと同じである。
縁物1060aおよび側壁絶縁物1060bの下の半導体領域の導電型である。図16(
A)に示すトランジスタでは、側壁絶縁物1060aおよび側壁絶縁物1060bの下の
半導体領域はn+の導電型を呈する半導体領域1030aおよび半導体領域1030cで
あるが、図16(B)に示すトランジスタでは、真性の半導体領域1030bである。す
なわち、図16(B)に示す半導体層において、半導体領域1030bとゲート1050
がLoffだけ重ならない領域ができている。この領域をオフセット領域といい、その幅
Loffをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物1
060a(側壁絶縁物1060b)の幅と同じである。
スシミュレーションソフト、Sentaurus Deviceを使用した。図13は、
図16(A)に示される構造のトランジスタのドレイン電流(Id、実線)および電界効
果移動度(μ、点線)のゲート電圧(Vg、ゲートとソースの電位差)依存性を示す。ド
レイン電流Idは、ドレイン電圧(ドレインとソースの電位差)を+1Vとし、電界効果
移動度μはドレイン電圧を+0.1Vとして計算したものである。
mとしたものであり、図13(C)は5nmとしたものである。ゲート絶縁膜が薄くなる
ほど、特にオフ状態でのドレイン電流Id(オフ電流)が顕著に低下する。一方、電界効
果移動度μのピーク値やオン状態でのドレイン電流Id(オン電流)には目立った変化が
無い。ゲート電圧1V前後で、ドレイン電流はメモリ素子等で必要とされる10μAを超
えることが示された。
mとしたもののドレイン電流Id(実線)および電界効果移動度μ(点線)のゲート電圧
Vg依存性を示す。ドレイン電流Idは、ドレイン電圧を+1Vとし、電界効果移動度μ
はドレイン電圧を+0.1Vとして計算したものである。図14(A)はゲート絶縁膜の
厚さを15nmとしたものであり、図14(B)は10nmとしたものであり、図14(
C)は5nmとしたものである。
を15nmとしたもののドレイン電流Id(実線)および電界効果移動度μ(点線)のゲ
ート電圧依存性を示す。ドレイン電流Idは、ドレイン電圧を+1Vとし、電界効果移動
度μはドレイン電圧を+0.1Vとして計算したものである。図15(A)はゲート絶縁
膜の厚さを15nmとしたものであり、図15(B)は10nmとしたものであり、図1
5(C)は5nmとしたものである。
μのピーク値やオン電流には目立った変化が無い。
では60cm2/Vs程度、図15では40cm2/Vs程度と、オフセット長Loff
が増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフ
セット長Loffの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩
やかである。また、いずれもゲート電圧1V前後で、ドレイン電流はメモリ素子等で必要
とされる10μAを超えることが示された。
作のタイミングを検出する回路を有する半導体記憶装置を提供することができる。
タを保持することが可能であり、また、リフレッシュ動作のタイミングを適切に行うこと
ができるため、消費電力を小さくすることができる。
を設ける必要がないため、半導体記憶装置の面積を小さくして、集積度を高めることがで
きる。また、リフレッシュタイミング検出回路に起因する消費電力を低減することができ
る。
本実施の形態では、実施の形態1に示したメモリモジュール100とは異なる構造のメモ
リモジュール200について図2を用いて説明する。
でメモリモジュール100と異なる。
180と比べて若干記憶容量が小さくなる。
れていてもよいが、これに限定されない。例えば、異なる参照セル152が異なる列のビ
ット線160に接続していても構わない。また、参照セル152同士が近接していなくて
も構わない。
90にドレイン電流が流れ、いずれかの比較回路190にてVRがVrefよりも高くな
ったときに、メモリセルアレイ280および参照セル群282のリフレッシュ動作を行う
。
ばらつきに起因して必要なタイミングでリフレッシュ動作が行われないことを防止し、確
実に適切なタイミングでリフレッシュ動作を行うことができる。
本実施の形態では、実施の形態1および実施の形態2に示したメモリモジュール100お
よびメモリモジュール200とは異なる構造のメモリモジュール300について図3を用
いて説明する。
スタ144が含まれない点でメモリモジュール100およびメモリモジュール200と異
なる。
比較される。即ち、第2のキャパシタ132の電位が徐々に低下し、Vref未満となっ
たときにメモリセルアレイ180および参照セル352に対してリフレッシュ動作を行え
ばよい。
れて作製が容易となる。
132の容量をある程度以上に大きくする必要がある。第2のキャパシタ132の大きさ
と、第3のトランジスタ144を設けないことによる構造の単純化とを比較して、作製す
る半導体記憶装置によって適切な形態を選択すればよい。
実施の形態1乃至実施の形態3で示した半導体記憶装置を少なくとも一部に用いてCPU
(Central Processing Unit)を構成することができる。
は、基板1190上に、演算回路(ALU:Arithmetic logic uni
t)1191、ALUコントローラ1192、インストラクションデコーダ1193、イ
ンタラプトコントローラ1194、タイミングコントローラ1195、レジスタ1196
、レジスタコントローラ1197、バスインターフェース(Bus I/F)1198、
書き換え可能なROM1199、およびROMインターフェース(ROM I/F)11
89を有している。基板1190は、半導体基板、SOI基板、ガラス基板などを用いる
。ROM1199およびROMインターフェース1189は、別チップに設けてもよい。
もちろん、図5(A)に示すCPUは、その構成を簡略化して示した一例にすぎず、実際
のCPUはその用途によって多種多様な構成を有している。
デコーダ1193に入力され、デコードされた後、ALUコントローラ1192、インタ
ラプトコントローラ1194、レジスタコントローラ1197、タイミングコントローラ
1195に入力される。
ラ1197、タイミングコントローラ1195は、デコードされた命令に基づき、各種制
御を行なう。具体的にALUコントローラ1192は、ALU1191の動作を制御する
ための信号を生成する。また、インタラプトコントローラ1194は、CPUのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ1197は、レジスタ1196のアド
レスを生成し、CPUの状態に応じてレジスタ1196の読み出しや書き込みを行なう。
2、インストラクションデコーダ1193、インタラプトコントローラ1194、および
レジスタコントローラ1197の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ1195は、基準クロック信号CLK1を元に、内部クロック信号
CLK2を生成する内部クロック生成部を備えており、クロック信号CLK2を上記各種
回路に供給する。
レジスタ1196の半導体記憶装置には、実施の形態1乃至実施の形態3に示す半導体記
憶装置を用いることができる。
らの指示に従い、レジスタ1196における保持動作の選択を行う。すなわち、レジスタ
1196が有する半導体記憶装置において、位相反転素子によるデータの保持を行うか、
容量素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が
選択されている場合、レジスタ1196内の半導体記憶装置への、電源電圧の供給が行わ
れる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き
換えが行われ、レジスタ1196内の半導体記憶装置への電源電圧の供給を停止すること
ができる。
電源電位VDDまたは電源電位VSSの与えられているノード間に、スイッチング素子を
設けることにより行うことができる。以下に図5(B)および図5(C)の回路の説明を
行う。
チング素子に、酸化物半導体を活性層に用いたトランジスタを含む記憶回路の構成の一例
を示す。
複数有する半導体記憶装置群1143とを有している。具体的に、各半導体記憶装置11
42には、実施の形態3に示す半導体記憶装置を用いることができる。半導体記憶装置群
1143が有する各半導体記憶装置1142には、スイッチング素子1141を介して、
ハイレベルの電源電位VDDが供給されている。さらに、半導体記憶装置群1143が有
する各半導体記憶装置1142には、信号INの電位と、ローレベルの電源電位VSSの
電位が与えられている。
の大きい半導体を活性層に有するトランジスタを用いており、該トランジスタは、そのゲ
ートに与えられる信号SigAによりスイッチングが制御される。なお、スイッチング素
子1141として、実施の形態1で示した第1のトランジスタ140を適用しても構わな
い。
を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチン
グ素子1141が、スイッチング素子として機能するトランジスタを複数有している場合
、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよ
いし、直列と並列が組み合わされて接続されていてもよい。
、スイッチング素子1141を介して、ローレベルの電源電位VSSが供給されている、
記憶装置の一例を示す。スイッチング素子1141により、半導体記憶装置群1143が
有する各半導体記憶装置1142への、ローレベルの電源電位VSSの供給を制御するこ
とができる。
、スイッチング素子を設け、一時的にCPUの動作を停止し、電源電圧の供給を停止した
場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる
。例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の
入力を停止している間でも、CPUの動作を停止することができ、それにより消費電力を
低減することができる。
rocessor)、カスタムLSI、FPGA(Field Programmabl
e Gate Array)などのLSIにも応用可能である。
、該酸化物半導体膜を成膜する際に基板を加熱して成膜すること、或いは酸化物半導体膜
を成膜した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組
成比で5atomic%以上含まれる元素をいう。
トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのし
きい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
100nmのゲート絶縁膜を用いたトランジスタの特性である。なお、Vdは10Vとし
た。チャネル長Lが3μm、チャネル幅Wが10μmとした。
む酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度μ
FEは18.8cm2/Vsが得られている。一方、基板を意図的に加熱してIn、Sn
およびZnを含む酸化物半導体膜を形成すると電界効果移動度を向上させることが可能と
なる。図17(B)は基板を200℃に加熱してIn、SnおよびZnを含む酸化物半導
体膜を形成したときのトランジスタ特性を示すが、電界効果移動度μFEは32.2cm
2/Vsが得られている。
することによって、さらに高めることができる。図17(C)は、In、SnおよびZn
を含む酸化物半導体膜を200℃でスパッタリング成膜した後、650℃で熱処理をした
ときのトランジスタ特性を示す。このとき電界効果移動度μFEは34.5cm2/Vs
が得られている。
まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸
化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のよう
に電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水
化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるため
とも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を
図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には10
0cm2/Vsを超える電界効果移動度を実現することも可能になると推定される。
半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後
の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化
の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与して
いる。基板を意図的に加熱しないで形成されたIn、SnおよびZnを含む酸化物半導体
膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう
傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、
このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジス
タがノーマリ・オフとなる方向に動き、このような傾向は図17(A)と図17(B)の
対比からも確認することができる。
可能であり、組成比としてIn:Sn:Zn=2:1:3とすることでトランジスタのノ
ーマリ・オフ化を期待することができる。また、ターゲットの組成比をIn:Sn:Zn
=2:1:3とすることで結晶性の高い酸化物半導体膜を得ることができる。
より好ましくは400℃以上であり、より高温で成膜し或いは熱処理することでトランジ
スタのノーマリ・オフ化を図ることが可能となる。
アス・ストレスに対する安定性を高めることができる。例えば、2MV/cm、150℃
、1時間印加の条件において、ドリフトがそれぞれ±1.5V未満、好ましくは1.0V
未満を得ることができる。
下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱
水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めること
ができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜
に注入する方法を適用しても良い。
されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、
定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素
は主に格子間に存在する酸素であり、その酸素濃度は1×1016atoms/cm3以
上2×1020atoms/cm3以下とすれば、結晶に歪み等を与えることなく酸化物
半導体中に含ませることができる。
、より安定な酸化物半導体膜を得ることができる。例えば、組成比In:Sn:Zn=1
:1:1[原子数比]のターゲットを用いて、基板を意図的に加熱せずにスパッタリング
成膜した酸化物半導体膜は、X線回折(XRD:X−Ray Diffraction)
でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって
結晶化させることができる。熱処理温度は任意であるが、例えば650℃の熱処理を行う
ことで、X線回折により明確な回折ピークを観測することができる。
er AXS社製X線回折装置D8 ADVANCEを用い、Out−of−Plane
法で測定した。
料Bの作製方法を説明する。
した。
W(DC)として成膜した。ターゲットは、原子数比で、In:Sn:Zn=1:1:1
のIn−Sn−Zn系酸化物のターゲットを用いた。なお、成膜時の基板加熱温度は20
0℃とした。このようにして作製した試料を試料Aとした。
熱処理は、はじめに窒素雰囲気で1時間の加熱処理を行い、温度を下げずに酸素雰囲気で
さらに1時間の加熱処理を行っている。このようにして作製した試料を試料Bとした。
が観測されなかったが、試料Bでは、2θが35deg近傍および37deg〜38de
gに結晶由来のピークが観測された。
と及び/又は成膜後に熱処理することによりトランジスタの特性を向上させることができ
る。
に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半
導体膜中でドナー不純物となる水素を除去することで高純度化を図ることができ、それに
よってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化され
ることによりオフ電流を1aA/μm以下にすることができる。ここで、上記オフ電流値
の単位は、チャネル幅1μmあたりの電流値を示す。
す。ここでは、簡単のため測定時の基板温度の逆数に1000を掛けた数値(1000/
T)を横軸としている。
0−18A/μm)以下、85℃の場合には100zA/μm(1×10−19A/μm
)以下、室温(27℃)の場合には1zA/μm(1×10−21A/μm)以下にする
ことができる。好ましくは、125℃において0.1aA/μm(1×10−19A/μ
m)以下に、85℃において10zA/μm(1×10−20A/μm)以下に、室温に
おいて0.1zA/μm(1×10−22A/μm)以下にすることができる。これらの
オフ電流値は、Siを半導体膜として用いたトランジスタに比べて、極めて低いものであ
ることは明らかである。
からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図る
ことが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−70℃以
下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不
純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。
In、SnおよびZnを含む酸化物半導体は熱処理によって膜中の水分を除去することが
できるが、In、Ga、Znを主成分とする酸化物半導体と比べて水分の放出温度が高い
ため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
において、基板温度と電気的特性の関係について評価した。
が0μm、dWが0μmである。なお、Vdは10Vとした。なお、基板温度は−40℃
、−25℃、25℃、75℃、125℃および150℃で行った。ここで、トランジスタ
において、ゲート電極と一対の電極との重畳する幅をLovと呼び、酸化物半導体膜に対
する一対の電極のはみ出しをdWと呼ぶ。
1(A)に基板温度としきい値電圧の関係を、図21(B)に基板温度と電界効果移動度
の関係を示す。
の範囲は−40℃〜150℃で0.38V〜−1.08Vであった。
なお、その範囲は−40℃〜150℃で37.4cm2/Vs〜33.4cm2/Vsで
あった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
ジスタによれば、オフ電流を1aA/μm以下に保ちつつ、電界効果移動度を30cm2
/Vs以上、好ましくは40cm2/Vs以上、より好ましくは60cm2/Vs以上と
し、LSIで要求されるオン電流の値を満たすことができる。例えば、L/W=33nm
/40nmのFETで、ゲート電圧2.7V、ドレイン電圧1.0Vのとき12μA以上
のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲において
も、十分な電気的特性を確保することができる。このような特性であれば、Si半導体で
作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度
を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
本実施の形態では、実施の形態1乃至実施の形態4の少なくともいずれかを適用した電子
機器の例について説明する。
ン9302と、表示部9303と、スピーカ9304と、カメラ9305と、を具備し、
携帯型電話機としての機能を有する。本発明の一態様は、電子機器の内部にあるCPUお
よびメモリモジュールに適用することができる。
クロフォン9322と、表示部9323と、を具備する。本発明の一態様は、電子機器の
内部にあるメモリモジュールに適用することができる。
低減し、信頼性を高めることができる。
例について、図22などを用いて説明する。
面図および断面図である。図22(A)にトランジスタの上面図を示す。また、図22(
B)は図22(A)の一点鎖線A1−A2に対応する断面図である。
膜502と、下地絶縁膜502の周辺に設けられた保護絶縁膜504と、下地絶縁膜50
2および保護絶縁膜504上に設けられた高抵抗領域506aおよび低抵抗領域506b
を有する酸化物半導体膜506と、酸化物半導体膜506上に設けられたゲート絶縁膜5
08と、ゲート絶縁膜508を介して酸化物半導体膜506と重畳して設けられたゲート
電極510と、ゲート電極510の側面と接して設けられた側壁絶縁膜512と、少なく
とも低抵抗領域506bと接して設けられた一対の電極514と、少なくとも酸化物半導
体膜506、ゲート電極510および一対の電極514を覆って設けられた層間絶縁膜5
16と、層間絶縁膜516に設けられた開口部を介して少なくとも一対の電極514の一
方と接続して設けられた配線518と、を有する。
していても構わない。該保護膜を設けることで、層間絶縁膜516の表面伝導に起因して
生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することが
できる。
ランジスタの他の一例について示す。
23(A)はトランジスタの上面図である。また、図23(B)は図23(A)の一点鎖
線B1−B2に対応する断面図である。
膜602と、下地絶縁膜602上に設けられた酸化物半導体膜606と、酸化物半導体膜
606と接する一対の電極614と、酸化物半導体膜606および一対の電極614上に
設けられたゲート絶縁膜608と、ゲート絶縁膜608を介して酸化物半導体膜606と
重畳して設けられたゲート電極610と、ゲート絶縁膜608およびゲート電極610を
覆って設けられた層間絶縁膜616と、層間絶縁膜616に設けられた開口部を介して一
対の電極614と接続する配線618と、層間絶縁膜616および配線618を覆って設
けられた保護膜620と、を有する。
半導体膜606としてはIn−Sn−Zn−O膜を、一対の電極614としてはタングス
テン膜を、ゲート絶縁膜608としては酸化シリコン膜を、ゲート電極610としては窒
化タンタル膜とタングステン膜との積層構造を、層間絶縁膜616としては酸化窒化シリ
コン膜とポリイミド膜との積層構造を、配線618としてはチタン膜、アルミニウム膜、
チタン膜がこの順で形成された積層構造を、保護膜620としてはポリイミド膜を、それ
ぞれ用いた。
614との重畳する幅をLovと呼ぶ。同様に、酸化物半導体膜606に対する一対の電
極614のはみ出しをdWと呼ぶ。
110 ローデコーダ
112 カラムデコーダ
116 コンパレータ
118 抵抗素子
130 第1のキャパシタ
132 第2のキャパシタ
140 第1のトランジスタ
142 第2のトランジスタ
144 第3のトランジスタ
150 メモリセル
152 参照セル
160 ビット線
170 ワード線
180 メモリセルアレイ
190 比較回路
200 メモリモジュール
201 基板
202 下地絶縁膜
203 下地絶縁膜
204 低抵抗領域
206 高抵抗領域
207 高抵抗領域
208 ゲート絶縁膜
209 ゲート絶縁膜
210 ゲート電極
211 ゲート電極
212 層間絶縁膜
213 層間絶縁膜
214 電極
280 メモリセルアレイ
282 参照セル群
300 メモリモジュール
352 参照セル
500 基板
502 下地絶縁膜
504 保護絶縁膜
506 酸化物半導体膜
506a 高抵抗領域
506b 低抵抗領域
508 ゲート絶縁膜
510 ゲート電極
512 側壁絶縁膜
514 電極
516 層間絶縁膜
518 配線
600 基板
602 下地絶縁膜
606 酸化物半導体膜
608 ゲート絶縁膜
610 ゲート電極
614 電極
616 層間絶縁膜
618 配線
620 保護膜
1010 下地絶縁膜
1020 埋め込み絶縁物
1030a 半導体領域
1030b 半導体領域
1030c 半導体領域
1040 ゲート絶縁膜
1050 ゲート
1060a 側壁絶縁物
1060b 側壁絶縁物
1070 絶縁物
1080a ソース
1080b ドレイン
1141 スイッチング素子
1142 半導体記憶装置
1143 半導体記憶装置群
1189 ROMインターフェース
1190 基板
1191 ALU
1192 ALUコントローラ
1193 インストラクションデコーダ
1194 インタラプトコントローラ
1195 タイミングコントローラ
1196 レジスタ
1197 レジスタコントローラ
1198 バスインターフェース
1199 ROM
9300 筐体
9301 ボタン
9302 マイクロフォン
9303 表示部
9304 スピーカ
9305 カメラ
9320 筐体
9321 ボタン
9322 マイクロフォン
9323 表示部
Claims (2)
- n行m列(n、mは自然数)のマトリクス状に設けられた複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイと電気的に接続されるリフレッシュタイミング検出回路と、を有し、
前記メモリセルは、第1の酸化物半導体をチャネルとして有する第1のトランジスタと、前記第1のトランジスタのソース又はドレインの一方と電気的に接続される第1のキャパシタとを有し、
前記リフレッシュタイミング検出回路は、参照セルとコンパレータとを有し、
前記参照セルは、第2の酸化物半導体をチャネルとして有する第2のトランジスタと、前記第2のトランジスタのソース又はドレインの一方と電気的に接続される第2のキャパシタとを有し、
複数の前記メモリセルを有する前記メモリセルアレイに対して、前記参照セルは一つ設けられ、
i行目(1≦i≦n、iは自然数)のメモリセルは全て、前記第1のトランジスタのゲートがi行目のワード線に電気的に接続され、
前記第2のトランジスタのゲートは、前記i行目のワード線に電気的に接続され、
i行目(1≦i≦n、iは自然数)のメモリセルが有する前記第1のトランジスタのソース又はドレインの他方は、それぞれ、複数のビット線の一に電気的に接続され、
前記第2のトランジスタのソース又はドレインの他方は、前記複数のビット線の一に電気的に接続され、
前記i行目のメモリセルが有する前記第1のトランジスタ同士は、等間隔で行方向に並んでおり、
前記第2のトランジスタは、i行m列のメモリセルの前記第1のトランジスタに対して、前記i行目のメモリセルが有する前記第1のトランジスタ同士の間隔と同様の間隔をおいて行方向に並ぶ半導体記憶装置。 - n行m列(n、mは自然数)のマトリクス状に設けられた複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイと電気的に接続されるリフレッシュタイミング検出回路と、を有し、
前記メモリセルは、第1の酸化物半導体をチャネルとして有する第1のトランジスタと、前記第1のトランジスタのソース又はドレインの一方と電気的に接続される第1のキャパシタとを有し、
前記リフレッシュタイミング検出回路は、参照セルとコンパレータとを有し、
前記参照セルは、第2の酸化物半導体をチャネルとして有する第2のトランジスタと、前記第2のトランジスタのソース又はドレインの一方と電気的に接続される第2のキャパシタとを有し、
複数の前記メモリセルを有する前記メモリセルアレイに対して、前記参照セルは一つ設けられ、
i行目(1≦i≦n、iは自然数)のメモリセルは全て、前記第1のトランジスタのゲートがi行目のワード線に電気的に接続され、
前記第2のトランジスタのゲートは、前記i行目のワード線に電気的に接続され、
i行目(1≦i≦n、iは自然数)のメモリセルが有する前記第1のトランジスタのソース又はドレインの他方は、それぞれ、複数のビット線の一に電気的に接続され、
前記第2のトランジスタのソース又はドレインの他方は、前記複数のビット線の一に電気的に接続され、
前記i行目のメモリセルが有する前記第1のトランジスタ同士は、等間隔で行方向に並んでおり、
前記第2のトランジスタは、i行m列のメモリセルの前記第1のトランジスタに対して、前記i行目のメモリセルが有する前記第1のトランジスタ同士の間隔と同様の間隔をおいて行方向に並び、
前記第2のキャパシタの保持容量は、前記第1のキャパシタの保持容量よりも小さいことを特徴とする半導体記憶装置。
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