JPS63121196A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63121196A JPS63121196A JP61265373A JP26537386A JPS63121196A JP S63121196 A JPS63121196 A JP S63121196A JP 61265373 A JP61265373 A JP 61265373A JP 26537386 A JP26537386 A JP 26537386A JP S63121196 A JPS63121196 A JP S63121196A
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- 239000004065 semiconductor Substances 0.000 title claims description 4
- 239000003990 capacitor Substances 0.000 claims abstract description 30
- 238000000034 method Methods 0.000 abstract description 9
- 238000009826 distribution Methods 0.000 abstract description 8
- 238000001514 detection method Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000005520 cutting process Methods 0.000 description 3
- 101000807992 Homo sapiens Variable charge X-linked protein 2 Proteins 0.000 description 2
- 102100038974 Variable charge X-linked protein 2 Human genes 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
各ワード線にセンサセルを設け、セルキャパシタの電圧
によりリフレッシュ要求信号を上げるようにして、一定
時間が経過してもメモリセルがリフレッシュ済みであれ
ば自動的にリフレッシュ要求信号の出力を遅らせるよう
にした。
によりリフレッシュ要求信号を上げるようにして、一定
時間が経過してもメモリセルがリフレッシュ済みであれ
ば自動的にリフレッシュ要求信号の出力を遅らせるよう
にした。
本発明は半導体記憶装置、特にＤＲＡＭのリフレッシュ
制御回路に関する。
制御回路に関する。
Ｄ（ダイナミック）ＲＡＭはリフレッシュが必要であり
、そのリフレッシュ要求信号をＣＰＵが出力するもの、
及びタイマ（リングオシレータ）を備えていて自分で出
力するものがある。いずれにしてもリフレッシュは定期
的に行なわれるが、実際にリフレッシュ要、不要を検出
し、リフレッシュが必要ならくそれ程、メモリセルのキ
ャパシタの電位が変ったら）リフレッシュするタイプの
ものも考えられている。
、そのリフレッシュ要求信号をＣＰＵが出力するもの、
及びタイマ（リングオシレータ）を備えていて自分で出
力するものがある。いずれにしてもリフレッシュは定期
的に行なわれるが、実際にリフレッシュ要、不要を検出
し、リフレッシュが必要ならくそれ程、メモリセルのキ
ャパシタの電位が変ったら）リフレッシュするタイプの
ものも考えられている。
Ｄ ＲＡ Ｍ−Ａ＜自分でリフレッシュ制御するとＣＰ
ＵからはＳ（スタティック）ＲＡＭと余り変らなくなり
（メモリアクセスとりフレッシュの競合、その優先処理
の問題は残る）、そこでこの型のＤＲＡＭは擬似ＳＲＡ
Ｍと呼ばれる。
ＵからはＳ（スタティック）ＲＡＭと余り変らなくなり
（メモリアクセスとりフレッシュの競合、その優先処理
の問題は残る）、そこでこの型のＤＲＡＭは擬似ＳＲＡ
Ｍと呼ばれる。
またリフレッシュが必要なタイミングは、製造プロセス
（リークの大小）、温度、電圧などにより変り、定期的
にリフレッシュする方式では最悪事態でも記憶内容の破
壊が防げるようにする必要上短周期になる（一般に４ｍ
Ｓ程度）が、キャパシタの電位を検出してリフレッシュ
する方式ではりフレッシュ間隔を最大限引き延ばすこと
ができ、消費電力が減少しくこれは特にバッテリバンク
アップのとき有利）、メモリアクセスとの競合が少なく
なる。
（リークの大小）、温度、電圧などにより変り、定期的
にリフレッシュする方式では最悪事態でも記憶内容の破
壊が防げるようにする必要上短周期になる（一般に４ｍ
Ｓ程度）が、キャパシタの電位を検出してリフレッシュ
する方式ではりフレッシュ間隔を最大限引き延ばすこと
ができ、消費電力が減少しくこれは特にバッテリバンク
アップのとき有利）、メモリアクセスとの競合が少なく
なる。
リフレッシュが必要なタイミングを検出する方式の例と
しては、メモリセルのキャパシタと同種のキャパシタを
基板に形成しこのキャパシタの電圧を検出するようにし
ておき、リフレッシュするときこのキャパシタを充電し
そしてキャパシタ電圧が所定値以下に下るときリフレッ
シュ要求信号を出力するものがある。勿論このリフレッ
シュ要求信号が出るタイミングは、そのタイミングでは
メモリセル群中の最も速くリークするメモリセルでも正
しい読取りが出来る状態にある、そういうタイミングで
なければならず、これは基Ｆｉ（チップ）の特性により
変り、また検出用キャパシタで検出するとなると該キャ
パシタを基板上のどこに設置するかも問題である。そこ
で上記方式では複数個のキャパシタを作り、それをヒユ
ーズを介して接続しておき、各チップで所要のリフレッ
シュタイミングが得られるようにレーザ光でヒユーズを
切断してキャパシタ容量を所要値としている。
しては、メモリセルのキャパシタと同種のキャパシタを
基板に形成しこのキャパシタの電圧を検出するようにし
ておき、リフレッシュするときこのキャパシタを充電し
そしてキャパシタ電圧が所定値以下に下るときリフレッ
シュ要求信号を出力するものがある。勿論このリフレッ
シュ要求信号が出るタイミングは、そのタイミングでは
メモリセル群中の最も速くリークするメモリセルでも正
しい読取りが出来る状態にある、そういうタイミングで
なければならず、これは基Ｆｉ（チップ）の特性により
変り、また検出用キャパシタで検出するとなると該キャ
パシタを基板上のどこに設置するかも問題である。そこ
で上記方式では複数個のキャパシタを作り、それをヒユ
ーズを介して接続しておき、各チップで所要のリフレッ
シュタイミングが得られるようにレーザ光でヒユーズを
切断してキャパシタ容量を所要値としている。
しかしながら、レーザ光でヒユーズを溶断してキャパシ
タ容量を所要値にする作業は容易ではない。またキャパ
シタ容量の所要値を決定する作業も容易ではなく、また
どのチップでも同じキャパシタ容量値を用いるなら余裕
を十分とらなければならないからリフレッシュ間隔は短
くなり、クロックによる周期的なリフレッシュと余り変
らなくなる。
タ容量を所要値にする作業は容易ではない。またキャパ
シタ容量の所要値を決定する作業も容易ではなく、また
どのチップでも同じキャパシタ容量値を用いるなら余裕
を十分とらなければならないからリフレッシュ間隔は短
くなり、クロックによる周期的なリフレッシュと余り変
らなくなる。
またメモリセルはアクセスされるとそのときリフレッシ
ュが行なわれるから、改めてリフレッシュする必要はな
い。しかし、たとえば４ｍＳ周期など定期的なリフレッ
シュを行なう方式では、前回リフレッシュから４ｍＳ経
過すれば、今アクセスされたばかりのメモリセルに対し
てもリフレッシュが行なわれ、無駄が多い。
ュが行なわれるから、改めてリフレッシュする必要はな
い。しかし、たとえば４ｍＳ周期など定期的なリフレッ
シュを行なう方式では、前回リフレッシュから４ｍＳ経
過すれば、今アクセスされたばかりのメモリセルに対し
てもリフレッシュが行なわれ、無駄が多い。
本発明はか＼る点を改善し、キャパシタ容量の調整など
の厄介な作業は必要でな（、また今アクセスしたばかり
なのにリフレッシュするという無駄を除き、可及的に長
いリフレッシュ間隔を実現しようとするものである。
の厄介な作業は必要でな（、また今アクセスしたばかり
なのにリフレッシュするという無駄を除き、可及的に長
いリフレッシュ間隔を実現しようとするものである。
リフレッシュは、ワード線が選択され、センスアンプが
動作することで行なわれるから、ワード線選択を記憶す
れば、該選択から所定時間（キャパシタ電位が読出し不
可能になる程悪化する寸前までの時間）は、当該ワード
線に属するメモリセル群についてはリフレッシュの必要
がない。本発明はか−る点に着目し、そして回路も余り
複雑にならないリフレッシュ制御を実現しようとするも
のである。
動作することで行なわれるから、ワード線選択を記憶す
れば、該選択から所定時間（キャパシタ電位が読出し不
可能になる程悪化する寸前までの時間）は、当該ワード
線に属するメモリセル群についてはリフレッシュの必要
がない。本発明はか−る点に着目し、そして回路も余り
複雑にならないリフレッシュ制御を実現しようとするも
のである。
本発明の半導体記憶装置は、セルアレイ （１２）のメ
モリセル（ＭＣ）と同じ構造を持ち、各ワード線に配設
されて当該ワード線が選択されるときリフレッシュされ
るセンサセル（ＳＣＩ、ＳＣ２゜・・・・・・）と、各
センサセルのキャパシタの電圧（Ｖ ｃｘｌ。
モリセル（ＭＣ）と同じ構造を持ち、各ワード線に配設
されて当該ワード線が選択されるときリフレッシュされ
るセンサセル（ＳＣＩ、ＳＣ２゜・・・・・・）と、各
センサセルのキャパシタの電圧（Ｖ ｃｘｌ。
ＶＣＸ２．・・・・・・）を検出し、１つでも所定値以
下になれば信号（φｓ）を生じる第１の回路（Ｑａ。
下になれば信号（φｓ）を生じる第１の回路（Ｑａ。
Ｌ３．Ｑｌ、Ｑ２・・・・・・、Ｌ２）と、該信号（φ
ｓ）が発生するときリフレッシュ要求信号（φＲＦＳＨ
）を出力する回路（ＡＧ、Ｉ）とを備えるこ也を特徴と
するものである。
ｓ）が発生するときリフレッシュ要求信号（φＲＦＳＨ
）を出力する回路（ＡＧ、Ｉ）とを備えるこ也を特徴と
するものである。
〔作用〕
この記憶装置では、リアルセルと同じ構造のセンサセル
を各ワード線に設け、このセンサセルアレイによりリア
ルセルアレイのリフレッシュタイム分布を代表させかつ
それより必らず短いリフレソシュ間隔を実現させ、更に
メモリアクセスでワード線が選択されたら当該ワード線
に屈するセンサセルをリフレッシュするようにしたので
、プロセス、温度、電圧条件に自動的に適合し、かつメ
モリアクセス状態にも適合して、可及的に長い間隔のセ
ルフリフレッシュを行なうことができる。
を各ワード線に設け、このセンサセルアレイによりリア
ルセルアレイのリフレッシュタイム分布を代表させかつ
それより必らず短いリフレソシュ間隔を実現させ、更に
メモリアクセスでワード線が選択されたら当該ワード線
に屈するセンサセルをリフレッシュするようにしたので
、プロセス、温度、電圧条件に自動的に適合し、かつメ
モリアクセス状態にも適合して、可及的に長い間隔のセ
ルフリフレッシュを行なうことができる。
レーザ光でヒユーズ切断などの面倒な調整は必要でな（
、回路Ｍ単、製作容易などの利点も得られる。
、回路Ｍ単、製作容易などの利点も得られる。
第１図に本発明の実施例を示す。ＷＬＩ、ＷＬ２゜・・
・・・・はワード線、ＢＬＩ、ＢＬ２． ・・・・・・
、ＢＬＩ。
・・・・はワード線、ＢＬＩ、ＢＬ２． ・・・・・・
、ＢＬＩ。
ＢＬ ２．・・・・・・はビット線で、これらの各交点
にメモリセルＭＣが配設される。このメモリはＤＲＡＭ
であるからメモリセルＭＣは１トランジスタエキヤパシ
タ型である。Ｓ／Ａはセンスアンプで、図示しないがこ
れらのセンスアンプ群に沿ってデータバスが走り、該デ
ータバスと各ビット線との間にはコラムデコーダにより
オン／オフされるゲートが接続される。ＳＣＩ、ＳＣ２
，・・・・・・はセンサセルで、メモリセルＭＣと同じ
構造を持ち、ビット線方向に一列に並べられ、各センサ
セルのトランジスタのゲートはワード線ＷＬ１．ＷＬ２
．・・・・・・に接続される。該トランジスタのドレイ
ンは電源ＶｃｃｉｊｊＬ＋に接続され、従ってこのセン
サセルはデータの書込み／続出しには関与しない。Ｑ
Ｉ。
にメモリセルＭＣが配設される。このメモリはＤＲＡＭ
であるからメモリセルＭＣは１トランジスタエキヤパシ
タ型である。Ｓ／Ａはセンスアンプで、図示しないがこ
れらのセンスアンプ群に沿ってデータバスが走り、該デ
ータバスと各ビット線との間にはコラムデコーダにより
オン／オフされるゲートが接続される。ＳＣＩ、ＳＣ２
，・・・・・・はセンサセルで、メモリセルＭＣと同じ
構造を持ち、ビット線方向に一列に並べられ、各センサ
セルのトランジスタのゲートはワード線ＷＬ１．ＷＬ２
．・・・・・・に接続される。該トランジスタのドレイ
ンは電源ＶｃｃｉｊｊＬ＋に接続され、従ってこのセン
サセルはデータの書込み／続出しには関与しない。Ｑ
Ｉ。
Ｑ ２ 、・・・・・・は各センサセルのキャパシタの
電圧”ＣＸ＋ＶＣＸ２ 、・・・・・・検出用のトラン
ジスタで、ソースは電源線Ｌ３に、ドレインは出力線Ｌ
２に接続される。メモリセル及びセンサセルなどのトラ
ンジスタはｎチャネルＭＯＳ）ランジスタであるが、こ
の検出用トランジスタＱｌ、Ｑ２．・・・・・・はｐチ
ャネルＭＯ３）ランジスタである。線Ｌ３は線Ｌ１に、
ゲート、ドレイン短絡のｎチャネルＭＯＳ）ランジスタ
Ｑａを介して接続され、従ってＬ３の電位はＶｃｃ−Ｖ
ＴＨＮ、こ−でＶ ＴＩＮはＱａの閾値電圧、である。
電圧”ＣＸ＋ＶＣＸ２ 、・・・・・・検出用のトラン
ジスタで、ソースは電源線Ｌ３に、ドレインは出力線Ｌ
２に接続される。メモリセル及びセンサセルなどのトラ
ンジスタはｎチャネルＭＯＳ）ランジスタであるが、こ
の検出用トランジスタＱｌ、Ｑ２．・・・・・・はｐチ
ャネルＭＯ３）ランジスタである。線Ｌ３は線Ｌ１に、
ゲート、ドレイン短絡のｎチャネルＭＯＳ）ランジスタ
Ｑａを介して接続され、従ってＬ３の電位はＶｃｃ−Ｖ
ＴＨＮ、こ−でＶ ＴＩＮはＱａの閾値電圧、である。
出力線Ｌ２はアントゲ−）ＡＣの一方の入力端に、また
インバータＩを介して他方の入力端に接続され、更にｎ
チャネルＭＯＳ）ランジスタＱｂを介してグランドへ接
続される。これらは全てチップ１０上に形成される。チ
ップ１０上には図示のセルアレイ１２、センサセルアレ
イ１４、検出回路１６の他に図示しないワードデコーダ
、コラムデコーダ、データバス等が形成される。
インバータＩを介して他方の入力端に接続され、更にｎ
チャネルＭＯＳ）ランジスタＱｂを介してグランドへ接
続される。これらは全てチップ１０上に形成される。チ
ップ１０上には図示のセルアレイ１２、センサセルアレ
イ１４、検出回路１６の他に図示しないワードデコーダ
、コラムデコーダ、データバス等が形成される。
第２図の波形図を参照しながら動作を説明すると、セン
サセルＳＣＩ、ＳＣ２，・・・・・・のキャパシタ電圧
ｖｃＸ１．ｖｃＸ２．・・・・・・がいずれも高い間は
トランジスタＱ＋ ＊ Ｑ ２１ ・・・・・・はオ
フであり、出力線Ｌ２の電位φｓはＬ（ロー）レベル、
従ってアンドゲートＡＧの出力φＲＦＳＨはしてある。
サセルＳＣＩ、ＳＣ２，・・・・・・のキャパシタ電圧
ｖｃＸ１．ｖｃＸ２．・・・・・・がいずれも高い間は
トランジスタＱ＋ ＊ Ｑ ２１ ・・・・・・はオ
フであり、出力線Ｌ２の電位φｓはＬ（ロー）レベル、
従ってアンドゲートＡＧの出力φＲＦＳＨはしてある。
このような状態でメモリがアクセスされ、ワード線例え
ばＷＬｎが選択されるとセンサセルアレイ１４ではセン
サセルＳＣｎのトランジスタがオンになり、該セルのキ
ャパシタを充電し、キャパシタ電圧Ｖ。ＸｎはＨレベル
になる。選択されないワード線のセンサセルキャパシタ
は充電されず、放電を続け、センサセルＳＣｎのキャパ
シタも充電後は放電を開始する。
ばＷＬｎが選択されるとセンサセルアレイ１４ではセン
サセルＳＣｎのトランジスタがオンになり、該セルのキ
ャパシタを充電し、キャパシタ電圧Ｖ。ＸｎはＨレベル
になる。選択されないワード線のセンサセルキャパシタ
は充電されず、放電を続け、センサセルＳＣｎのキャパ
シタも充電後は放電を開始する。
やがであるセンサセル例えばＳＣＩのキャパシタの電圧
Ｖ。Ｘ、が予定値Ｖｓ以下になるとトランジスタＱ１は
オンになり、信号φｓはＨ１インバータ■による遅延で
信号φにもまだＨ１従ってアントゲ−）ＡＣの出力φＲ
ＦｓＨはＨになる。この信号φＲＦＳＨはリフレッシュ
要求信号になり、セルアレイ１２のバーストリフレッシ
ュが開始する。このリフレッシュでは全ワード線が逐次
選択され、センスアンプが動作し、セルアレイ１２の全
メモリセルがリフレッシュされる。そしてワード線が逐
次選択されるとき、当該ワード線に属するセンサセルの
トランジスタがオンになり、当該キャパシタがＶｃｃで
充電される。バーストリフレッシュが完了すると信号φ
ｐがＨになり、トランジスタＱｂをオンにする。ワード
線が次々と選択されてセンサセルのキャパシタが充電さ
れると、検出用トランジスタＱｌ、Ｑ２．・・・は逐次
オフになり、リフレッシュ完了時点では全トランジスタ
Ｑ ＋ 。
Ｖ。Ｘ、が予定値Ｖｓ以下になるとトランジスタＱ１は
オンになり、信号φｓはＨ１インバータ■による遅延で
信号φにもまだＨ１従ってアントゲ−）ＡＣの出力φＲ
ＦｓＨはＨになる。この信号φＲＦＳＨはリフレッシュ
要求信号になり、セルアレイ１２のバーストリフレッシ
ュが開始する。このリフレッシュでは全ワード線が逐次
選択され、センスアンプが動作し、セルアレイ１２の全
メモリセルがリフレッシュされる。そしてワード線が逐
次選択されるとき、当該ワード線に属するセンサセルの
トランジスタがオンになり、当該キャパシタがＶｃｃで
充電される。バーストリフレッシュが完了すると信号φ
ｐがＨになり、トランジスタＱｂをオンにする。ワード
線が次々と選択されてセンサセルのキャパシタが充電さ
れると、検出用トランジスタＱｌ、Ｑ２．・・・は逐次
オフになり、リフレッシュ完了時点では全トランジスタ
Ｑ ＋ 。
Ｑ２．・・・・・・がオフになる。この状態で上記のよ
うにトランジスタＱｂがオンになると出力線Ｌ２のレベ
ルφｓはＬになり、や−遅れてφにはＨになる。リフレ
ッシュ要求信号φＲＦＳＨはφｓ、φｋが共にＨのとき
のみＨであるから図示の如くなり、インバータＩ （こ
れは１個とは限らず所要遅延が得られる個数とする）に
よる遅延の間Ｈになる。
うにトランジスタＱｂがオンになると出力線Ｌ２のレベ
ルφｓはＬになり、や−遅れてφにはＨになる。リフレ
ッシュ要求信号φＲＦＳＨはφｓ、φｋが共にＨのとき
のみＨであるから図示の如くなり、インバータＩ （こ
れは１個とは限らず所要遅延が得られる個数とする）に
よる遅延の間Ｈになる。
リフレッシュ要求信号φＲＦＳＨは同じチップ内に設け
たりフレッシェ実行回路（リフレッシュアドレス発生回
路などを含む）に加えてリフレッシュを開始させてもよ
く、または外部（ＣＰ Ｕ）へ送出して外部より改めて
リフレッシュ要求信号を出力させてもよい。後者の場合
リフレッシュアドレスは外部より入力される。
たりフレッシェ実行回路（リフレッシュアドレス発生回
路などを含む）に加えてリフレッシュを開始させてもよ
く、または外部（ＣＰ Ｕ）へ送出して外部より改めて
リフレッシュ要求信号を出力させてもよい。後者の場合
リフレッシュアドレスは外部より入力される。
セルフリフレッシュで最も重要な点は、セルのりフレッ
シュタイムが温度、電圧、製造プロセス等に大き（依存
して変るのを的確に捉えるセンサを持ち、どんな使用条
件下でも、どのセルのリフレッシュタイム限界値よりや
＼短い間隔で確実にリフレッシュが行なわれることであ
る。セルのリフレッシュタイムは各セル毎に異なり、短
いもの、長いもの、様々である。第３図（ａ）は各セル
のりフレッシュタイムの分布例を示し、本例ではＴａ＝
７０℃において短いもので７０ ｍ Ｓ ％長いもので
１８０ｍ５、一番多いのは１５０ｍ５である。この分布
曲線は温度が上ると下方へ、温度が下ると上方へ移動す
る。センサセルアレイ１４はか＼る分布を代表しそして
最も短い間隔のものは、セルアレイ１２の最も短い間隔
のものより更に所定値（マージン）δだけ短くなければ
ならない。センサセルとしてそのセル容量がリアルセル
容量より小さいものを用い、またジャンクション面積は
リアルセルと同様とし、か＼るセンサセルを各ワード線
に従ってビット線方向にチップを横断して配置すると、
そのリフレッシュタイムの分布は３図（ｂ）の如くなり
（メモリセルのそれと相似、但し全体として短間隔側ヘ
シフトしている。ピークが低いのはセル数が少数のため
）、その最も短いものでリフレッシュ要求信号を上げる
ことで上記要求を満足することができる。
シュタイムが温度、電圧、製造プロセス等に大き（依存
して変るのを的確に捉えるセンサを持ち、どんな使用条
件下でも、どのセルのリフレッシュタイム限界値よりや
＼短い間隔で確実にリフレッシュが行なわれることであ
る。セルのリフレッシュタイムは各セル毎に異なり、短
いもの、長いもの、様々である。第３図（ａ）は各セル
のりフレッシュタイムの分布例を示し、本例ではＴａ＝
７０℃において短いもので７０ ｍ Ｓ ％長いもので
１８０ｍ５、一番多いのは１５０ｍ５である。この分布
曲線は温度が上ると下方へ、温度が下ると上方へ移動す
る。センサセルアレイ１４はか＼る分布を代表しそして
最も短い間隔のものは、セルアレイ１２の最も短い間隔
のものより更に所定値（マージン）δだけ短くなければ
ならない。センサセルとしてそのセル容量がリアルセル
容量より小さいものを用い、またジャンクション面積は
リアルセルと同様とし、か＼るセンサセルを各ワード線
に従ってビット線方向にチップを横断して配置すると、
そのリフレッシュタイムの分布は３図（ｂ）の如くなり
（メモリセルのそれと相似、但し全体として短間隔側ヘ
シフトしている。ピークが低いのはセル数が少数のため
）、その最も短いものでリフレッシュ要求信号を上げる
ことで上記要求を満足することができる。
リフレッシュタイムは温度で指数関数的に変るから、第
４図に示すように、メモリセルのりフレッシュタイムが
曲線Ｃ１なら、これより常に若干短い間隔の曲線Ｃ２で
リフレッシュ要求信号を上げるようにするとよく、これ
により記憶情報の破壊を招くことなくかつ可及的に長い
リフレッシュ間隔を実現できる。センサセルアレイ１４
を用いると、第３図（ｂ）のそのリフレッシュ間隔分布
曲線も温度に従って上、下するから、曲線Ｃ２のリフレ
ッシュが可能になる。
４図に示すように、メモリセルのりフレッシュタイムが
曲線Ｃ１なら、これより常に若干短い間隔の曲線Ｃ２で
リフレッシュ要求信号を上げるようにするとよく、これ
により記憶情報の破壊を招くことなくかつ可及的に長い
リフレッシュ間隔を実現できる。センサセルアレイ１４
を用いると、第３図（ｂ）のそのリフレッシュ間隔分布
曲線も温度に従って上、下するから、曲線Ｃ２のリフレ
ッシュが可能になる。
このワード線選択（メモリアクセス）でもリフレッシュ
されるセンサセルアレイ１４を用いると、リアルセルア
レイ１２のバーストリフレッシュから次のバーストリフ
レッシュを行なうべきタイミングを計測できるだけでな
く、メモリアクセスが行なわれたら当該ワード線のセン
サセルもリフレッシュしてしまい、最初から測定し直す
ので、少なくとも当該ワード線に属するセンサセルによ
るリフレッシュ要求信号の発生はなく （全ワード線が
次々とアクセスされるならリフレッシュは中断）、リフ
レッシュ間隔は可及的に引き伸ばされる。
されるセンサセルアレイ１４を用いると、リアルセルア
レイ１２のバーストリフレッシュから次のバーストリフ
レッシュを行なうべきタイミングを計測できるだけでな
く、メモリアクセスが行なわれたら当該ワード線のセン
サセルもリフレッシュしてしまい、最初から測定し直す
ので、少なくとも当該ワード線に属するセンサセルによ
るリフレッシュ要求信号の発生はなく （全ワード線が
次々とアクセスされるならリフレッシュは中断）、リフ
レッシュ間隔は可及的に引き伸ばされる。
このリフレッシュ制御では、セルアレイの殆んどのワー
ド線が選択されても残りの少数本が選択されなければ、
該少数本に属するセンサセルによりφＲＦＳＨが発生し
、セルアレイ全体のリフレッシュが行なわれることにな
る。これを防ぐにはワード線の選択／非選択を記憶し、
非選択ワード線についてのみバーストリフレッシュすれ
ばよいが、これを行なうには制御回路が複雑になる。こ
の点第１図の、どれか１つでも予定値Ｖｓ以下になれば
φＲＦ≦Ｈを上げる、メモリアクセスでワード線が選択
されたら当該ワード線のセンサセルをリフレッシュして
おく、方式では図示の如く回路が簡単である。
ド線が選択されても残りの少数本が選択されなければ、
該少数本に属するセンサセルによりφＲＦＳＨが発生し
、セルアレイ全体のリフレッシュが行なわれることにな
る。これを防ぐにはワード線の選択／非選択を記憶し、
非選択ワード線についてのみバーストリフレッシュすれ
ばよいが、これを行なうには制御回路が複雑になる。こ
の点第１図の、どれか１つでも予定値Ｖｓ以下になれば
φＲＦ≦Ｈを上げる、メモリアクセスでワード線が選択
されたら当該ワード線のセンサセルをリフレッシュして
おく、方式では図示の如く回路が簡単である。
センサセルアレイはリアルセルアレイのリーク状態を代
表するものであり、リークはチップ上の位置によっても
変るから、センサセルアレイの位置は第１図のようにセ
ルアレイ１２の下端に限らず、上端または中央でもよ（
、あるいは上、下端など複数列設けて、よりよくリアル
セルアレイのリーク状態を代表させるようにしてもよい
。
表するものであり、リークはチップ上の位置によっても
変るから、センサセルアレイの位置は第１図のようにセ
ルアレイ１２の下端に限らず、上端または中央でもよ（
、あるいは上、下端など複数列設けて、よりよくリアル
セルアレイのリーク状態を代表させるようにしてもよい
。
センサセルアレイは、リアルセルアレイの最も早（限界
値に達するリアルセルより僅かに早（限界値に達する必
要があり、これにはセンサセルのキャパシタの容量をリ
アルセルのキャパシタの容量より小さくする及び又は検
出用トランジスタＱ Ｉ。
値に達するリアルセルより僅かに早（限界値に達する必
要があり、これにはセンサセルのキャパシタの容量をリ
アルセルのキャパシタの容量より小さくする及び又は検
出用トランジスタＱ Ｉ。
Ｑ２・・・・・・の閾値を適当に定めるという方法をと
る。
る。
以上説明したように本発明では、リアルセルと同じ構造
のセンサセルを各ワード線に設け、このセンサセルアレ
イによりリアルセルアレイのリフレッシュタイム分布を
代表させかつそれより必ず短いリフレッシュ間隔を実現
させ、更にメモリアクセスでワード線が選択されたら当
該ワード線に属するセンサセルをリフレッシュするよう
にしたので、プロセス、温度、電圧条件に自動的に適合
し、かつメモリアクセス状態にも適合して、可及的に長
い間隔のセルフリフレッシュを行なうことができる。レ
ーザ光でヒユーズ切断などの面倒な調整は必要でなく、
回路簡単、製作容易などの利点も得られる。
のセンサセルを各ワード線に設け、このセンサセルアレ
イによりリアルセルアレイのリフレッシュタイム分布を
代表させかつそれより必ず短いリフレッシュ間隔を実現
させ、更にメモリアクセスでワード線が選択されたら当
該ワード線に属するセンサセルをリフレッシュするよう
にしたので、プロセス、温度、電圧条件に自動的に適合
し、かつメモリアクセス状態にも適合して、可及的に長
い間隔のセルフリフレッシュを行なうことができる。レ
ーザ光でヒユーズ切断などの面倒な調整は必要でなく、
回路簡単、製作容易などの利点も得られる。
第１図は本発明の実施例を示す回路図、第２図〜第４図
は動作説明用の波形図およびグラフである。 第１図で１２はセルアレイ、１４はセンサセルアレイ、
ＳＣＩ、ＳＣ２，・・・・・・はセンサセル、１６は検
出回路である。
は動作説明用の波形図およびグラフである。 第１図で１２はセルアレイ、１４はセンサセルアレイ、
ＳＣＩ、ＳＣ２，・・・・・・はセンサセル、１６は検
出回路である。
Claims (1)
- 【特許請求の範囲】 セルアレイ（１２）のメモリセル（ＭＣ）と同じ構造を
持ち、各ワード線に配設されて当該ワード線が選択され
るときリフレッシュされるセンサセル（ＳＣ＿１、ＳＣ
＿２、・・・・・・）と、各センサセルのキャパシタの
電圧（Ｖ＿ｃ＿ｘ＿１、Ｖ＿ｃ＿ｘ＿２・・・・・・）
を検出し、１つでも所定値以下になれば信号（φｓ）を
生じる第１の回路（Ｑ＿ａ、Ｌ＿３、Ｑ＿１Ｑ＿２・・
・・・・、Ｌ＿２）と、 該信号（φｓ）が発生するときリフレッシュ要求信号（
φ＿Ｒ＿Ｆ＿Ｓ＿Ｈ）を出力する回路（Ａ＿Ｇ、Ｉ）と
を備えることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61265373A JPS63121196A (ja) | 1986-11-07 | 1986-11-07 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61265373A JPS63121196A (ja) | 1986-11-07 | 1986-11-07 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63121196A true JPS63121196A (ja) | 1988-05-25 |
Family
ID=17416279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61265373A Pending JPS63121196A (ja) | 1986-11-07 | 1986-11-07 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63121196A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01302595A (ja) * | 1988-05-30 | 1989-12-06 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| JPH04252490A (ja) * | 1991-01-28 | 1992-09-08 | Nec Corp | 半導体記憶装置のリフレッシュ回路 |
| JP2003045197A (ja) * | 2001-06-29 | 2003-02-14 | Hynix Semiconductor Inc | 半導体メモリ装置及びそのテスト方法 |
| JP2017162538A (ja) * | 2011-04-29 | 2017-09-14 | 株式会社半導体エネルギー研究所 | 半導体記憶装置 |
-
1986
- 1986-11-07 JP JP61265373A patent/JPS63121196A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01302595A (ja) * | 1988-05-30 | 1989-12-06 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| JPH04252490A (ja) * | 1991-01-28 | 1992-09-08 | Nec Corp | 半導体記憶装置のリフレッシュ回路 |
| JP2003045197A (ja) * | 2001-06-29 | 2003-02-14 | Hynix Semiconductor Inc | 半導体メモリ装置及びそのテスト方法 |
| JP2017162538A (ja) * | 2011-04-29 | 2017-09-14 | 株式会社半導体エネルギー研究所 | 半導体記憶装置 |
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