JP6114504B2 - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP6114504B2
JP6114504B2 JP2012100730A JP2012100730A JP6114504B2 JP 6114504 B2 JP6114504 B2 JP 6114504B2 JP 2012100730 A JP2012100730 A JP 2012100730A JP 2012100730 A JP2012100730 A JP 2012100730A JP 6114504 B2 JP6114504 B2 JP 6114504B2
Authority
JP
Japan
Prior art keywords
transistor
film
oxide semiconductor
oxide
capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012100730A
Other languages
English (en)
Other versions
JP2012256408A (ja
JP2012256408A5 (ja
Inventor
熱海　知昭
知昭 熱海
善也 武分
善也 武分
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2012100730A priority Critical patent/JP6114504B2/ja
Publication of JP2012256408A publication Critical patent/JP2012256408A/ja
Publication of JP2012256408A5 publication Critical patent/JP2012256408A5/ja
Application granted granted Critical
Publication of JP6114504B2 publication Critical patent/JP6114504B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4099—Dummy cell treatment; Reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/10—Arrangements for interconnecting storage elements electrically, e.g. by wiring for interconnecting capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/411—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs characterised by materials, geometry or structure of the substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Description

トランジスタなどの半導体素子を含む回路を有する半導体記憶装置およびその駆動方法に関する。
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、１つのトランジスタと１つのキャパシタで１ビット分のデータを記憶することのできる半導体記憶装置である。ＤＲＡＭは、単位メモリセルあたりの面積が小さく、モジュール化した際の集積化が容易であり、かつ安価に製造できる利点を有する。
ＤＲＡＭは、必要な電荷が失われる前に充電し直す（リフレッシュする）必要が生じる。リフレッシュ動作を行うタイミングは、メモリコントローラやメモリコントローラ内蔵マイコンのカウンタでタイミングをカウントし、カウントが決められた値になるとリフレッシュ動作を行うような構成となっている。
リフレッシュ動作が増えると、その分消費電力が高くなってしまうため、リフレッシュ動作の頻度を低減する試みがなされている（特許文献１参照。）
特開平０７−２５４２７２号公報
従来のＤＲＡＭは、データを保持するために数十ミリ秒間隔でリフレッシュ動作をしなければならず、消費電力の増大を招いていた。また、頻繁にトランジスタのオン状態とオフ状態が切り換わるのでトランジスタの劣化が問題となっていた。この問題は、記憶容量が増大し、トランジスタの微細化が進むにつれて顕著になっていった。
そこで、データを保持するために行うリフレッシュ動作の頻度を低減し、消費電力の小さい半導体記憶装置を提供することを課題の一とする。
また、小面積かつ低消費電力である半導体記憶装置を提供することを課題の一とする。
本発明の一態様は、酸化物半導体を用いた第１のトランジスタ、および第１のキャパシタからなるメモリセルをマトリクス状に有するメモリセルアレイと、ｐチャネル型である第３のトランジスタ、第２のキャパシタおよび酸化物半導体を用いた第２のトランジスタを有する参照セル、ならびに抵抗素子およびコンパレータを有する比較回路を有するリフレッシュタイミング検出回路と、を有するメモリモジュールにおいて、第１のトランジスタを介して第１のキャパシタに電位が与えられると第２のトランジスタを介して第２のキャパシタに電位が与えられ、第２のキャパシタの電位に応じて第３のトランジスタのドレイン電流値が変化し、第３のトランジスタのドレイン電流値が任意の値より大きくなると、メモリセルアレイおよび参照セルのリフレッシュ動作を行う。
メモリセルは、第１のトランジスタのドレインと第１のキャパシタの一対の電極の一方が接続され、該第１のキャパシタの一対の電極の他方が接地される。なお、第１のトランジスタのソースがビット線と接続され、第１のトランジスタのゲートがワード線と接続される。
リフレッシュタイミング検出回路は、第３のトランジスタのゲートが第２のトランジスタのドレインおよび第２のキャパシタの一対の電極の一方と接続され、第３のトランジスタのソースがハイレベルの電源電位（ＶＤＤ）と接続され、第３のトランジスタのドレインが抵抗素子の一対の電極の一方およびコンパレータの一対の電極の一方と接続され、第２のキャパシタの一対の電極の他方および抵抗素子の一対の電極の他方が接地される。なお、第２のトランジスタのソースが参照ビット線と接続され、第１のトランジスタのゲートが参照ワード線と接続される。
まず、メモリセルアレイを構成するメモリセルの一つにデータ１を書き込む場合、ワード線に高電位（ＶＨ：第１のトランジスタのしきい値電圧（Ｖｔｈ１）にＶＤＤを加えたよりも大きな電位）を印加する。次に、ビット線にＶＤＤを印加することで、第１のキャパシタにデータ１に対応する電荷が保持される。
このとき、参照セルにもデータ１を書き込む。参照セルにデータ１を書き込むには、参照ワード線の電位をＶＨとし、参照ビット線の電位をＶＤＤとすればよい。
参照セルにデータ１を書き込むと、第２のキャパシタに保持された電荷によって第３のトランジスタのゲートが第３のトランジスタのしきい値電圧（Ｖｔｈ２）より高くなり、第３のトランジスタはオフ状態となる。そのため、第３のトランジスタのソースをＶＤＤとしてもドレイン電流はほとんど流れない。ところが、第２のキャパシタに保持された電荷が第２のトランジスタのオフ電流などによって徐々に失われていき、第２のキャパシタの電位がＶｔｈ２以下になると、第３のトランジスタにドレイン電流が流れる。
ここで、比較回路において抵抗素子の電圧がコンパレータの一対の電極の他方に接続した参照電位（Ｖｒｅｆ）と比べて高くなったとき、メモリセルアレイおよび参照セルのリフレッシュ動作を行う。
なお、第１のトランジスタおよび第２のトランジスタは同様の構成とする。こうすることで、第１のトランジスタと第２のトランジスタのオフ電流が同等となる。そのため、第１のキャパシタおよび第２のキャパシタに保持される電荷が失われていく時間も同等となる。したがって、第２のキャパシタの電位の変化による第３のトランジスタのドレイン電流値の変化をモニターすることで、メモリセルからデータ１が失われるタイミングを知ることができるため、データ１が失われる前にあらかじめリフレッシュ動作を行うことができる。
また、参照ワード線はワード線と共通化できる。参照ワード線をワード線と共通化することで、配線数を低減でき、またメモリセルの書き込みと同時に参照セルへの書き込みが可能となる。また、参照ビット線はビット線と共通化できる。参照ビット線をビット線と共通化することで、メモリモジュールの小面積化が可能となる。
なお、第３のトランジスタを設けず、直接第２のトランジスタと第２のキャパシタとコンパレータの一対の電極の一方とを接続しても構わない。その場合、第２のキャパシタの電圧と、コンパレータの一対の電極の他方に接続したＶｒｅｆとの比較を行い、第２のキャパシタの電圧がＶｒｅｆ未満となったときにメモリセルアレイおよび参照セルのリフレッシュ動作を行う構成とすればよい。
また、第２のキャパシタの保持容量を第１のキャパシタの保持容量よりも小さくしても構わない。その場合、第１のキャパシタの電荷よりも第２のキャパシタの電荷が先に失われるため、第１のキャパシタから電荷が失われる前に確実にリフレッシュ動作を行うことができる。
また、リフレッシュタイミング検出回路において、参照セルを複数設けると好ましい。参照セルが複数設けられる場合、いち早く電荷が失われた参照セルに合わせてリフレッシュ動作を行えばよい。こうすることで、メモリセルおよび参照セルをそれぞれ構成する第１のトランジスタおよび第２のトランジスタのオフ電流のばらつきの影響を低減し、データ１が失われる前に確実にリフレッシュ動作を行うことができる。
第１のトランジスタおよび第２のトランジスタに用いる酸化物半導体は、バンドギャップが２．５ｅＶ以上、好ましくは３．０ｅＶ以上の材料を選択すればよい。バンドギャップを前述の範囲とすることによって、トランジスタのオフ電流を小さくすることができる。なお、本発明の一態様を、バンドギャップが前述の範囲に入り、かつ半導体特性を示す酸化物半導体ではない材料に置き換えて適用しても構わない。
また、酸化物半導体は、間接的または直接的にキャリアを生成する不純物（水素、アルカリ金属、アルカリ土類金属、希ガス、窒素、リンおよびホウ素など）が極力少なくなるよう高純度化されていると好ましい。さらに、酸素欠損を極力低減することが好ましい。酸化物半導体中の不純物および酸素欠損を低減することによって、酸化物半導体中におけるキャリアの生成が低減され、トランジスタのオフ電流を小さくすることができる。
以上のようなオフ電流の小さいトランジスタを第１のトランジスタとして用いると、第１のキャパシタに蓄積される電荷の保持特性を向上させることができ、リフレッシュ動作の頻度を低減することが可能となる。
リフレッシュ動作の頻度を低減させる方法として、メモリコントローラやメモリコントローラ内蔵マイコンのカウンタでタイミングをカウントし、カウントが決められた値になるとリフレッシュ動作を行うような構成のメモリモジュールとする方法が知られている。しかしこの場合、カウンタに含まれるレジスタの数が膨大となり、メモリモジュールに占めるカウンタの面積を増大させてしまう。また、カウンタの動作に起因する消費電流の増大が起こってしまう。
本発明の一態様を適用することで、カウンタを用いずにリフレッシュ動作のタイミングを検出することが可能となり、メモリモジュールの面積の増大および消費電流の増大を抑制できる。
データ保持のためのリフレッシュ動作の頻度を低減し、消費電力の小さい半導体記憶装置を得ることができる。
また、リフレッシュタイミング検出回路として長い期間をカウントするカウンタを設ける必要がないため、小面積かつ低消費電力であるリフレッシュタイミング検出回路を有する半導体記憶装置を得ることができる。
本発明の一態様である半導体記憶装置の例を示す回路図。 本発明の一態様である半導体記憶装置の例を示す回路図。 本発明の一態様である半導体記憶装置の例を示す回路図。 本発明の一態様である半導体記憶装置を構成するトランジスタの構造の例を示す断面図。 本発明の一態様であるトランジスタを用いたＣＰＵの具体例を示すブロック図およびその一部の回路図。 本発明の一態様である電子機器の例を示す斜視図。 本発明の一態様に係る酸化物材料の構造を説明する図。 本発明の一態様に係る酸化物材料の構造を説明する図。 本発明の一態様に係る酸化物材料の構造を説明する図。 酸化物半導体の成膜温度と欠陥密度の関係を示す図。 酸化物半導体を用いた理想的なトランジスタの電界効果移動度を示す図。 計算によって得られた電界効果移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と電界効果移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と電界効果移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と電界効果移動度のゲート電圧依存性を説明する図。 計算に用いたトランジスタの断面構造を説明する図。 酸化物半導体膜を用いたトランジスタ特性を示す図。 試料Ａおよび試料ＢのＸＲＤスペクトルを示す図。 トランジスタのオフ電流と測定時基板温度との関係を示す図。 Ｉｄおよび電界効果移動度のＶｇ依存性を示す図。 基板温度としきい値電圧の関係および基板温度と電界効果移動度の関係を示す図。 半導体装置の上面図および断面図。 半導体装置の上面図および断面図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
本明細書において、トランジスタのソースとドレインは、一方をドレインと呼ぶとき他方をソースとする。すなわち、電位の高低によってそれらを区別しない。したがって、ソースとされている部分をドレインと読み替えることもできる。
また、電圧は、ある電位と、基準の電位（例えばグラウンド電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。また、電位ＶＨ、電位ＶＤＤ、電位ＧＮＤなどのように電位を表記したとしても、厳密に電位ＶＨ、電位ＶＤＤ、電位ＧＮＤとなっていないことがある。よって、電位ＶＨ、電位ＶＤＤ、電位ＧＮＤは、電位ＶＨ近傍、電位ＶＤＤ近傍、電位ＧＮＤ近傍と置き換えることができる。なお、「接地する」と「ＧＮＤに接続する」は同義である。
本明細書においては「接続する」と表現される場合であっても、現実の回路においては物理的な接続部分がなく、配線が延在している場合だけのこともある。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
（実施の形態１）
本実施の形態では、本発明の一態様を適用した半導体記憶装置について説明する。
図１は、半導体記憶装置であるメモリモジュール１００の回路図である。
メモリモジュール１００は、マトリクス状に設けられた複数のメモリセル１５０からなるメモリセルアレイ１８０と、参照セル１５２および比較回路１９０からなるリフレッシュタイミング検出回路と、ローデコーダ１１０と、カラムデコーダ１１２と、ビット線１６０と、ワード線１７０と、を有する。
メモリセル１５０は、酸化物半導体を用いた第１のトランジスタ１４０、および第１のキャパシタ１３０を有する。酸化物半導体を用いることで、第１のトランジスタ１４０のオフ電流を小さくすることができる。
本明細書においては、酸化物半導体を用いたトランジスタとそのほかのトランジスタとを区別するために、図１などで第１のトランジスタ１４０に示す記号を用いる。
参照セル１５２は、ｐチャネル型である第３のトランジスタ１４４、酸化物半導体を用いた第２のトランジスタ１４２および第２のキャパシタ１３２を有する。ここで、第１のトランジスタ１４０および第２のトランジスタ１４２は同様の構成とする。また、第１のトランジスタ１４０および第２のトランジスタ１４２は、同一の酸化物半導体膜を利用することができる。また、第２のキャパシタ１３２の容量は、第１のキャパシタ１３０の容量以下とすると好ましい。
比較回路１９０は、抵抗素子１１８およびコンパレータ１１６を有する。
ローデコーダ１１０は複数のワード線１７０を有し、カラムデコーダ１１２は複数のビット線１６０を有する。
個々のメモリセル１５０において、第１のトランジスタ１４０のゲートがワード線１７０と接続され、第１のトランジスタ１４０のソースがビット線１６０と接続され、第１のトランジスタ１４０のドレインが第１のキャパシタ１３０の一対の電極の一方と接続され、第１のキャパシタ１３０の一対の電極の他方がＧＮＤに接続される。
参照セル１５２において、第２のトランジスタ１４２のゲートがワード線１７０と接続され、第２のトランジスタ１４２のソースがビット線１６０と接続され、第２のトランジスタ１４２のドレインが第２のキャパシタ１３２の一対の電極の一方および第３のトランジスタ１４４のゲートと接続され、第２のキャパシタ１３２の一対の電極の他方がＧＮＤに接続され、第３のトランジスタ１４４のソースがハイレベルの電源電位（ＶＤＤ）と接続される。
比較回路１９０において、抵抗素子１１８の一対の電極の一方が第３のトランジスタ１４４のドレインおよびコンパレータ１１６の一対の電極の一方と接続され、抵抗素子１１８の一対の電極の他方がＧＮＤと接続され、コンパレータ１１６の一対の電極の他方が参照電位（Ｖｒｅｆ）と接続される。
以上のようなリフレッシュタイミング検出回路は、レジスタを多数有するカウンタを設けていないため、面積を小さくすることができる。
メモリセルアレイ１８０へのデータの書き込み方法について説明する。データの書き込みはメモリセル１５０ごとに行う。具体的には、任意に選択した行のワード線１７０の電位をＶＨ（第１のトランジスタ１４０のしきい値電圧（Ｖｔｈ）にＶＤＤを加えたよりも高い電位）とし、それ以外の行のワード線１７０の電位をＧＮＤ（またはＧＮＤ以下）とする。次に、任意に選択した列のビット線１６０をＶＤＤとし、それ以外の列のビット線１６０を浮遊電位（フロート）とする。こうすることで、選択した列のビット線１６０と接続する選択した行のメモリセル１５０にある第１のキャパシタ１３０にＶＤＤが充電される。次に、選択した行のワード線１７０の電位をＧＮＤ（またはＧＮＤ以下）とすることで、該当するメモリセル１５０にデータが保持される。メモリセル１５０を変えて、順番にデータを書き込む。以上がメモリセルアレイ１８０へのデータの書き込み方法の一つである。
最初の行に書き込みを行う際に、参照セル１５２と接続するワード線１７０の電位をＶＨ、参照セル１５２と接続するビット線１６０の電位をＶＤＤとし、第２のキャパシタ１３２にＶＤＤを充電する。
なお、本実施の形態では、参照セル１５２と接続するワード線およびビット線はメモリセル１５０に接続するワード線１７０およびビット線１６０と共通化しているが、これに限定されず、メモリセルアレイ１８０とは別系統である参照ワード線および参照ビット線を参照セル１５２と接続して用いても構わない。または、ワード線１７０を介して参照セル１５２と接続するメモリセルをダミーセルとしても構わない。
このようにして書き込まれたデータは、第１のトランジスタ１４０のオフ電流が小さいため、長い期間に渡って保持することが可能となる。
また、第１のトランジスタ１４０のオフ電流が小さいため、電源電位の供給を止めても第１のキャパシタ１３０に電荷を保持することができる。そのため、メモリモジュール１００は、消費電力を低減することができる。
しかしながら、原理上は第１のトランジスタ１４０のわずかなオフ電流によっても徐々に第１のキャパシタ１３０に保持されていた電荷は失われ、メモリセル１５０に書き込まれたデータが保持できなくなる。
同時に、参照セル１５２においても、第２のトランジスタ１４２のオフ電流によって第２のキャパシタ１３２に保持されていた電荷は失われていく。ここで、第２のキャパシタ１３２に第３のトランジスタ１４４のしきい値電圧（Ｖｔｈ２）より高い電位が保持されているとき、第３のトランジスタ１４４はオフとなる。一方、第２のキャパシタ１３２から電荷が失われ、第２のキャパシタ１３２の電位がＶｔｈ２以下となったとき、第３のトランジスタ１４４はオンとなり、ドレイン電流が流れる。
ドレイン電流とは、トランジスタにおいてソースからチャネルを介してドレインに流れる電流をいう。ドレイン電流は、ｎチャネル型のトランジスタにおいてはゲート電圧がしきい値電圧以上のときに流れ、ｐチャネル型のトランジスタにおいてはゲート電圧がしきい値電圧以下のときに流れる。また、ゲート電圧とは、ソースの電位を基準としたゲートの電位との電位差をいう。
第３のトランジスタ１４４のドレイン電流は抵抗素子１１８を流れ、抵抗素子１１８の抵抗に応じた電圧（ＶＲ）をコンパレータ１１６の一対の電極の一方に与える。そして、ＶＲがコンパレータ１１６の一対の電極の他方に接続されたＶｒｅｆより高いとき、コンパレータ１１６はリフレッシュ動作を行う信号を発し、メモリセルアレイ１８０および参照セル１５２に対しリフレッシュ動作を行う。
このとき、ドレイン電流値は第３のトランジスタ１４４のオン抵抗および抵抗素子１１８の抵抗の和で決まる。したがって、抵抗素子１１８の抵抗をコンパレータ１１６の動作に問題が生じない程度に高くしておくことで、抵抗素子１１８の分圧を第３のトランジスタ１４４のソース−ドレイン間の分圧と比べて高くできるため、第３のトランジスタ１４４のサイズを小さくすることができる。そのため、メモリモジュール１００の縮小化が可能となる。
また、参照セル１５２においても、電源電位の供給を止めた状態での電荷の保持が可能である。即ち、メモリモジュール１００は、データの保持途中で電源電位を供給しない期間があっても、リフレッシュ動作のタイミングがずれることがない。
次に、データの読み出し方法について説明する。データの読み出しはメモリセル１５０ごとに行う。まずは、任意に選択した列のビット線１６０を所定の電位（定電位）とする。次に、任意に選択した行のワード線１７０をＶＨとすることで、第１のキャパシタ１３０に書き込まれたデータに対応する電位を選択したビット線１６０に与える。その後、与えられた電位をセンスアンプ（図示せず）にて読み出す。なお、データは読み出されると同時に失われる。しかし、センスアンプの動作により増幅されて再度メモリセル１５０にデータが書き込まれる。メモリセル１５０を変えて、順番にデータを読み出す。以上がメモリセルアレイ１８０のデータの読み出し方法である。
次に、第１のトランジスタ１４０および第２のトランジスタ１４２に用いることが可能なトランジスタの構造の例を図４に示す。
図４（Ａ）はコプラナー型のトランジスタの一例である。
図４（Ａ）に示すトランジスタは、基板２０１上に設けられた下地絶縁膜２０２と、下地絶縁膜２０２上に設けられた低抵抗領域２０４および高抵抗領域２０６からなる酸化物半導体膜と、該酸化物半導体膜を覆って設けられたゲート絶縁膜２０８と、ゲート絶縁膜２０８を介して高抵抗領域２０６と重畳するゲート電極２１０と、ゲート絶縁膜２０８およびゲート電極２１０を覆って設けられた層間絶縁膜２１２と、層間絶縁膜２１２上にあり、層間絶縁膜２１２に設けられた開口部を介して低抵抗領域２０４と接する一対の電極２１４と、を有する。
酸化物半導体膜は、厚さを１ｎｍ以上４０ｎｍ以下とする。好ましくは、厚さを５ｎｍ以上１５ｎｍ以下とする。特に、チャネル長が３０ｎｍ以下のトランジスタでは、酸化物半導体膜の厚さを５ｎｍ程度とすることで、短チャネル効果を抑制でき、安定な電気的特性を有する。
酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
酸化物半導体膜としてＩｎ−Ｚｎ系酸化物の材料を用いる場合、原子数比で、Ｉｎ／Ｚｎ＝０．５以上５０以下、好ましくはＩｎ／Ｚｎ＝１以上２０以下、さらに好ましくはＩｎ／Ｚｎ＝１．５以上１５以下とする。Ｚｎの原子数比を前述の範囲とすることで、トランジスタの電界効果移動度を向上させることができる。ここで、化合物の原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとすると好ましい。
酸化物半導体膜として、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いてもよい。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎまたはＧａおよびＣｏなどを用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする半導体特性（電界効果移動度、しきい値電圧、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い電界効果移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより電界効果移動度を上げることができる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、数式（１）で表される式を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、非晶質でも、多結晶でもよい。また、アモルファス中に結晶性を有する領域を含む構造のように完全な非晶質でなくてもでもよい。
非晶質状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い電界効果移動度を得ることができる。
酸化物半導体膜は、トランジスタのオフ電流を低減するため、バンドギャップが２．５ｅＶ以上、好ましくは３．０ｅＶ以上の材料を選択する。ただし、酸化物半導体膜に代えて、バンドギャップが前述の範囲である半導体特性を示す材料を用いても構わない。
酸化物半導体膜は、水素、アルカリ金属およびアルカリ土類金属などが低減され、極めて不純物濃度の低い酸化物半導体膜である。そのため、酸化物半導体膜をチャネル領域に用いたトランジスタはオフ電流を小さくできる。
酸化物半導体膜中の水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ以下とする。
アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちナトリウム（Ｎａ）は、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、または、その結合中に割り込む。その結果、例えば、しきい値電圧がマイナス方向にシフトすることによるノーマリオン化、電界効果移動度の低下などの、トランジスタ特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタ特性の劣化と、特性のばらつきは、酸化物半導体膜中の水素濃度が十分に低い場合において顕著に現れる。したがって、酸化物半導体膜中の水素濃度が１×１０１８ａｔｏｍｓ／ｃｍ以下、より好ましくは１×１０１７ａｔｏｍｓ／ｃｍ以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、Ｎａ濃度の測定値は、５×１０１６ａｔｏｍｓ／ｃｍ以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ以下、更に好ましくは１×１０１５ａｔｏｍｓ／ｃｍ以下とするとよい。同様に、リチウム（Ｌｉ）濃度の測定値は、５×１０１５ａｔｏｍｓ／ｃｍ以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ以下とするとよい。同様に、カリウム（Ｋ）濃度の測定値は、５×１０１５ａｔｏｍｓ／ｃｍ以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ以下とするとよい。
以上に示した酸化物半導体膜を用いることでトランジスタのオフ電流を小さくできる。具体的には、トランジスタのオフ電流を１×１０−１８Ａ以下、または１×１０−２１Ａ以下、または１×１０−２４Ａ以下とすることができる。そのため、データの保持特性に優れ、消費電力の小さいメモリセルを作製することができる。
酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
また、ＣＡＡＣ−ＯＳ膜を構成する個々の結晶部のｃ軸は一定の方向（例えば、ＣＡＡＣ−ＯＳ膜を支持する基板面、ＣＡＡＣ−ＯＳ膜の表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣ−ＯＳ膜を構成する個々の結晶部のａｂ面の法線は一定の方向（例えば、ＣＡＡＣ−ＯＳ膜を支持する基板面、ＣＡＡＣ−ＯＳ膜の表面などに垂直な方向）を向いていてもよい。
ＣＡＡＣ−ＯＳ膜は、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
このようなＣＡＡＣ−ＯＳ膜の例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる酸化物を挙げることもできる。
ＣＡＡＣ−ＯＳ膜の結晶部について図７乃至図９を用いて詳細に説明する。なお、特に断りがない限り、図７乃至図９は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図７において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
図７（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。Ｉｎが１個に対して、近接の酸素原子のみ示した構造を、ここではサブユニットと呼ぶ。図７（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図７（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図７（Ａ）に示すサブユニットは電荷が０である。
図７（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図７（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図７（Ｂ）に示す構造をとりうる。図７（Ｂ）に示すサブユニットは電荷が０である。
図７（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、による構造を示す。図７（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図７（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図７（Ｃ）に示すサブユニットは電荷が０である。
図７（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図７（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図７（Ｄ）に示すサブユニットは電荷が＋１となる。
図７（Ｅ）に、２個のＺｎを含むサブユニットを示す。図７（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図７（Ｅ）に示すサブユニットは電荷が−１となる。
ここでは、サブユニットのいくつかの集合体を１グループと呼び、複数のグループからなる１周期分を１ユニットと呼ぶ。
ここで、これらの小グループ同士が結合する規則について説明する。図７（Ａ）に示す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図７（Ｂ）に示す５配位のＧａの上半分の１個のＯは、下方向に１個の近接Ｇａを有し、下半分の１個のＯは、上方向に１個の近接Ｇａを有する。図７（Ｃ）に示す４配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。このように、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。したがって金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるようにサブユニット同士が結合して１グループを構成する。
図８（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する１グループのモデル図を示す。図８（Ｂ）に、３つのグループで構成されるユニットを示す。なお、図８（Ｃ）は、図８（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
図８（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎ原子の上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図８（Ａ）において、Ｉｎ原子の上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図８（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎ原子と、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎ原子とを示している。
図８（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成するグループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎ原子が、４配位のＯが１個ずつ上半分および下半分にあるＩｎ原子と結合し、そのＩｎ原子が、上半分に３個の４配位のＯがあるＺｎ原子と結合し、そのＺｎ原子の下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎ原子と結合し、そのＩｎ原子が、上半分に１個の４配位のＯがあるＺｎ２個からなるサブユニットと結合し、このサブユニットの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎ原子と結合している構成である。このグループを複数結合して１周期分であるユニットを構成する。
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含むサブユニットは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図７（Ｅ）に示すように、２個のＺｎを含むサブユニットが挙げられる。例えば、Ｓｎを含むサブユニットが１個に対し、２個のＺｎを含むサブユニットが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
また、Ｉｎは５配位および６配位のいずれもとることができるものとする。具体的には、図８（Ｂ）に示した１周期分を繰り返すユニットとすることで、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ系酸化物の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物、などを用いた場合も同様である。
例えば、図９（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する１グループのモデル図を示す。
図９（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成するグループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎ原子が、４配位のＯが１個上半分にあるＺｎ原子と結合し、そのＺｎ原子の下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａ原子と結合し、そのＧａ原子の下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎ原子と結合している構成である。このグループを複数結合して１周期分であるユニットを構成する。
図９（Ｂ）に３つのグループで構成されるユニットを示す。なお、図９（Ｃ）は、図９（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含むサブユニットは、電荷が０となる。そのため、これらのサブユニットの組み合わせであればグループの合計の電荷は常に０となる。
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成するグループは、図９（Ａ）に示したグループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なるグループを組み合わせたユニットも取りうる。
ＣＡＡＣ−ＯＳ膜は、下地となる膜が平坦であると形成されやすい。具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下となるように下地となる膜を設ける。なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の数式（２）で表される式にて定義される。
なお、数式（２）において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
酸化物半導体膜は、スパッタリング法、蒸着法、プラズマ化学気相成長法（ＰＣＶＤ法）、パルスレーザー堆積法（ＰＬＤ法）、原子層堆積法（ＡＬＤ法）または分子線エピタキシー法（ＭＢＥ法）などを用いて成膜すればよい。このとき、２５０℃以上４５０℃以下の温度で加熱処理を行いながら酸化物半導体膜を成膜すると、ＣＡＡＣ−ＯＳ膜が形成されやすい。または、酸化物半導体膜の成膜後に４５０℃以上基板の歪み点未満の温度、好ましくは６００℃以上７００℃以下の温度で加熱処理を行ってもよい。
例えば、スパッタリング法で酸化物半導体膜を成膜する場合、酸化物半導体膜を成膜する成膜室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプおよびクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。さらに、水の排気能力の高いクライオポンプまたは水素の排気能力の高いスパッタイオンポンプを組み合わせることが有効となる。
酸化物半導体膜を成膜する成膜室に存在する吸着物は、吸着しているために成膜室の圧力に影響しないが、成膜室を排気した際のガス放出の原因となる。そのため、排気能力の高いポンプを用いて、成膜室に存在する吸着物をできる限り脱離し、あらかじめ排気しておくことが重要である。なお、吸着物の脱離を促すために、成膜室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくすることができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不活性ガスを導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。なお、導入する不活性ガスをベーキングの温度と同程度に加熱することで、吸着物の脱離速度をさらに高めることができる。また、ベーキングと同時にダミー成膜を行うことでも吸着物の脱離速度をさらに高めることができる。ここで、ダミー成膜とは、ダミー基板に対してスパッタリングによる成膜を行うことで、ダミー基板および成膜室内壁に膜を堆積させ、成膜室内の不純物および成膜室内壁の吸着物を膜中に閉じこめることをいう。ダミー基板は、放出ガスの少ない材料が好ましく、例えば基板２０１と同様の材料を用いてもよい。
また、露点が−９５℃以下、好ましくは露点が−１１０℃以下の成膜ガスを用いると、酸化物半導体膜中の水素濃度を低減できる。
このようにして酸化物半導体膜を成膜することで、酸化物半導体膜への水素の混入を抑制できる。さらには、同様の成膜室を用いて、酸化物半導体膜と接する膜を成膜することで、酸化物半導体膜に接する膜から酸化物半導体膜へ水素が混入することを抑制できる。この結果、電気特性のばらつきの少ない、信頼性の高いトランジスタを作製することができる。
酸化物半導体膜において、低抵抗領域２０４および高抵抗領域２０６は、ゲート電極２１０をマスクに用い、ゲート絶縁膜２０８を介して酸化物半導体膜の抵抗を低減する作用のある不純物を添加することで設けられる。具体的には、リン、窒素または希ガス（ヘリウム、ネオン、アルゴン、クリプトンまたはキセノンなど）を添加することで、酸化物半導体膜の抵抗を低減し、低抵抗領域２０４が形成される。同時に、低抵抗領域２０４外の領域が相対的に高抵抗領域２０６となる。
基板２０１に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板２０１として用いてもよい。また、シリコン、炭化シリコンまたはゲルマニウムなどの単結晶半導体基板または多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などの半導体基板を適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板２０１として用いても構わない。
また、基板２０１として、可とう性基板を用いてもよい。その場合は、可とう性基板上に直接的にトランジスタを作製する。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板２０１に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
下地絶縁膜２０２は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化イットリウム、酸化ランタン、酸化セシウム、酸化タンタルおよび酸化マグネシウムの一種以上を選択して、単層または積層で用いればよい。なお、基板２０１の表面状態が十分清浄である場合、下地絶縁膜２０２を設けない構造としても構わない。
ゲート電極２１０は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷ、それらの窒化物、酸化物ならびに合金から一種以上選択し、単層でまたは積層で用いればよい。
ゲート絶縁膜２０８は、下地絶縁膜２０２と同様の方法および同様の材料によって形成すればよい。
一対の電極２１４は、ゲート電極２１０と同様の方法および同様の材料によって形成すればよい。
層間絶縁膜２１２は、下地絶縁膜２０２と同様の方法および同様の材料によって形成すればよい。
下地絶縁膜２０２およびゲート絶縁膜２０８の少なくとも一方は、加熱処理により酸素を放出する絶縁膜を用いると好ましい。酸化物半導体膜と接する膜に加熱処理により酸素を放出する絶縁膜を用いることで、酸化物半導体膜および酸化物半導体膜の界面近傍に生じる欠陥を修復することができ、トランジスタの電気特性の劣化を抑制できる。
「加熱処理により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、放出される酸素が酸素原子に換算して１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
ここで、ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。
ＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そしてこの積分値と標準試料との比較により、気体の全放出量を計算することができる。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、以下の数式（３）で表される式で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの全てが酸素分子由来と仮定する。質量数３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式（３）の詳細に関しては、特開平６−２７５６９７公報を参照することができる。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定する。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
上記構成において、加熱処理により酸素を放出する膜は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法により測定した値である。
下地絶縁膜２０２およびゲート絶縁膜２０８から酸化物半導体膜に酸素が供給されることで、酸化物半導体膜と下地絶縁膜２０２との界面準位、または酸化物半導体膜とゲート絶縁膜２０８との界面準位を低減できる。この結果、トランジスタの動作などに起因して、酸化物半導体膜と下地絶縁膜２０２との界面、または酸化物半導体膜とゲート絶縁膜２０８との界面にキャリアが捕獲されることを抑制することができ、電気特性の劣化の少ないトランジスタを得ることができる。
さらに、酸化物半導体膜の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体膜の酸素欠損は、一部がドナーとなりキャリアである電子を放出する。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。下地絶縁膜２０２およびゲート絶縁膜２０８から酸化物半導体膜に酸素が十分に供給されることにより、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導体膜の酸素欠損を低減することができる。
図４（Ｂ）は、トレンチ型のトランジスタの一例である。
図４（Ｂ）に示すトランジスタは、基板２０１上に設けられた溝部を有する下地絶縁膜２０３と、下地絶縁膜２０３上に設けられた低抵抗領域２０４および下地絶縁膜２０３の溝部に沿って設けられた高抵抗領域２０７からなる酸化物半導体膜と、該酸化物半導体膜を覆って設けられたゲート絶縁膜２０９と、ゲート絶縁膜２０９を介して高抵抗領域２０７と重畳するゲート電極２１１と、ゲート絶縁膜２０９およびゲート電極２１１を覆って設けられた層間絶縁膜２１３と、層間絶縁膜２１３に設けられた開口部を介して低抵抗領域２０４と接する一対の電極２１４と、を有する。
ここで、下地絶縁膜２０３、高抵抗領域２０７、ゲート絶縁膜２０９、ゲート電極２１１および層間絶縁膜２１３は、それぞれ下地絶縁膜２０２、高抵抗領域２０６、ゲート絶縁膜２０８、ゲート電極２１０および層間絶縁膜２１２と同様の材料および同様の方法で形成することができる。
トレンチ型のトランジスタは、下地絶縁膜２０３に設けられた溝部に沿ってチャネルが形成されるため、上面から見たトランジスタの見かけ上のチャネル長に対して、実効上のチャネル長を長くすることができる。そのため、コプラナー型のトランジスタと面積が同じ場合、トレンチ型のトランジスタは短チャネル効果の影響を小さくすることができる。ただし、トレンチ型のトランジスタは、コプラナー型のトランジスタと比べ構造が複雑になり、かつ実効上のチャネル長が長くなることによってオン電流が低減するため、用途によって使い分けることが好ましい。
なお、図示しないが、図４（Ａ）および図４（Ｂ）に示すトランジスタを構成する膜は、テーパー形状としても構わない。テーパー形状とすることで、各膜の被覆性が向上し、膜の被覆性が悪いことで生じるリーク電流を低減することができる。
なお、第３のトランジスタ１４４は、基板２０１で例示した半導体基板などを用いて作製すればよい。または、第３のトランジスタ１４４は、絶縁表面を有する基板上に設けられた非晶質シリコン膜、微結晶シリコン膜、多結晶シリコン膜を用いて作製しても構わない。
本実施の形態は、第３のトランジスタ１４４としてｐチャネル型のトランジスタを用いる例を示しているが、これに限定されない。第３のトランジスタ１４４として、ｎチャネル型のトランジスタを用いても構わない。その場合、第２のキャパシタ１３２の電位がＶＤＤのときに第３のトランジスタ１４４がオンとなる。したがって、メモリセルアレイ１８０にデータが書き込まれ、第２のキャパシタ１３２に保持される電荷が徐々に失われると第３のトランジスタ１４４のドレイン電流値が小さくなる。そのため、第２のキャパシタ１３２の電位がＶ２（Ｖｔｈ以上ＶＤＤ未満）以下になったとき、即ちＶＲがＶｒｅｆよりも高くなったときにメモリセル１５０および参照セル１５２に対してリフレッシュ動作を行うことになる。
また、第３のトランジスタ１４４として、第１のトランジスタ１４０および第２のトランジスタ１４２と同様のトランジスタを用いても構わない。
以下にトランジスタの電界効果移動度について図１０および図１１を用いて説明する。
酸化物半導体膜に限らず、実際に測定されるトランジスタの電界効果移動度は、さまざまな理由によって本来の得られるはずの電界効果移動度よりも低くなる。電界効果移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面における欠陥がある。本実施の形態では、Ｌｅｖｉｎｓｏｎモデルを用い、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出す。
トランジスタ本来の電界効果移動度をμ０とし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、測定される電界効果移動度μは以下の数式（４）で表される。
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、Ｌｅｖｉｎｓｏｎモデルでは、ポテンシャル障壁の高さが欠陥に由来すると仮定し、以下の数式（５）で表される。
ここで、ｅは電気素量、Ｎはチャネル内の単位面積あたりの平均欠陥密度、εは半導体の誘電率、ｎはチャネルの単位面積あたりのキャリア密度、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さが３０ｎｍ以下の半導体膜であれば、チャネルの厚さは半導体膜の厚さと同一として差し支えない。
線形領域におけるドレイン電流Ｉｄは、以下の数式（６）で表される。
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、ＬおよびＷは１０μｍである。また、Ｖｄはドレイン電圧である。
数式（６）の両辺をＶｇで割り、更に両辺の対数を取ると、以下の数式（７）となる。
数式（７）の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。即ち、トランジスタのＩｄ―Ｖｇ特性から半導体中の欠陥密度を評価できる。
半導体中の欠陥密度は半導体の成膜時の基板温度に依存する。図１０に成膜時の基板温度と酸化物半導体中の欠陥密度の関係を示す。酸化物半導体膜は、Ｉｎ、ＧａおよびＺｎの比率が、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子比］のターゲットを用いて成膜した。成膜時の基板温度が高いものほど酸化物半導体膜中の欠陥密度Ｎが低下することが示される。
このようにして求めた酸化物半導体膜中の欠陥密度をもとに数式（４）および数式（５）を用いて計算すると、本来のトランジスタの電界効果移動度μ０は８０ｃｍ２／Ｖｓとなる。即ち、酸化物半導体膜中および酸化物半導体と接するゲート絶縁膜との界面の欠陥がない、酸化物半導体を用いた理想的なトランジスタの電界効果移動度μ０は８０ｃｍ２／Ｖｓとなる。ところが、欠陥の多い酸化物半導体（Ｎ＝１．５×１０１２／ｃｍ２程度）では、電界効果移動度μは１０ｃｍ２／Ｖｓ程度である。
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における電界効果移動度μ１は、数式（８）で表される。
ここで、Ｄはゲートによる電界強度、Ｂ、ｌは定数である。Ｂおよびｌは、トランジスタの電気的特性の実測より求めることができ、酸化物半導体膜を用いたトランジスタの電気的特性の実測からは、Ｂ＝２．３８×１０７ｃｍ／ｓ、ｌ＝１０ｎｍ（界面散乱の影響が生じる深さ）が得られる。Ｄが増加する（即ち、ゲート電圧が高くなる）と数式（８）の第２項が増加するため、電界効果移動度μ１は低下することがわかる。
内部の欠陥がない、酸化物半導体をチャネルに用いた理想的なトランジスタの電界効果移動度μ２を計算した結果を図１１に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップを３．１５ｅＶ、電子親和力を４．６ｅＶ、比誘電率を１５、厚さを３０ｎｍとした。さらに、ゲートの仕事関数を５．５ｅＶ、ソースおよびドレインの仕事関数を４．６ｅＶとした。また、ゲート絶縁膜の厚さは３０ｎｍ、比誘電率を４．１とした。また、チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖとした。
図１１で示されるように、ゲート電圧１Ｖから２Ｖの間で電界効果移動度μ２＝５０ｃｍ２／Ｖｓ以上のピークを有するが、ゲート電圧Ｖｇがさらに高くなると、界面散乱の影響が大きくなり、電界効果移動度μ２が低下することがわかる。
また、Ｉｎ−Ｓｎ−Ｚｎ酸化物の場合も以下に述べる。上述のように実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の電界効果移動度よりも低くなる。電界効果移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。以下は、上述と同様に電界効果移動度を理論的に導き出す。
本来の電界効果移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、以下の数式（４）で表現できる。
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、以下の数式（５）で表される。
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体膜であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域におけるドレイン電流Ｉｄは、以下の数式（６）となる。
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。
上式の両辺をＶｇで割り、更に両辺の対数を取ると、以下のようになる。
数式（７）の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ−Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体膜としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
このようにして求めた欠陥密度等をもとに数式（４）および数式（５）よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物半導体膜を用いたトランジスタで測定される電界効果移動度は３５ｃｍ２／Ｖｓ程度である。しかし、半導体内部および半導体とゲート絶縁膜との界面の欠陥が無い酸化物半導体の電界効果移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
ただし、半導体膜内部に欠陥がなくても、半導体とゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における電界効果移動度μ１は、以下の式で表される。
ここで、Ｄはゲート方向の電界、Ｂ、ｌは定数である。Ｂおよびｌは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、ｌ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数式（８）の第２項が増加するため、電界効果移動度μ１は低下することがわかる。
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの電界効果移動度μ２を計算した結果を図１２に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８ｅＶ、４．７ｅＶ、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５ｅＶ、４．６ｅＶ、４．６ｅＶとした。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
図１２で示されるように、ゲート電圧約１．２Ｖで電界効果移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱の影響が大きくなり、電界効果移動度が低下する。なお、界面散乱の影響を低減するためには、半導体膜表面を原子レベルで平坦（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）にすることが望ましい。
このような電界効果移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図１３乃至図１５に示す。なお、計算に用いたトランジスタの断面構造を図１６に示す。図１６に示すトランジスタは酸化物半導体膜にｎ＋の導電型を呈する半導体領域１０３０ａおよび半導体領域１０３０ｃを有する。半導体領域１０３０ａおよび半導体領域１０３０ｃの抵抗率は２×１０−３Ωｃｍとする。
図１６（Ａ）に示すトランジスタは、下地絶縁膜１０１０と、下地絶縁膜１０１０に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物１０２０の上に形成される。トランジスタは半導体領域１０３０ａ、半導体領域１０３０ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域１０３０ｂと、ゲート１０５０を有する。ゲート１０５０の幅を３３ｎｍとする。
ゲート１０５０と半導体領域１０３０ｂの間には、ゲート絶縁膜１０４０を有し、また、ゲート１０５０の両側面には側壁絶縁物１０６０ａおよび側壁絶縁物１０６０ｂ、ゲート１０５０の上部には、ゲート１０５０と他の配線との短絡を防止するための絶縁物１０７０を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域１０３０ａおよび半導体領域１０３０ｃに接して、ソース１０８０ａおよびドレイン１０８０ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
図１６（Ｂ）に示すトランジスタは、下地絶縁膜１０１０と、酸化アルミニウムよりなる埋め込み絶縁物１０２０の上に形成され、半導体領域１０３０ａ、半導体領域１０３０ｃと、それらに挟まれた真性の半導体領域１０３０ｂと、幅３３ｎｍのゲート１０５０とゲート絶縁膜１０４０と側壁絶縁物１０６０ａおよび側壁絶縁物１０６０ｂと絶縁物１０７０とソース１０８０ａおよびドレイン１０８０ｂを有する点で図１６（Ａ）に示すトランジスタと同じである。
図１６（Ａ）に示すトランジスタと図１６（Ｂ）に示すトランジスタの相違点は、側壁絶縁物１０６０ａおよび側壁絶縁物１０６０ｂの下の半導体領域の導電型である。図１６（Ａ）に示すトランジスタでは、側壁絶縁物１０６０ａおよび側壁絶縁物１０６０ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域１０３０ａおよび半導体領域１０３０ｃであるが、図１６（Ｂ）に示すトランジスタでは、真性の半導体領域１０３０ｂである。すなわち、図１６（Ｂ）に示す半導体層において、半導体領域１０３０ｂとゲート１０５０がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物１０６０ａ（側壁絶縁物１０６０ｂ）の幅と同じである。
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図１３は、図１６（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および電界効果移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、電界効果移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
図１３（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１３（Ｂ）は１０ｎｍとしたものであり、図１３（Ｃ）は５ｎｍとしたものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、電界効果移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
図１４は、図１６（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および電界効果移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、電界効果移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図１４（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１４（Ｂ）は１０ｎｍとしたものであり、図１４（Ｃ）は５ｎｍとしたものである。
また、図１５は、図１６（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および電界効果移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、電界効果移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図１５（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１５（Ｂ）は１０ｎｍとしたものであり、図１５（Ｃ）は５ｎｍとしたものである。
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、電界効果移動度μのピーク値やオン電流には目立った変化が無い。
なお、電界効果移動度μのピークは、図１３では８０ｃｍ２／Ｖｓ程度であるが、図１４では６０ｃｍ２／Ｖｓ程度、図１５では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
本実施の形態に示したように、リフレッシュ動作を行う頻度が低く、またリフレッシュ動作のタイミングを検出する回路を有する半導体記憶装置を提供することができる。
本実施の形態に示す半導体記憶装置は、電源電位の供給がなくても長い期間に渡ってデータを保持することが可能であり、また、リフレッシュ動作のタイミングを適切に行うことができるため、消費電力を小さくすることができる。
また、リフレッシュタイミング検出回路として、長い期間をカウントするためのカウンタを設ける必要がないため、半導体記憶装置の面積を小さくして、集積度を高めることができる。また、リフレッシュタイミング検出回路に起因する消費電力を低減することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、実施の形態１に示したメモリモジュール１００とは異なる構造のメモリモジュール２００について図２を用いて説明する。
メモリモジュール２００は、複数の参照セル１５２を有する参照セル群２８２を有する点でメモリモジュール１００と異なる。
また、参照セル１５２を複数有するため、メモリセルアレイ２８０は、メモリセルアレイ１８０と比べて若干記憶容量が小さくなる。
参照セル群２８２にある複数の参照セル１５２は、全て同じ列のビット線１６０に接続されていてもよいが、これに限定されない。例えば、異なる参照セル１５２が異なる列のビット線１６０に接続していても構わない。また、参照セル１５２同士が近接していなくても構わない。
参照セル群２８２において、個々の参照セル１５２から、それぞれと接続した比較回路１９０にドレイン電流が流れ、いずれかの比較回路１９０にてＶＲがＶｒｅｆよりも高くなったときに、メモリセルアレイ２８０および参照セル群２８２のリフレッシュ動作を行う。
参照セル１５２を複数有する構成とすることで、トランジスタまたはキャパシタの性能のばらつきに起因して必要なタイミングでリフレッシュ動作が行われないことを防止し、確実に適切なタイミングでリフレッシュ動作を行うことができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、実施の形態１および実施の形態２に示したメモリモジュール１００およびメモリモジュール２００とは異なる構造のメモリモジュール３００について図３を用いて説明する。
メモリモジュール３００は、参照セル１５２に対応する参照セル３５２に第３のトランジスタ１４４が含まれない点でメモリモジュール１００およびメモリモジュール２００と異なる。
したがって、コンパレータ１１６において、Ｖｒｅｆと第２のキャパシタ１３２の電位が比較される。即ち、第２のキャパシタ１３２の電位が徐々に低下し、Ｖｒｅｆ未満となったときにメモリセルアレイ１８０および参照セル３５２に対してリフレッシュ動作を行えばよい。
本実施の形態は、第３のトランジスタ１４４を設けない構成であるため、構造が単純化されて作製が容易となる。
一方で、リフレッシュ動作のタイミングを精度良く検出するためには、第２のキャパシタ１３２の容量をある程度以上に大きくする必要がある。第２のキャパシタ１３２の大きさと、第３のトランジスタ１４４を設けないことによる構造の単純化とを比較して、作製する半導体記憶装置によって適切な形態を選択すればよい。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態４）
実施の形態１乃至実施の形態３で示した半導体記憶装置を少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
図５（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図５（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図５（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
図５（Ａ）に示すＣＰＵでは、レジスタ１１９６に、半導体記憶装置が設けられている。レジスタ１１９６の半導体記憶装置には、実施の形態１乃至実施の形態３に示す半導体記憶装置を用いることができる。
図５（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有する半導体記憶装置において、位相反転素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選択されている場合、レジスタ１１９６内の半導体記憶装置への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内の半導体記憶装置への電源電圧の供給を停止することができる。
電源停止に関しては、図５（Ｂ）または図５（Ｃ）に示すように、半導体記憶装置群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図５（Ｂ）および図５（Ｃ）の回路の説明を行う。
図５（Ｂ）および図５（Ｃ）では、半導体記憶装置への電源電位の供給を制御するスイッチング素子に、酸化物半導体を活性層に用いたトランジスタを含む記憶回路の構成の一例を示す。
図５（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、半導体記憶装置１１４２を複数有する半導体記憶装置群１１４３とを有している。具体的に、各半導体記憶装置１１４２には、実施の形態３に示す半導体記憶装置を用いることができる。半導体記憶装置群１１４３が有する各半導体記憶装置１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、半導体記憶装置群１１４３が有する各半導体記憶装置１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
図５（Ｂ）では、スイッチング素子１１４１として、酸化物半導体などのバンドギャップの大きい半導体を活性層に有するトランジスタを用いており、該トランジスタは、そのゲートに与えられる信号ＳｉｇＡによりスイッチングが制御される。なお、スイッチング素子１１４１として、実施の形態１で示した第１のトランジスタ１４０を適用しても構わない。
なお、図５（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
また、図５（Ｃ）には、半導体記憶装置群１１４３が有する各半導体記憶装置１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、半導体記憶装置群１１４３が有する各半導体記憶装置１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
半導体記憶装置群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などのＬＳＩにも応用可能である。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態５）
Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体膜にチャネル形成領域を有するトランジスタは、該酸化物半導体膜を成膜する際に基板を加熱して成膜すること、或いは酸化物半導体膜を成膜した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
例えば、図１７（Ａ）〜（Ｃ）は、Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁膜を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍとした。
図１７（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、ＳｎおよびＺｎを含む酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度μＦＥは１８．８ｃｍ２／Ｖｓが得られている。一方、基板を意図的に加熱してＩｎ、ＳｎおよびＺｎを含む酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図１７（Ｂ）は基板を２００℃に加熱してＩｎ、ＳｎおよびＺｎを含む酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度μＦＥは３２．２ｃｍ２／Ｖｓが得られている。
電界効果移動度は、Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体膜を成膜した後に熱処理をすることによって、さらに高めることができる。図１７（Ｃ）は、Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度μＦＥは３４．５ｃｍ２／Ｖｓが得られている。
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓを超える電界効果移動度を実現することも可能になると推定される。
Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、ＳｎおよびＺｎを含む酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図１７（Ａ）と図１７（Ｂ）の対比からも確認することができる。
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。
酸化物半導体中及び該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０２０ａｔｏｍｓ／ｃｍ３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
実際に、Ｉｎ−Ｓｎ−Ｚｎ系酸化物膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ系酸化物膜を１００ｎｍの厚さで成膜した。
Ｉｎ−Ｓｎ−Ｚｎ系酸化物膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、原子数比で、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のＩｎ−Ｓｎ−Ｚｎ系酸化物のターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
図１８に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
このように、Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体膜は成膜時に意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体膜中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
図１９に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
具体的には、図１９に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。これらのオフ電流値は、Ｓｉを半導体膜として用いたトランジスタに比べて、極めて低いものであることは明らかである。
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料Ｂを用いたトランジスタにおいて、基板温度と電気的特性の関係について評価した。
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖｄは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対する一対の電極のはみ出しをｄＷと呼ぶ。
図２０に、Ｉｄ（実線）および電界効果移動度（点線）のＶｇ依存性を示す。また、図２１（Ａ）に基板温度としきい値電圧の関係を、図２１（Ｂ）に基板温度と電界効果移動度の関係を示す。
図２１（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で０．３８Ｖ〜−１．０８Ｖであった。
また、図２１（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３７．４ｃｍ２／Ｖｓ〜３３．４ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
上記のようなＩｎ、ＳｎおよびＺｎを含む酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓ以上、好ましくは４０ｃｍ２／Ｖｓ以上、より好ましくは６０ｃｍ２／Ｖｓ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
（実施の形態６）
本実施の形態では、実施の形態１乃至実施の形態４の少なくともいずれかを適用した電子機器の例について説明する。
図６（Ａ）は携帯型情報端末である。筐体９３００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。本発明の一態様は、電子機器の内部にあるＣＰＵおよびメモリモジュールに適用することができる。
図６（Ｂ）は、デジタルスチルカメラである。筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３と、を具備する。本発明の一態様は、電子機器の内部にあるメモリモジュールに適用することができる。
本発明の一態様を用いることで、電子機器の品質を高めることができる。また消費電力を低減し、信頼性を高めることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
本実施例では、Ｉｎ−Ｓｎ−Ｚｎ系酸化物膜を酸化物半導体膜に用いたトランジスタの一例について、図２２などを用いて説明する。
図２２は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図および断面図である。図２２（Ａ）にトランジスタの上面図を示す。また、図２２（Ｂ）は図２２（Ａ）の一点鎖線Ａ１−Ａ２に対応する断面図である。
図２２（Ｂ）に示すトランジスタは、基板５００と、基板５００上に設けられた下地絶縁膜５０２と、下地絶縁膜５０２の周辺に設けられた保護絶縁膜５０４と、下地絶縁膜５０２および保護絶縁膜５０４上に設けられた高抵抗領域５０６ａおよび低抵抗領域５０６ｂを有する酸化物半導体膜５０６と、酸化物半導体膜５０６上に設けられたゲート絶縁膜５０８と、ゲート絶縁膜５０８を介して酸化物半導体膜５０６と重畳して設けられたゲート電極５１０と、ゲート電極５１０の側面と接して設けられた側壁絶縁膜５１２と、少なくとも低抵抗領域５０６ｂと接して設けられた一対の電極５１４と、少なくとも酸化物半導体膜５０６、ゲート電極５１０および一対の電極５１４を覆って設けられた層間絶縁膜５１６と、層間絶縁膜５１６に設けられた開口部を介して少なくとも一対の電極５１４の一方と接続して設けられた配線５１８と、を有する。
なお、図示しないが、層間絶縁膜５１６および配線５１８を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜５１６の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。
本実施例では、上記とは異なるＩｎ−Ｓｎ−Ｚｎ系酸化物膜を酸化物半導体膜に用いたトランジスタの他の一例について示す。
図２３は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。図２３（Ａ）はトランジスタの上面図である。また、図２３（Ｂ）は図２３（Ａ）の一点鎖線Ｂ１−Ｂ２に対応する断面図である。
図２３（Ｂ）に示すトランジスタは、基板６００と、基板６００上に設けられた下地絶縁膜６０２と、下地絶縁膜６０２上に設けられた酸化物半導体膜６０６と、酸化物半導体膜６０６と接する一対の電極６１４と、酸化物半導体膜６０６および一対の電極６１４上に設けられたゲート絶縁膜６０８と、ゲート絶縁膜６０８を介して酸化物半導体膜６０６と重畳して設けられたゲート電極６１０と、ゲート絶縁膜６０８およびゲート電極６１０を覆って設けられた層間絶縁膜６１６と、層間絶縁膜６１６に設けられた開口部を介して一対の電極６１４と接続する配線６１８と、層間絶縁膜６１６および配線６１８を覆って設けられた保護膜６２０と、を有する。
基板６００としてはガラス基板を、下地絶縁膜６０２としては酸化シリコン膜を、酸化物半導体膜６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極６１４としてはタングステン膜を、ゲート絶縁膜６０８としては酸化シリコン膜を、ゲート電極６１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜６１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線６１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜６２０としてはポリイミド膜を、それぞれ用いた。
なお、図２３（Ａ）に示す構造のトランジスタにおいて、ゲート電極６１０と一対の電極６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜６０６に対する一対の電極６１４のはみ出しをｄＷと呼ぶ。
１００ メモリモジュール
１１０ ローデコーダ
１１２ カラムデコーダ
１１６ コンパレータ
１１８ 抵抗素子
１３０ 第１のキャパシタ
１３２ 第２のキャパシタ
１４０ 第１のトランジスタ
１４２ 第２のトランジスタ
１４４ 第３のトランジスタ
１５０ メモリセル
１５２ 参照セル
１６０ ビット線
１７０ ワード線
１８０ メモリセルアレイ
１９０ 比較回路
２００ メモリモジュール
２０１ 基板
２０２ 下地絶縁膜
２０３ 下地絶縁膜
２０４ 低抵抗領域
２０６ 高抵抗領域
２０７ 高抵抗領域
２０８ ゲート絶縁膜
２０９ ゲート絶縁膜
２１０ ゲート電極
２１１ ゲート電極
２１２ 層間絶縁膜
２１３ 層間絶縁膜
２１４ 電極
２８０ メモリセルアレイ
２８２ 参照セル群
３００ メモリモジュール
３５２ 参照セル
５００ 基板
５０２ 下地絶縁膜
５０４ 保護絶縁膜
５０６ 酸化物半導体膜
５０６ａ 高抵抗領域
５０６ｂ 低抵抗領域
５０８ ゲート絶縁膜
５１０ ゲート電極
５１２ 側壁絶縁膜
５１４ 電極
５１６ 層間絶縁膜
５１８ 配線
６００ 基板
６０２ 下地絶縁膜
６０６ 酸化物半導体膜
６０８ ゲート絶縁膜
６１０ ゲート電極
６１４ 電極
６１６ 層間絶縁膜
６１８ 配線
６２０ 保護膜
１０１０ 下地絶縁膜
１０２０ 埋め込み絶縁物
１０３０ａ 半導体領域
１０３０ｂ 半導体領域
１０３０ｃ 半導体領域
１０４０ ゲート絶縁膜
１０５０ ゲート
１０６０ａ 側壁絶縁物
１０６０ｂ 側壁絶縁物
１０７０ 絶縁物
１０８０ａ ソース
１０８０ｂ ドレイン
１１４１ スイッチング素子
１１４２ 半導体記憶装置
１１４３ 半導体記憶装置群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
９３００ 筐体
９３０１ ボタン
９３０２ マイクロフォン
９３０３ 表示部
９３０４ スピーカ
９３０５ カメラ
９３２０ 筐体
９３２１ ボタン
９３２２ マイクロフォン
９３２３ 表示部

Claims (2)

  1. ｎ行ｍ列（ｎ、ｍは自然数）のマトリクス状に設けられた複数のメモリセルを有するメモリセルアレイと、
    前記メモリセルアレイと電気的に接続されるリフレッシュタイミング検出回路と、を有し、
    前記メモリセルは、第１の酸化物半導体をチャネルとして有する第１のトランジスタと、前記第１のトランジスタのソース又はドレインの一方と電気的に接続される第１のキャパシタとを有し、
    前記リフレッシュタイミング検出回路は、参照セルとコンパレータとを有し、
    前記参照セルは、第２の酸化物半導体をチャネルとして有する第２のトランジスタと、前記第２のトランジスタのソース又はドレインの一方と電気的に接続される第２のキャパシタと、前記第２のキャパシタと電気的に接続される第３のトランジスタとを有し、
    前記参照セルは、前記コンパレータに電気的に接続され、
    ｉ行目（１≦ｉ≦ｎ、ｉは自然数）のメモリセルは全て、前記第１のトランジスタのゲートがｉ行目のワード線に電気的に接続され、
    前記第２のトランジスタのゲートは、前記ｉ行目のワード線に電気的に接続され、
    ｉ行目（１≦ｉ≦ｎ、ｉは自然数）のメモリセルが有する前記第１のトランジスタのソース又はドレインの他方は、それぞれ、複数のビット線の一に電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、前記複数のビット線の一に電気的に接続され、
    前記ｉ行目のメモリセルが有する前記第１のトランジスタ同士は、等間隔で行方向に並んでおり、
    前記第２のトランジスタは、ｉ行ｍ列のメモリセルの前記第１のトランジスタに対して、前記ｉ行目のメモリセルが有する前記第１のトランジスタ同士の間隔と同様の間隔をおいて行方向に並ぶ半導体記憶装置。
  2. ｎ行ｍ列（ｎ、ｍは自然数）のマトリクス状に設けられた複数のメモリセルを有するメモリセルアレイと、
    前記メモリセルアレイと電気的に接続されるリフレッシュタイミング検出回路と、を有し、
    前記メモリセルは、第１の酸化物半導体をチャネルとして有する第１のトランジスタと、前記第１のトランジスタのソース又はドレインの一方と電気的に接続される第１のキャパシタとを有し、
    前記リフレッシュタイミング検出回路は、参照セルとコンパレータとを有し、
    前記参照セルは、第２の酸化物半導体をチャネルとして有する第２のトランジスタと、前記第２のトランジスタのソース又はドレインの一方と電気的に接続される第２のキャパシタと、前記第２のキャパシタと電気的に接続される第３のトランジスタとを有し、
    前記参照セルは、前記コンパレータに電気的に接続され、
    ｉ行目（１≦ｉ≦ｎ、ｉは自然数）のメモリセルは全て、前記第１のトランジスタのゲートがｉ行目のワード線に電気的に接続され、
    前記第２のトランジスタのゲートは、前記ｉ行目のワード線に電気的に接続され、
    ｉ行目（１≦ｉ≦ｎ、ｉは自然数）のメモリセルが有する前記第１のトランジスタのソース又はドレインの他方は、それぞれ、複数のビット線の一に電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、前記複数のビット線の一に電気的に接続され、
    前記ｉ行目のメモリセルが有する前記第１のトランジスタ同士は、等間隔で行方向に並んでおり、
    前記第２のトランジスタは、ｉ行ｍ列のメモリセルの前記第１のトランジスタに対して、前記ｉ行目のメモリセルが有する前記第１のトランジスタ同士の間隔と同様の間隔をおいて行方向に並び、
    前記第２のキャパシタの保持容量は、前記第１のキャパシタの保持容量よりも小さいことを特徴とする半導体記憶装置。
JP2012100730A 2011-04-29 2012-04-26 半導体記憶装置 Active JP6114504B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012100730A JP6114504B2 (ja) 2011-04-29 2012-04-26 半導体記憶装置

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2011102567 2011-04-29
JP2011102567 2011-04-29
JP2011112818 2011-05-19
JP2011112818 2011-05-19
JP2012100730A JP6114504B2 (ja) 2011-04-29 2012-04-26 半導体記憶装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2017053283A Division JP6375404B2 (ja) 2011-04-29 2017-03-17 半導体記憶装置

Publications (3)

Publication Number Publication Date
JP2012256408A JP2012256408A (ja) 2012-12-27
JP2012256408A5 JP2012256408A5 (ja) 2015-05-07
JP6114504B2 true JP6114504B2 (ja) 2017-04-12

Family

ID=47067778

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2012100730A Active JP6114504B2 (ja) 2011-04-29 2012-04-26 半導体記憶装置
JP2017053283A Active JP6375404B2 (ja) 2011-04-29 2017-03-17 半導体記憶装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2017053283A Active JP6375404B2 (ja) 2011-04-29 2017-03-17 半導体記憶装置

Country Status (3)

Country Link
US (2) US9001563B2 (ja)
JP (2) JP6114504B2 (ja)
KR (1) KR101963457B1 (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101957315B1 (ko) 2011-05-13 2019-03-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102081792B1 (ko) 2011-05-19 2020-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 연산회로 및 연산회로의 구동방법
US20120298998A1 (en) 2011-05-25 2012-11-29 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film, semiconductor device, and method for manufacturing semiconductor device
US9287370B2 (en) 2012-03-02 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Memory device comprising a transistor including an oxide semiconductor and semiconductor device including the same
US9607991B2 (en) 2013-09-05 2017-03-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6383616B2 (ja) 2013-09-25 2018-08-29 株式会社半導体エネルギー研究所 半導体装置
JP6426437B2 (ja) * 2013-11-22 2018-11-21 株式会社半導体エネルギー研究所 半導体装置
JP6580863B2 (ja) 2014-05-22 2019-09-25 株式会社半導体エネルギー研究所 半導体装置、健康管理システム
JP6616102B2 (ja) 2014-05-23 2019-12-04 株式会社半導体エネルギー研究所 記憶装置及び電子機器
JP6525722B2 (ja) 2014-05-29 2019-06-05 株式会社半導体エネルギー研究所 記憶装置、電子部品、及び電子機器
KR20150138026A (ko) 2014-05-29 2015-12-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6653129B2 (ja) 2014-05-29 2020-02-26 株式会社半導体エネルギー研究所 記憶装置
US9583177B2 (en) 2014-12-10 2017-02-28 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device including memory device
KR20170090357A (ko) * 2016-01-28 2017-08-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 동작 방법
JP6906978B2 (ja) 2016-02-25 2021-07-21 株式会社半導体エネルギー研究所 半導体装置、半導体ウェハ、および電子機器
US10332580B2 (en) * 2017-10-12 2019-06-25 Nanya Technology Corporation DRAM and method for determining binary logic using a test voltage level
US11037622B2 (en) 2017-11-24 2021-06-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and dynamic logic circuit
KR102734785B1 (ko) 2018-08-09 2024-11-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치

Family Cites Families (121)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPS6363197A (ja) 1986-09-03 1988-03-19 Toshiba Corp 半導体記憶装置
JPS63121196A (ja) * 1986-11-07 1988-05-25 Fujitsu Ltd 半導体記憶装置
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH03242895A (ja) * 1990-02-21 1991-10-29 Sharp Corp ダイナミックランダムアクセスメモリ
JPH04252490A (ja) * 1991-01-28 1992-09-08 Nec Corp 半導体記憶装置のリフレッシュ回路
KR920022293A (ko) * 1991-05-16 1992-12-19 김광호 비정기적인 리프레쉬 동작을 실행하는 반도체 메모리 장치
JPH05205465A (ja) 1992-01-20 1993-08-13 Sharp Corp 半導体メモリ装置
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3285611B2 (ja) * 1992-06-24 2002-05-27 富士通株式会社 ダイナミック半導体メモリ装置
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JPH07254272A (ja) 1994-03-15 1995-10-03 Sony Corp 半導体装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP2002269979A (ja) 2001-03-07 2002-09-20 Hitachi Ltd 半導体装置
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US7189992B2 (en) 2002-05-21 2007-03-13 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures having a transparent channel
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4064939B2 (ja) 2004-03-24 2008-03-19 日清食品株式会社 即席麺類の製造方法
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
KR101078483B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 Lcd 또는 유기 el 디스플레이의 스위칭 소자
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
KR100939998B1 (ko) 2004-11-10 2010-02-03 캐논 가부시끼가이샤 비정질 산화물 및 전계 효과 트랜지스터
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
KR20070085879A (ko) 2004-11-10 2007-08-27 캐논 가부시끼가이샤 발광 장치
CN101057338B (zh) 2004-11-10 2011-03-16 佳能株式会社 采用无定形氧化物的场效应晶体管
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI481024B (zh) 2005-01-28 2015-04-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
US20070001231A1 (en) * 2005-06-29 2007-01-04 Amberwave Systems Corporation Material systems for dielectrics and metal electrodes
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577231B (zh) 2005-11-15 2013-01-02 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
US8514165B2 (en) * 2006-12-28 2013-08-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
CN102723364B (zh) * 2009-10-21 2015-02-25 株式会社半导体能源研究所 半导体器件
KR101662359B1 (ko) 2009-11-24 2016-10-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 메모리 셀을 포함하는 반도체 장치
KR101777624B1 (ko) 2009-12-25 2017-09-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102015762B1 (ko) 2010-02-19 2019-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 메모리 장치, 그 구동 방법, 및 반도체 장치 제작 방법
TWI511236B (zh) 2010-05-14 2015-12-01 Semiconductor Energy Lab 半導體裝置
JP5671418B2 (ja) 2010-08-06 2015-02-18 株式会社半導体エネルギー研究所 半導体装置の駆動方法
US9129703B2 (en) 2010-08-16 2015-09-08 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor memory device

Also Published As

Publication number Publication date
US20150213842A1 (en) 2015-07-30
KR101963457B1 (ko) 2019-03-28
KR20120122913A (ko) 2012-11-07
JP6375404B2 (ja) 2018-08-15
JP2012256408A (ja) 2012-12-27
US9001563B2 (en) 2015-04-07
US20120275214A1 (en) 2012-11-01
JP2017162538A (ja) 2017-09-14
US9443563B2 (en) 2016-09-13

Similar Documents

Publication Publication Date Title
JP6375404B2 (ja) 半導体記憶装置
JP7575563B2 (ja) 半導体装置
JP6438999B2 (ja) 半導体装置
US9029929B2 (en) Semiconductor memory device and manufacturing method thereof
JP6121709B2 (ja) 半導体記憶装置
JP6127180B2 (ja) 半導体装置
US9318506B2 (en) Semiconductor device and manufacturing method thereof
US8654566B2 (en) Semiconductor device and driving method thereof
JP2012151457A (ja) 半導体装置及びその作製方法
JP6045176B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150323

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150323

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160217

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160308

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160412

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161004

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161025

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170228

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170317

R150 Certificate of patent or registration of utility model

Ref document number: 6114504

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250