JP6121709B2 - 半導体記憶装置 - Google Patents
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Description
本実施の形態では、半導体記憶装置であるメモリセルの構成およびその動作の例について、図1及び図2等を用いて説明する。
本実施の形態では、実施の形態1とは異なる構造の半導体記憶装置について、図6を用いて説明する。実施の形態1との違いは、酸化物半導体を有するトランジスタを用いて形成されるメモリセルに加え、さらにシリコンを有するトランジスタを有する半導体記憶装置である。
実施の形態1または実施の形態2で示した半導体記憶装置を少なくとも一部に用いてCPU(Central Processing Unit)を構成することができる。
本実施の形態では、実施の形態1または実施の形態2に示す半導体記憶装置及び実施の形態3に示すCPUの一種以上を含む電子機器の例について説明する。
101 第1の配線
102 層間絶縁膜
103 酸化物半導体膜
104 下地絶縁膜
106 酸化物半導体膜
106a チャネル形成領域
106b ソース領域及びドレイン領域
107 レジストマスク
108 ゲート絶縁膜
110 ゲート電極
112 層間絶縁膜
114 第2の配線
130 容量電極
140 第3の配線
200 シリコン基板
201 チャネル形成領域
203 素子分離絶縁層
206 不純物領域
208 ゲート絶縁層
210 ゲート電極
212 層間絶縁膜
214 ドレイン電極
216 層間絶縁膜
300 半導体記憶装置
800 トランジスタ
1141 スイッチング素子
1142 記憶素子
1143 記憶素子群
1189 ROMインターフェース
1190 基板
1191 ALU
1192 ALUコントローラ
1193 インストラクションデコーダ
1194 インタラプトコントローラ
1195 タイミングコントローラ
1196 レジスタ
1197 レジスタコントローラ
1198 バスインターフェース
1199 ROM
9300 筐体
9301 ボタン
9302 マイクロフォン
9303 表示部
9304 スピーカ
9305 カメラ
9310 筐体
9311 表示部
9320 筐体
9321 ボタン
9322 マイクロフォン
9323 表示部
9630 筐体
9631a 表示部
9631b 表示部
9633 留め具
9638 操作スイッチ
Claims (5)
- 第1のメモリセルと、前記第1のメモリセルに積層された第2のメモリセルと、を有し、
前記第1のメモリセルは、第1のトランジスタと、前記第1のトランジスタと電気的に接続された第1の容量及び第2の容量と、を有し、
前記第2のメモリセルは、第2のトランジスタと、前記第2のトランジスタと電気的に接続された第3の容量及び第4の容量と、を有し、
前記第1のトランジスタは、チャネルが形成される第1の酸化物半導体層を有し、
前記第2のトランジスタは、チャネルが形成される第2の酸化物半導体層を有し、
前記第1のトランジスタの第1のゲートは、前記第1の酸化物半導体層の上方に設けられ、
前記第2のトランジスタの第1のゲートは、前記第2の酸化物半導体層の上方に設けられ、
前記第2のトランジスタの第1のゲートは、前記第1の酸化物半導体層の下方に設けられ、
前記第2のトランジスタの第1のゲートは、前記第1のトランジスタの第2のゲートとして機能し、
前記第2のトランジスタの第2のゲートは、前記第2の酸化物半導体層の下方に設けられ、
前記第1の酸化物半導体層は、前記第1の容量の一方の電極、及び、前記第2の容量の一方の電極として機能し、
前記第1の容量の他方の電極は、前記第1のトランジスタの第1のゲートと同層に設けられ、
前記第2の酸化物半導体層は、前記第3の容量の一方の電極、及び、前記第4の容量の一方の電極として機能し、
前記第3の容量の他方の電極は、前記第2のトランジスタの第1のゲートと同層に設けられ、前記第2の容量の他方の電極として機能し、
前記第4の容量の他方の電極は、前記第2のトランジスタの第2のゲートと同層に設けられることを特徴とする半導体記憶装置。 - 第1のメモリセルと、前記第1のメモリセルに積層された第2のメモリセルと、を有し、
前記第1のメモリセルは、第1のトランジスタと、前記第1のトランジスタと電気的に接続された第1の容量及び第2の容量と、を有し、
前記第2のメモリセルは、第2のトランジスタと、前記第2のトランジスタと電気的に接続された第3の容量及び第4の容量と、を有し、
前記第1のトランジスタは、チャネルが形成される第1の酸化物半導体層を有し、
前記第2のトランジスタは、チャネルが形成される第2の酸化物半導体層を有し、
前記第1のトランジスタの第1のゲートは、前記第1の酸化物半導体層の上方に設けられ、
前記第2のトランジスタの第1のゲートは、前記第2の酸化物半導体層の上方に設けられ、
前記第2のトランジスタの第1のゲートは、前記第1の酸化物半導体層の下方に設けられ、
前記第2のトランジスタの第1のゲートは、前記第1のトランジスタの第2のゲートとして機能し、
前記第2のトランジスタの第2のゲートは、前記第2の酸化物半導体層の下方に設けられ、
前記第1のトランジスタの第1のゲートは、前記第2のトランジスタの第1のゲートに電気的に接続され、
前記第1のトランジスタの第1のゲートは、前記第2のトランジスタの第2のゲートに電気的に接続されることを特徴とする半導体記憶装置。 - 請求項2において、
前記第1の酸化物半導体層は、前記第1の容量の一方の電極、及び、前記第2の容量の一方の電極として機能し、
前記第1の容量の他方の電極は、前記第1のトランジスタの第1のゲートと同層に設けられ、
前記第2の酸化物半導体層は、前記第3の容量の一方の電極、及び、前記第4の容量の一方の電極として機能し、
前記第3の容量の他方の電極は、前記第2のトランジスタの第1のゲートと同層に設けられ、前記第2の容量の他方の電極として機能し、
前記第4の容量の他方の電極は、前記第2のトランジスタの第2のゲートと同層に設けられることを特徴とする半導体記憶装置。 - 請求項1乃至請求項3のいずれか一において、
前記第1のトランジスタの第1のゲートは、前記第1のトランジスタのチャネル幅方向において、前記第1の酸化物半導体層の端部を越えて設けられ、
前記第2のトランジスタの第1のゲートは、前記第2のトランジスタのチャネル幅方向において、前記第2の酸化物半導体層の端部を越えて設けられ、且つ、前記第1のトランジスタのチャネル幅方向において、前記第1の酸化物半導体層の端部を越えて設けられ、
前記第2のトランジスタの第2のゲートは、前記第2のトランジスタのチャネル幅方向において、前記第2の酸化物半導体層の端部を越えて設けられることを特徴とする半導体記憶装置。 - 請求項1乃至請求項4のいずれか一において、
前記第1の容量の他方の電極は、前記第1のトランジスタのチャネル幅方向において、前記第1の酸化物半導体層の端部を越えて設けられ、
前記第3の容量の他方の電極は、前記第2のトランジスタのチャネル幅方向において、前記第2の酸化物半導体層の端部を越えて設けられ、且つ、前記第1のトランジスタのチャネル幅方向において、前記第1の酸化物半導体層の端部を越えて設けられ、
前記第4の容量の他方の電極は、前記第2のトランジスタのチャネル幅方向において、前記第2の酸化物半導体層の端部を越えて設けられることを特徴とする半導体記憶装置。
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