JP4586573B2 - 電気光学装置及びその製造方法、薄膜トランジスタ、電子機器 - Google Patents
電気光学装置及びその製造方法、薄膜トランジスタ、電子機器 Download PDFInfo
- Publication number
- JP4586573B2 JP4586573B2 JP2005052686A JP2005052686A JP4586573B2 JP 4586573 B2 JP4586573 B2 JP 4586573B2 JP 2005052686 A JP2005052686 A JP 2005052686A JP 2005052686 A JP2005052686 A JP 2005052686A JP 4586573 B2 JP4586573 B2 JP 4586573B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate electrode
- polysilicon film
- semiconductor layer
- electro
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Description
一般に、ゲート電極が半導体層を挟んで基板と反対側に設けられているトップゲート構造のTFTでは、基板裏側からの光入射を防止するために、半導体層と基板との間に遮光層を形成している。しかし、遮光層を形成すると、ソース・ドレイン領域と遮光層との間で寄生容量を生じ、画像電圧に変動を生じることがある。そこで、この問題を解決するための手段として、ゲート電極を半導体層を挟んだ両側に設けた構造のTFTが知られている(例えば、特許文献1参照。)。
この構成によれば、前記半導体層が第1半導体膜と第2半導体膜との積層膜となっているので、第1絶縁膜を介して第1ゲート電極と対向する第1半導体膜と、第2絶縁膜を介して第2ゲート電極と対向する第2半導体膜のそれぞれについて、第1ゲート電極、第2ゲート電極との関係で良好な電気特性が得られるように例えば結晶組織を調整することができ、半導体層を挟んだ両側にゲート電極を備える薄膜トランジスタの性能を十分に発揮させることができる。したがって本発明によれば、前記薄膜トランジスタにより画素を高速でスイッチングでき、高精細表示に十分対応可能な電気光学装置を提供することができる。
すなわち本発明は、上記課題を解決するために、ポリシリコン膜からなる半導体層を2層構造とすることで、半導体層を挟んで両側にそれぞれ配された第1ゲート電極と第2ゲート電極のそれぞれについて構造を最適化されたポリシリコン膜の形成を可能にし、TFT(薄膜トランジスタ)の電気特性を向上させることとしたものである。
この構成によれば、第1ゲート電極についてはそれと対向する第1ポリシリコン膜の結晶組織の状態を最適化し、第2ゲート電極についてはそれと対向する第2ポリシリコン膜の結晶組織の状態を最適化することができるので、第1ゲート電極の電圧印加効果と第2ゲート電極の電圧印加効果の双方を良好なものとすることができ、TFTの特性を向上させることができる。また、チャネル領域を挟んだ両側にゲート電極が形成されているので、TFTに入射する光をゲート電極により遮断することができ、TFTのオフリーク電流を低減することができる。したがって本発明によれば、電気特性に優れた低オフ電流のTFTによって画素を高速でスイッチングでき、また良好に電圧を保持することができる、高精細表示に十分対応可能な電気光学装置を提供することができる。
このような構成とすれば、第2ポリシリコン膜の形成に必要なエネルギー(例えばレーザーエネルギー)を低減することができ、第1ポリシリコン膜と第2ポリシリコン膜の双方で良好な結晶性の半導体膜を得られるようになる。
上記2層のポリシリコン膜を積層してなる半導体層を形成する場合、本発明では、基体上に第1非晶質シリコン膜を形成した後最適条件でアニールして結晶化させて第1ポリシリコン膜を形成する工程と、前記第1ポリシリコン膜上に第2非晶質シリコン膜を形成し、かかる第2非晶質シリコン膜を最適なアニール条件で結晶化させて第2ポリシリコン膜を形成する工程とを行う。したがって、第2ポリシリコン膜を得るための第2非晶質シリコン膜の結晶化は、既に形成された第1ポリシリコン膜上で行われることとなるので、既設の第1ポリシリコン膜への影響を考慮して、第2非晶質シリコン膜を薄く形成して、得られる第2ポリシリコン膜の厚さが第1ポリシリコン膜より薄くなるようにすることが好ましい。このような構成とすれば、2層目(第2非晶質シリコン膜)の結晶化に際し発生する熱は、この第2非晶質シリコンを溶融させるためのエネルギーとして大半が使用されるため、第1ポリシリコン膜への熱エネルギーの影響を少なくすることができ、第1ポリシリコン膜、第2ポリシリコン膜の双方で適切な結晶組織を得ることができる。
この構成によれば、前記第1ゲート電極を形成する際に同時に形成した第1容量電極と、前記半導体層を形成する際に同時に形成した第3容量電極と、前記第2ゲート電極を形成する際に同時に形成した第2容量電極とによって蓄積容量を構成できるので、工数の増加を伴うことなく電気光学装置の高性能化を実現できる。また本発明では、先に記載のようにTFTのオフ電流を低減できるので、上記蓄積容量を小さくすることができる。したがって蓄積容量の狭面積化により開口率を向上させ、明るい表示を得られる電気光学装置とすることができる。
この構成によれば、蓄積容量の一部を、信号配線と平面的に重なる領域に形成できるので、遮光性の部材である蓄積容量と信号配線とで平面領域を共有する構成とすることができ、電気光学装置の開口率を向上させることができる。
この製造方法によれば、非晶質シリコン膜の結晶化が2回に分けて行われるので、1回に形成する非晶質シリコン膜を薄くでき、これによって結晶化に必要な入射エネルギーを少なくすることができるので、各ポリシリコン膜の結晶組織を制御しやすく、したがって第1、第2ゲート電極から付加する電圧効果を等しくでき、トランジスタ性能を向上させる効果を得ることができる。さらに、均質な半導体層のトータルの厚さを大きくできるので、製造歩留まりも向上する。
図1(a)は、本発明に係る電気光学装置の一例である液晶装置を各構成要素とともに対向基板側からみた平面構成図、図1(b)は、図1(a)に示すH−H線に沿う断面構成図、図2は、液晶装置を構成するアクティブマトリクス基板上に設けられた各種配線や周辺回路等の電気的な構成を示すブロック図、図3は液晶装置の1画素領域を示す平面構成図である。
図1(a)及び図1(b)に示すように、この液晶装置(電気光学装置)はTFTアレイ基板10と、対向基板20とが平面視略矩形枠状のシール材52によって貼り合わされ、このシール材52に囲まれた領域内に液晶層50が封入された構成を備えている。シール材52内周側に沿って平面視矩形枠状の周辺見切り53が形成され、この周辺見切りの内側の領域が画像表示領域51とされている。シール材52の外側の領域には、データ線駆動回路201及び外部回路実装端子202がTFTアレイ基板10の1辺(図示下辺)に沿って形成されており、この1辺に隣接する2辺に沿ってそれぞれ走査線駆動回路204,204が形成されて周辺回路を成している。TFTアレイ基板10の残る1辺(図示上辺)には、画像表示領域51の両側の走査線駆動回路204,204間を接続する複数の配線205が設けられている。また、対向基板20の各角部においては、TFTアレイ基板10と対向基板20との間の電気的導通をとるための基板間導通材206が配設されている。本実施形態の液晶装置は、透過型の液晶装置として構成され、TFTアレイ基板10側に配置された光源(図示略)からの光を変調して対向基板20側から出射するようになっている。
データ線駆動回路201は、クロック信号線(図示略)を介して外部制御装置から入力される基準クロックに基づいて、各サンプリング駆動信号線111にサンプリング駆動信号S1,S2,…Snを順次供給する水平シフトレジスタ201aと、画像信号線112を介して供給された画像信号VID1〜VID6をサンプリングするサンプリング回路201bとを備えて構成されている。
図3は、本実施形態の液晶装置を構成するTFTアレイ基板10上の1画素領域を示す平面構成図であり、図4は、図3のA−A’線に沿う断面構成図、図5は、同、B−B’線に沿う断面構成図である。
図3に示すように、TFTアレイ基板上には、データ線6aと、第2ゲート配線(走査線)3aとが互いに交差して設けられており、さらに第2ゲート配線3aに沿って延びる第1ゲート配線15bが形成されている。データ線6aと第2ゲート配線3aとによって区画された略矩形状の画素領域41に、大略平面鈎形の半導体層42が設けられている。第2ゲート配線3aは、データ線6aと交差する方向に延びる走査線本線部31と、この走査線本線部31から分岐されて画素領域41の中央側へ延出された2本のゲート電極(第2ゲート電極)32,33とを有しており、これらのゲート電極32,33が、前記半導体層42の走査線本線部31と平行に延びる部分と交差して配置されることで、デュアルゲート(ダブルゲート)構造のTFTを構成している。なお、TFT30としては、図示のデュアルゲート構造に限ることなく、3本のゲート電極を備えた構造(トリプルゲート構造)であってもよい。
この蓄積容量電極42cは、前記走査線本線部31と平行に延びる容量線(第2容量電極)3bと、平面的に重なって配置されている。平面視L形の蓄積容量電極42cの図示上下方向に延びる部分は、データ線6aと平面視で重なって画素領域41の辺端部に延在している。
また、第2層間絶縁膜13を貫通して半導体層42に達するソースコンタクトホール55及びドレインコンタクトホール56が形成されており、ソースコンタクトホール55を介してデータ線6aと半導体層42の高濃度ソース領域1dとが電気的に接続され、ドレインコンタクトホール56を介して中間電極層58と半導体層42の高濃度ドレイン領域1eとが電気的に接続されている。
また、画素電極9及び第3層間絶縁膜14上に、ラビング処理等の配向処理が施されたポリイミド膜などからなる配向膜17が設けられている。
より詳細には、蓄積容量70の形成領域において、上記蓄積容量電極42cの下層側には、第1層間絶縁膜12を介して遮光部材層の容量電極部15aが対向配置され、上記蓄積容量電極42cの一部と、容量電極部15aの一部は、データ線6a側へ延出され、データ線6aと平面的に重なる位置にて層厚方向に対向している。蓄積容量電極42cの上層側には、絶縁薄膜2を介して容量線3bが対向配置されている。また第2層間絶縁膜13を介して、容量線3bと中間電極層58が対向配置されている。
そして、図5に示すように、蓄積容量電極42cを挟持する容量電極部15aと容量線3bとがコンタクトホール59を介して電気的に接続され、図4に示すように、蓄積容量電極42cと中間電極層58とがドレインコンタクトホール56を介して電気的に接続されている。
さらに、本実施形態の液晶装置では、TFT30をマルチゲート構造とすることにより、1つのチャネル領域1aの両側の電圧を低減し、オフリーク電流を低減しており、また各チャネル領域1aを挟んで両側に低濃度ソース領域1b、低濃度ドレイン領域1cを形成したLDD構造を採用したことでオフ電流を低減することができるようになっている。
次に、本実施形態の液晶装置における周辺回路(データ線駆動回路201、走査線駆動回路204)に実装される回路用薄膜トランジスタについて説明する。図9は、図1及び図2に示した周辺回路に実装可能な回路用TFTの構成例をそれぞれ示す図である。
回路用TFT80は、平面視矩形状の半導体層800と、この半導体層800の中央部に配置されたゲート電極810と、チャネル領域800aと、このチャネル領域800aの両側にそれぞれ設けられたソース領域800b、及びドレイン領域800cとを備えて構成されている。そして、図9(b)に示すように、絶縁薄膜2と第2層間絶縁膜13とを貫通して設けられた2つのコンタクトホール830を介して、ソース領域800bと、ソース配線820とが電気的に接続され、ドレイン領域800cとドレイン配線840とが、2つのコンタクトホール850を介して電気的に接続されている。
また、半導体層42の下層側に、遮光性材料からなる容量電極部15a及び第1ゲート配線15bが設けられたことで、TFT30のリーク電流の低減、及び蓄積容量70の平面積の縮小を実現でき、画素領域41を高開口率化を実現できるようになっている。
一方、周辺回路においては、半導体層の上層側、下層側のいずれにもゲート電極を形成できるので、回路用TFTの小型化、高密度化を達成でき、これにより高精細化に伴う駆動画素数の増加にも十分対応可能な周辺回路を実現することができる。したがって、上記画像表示領域及び周辺回路を備えた本実施形態の液晶装置によれば、画素を高精細化しても高品質の表示を得ることが可能である。
図10は、本発明に係る電子機器の一例を示す斜視図である。この図に示す携帯電話1300は、上記実施形態の液晶装置を小サイズの表示部1301として備え、複数の操作ボタン1302、受話口1303、及び送話口1304を備えて構成されている。
Claims (9)
- 基体上に形成されてなる薄膜トランジスタを備えた電気光学装置であって、
前記薄膜トランジスタが、半導体層と、該半導体層のチャネル領域の一面側に第1絶縁膜を介して対向する第1ゲート電極と、前記チャネル領域の他面側に第2絶縁膜を介して対向する第2ゲート電極とを具備しており、
前記半導体層が、前記第1ゲート電極と対向する第1ポリシリコン膜と、前記第2ゲート電極と対向する第2ポリシリコン膜との積層膜からなり、
前記第1ポリシリコン膜及び前記第2ポリシリコン膜は、当該第1ポリシリコン膜のうち前記第1ゲート電極とは反対側の面と当該第2ポリシリコン膜のうち前記第2ゲート電極とは反対側の面とが接触するように配置されると共に、それぞれ結晶粒の寸法が均一になるように形成されている
ことを特徴とする電気光学装置。 - 前記薄膜トランジスタが、基体上に、前記第1ゲート電極と、第1絶縁膜と、半導体層と、第2絶縁膜と、第2ゲート電極とを順に積層してなる構造を具備しており、
前記半導体層の前記基体側に形成された前記第1ポリシリコン膜の膜厚が、前記第2ポリシリコン膜の膜厚より厚いことを特徴とする請求項1に記載の電気光学装置。 - 前記薄膜トランジスタと電気的に接続された蓄積容量を備え、
前記蓄積容量が、前記第1ゲート電極と同層に形成された第1容量電極と、前記第2ゲート電極と同層に形成された第2容量電極と、前記半導体層と同層に形成された第3容量電極と、を含むことを特徴とする請求項1又は請求項2に記載の電気光学装置。 - 前記薄膜トランジスタと電気的に接続されて前記基体上に延在する信号配線を備え、
前記第1容量電極の一部と、前記第3容量電極の一部とが、前記信号配線と平面的に重なって配置され、当該位置で前記蓄積容量の一部を形成していることを特徴とする請求項3に記載の電気光学装置。 - 前記薄膜トランジスタの半導体層に、複数の前記チャネル領域が形成され、各々のチャネル領域に対応して前記第1ゲート電極と第2ゲート電極とが設けられていることを特徴とする請求項1から請求項4のいずれか1項に記載の電気光学装置。
- 半導体層と、該半導体層のチャネル領域の一面側に第1絶縁膜を介して対向する第1ゲート電極と、前記チャネル領域の他面側に第2絶縁膜を介して対向する第2ゲート電極とを具備し、
前記半導体層が、前記第1ゲート電極と対向する第1ポリシリコン膜と、前記第2ゲート電極と対向する第2ポリシリコン膜との積層膜からなり、
前記第1ポリシリコン膜及び前記第2ポリシリコン膜は、当該第1ポリシリコン膜のうち前記第1ゲート電極とは反対側の面と当該第2ポリシリコン膜のうち前記第2ゲート電極とは反対側の面とが接触するように配置されると共に、それぞれ結晶粒の寸法が均一になるように形成されている
ことを特徴とする薄膜トランジスタ。 - 基体上に金属膜をパターン形成して第1ゲート電極を形成する工程と、
前記第1ゲート電極を覆う第1絶縁膜を形成する工程と、
前記第1絶縁膜上に第1非晶質シリコン膜を成膜し、該第1非晶質シリコン膜を結晶化して第1ポリシリコン膜を形成する工程と、
前記第1ポリシリコン膜上に第2非晶質シリコン層を成膜し、該第2非晶質シリコン膜を結晶化して第2ポリシリコン膜を形成する工程と、
前記第1ポリシリコン膜と第2ポリシリコン膜の積層膜をパターニングして所定形状の半導体層を形成する工程と、
前記半導体層を覆うように第2絶縁膜を形成する工程と、
前記第2絶縁膜上に金属膜をパターン形成することで、前記第1ゲート電極と平面的に重なる位置に第2ゲート電極を形成する工程と
を有し、
前記第2ポリシリコン膜を形成する工程では、当該第1ポリシリコン膜のうち前記第1ゲート電極とは反対側の面と当該第2ポリシリコン膜のうち前記第2ゲート電極とは反対側の面とが接触するように前記第1ポリシリコン膜上に直接前記第2ポリシリコン膜を形成し、
前記第1ポリシリコン膜を形成する工程及び前記第2ポリシリコン膜を形成する工程では、それぞれ結晶粒の寸法が均一になるように前記第1非晶質シリコン及び前記第2非晶質シリコンを結晶化する
ことを特徴とする電気光学装置の製造方法。 - 前記非晶質シリコン膜に対してレーザー照射することで前記非晶質シリコン膜を結晶化することを特徴とする請求項7に記載の電気光学装置の製造方法。
- 請求項1から請求項5のいずれか1項に記載の電気光学装置を備えたことを特徴とする電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005052686A JP4586573B2 (ja) | 2005-02-28 | 2005-02-28 | 電気光学装置及びその製造方法、薄膜トランジスタ、電子機器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005052686A JP4586573B2 (ja) | 2005-02-28 | 2005-02-28 | 電気光学装置及びその製造方法、薄膜トランジスタ、電子機器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006237447A JP2006237447A (ja) | 2006-09-07 |
JP4586573B2 true JP4586573B2 (ja) | 2010-11-24 |
Family
ID=37044738
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005052686A Expired - Fee Related JP4586573B2 (ja) | 2005-02-28 | 2005-02-28 | 電気光学装置及びその製造方法、薄膜トランジスタ、電子機器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4586573B2 (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010135384A (ja) * | 2008-12-02 | 2010-06-17 | Mitsubishi Electric Corp | 薄膜トランジスタアレイ基板、その製造方法及び液晶表示装置 |
KR101681884B1 (ko) * | 2009-03-27 | 2016-12-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치, 표시장치 및 전자기기 |
KR101835300B1 (ko) * | 2009-12-08 | 2018-03-08 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제작 방법 |
KR101482627B1 (ko) | 2010-06-07 | 2015-01-14 | 삼성디스플레이 주식회사 | 평판 표시 장치 및 그 제조 방법 |
US8907392B2 (en) | 2011-12-22 | 2014-12-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device including stacked sub memory cells |
JP6230253B2 (ja) * | 2013-04-03 | 2017-11-15 | 三菱電機株式会社 | Tftアレイ基板およびその製造方法 |
US10008513B2 (en) * | 2013-09-05 | 2018-06-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
JP2014160268A (ja) * | 2014-04-14 | 2014-09-04 | Japan Display Inc | 液晶表示装置 |
KR102400022B1 (ko) * | 2015-12-30 | 2022-05-19 | 엘지디스플레이 주식회사 | 측부 구부림 구조를 갖는 플렉서블 유기발광 다이오드 표시장치 |
JP6870926B2 (ja) * | 2016-06-22 | 2021-05-12 | 株式会社半導体エネルギー研究所 | 表示装置、表示モジュール、および電子機器 |
KR102107384B1 (ko) | 2017-10-31 | 2020-05-07 | 엘지디스플레이 주식회사 | 프로세스 키를 포함하는 표시장치 |
CN111771283A (zh) | 2018-01-11 | 2020-10-13 | 应用材料公司 | 具有金属氧化物开关的小型存储电容器的薄膜晶体管 |
WO2022185389A1 (ja) * | 2021-03-01 | 2022-09-09 | シャープ株式会社 | 表示装置 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0449665A (ja) * | 1990-06-18 | 1992-02-19 | Fujitsu Ltd | 薄膜半導体装置およびその製造方法 |
JP2003115595A (ja) * | 2001-07-27 | 2003-04-18 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ |
JP2004109857A (ja) * | 2002-09-20 | 2004-04-08 | Seiko Epson Corp | 液晶表示装置、及び電子機器 |
-
2005
- 2005-02-28 JP JP2005052686A patent/JP4586573B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0449665A (ja) * | 1990-06-18 | 1992-02-19 | Fujitsu Ltd | 薄膜半導体装置およびその製造方法 |
JP2003115595A (ja) * | 2001-07-27 | 2003-04-18 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ |
JP2004109857A (ja) * | 2002-09-20 | 2004-04-08 | Seiko Epson Corp | 液晶表示装置、及び電子機器 |
Also Published As
Publication number | Publication date |
---|---|
JP2006237447A (ja) | 2006-09-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4586573B2 (ja) | 電気光学装置及びその製造方法、薄膜トランジスタ、電子機器 | |
US6998299B2 (en) | Semiconductor device and method of manufacturing thereof | |
EP2299435B1 (en) | Active matrix liquid crystal display with pixel capacitor | |
JP4542492B2 (ja) | 電気光学装置及びその製造方法、電子機器、並びに半導体装置 | |
JP2006250985A (ja) | 電気光学装置及び電子機器 | |
US7379139B2 (en) | Liquid crystal display and electro-optical devices with a function element | |
US20070058100A1 (en) | Electro-optical device and manufacturing method thereof, electronic apparatus, and capacitor | |
JP3127619B2 (ja) | アクティブマトリクス基板 | |
JP4905136B2 (ja) | 液晶装置 | |
JP2003338628A (ja) | 薄膜半導体装置、電気光学装置、電子機器、薄膜半導体装置の製造方法、電気光学装置の製造方法 | |
JP2003243658A (ja) | 半導体装置、電気光学装置、電子機器、半導体装置の製造方法、電気光学装置の製造方法 | |
JP4631255B2 (ja) | アクティブマトリクス基板、表示装置、及び電子機器 | |
JP2006301476A (ja) | 電気光学装置及びその製造方法、電子機器 | |
JP2003243657A (ja) | 半導体装置、電気光学装置、電子機器、半導体装置の製造方法、電気光学装置の製造方法 | |
JP2002297060A (ja) | アクティブマトリクス型表示装置 | |
JP2000206565A (ja) | 表示装置用半導体素子及びこれを用いた液晶表示装置 | |
JP2002296619A (ja) | アクティブマトリクス型表示装置 | |
JP5685613B2 (ja) | 表示装置 | |
JP4994491B2 (ja) | プロジェクタ | |
JP6488328B2 (ja) | 表示装置 | |
JP2006039451A (ja) | 電気光学装置用基板とその製造方法、電気光学装置、及び電子機器 | |
JP2008205248A (ja) | 半導体装置及びその製造方法、電気光学装置及びその製造方法、並びに電子機器 | |
JP4411825B2 (ja) | 電気光学装置の製造方法 | |
JP2003243659A (ja) | 薄膜半導体装置、電気光学装置、電子機器、薄膜半導体装置の製造方法、電気光学装置の製造方法 | |
JP2019168695A (ja) | 表示装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070307 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20070403 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100525 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100527 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20100604 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20100604 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100625 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20100628 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100810 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100823 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130917 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |