KR101482627B1 - 평판 표시 장치 및 그 제조 방법 - Google Patents

평판 표시 장치 및 그 제조 방법 Download PDF

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Abstract

본 발명은 게이트전극과 동일한 층에 형성된 제1스토리지전극, 공통전압라인이 연장된 제2스토리지전극 및 드레인전극이 연장된 제3스토리지전극 을 통하여, 스토리지커패시터를 병렬적으로 구성 함으로써 커패시턴스를 크게 하는 평판 표시 장치 및 그 제조 방법을 제공한다.

Description

평판 표시 장치 및 그 제조 방법 {Flat display device and Method for manufacturing the same}
본 발명의 실시 예들은 평판 표시 장치 및 그 제조 방법에 관한 것이다.
평판 표시 장치에 있어서, 종래에는 박막트랜지스터를 구성하는 활성층을 스토리지커패시터영역까지 연장하여, 스토리지커패시터의 하부전극으로 활성층을 사용하였다.
이 경우, 활성층을 구성하는 폴리실리콘의 돌출(protrusion)으로 인하여 스토리지커패시터의 상부전극과 하부전극 사이에 정전기가 발생하는 문제점이 있었다. 또한 활성층을 구성하는 폴리실리콘은 도전성이 낮기 때문에 원하는 커패시턴스를 확보하기 위해서는 하부전극의 면적을 넓혀야 하는 문제점이 있었다.
본 발명의 실시 예들은 게이트전극과 동일한 층에 형성된 제1스토리지전극, 공통전압라인이 연장된 제2스토리지전극 및 드레인전극이 연장된 제3스토리지전극 을 통하여, 스토리지커패시터를 병렬적으로 구성함으로써 커패시턴스를 크게 하는 평판 표시 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 측면에 의하면, 서로 교차하여 화소영역을 정의하는 게이트라인, 데이터라인 및 공통전극라인; 상기 게이트라인 및 상기 데이터라인의 교차부에 형성되며, 게이트전극, 소스전극 및 드레인전극을 구비하는 박막트랜지스터; 및 상기 공통전극라인 및 연장된 상기 드레인전극의 교차부에 형성되며, 제1스토리지전극, 제2스토리지전극 및 제3스토리지전극을 구비하는 스토리지커패시터; 를 포함하는 평판표시장치를 개시한다.
여기서 상기 제1스토리지전극은 상기 게이트전극과 동일층에 형성되며, 상기 제2스토리지전극은 상기 공통전극라인이 연장되어 형성되며, 상기 제1스토리지전극과 부분적으로 오버랩되며, 상기 제3스토리지전극은 상기 드레인전극이 연장되어 형성되며, 상기 제1스토리지전극 및 상기 제2스토리지전극과 오버랩될 수 있다.
여기서 상기 박막트랜지스터는 기판상에 형성된 활성층; 상기 활성층상에 형성된 절연층; 상기 절연층 상에 형성된 게이트전극; 상기 게이트전극 상에 형성된 복수의 층간조정층들; 상기 층간조정층들 및 상기 절연층을 관통하여 상기 활성층과 접촉하며, 상기 데이터전극과 일체로 형성된 소스전극; 및 상기 층간조정층들 및 상기 절연층을 관통하여 상기 활성층과 접촉하며, 연장되어 상기 제3스토리지전극을 형성하는 드레인전극; 을 포함할 수 있다.
여기서 상기 스토리지커패시터는 기판상에 형성된 절연층; 상기 절연층 상에 형성된 제1스토리지전극; 상기 제1스토리지전극상에 형성된 제1층간조정층; 상기 제1층간조정층상에 형성되며, 상기 공통전극라인이 연장되어 형성된 제2스토리지전극; 상기 제2스토리지전극상에 형성된 제2층간조정층; 상기 제2층간조정층상에 형성되며, 상기 제1층간조정층 및 상기 제2층간조정층을 관통하여 상기 제3스토리지전극과 접촉하며 상기 드레인전극이 연장되어 형성된 제3스토리지전극을 포함할 수 있다.
여기서 상기 제3스토리지전극상에 형성된 보호층; 및 상기 보호층 상에 형성되며, 상기 보호층을 관통하여 상기 제3스토리지전극과 접촉하는 화소전극; 을 포함할 수 있다.
여기서 상기 제2스토리지전극은 복수개일 수 있다.
여기서 상기 제2스토리지전극이 형성되지 않은 위치에 대응하여, 상기 제1층간조정층 및 상기 제2층간조정층을 관통하여 형성된 제1콘택부; 및 상기 제3스토리지전극 또는 제1스토리지전극이 형성된 위치에 대응하여 상기 보호층을 관통하여 형성된 제2콘택부; 를 포함할 수 있다.
여기서 상기 제1콘택부와 상기 제2콘택부는 오버랩될 수 있다.
여기서 상기 제1층간조정층 및 상기 제2층간조정층은 실리콘질화물 또는 실리콘산화물 중 어느 하나이상의 물질로 이루어질 수 있다.
여기서 상기 제2층간조정층은 제1층간조정층보다 유전율이 높은 물질로 이루어질 수 있다.
여기서 상기 제2층간조정층은 실리콘질화물로 이루어질 수 있다.
여기서 상기 제2스토리지전극은 금속 또는 ITO로 이루어질 수 있다.
여기서 상기 평판표시장치는 액정표시장치일 수 있다.
본 발명의 다른 측면에 의하면, 박막트랜지스터영역 및 스토리지커패시터영역을 포함하는 화소영역이 정의된 기판을 준비하는 단계; 상기 기판상의 박막트랜지스터영역에 활성층을 형성하는 단계; 상기 기판상에 제1방향으로 지나는 게이트라인, 상기 박막트랜지스터영역 상의 게이트전극, 및 상기 스토리지커패시터영역상의 제1스토리지전극을 형성하는 단계; 상기 게이트라인과 평행한 방향으로 공통전극라인을 형성하며, 상기 공통전극라인에 연장되어 상기 스토리지커패시터영역상의 제2스토리지전극을 함께 형성하는 단계; 상기 게이트라인과 교차하도록 제2방향으로 지나는 데이터라인 및 소스전극을 형성하는 단계; 및 상기 박막트랜지스터영역에 드레인전극을 형성하며, 상기 드레인전극에 연장되어 상기 스토리지커패시터영역상의 제3스토리지전극을 함께 형성하는 단계; 를 포함하는 평판표시장치의 제조 방법을 제공한다.
여기서 상기 제1스토리지전극을 형성한 후 상기 제1스토리지전극을 덮도록 제1층간조정층을 형성하는 단계;를 더 포함하며 상기 제2스토리지전극을 형성한 후 상기 제2스토리지전극을 덮도록 제2층간조정층을 형성하는 단계;를 더 포함하며, 상기 제2스토리지전극이 형성되지 않은 위치에 대응하여, 상기 제1층간조정층 및 상기 제2층간조정층을 관통하여 제1콘택부를 형성하는 단계; 를 더 포함할 수 있다.
여기서 상기 제3스토리지전극을 덮도록 보호층을 현성하는 단계; 를 더 포함하며, 상기 제1스토리지전극이 형성된 위치에 대응하여 상기 보호층을 관통하여 제2콘택부를 형성하는 단계; 를 더 포함할 수 있다.
여기서 상기 제1콘택부와 상기 제2콘택부는 오버랩되게 형성할 수 있다.
여기서 상기 제1층간조정층 및 상기 제2층간조정층은 실리콘질화물 또는 실리콘산화물 중 어느 하나이상의 물질로 이루어질 수 있다.
여기서 상기 제2층간조정층은 상기 제1층간조정층보다 유전율이 높은 물질로 이루어질 수 있다.
여기서 상기 제2층간조정층은 실리콘질화물로 이루어질 수 있다.
여기서 상기 제2스토리지전극은 금속 또는 ITO로 이루어질 수 있다.
여기서 평판표시장치는 액정표시장치일 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시 예들에 따르면, 스토리지커패시터를 병렬적으로 구성함으로써 커패시턴스가 증대되는 효과가 있다. 다른 의미로 동일한 커패시턴스에 대하여, 본 발명의 실시 예에 따르면 스토리지커패시터를 사용할 경우 디멘션(dimension)이 줄어 개구율이 증가하는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 평판 표시 장치의 개략적으로 나타내는 평면도이다.
도 2는 도 1의 II-II`선을 따라 취한 단면도이다.
도 3은 도 2를 개략적으로 나타내는 회로도이다.
도 4 내지 도 11은 본 발명의 일 실시 예에 따른 평판 표시 장치의 제조 방법을 순서대로 나타낸 단면도이다.
도 12 내지 도 14는 본 발명의 다른 실시 예에 따른 평판 표시 장치를 개략적으로 나타내는 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부된 도면들에 도시된 본 발명에 관한 실시 예들을 참조하여 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 평판 표시 장치를 개략적으로 나타내는 평면도이다.
본 발명의 일 실시 예에 따른 평판 표시 장치는 유기 발광 표시 장치, 액정 표시 장치 등 일 수 있으며, 이하에서는 평판 표시 장치가 액정 표시 장치인 경우로 한정하여 설명한다.
도 1을 참조하면, 평판 표시 장치는 서로 교차하여 화소영역을 정의하는 게이트라인(110), 데이터라인(140) 및 공통전극라인(120)을 포함한다. 화소영역이란 박막트랜지스터영역과 스토리지커패시터영역을 포함할 수 있다.
여기서 박막트랜지스터(TFT)는 게이트라인(110)과, 데이터라인(140)의 교차부에 형성된 되며, 게이트전극(111), 소스전극(141) 및 드레인전극(131)을 포함한다. 공통전극라인(120)은 게이트라인(110)과 평행하게 이격되어 형성된다. 스토리지커패시터(STG)는 공통전극라인(120)과, 연장된 드레인전극(131)의 교차부에 형성되며, 제1스토리지전극(112), 제2스토리지전극(121) 및 제3스토리지전극(132)을 구비한다.
박막트랜지스터(TFT)는 제1방향으로 배치된 게이트라인(110)으로부터 제2방향으로 연장되어 돌출된 게이트전극(111)과, 제2방향으로 배치된 데이터라인(140)의 일부인 소스전극(141)과, 소스전극(141)과 일정 간격 이격되는 드레인전극(131)을 포함한다. 게이트전극(111), 소스전극(141) 및 드레인전극(131)은 활성층(105)상에 형성된다. 소스전극(141) 및 드레인전극(131)은 게이트전극(111)과 일정간격 이격되어 형성된다. 그러나 이에 한정되지 않고 소스전극(141) 및 드레인전극(131)은 게이트전극(111)의 상부 양측을 부분적으로 오버랩하여 형성될 수 있다. 도 1에 도시되지는 않았으나, 활성층(105)상에 절연층이 형성되고 절연층상에 게이트전극(111)이 형성되며, 게이트전극(111)상에 복수개의 층간조정층이 형성된 경우, 절연층 및 복수개의 층간조정층을 관통하여 소스전극컨택홀(CTS) 및 드레인전극컨택홀(CTD)이 형성될 수 있다. 소스전극(141) 및 드레인전극(131)은 소스전극컨택홀(CTS) 및 드레인전극컨택홀(CTD)을 통해 형성되어, 하층의 활성층(105)에 접촉할 수 있다. 본 발명의 일 실시 예에 의하면 드레인전극(131)은 박막트랜지스터(TFT)로부터 이격되어 위치한 스토리지커패시터영역으로 연장되어 스토리지커패시터(STG)의 제3스토리지전극(132)을 구성할 수 있다.
스토리지커패시터(STG)는 박막트랜지스터(TFT)와 이격되어 형성되며, 제1스토리지전극 내지 제3스토리지전극(112, 121, 132)을 포함한다. 스토리지커패시터(STG)를 구성하는 제1스토리지전극(112)은 게이트전극(111)과 동일층에 형성된다. 또한 제2스토리지전극(121)은 공통전극라인(120)이 연장되어 형성되며, 제1스토리지전극(112)과 부분적으로 오버랩된다. 또한 제3스토리지전극(132)은 드레인전극(131)이 연장되어 형성되며, 제1스토리지전극(112) 및 제2스토리지전극(121)과 오버랩된다. 여기서 제1스토리지전극 내지 제3스토리지전극(112, 121, 132)은 일정한 면적을 가지며, 이에 따라 커패시턴스가 결정된다. 스토리지커패시터(STG)는 제1스토리지전극(112)과 제2스토리지전극(121) 및 그 사이의 제1층간조정층(103)을 개재하여 형성되는 제1스토리지커패시터(도 3에서 STG1)를 포함한다. 또한 제2스토리지전극(121)과 제3스토리지전극(132) 및 그 사이의 제2층간조정층(104)을 개재하여 형성되는 제2스토리지커패시터(도 3에서 STG2)를 포함한다. 따라서 본 발명의 일 실시 예에 의한 스토리지커패시터(STG)는 제1 및 제2스토리지커패시터(STG1, STG2)의 병렬 구성을 이루어지며, 총 커패시턴스는 제1스토리지커패시터(STG1)의 커패시턴스와 제2스토리지커패시터(STG2)의 커패시턴스를 합한 값이 된다.
도 2는 도 1의 II-II`선을 따라 취한 단면도이다. 설명의 편의를 위하여 박막트랜지스터영역(TFT)과 스토리지커패시터영역(STG)을 구별하여 설명한다.
도 2를 참조하면, 박막트랜지스터(TFT)는 기판(100)상에 형성된 활성층(105), 활성층(105)상에 형성된 절연층(102), 절연층(102) 상에 형성된 게이트전극(111), 게이트전극(111) 상에 형성된 제1층간조정층(103) 및 제2층간조정층(104)을 포함한다. 또한 소스전극(141)은 층간조정층들(103. 104) 및 절연층(102)을 관통한 소스전극컨택홀(CTS)을 통해 활성층(105)과 접촉하며, 도 1에서 설명한 바와 같이 소스전극(141)은 데이터라인(140)과 일체로 형성된다. 또한 드레인전극(131)은 층간조정층들(103, 104) 및 절연층(102)을 관통한 드레인전극컨택홀(CTD)을 통해 활성층(105)과 접촉하며, 도 1에서 설명한 바와 같이 드레인전극(131)은 스토리지커패시터영역으로 연장되어 제3스토리지전극(132)을 형성한다.
스토리지커패시터(STG)는 기판(100)상에 형성된 절연층(102), 절연층(102) 상에 형성된 제1스토리지전극(112), 제1스토리지전극(112)상에 형성된 제1층간조정층(103), 제1층간조정층(103)상에 형성되며, 상기 공통전극라인(120)이 연장되어 형성된 제2스토리지전극(121)을 포함한다. 또한 제2스토리지전극(121)상에 형성된 제2층간조정층(104)을 포함한다. 제3스토리지전극(132)은 제2층간조정층(104)상에 형성되며, 제1층간조정층(103) 및 제2층간조정층(104)을 관통하여 형성된 제1컨택부(CT1)를 통해 제1스토리지전극(112)과 접촉하며, 상술한 바와 같이 제3스토리지전극(132)은 박막트랜지스터(TFT)의 드레인전극(131)이 연장되어 형성된 것이다.
상술한 바와 같이 형성된 박막트랜지스터(TFT) 및 스토리지커패시터(STG)의 최상면에는 보호층(150)이 형성되며, 보호층(150)상에는 화소전극(200)이 형성될 수 있다. 여기서 제3스토리지전극(132)상에 형성된 보호층(150)을 관통하여 제2컨택부(CT2)가 형성될 수 있고, 제2컨택부(CT2)를 통해 화소전극(200)의 일부가 제3스토리지전극(132)과 접촉할 수 있다.
도 1 및 2를 참조하면, 제1컨택부(CT1)는 제2스토리지전극(121)이 형성되지 않는 위치에 대응하여, 제1 및 제2층간조정층(103, 104)을 관통하여 형성된 것일 수 있다. 또한 제2컨택부(CT2)는 제3스토리지전극(132) 또는 제1스토리지전극(112)이 형성된 위치에 대응하여 보호층(150)을 관통하여 형성된 것일 수 있다. 제1컨택부(CT1) 및 제2컨택부(CT2)의 위치, 이에 따른 제2스토리지전극(121)의 배열 및 개수에 대해서는 도 12 내지 14에서 자세히 설명하기로 한다.
도 3은 도 1 및 도 2에 나타난 본 발명의 일 실시 예에 의한 평판 표시 장치를 개략적으로 나타내는 회로도이다.
평판 표시 장치에 포함된 화소는 박막트랜지스터(TFT), 스토리지커패시터(STG) 및 액정커패시터(Clc)를 포함한다. 박막트랜지스터(TFT)의 게이트전극(111)은 게이트라인(GL, 110)과 전기적으로 연결되어 게이트신호를 인가받고, 소스전극(141)은 데이터라인(DL, 140)과 전기적으로 연결되어 데이터신호를 인가받는다. 드레인전극(131)에는 스토리지커패시터(STG) 및 액정커패시터(Clc)의 일단이 연결된다. 액정커패시터(Clc)의 타단은 컬러필터공통전극(CF_Vcom)에 연결되며, 스토리지커패시터(STG)의 타단은 공통전극라인(Vcom, 120)에 연결된다. 본 발명의 일 실시 예에 의한 스토리지커패시터(STG)는 제1스토리지커패시터(STG1) 및 제2스토리지커패시터(STG2)의 병렬적 구성을 가진다. 구체적으로 제1스토리지커패시터(STG1)는 제1스토리지전극(112)과 제2스토리지전극(121)을 포함하며, 제2스토리지커패시터(STG2)는 제2스토리지전극(121)과 제3스토리지전극(132)을 포함한다. 따라서 본 발명의 일 실시예에 의한 스토리지커패시터(STG)는 병렬적 구성으로 인하여 동일한 면적이나 일단의 구성을 가진 종래 커패시터보다 커패시턴스가 큰 특징이 있다.
제1스토리지전극(112)과 제2스토리지전극(121) 사이의 제1층간조정층(103)만을 포함하는 일단의 커패시터(이하, 종래 커패시터라 칭함)에 비하여, 본 발명에 의한 스토리지커패시터(STG)의 커패시턴스가 얼마나 증가하는지 계산해보자. 여기서 제1층간조정층(103)은 유전율 ε1, 두께가 d1이며, 제2층간조정층(104)은 유전율 ε2, 두께가 d2 라고 가정한다.
종래 커패시터의 커패시턴스(Cst)는 수학식 1과 같다.
Figure 112010036537357-pat00001
여기서 S는 종래 커패시터의 면적이다.
본 발명의 실시 예에 의한 제1스토리지커패시터(STG1)의 커패시턴스(Cst1)는 수학식 1과 동일하다. 왜냐하면, 제1스토리지커패시터(STG1)는 제1스토리지전극(112)과 제2스토리지전극(121) 사이의 제1층간조정층(103)만으로 구성되기 때문이다.
본 발명의 실시 예에 의한 제2스토리지커패시터(STG2)의 커패시턴스(Cst2)는 하기 수학식 2와 같다. 왜냐하면, 제2스토리지커패시터(ST2)는 제2스토리지전극(121)과 제3스토리지전극(132) 사이의 제2층간조정층(104)으로 구성되기 때문이다.
Figure 112010036537357-pat00002
따라서, 비율을 계산하면 (Cst1+Cst2)/Cst = (Cst+Cst2)/Cst = 1+ (Cst2/Cst) 이다.
실험적으로, 제1층간조정층(103)이 400Å/400Å 두께의 SiO2/SiNx로 이루어지고, 제2층간조정층(104)이 6000Å두께의 SiNx로 이루어진 경우 Cst2/Cst 값은 0.18이다. 즉, 본 발명의 실시 예에 의한 스토리지커패시터(STG)는 동일한 면적을 가진 종래 커패시터에 비하여 약 18% 정도 커패시턴스가 크다. 다시 말하면, 종래 커패시터와 동일한 커패시턴스를 가지도록 본 발명의 스토리지커패시터(STG)를 디자인한다면 종래의 커패시터에 비해 1/1.18=0.84 에 의하여 약 84%의 면적을 가지면 된다. 결국 전체 화소영역의 사이즈 중에서 커패시터가 차지하는 영역이 약 12%라고 볼 때, 본 발명의 실시 예에 의한 스토리지커패시터(STG)를 채용할 경우 약 2%의 개구율 증대 효과가 있다.
도 4 내지 도 11은 본 발명의 일 실시 예에 따른 평판 표시 장치의 제조 방법을 순서대로 나타낸 단면도이다.
도 4를 참조하면, 먼저 기판(100)을 준비한다. 기판(100)상에는 복수개의 화소영역이 정의될 수 있다. 여기서 설명의 편의를 위하여 화소영역은 박막트랜지스터가 형성되는 박막트랜지스터영역(TFT) 및 스토리지커패시터가 형성되는 스토리지커패시터영역(STG)을 포함하는 것으로 한다. 도 2에서 볼 수 있듯이, 기판(100)의 상면에는 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면을 평탄화하기 위한 베리어층 및/또는 버퍼층(101)이 형성될 수 있다.
도 5를 참조하면, 버퍼층(101) 상에 박막트랜지스터의 활성층(105)이 반도체 재료에 의해 형성되고, 이를 덮도록 절연층(102)이 형성된다. 활성층(105)은 아모퍼스 실리콘 또는 폴리 실리콘과 같은 무기재 반도체나, 유기 반도체가 사용될 수 있는 데, 소스 영역(141a), 드레인 영역(131a)과 이들 사이에 채널 영역(111a)을 갖는다. 본 발명의 실시 예에 의하면 활성층(105)은 스토리지커패시터영역(STG)까지 연장되어 형성되지 않고, 박막트랜지스터영역(TFT)에만 형성된 것을 특징으로 한다.
도 6을 참조하면, 박막트랜지스터영역(TFT)의 절연층(102) 상에는 게이트전극(111)이 구비된다. 이 때, 스토리지커패시터영역(STG)의 절연층상에는 게이트전극(111)과 동일한 재질로 제1스토리지전극(112)이 구비된다. 도시되지 않았지만, 게이트전극(111)은 게이트라인(110)이 연장된 것이므로, 평면적으로 기판상에 제1방향으로 지나는 게이트라인(110)이 함께 형성된다.
도 7을 참조하면, 게이트전극(111) 및 제1스토리지전극(112)을 덮도록 제1층간조정층(103)이 형성된다. 다음으로, 스토리지커패시터영역(STG)의 제1층간조정층(103) 상에는 제2스토리지전극(121)이 구비된다. 이 때, 제2스토리지전극(121)은 제1스토리지전극(112)과 부분적으로 오버랩된다. 도 1을 참조하면, 제2스토리지전극(121)은 제1스토리지전극(112)을 모두 덮는 것이 아니라, 제1컨택부(CT1)를 비워두고 형성된 것을 확인할 수 있다. 도시되지 않았지만 제2스토리지전극(121)은 공통전극라인(120)이 연장되어 형성된 것이므로, 평면적으로 게이트라인(110)과 평행한 방향으로 공통전극라인(120)도 함께 형성된다. 본 발명의 일 실시 예에 의하면 제2스토리지전극(121)은 금속 또는 ITO(인듐틴옥사이드)로 이루어질 수 있다. 제2스토리지전극(121)이 금속으로 이루어질 경우, 전기전도성이 크므로 공통전극라인(120)을 통해 인가되는 공통전극신호의 지연이 방지되는 장점이 있다. 반면, 제2스토리지전극(121)이 ITO로 이루어질 경우 개구율 측면에서 유리한 특징이 있다.
도 8을 참조하면, 제2스토리지전극(121)을 덮도록 제2층간조정층(104)이 구비된다. 그리고, 박막트랜지스터영역(TFT)에서 제1층간조정층(103), 제2층간조정층(104) 및 절연층(102)을 관통하여 소스전극컨택홀(CTS) 및 드레인전극컨택홀(CTD)을 형성한다. 스토리지커패시터영역(STG)에서는 제2스토리지전극(121)이 형성되지 않은 위치에 대응하여 제1층간조정층(103) 및 제2층간조정층(104)을 관통하여 제1컨택부(CT1)를 형성한다. 도 8의 단면도에서는 제1컨택부(CT1)가 제2스토리지전극(121)을 기준으로 우측에 형성되었으나, 이에 한정되지 않고 좌측에 형성될 수도 있다. 이에 대한 자세한 내용은 후술한다.
절연층(102), 제1층간조정층(103), 제2층간조정층(104)은 절연체로 구비될 수 있는 데, 단층 또는 복수층의 구조로 형성되어 있고, 유기물, 무기물, 또는 유/무기 복합물로 형성될 수 있다. 본 발명의 일 실시 예에 의하면, 제1층간조정층(103) 및 제2층간조정층(104)은 실리콘질화물(SiNx) 또는 실리콘산화물(SiOx) 중 어느 하나 이상의 물질로 이루어질 수 있다. 특히 제2층간조정층(104)은 제1층간조정층(103)보다 유전율이 높은 물질로 이루어질 수 있다. 따라서 제1층간조정층(103)이 실리콘산화물로 이루어지고, 제2층간조정층(104)은 실리콘산화물보다 유전율이 높은 실리콘질화물로 이루어질 수 있다.
도 9를 참조하면, 박막트랜지스터영역(TFT)에 소스전극(141) 및 드레인전극(131)을 형성한다. 도시되지 않았지만, 소스전극(141)은 데이터라인(140)의 일부분이다. 따라서, 평면적으로 기판(100)상에 제1방향으로 지나는 게이트라인(110)과 교차하도록 제2방향으로 지나는 데이터라인(140)이 같이 형성된다. 또한 본 발명의 일 실시 예에 의하면 드레인전극(131)은 스토리지커패시터영역(STG)으로 연장되어 제3스토리지전극(132)을 형성한다. 도 9를 참조하면, 소스전극(141)은 소스전극컨택홀(CTS)을 통해, 드레인전극(131)은 드레인전극컨택홀(CTD)을 통해 활성층(105)과 접촉한다. 또한 제3스토리지전극(132)은 제1컨택홀(CT1)을 통해 제1스토리지전극(112)과 접촉한다.
도 10을 참조하면, 소스전극(141), 드레인전극(131) 및 제3스토리지전극(132)을 덮도록 보호층(150)을 형성한다. 그리고 제1스토리지전극(112) 또는 제3스토리지전극(132)이 형성된 위치에 대응하여 보호층(150)을 관통하여 제2컨택부(CT2)를 형성한다. 그 중에서도 특히, 제2컨택부(CT2)는 제2스토리지전극(121)이 형성된 위치에 대응하여 형성할 수도 있는데, 이 경우 개구율이 향상되는 효과가 있다.
도 11을 참조하면, 보호층(150)을 덮도록 화소전극(200)이 형성된다. 화소 전극(200)은 일함수가 높은 ITO, IZO(인듐징크옥사이드), ZnO(산화아연), 또는 In2O3(산화인듐) 등으로 형성될 수 있다. 그러나, 화소 전극(200)은 반드시 전술한 물질로 형성되는 것에 한정되지 않으며, 전도성 유기물이나, Ag, Mg, Cu 등 도전입자들이 포함된 전도성 페이스트 등으로 형성할 수도 있다. 이러한 전도성 페이스트를 사용할 경우, 잉크젯 프린팅 방법을 사용하여 프린팅할 수 있으며, 프린팅 후에는 소성하여 전극으로 형성할 수 있다.
도 12 내지 14는 본 발명의 다른 실시 예에 의한 평판 표시 장치를 개략적으로 나타낸 단면도이다.
도 12를 참조하면, 제1컨택부(CT1)와 제2컨택부(CT2)가 오버랩되지 않게 형성된 도 11과 달리 제1컨택부(CT1)와 제2컨택부(CT2)는 오버랩되게 구비될 수 있다.
또한 도 13을 참조하면, 도 11은 단면도상에서 제1컨택부(CT1)가 제2스토리지전극(121)의 우측에 위치한 것이고, 도 13은 단면도상에서 제1컨택부(CT1)가 제2스토리지전극(121)의 좌측에 위치한 것이다. 제1컨택부(CT1)는 제2스토리지전극(121)이 형성되지 않는 위치에 대응하여 형성된다.
도 14는 제2스토리지전극(121)을 나누고, 그 사이에 제1컨택부(CT1)가 위치한 것이다. 이 경우 제2스토리지전극(121)이 2개 이상으로 구성된 것 일 수 있으며, 평면적으로 제2스토리지전극(121)의 중앙에 홀이 형성된 것일 수도 있다.
이와 같이 본 발명의 실시 예에 의한 제1컨택부(CT1) 및 제2컨택부(CT2)의 위치, 스토리지전극들의 위치, 개수 및 형상은 기술한 바에 한정되지 않고 당업자가 설계 변경할 수 있는 범위 내에서 다양하게 응용이 가능하다.
그리고, 상기 도면들에 도시된 구성요소들은 설명의 편의상 확대 또는 축소되어 표시될 수 있으므로, 도면에 도시된 구성요소들의 크기나 형상에 본 발명이 구속되는 것은 아니며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 기판
101:버퍼층
105: 활성층
110: 게이트라인
111: 게이트전극
112: 제1스토리지전극
120: 공통전극라인
121: 제2스토리지전극
131: 드레인전극
132: 제3스토리지전극
140: 데이터라인
141: 소스전극
141a: 소스 영역
131a: 드레인 영역
111a: 채널 영역
CTS: 소스전극컨택홀
CTD: 드레인전극컨택홀
CT1: 제1컨택부
CT2: 제2컨택부
102: 절연층
103: 제1층간조정층
104: 제2층간조정층
150; 보호층

Claims (22)

  1. 서로 교차하여 화소영역을 정의하는 게이트라인, 데이터라인 및 공통전극라인;
    상기 게이트라인 및 상기 데이터라인의 교차부에 형성되며, 게이트전극, 소스전극 및 드레인전극을 구비하는 박막트랜지스터; 및
    상기 공통전극라인 및 연장된 상기 드레인전극의 교차부에 형성되며, 제1스토리지전극, 제2스토리지전극 및 제3스토리지전극을 구비하는 스토리지커패시터;를 포함하며,
    상기 박막트랜지스터는
    기판상에 형성된 활성층; 상기 활성층상에 형성된 절연층; 상기 절연층 상에 형성된 게이트전극; 상기 게이트전극 상에 형성된 복수의 층간조정층들; 상기 층간조정층들 및 상기 절연층을 관통하여 상기 활성층과 접촉하며, 상기 데이터전극과 일체로 형성된 소스전극; 및 상기 층간조정층들 및 상기 절연층을 관통하여 상기 활성층과 접촉하며, 연장되어 상기 제3스토리지전극을 형성하는 드레인전극;을 포함하는 평판표시장치.
  2. 제1항에 있어서,
    상기 제1스토리지전극은 상기 게이트전극과 동일층에 형성되며,
    상기 제2스토리지전극은 상기 공통전극라인이 연장되어 형성되며, 상기 제1스토리지전극과 부분적으로 오버랩되며,
    상기 제3스토리지전극은 상기 드레인전극이 연장되어 형성되며, 상기 제1스토리지전극 및 상기 제2스토리지전극과 오버랩되는 평판표시장치.
  3. 삭제
  4. 제1항에 있어서,
    상기 스토리지커패시터는
    기판상에 형성된 절연층;
    상기 절연층 상에 형성된 제1스토리지전극;
    상기 제1스토리지전극상에 형성된 제1층간조정층;
    상기 제1층간조정층상에 형성되며, 상기 공통전극라인이 연장되어 형성된 제2스토리지전극;
    상기 제2스토리지전극상에 형성된 제2층간조정층; 및
    상기 제2층간조정층상에 형성되며, 상기 제1층간조정층 및 상기 제2층간조정층을 관통하여 상기 제3스토리지전극과 접촉하며 상기 드레인전극이 연장되어 형성된 제3스토리지전극;
    을 포함하는 평판표시장치.
  5. 제4항에 있어서
    상기 제3스토리지전극상에 형성된 보호층; 및
    상기 보호층 상에 형성되며, 상기 보호층을 관통하여 상기 제3스토리지전극과 접촉하는 화소전극;
    을 포함하는 평판표시장치.
  6. 제4항에 있어서
    상기 제2스토리지전극은 복수개인 평판표시장치.
  7. 제5항에 있어서
    상기 제2스토리지전극이 형성되지 않은 위치에 대응하여, 상기 제1층간조정층 및 상기 제2층간조정층을 관통하여 형성된 제1콘택부; 및
    상기 제1스토리지전극 또는 제3스토리지전극이 형성된 위치에 대응하여 상기 보호층을 관통하여 형성된 제2콘택부;
    를 포함하는 평판표시장치.
  8. 제7항에 있어서
    상기 제1콘택부와 상기 제2콘택부는 오버랩되는 평판표시장치.
  9. 제4항에 있어서,
    상기 제1층간조정층 및 상기 제2층간조정층은
    실리콘질화물 또는 실리콘산화물 중 어느 하나이상의 물질로 이루어진 평판표시장치.
  10. 제4항에 있어서,
    상기 제2층간조정층은 상기 제1층간조정층보다 유전율이 높은 물질로 이루어진 평판표시장치.
  11. 제4항에 있어서,
    상기 제2층간조정층은 실리콘질화물로 이루어진 평판표시장치.
  12. 제1항에 있어서,
    상기 제2스토리지전극은 금속 또는 ITO로 이루어진 평판표시장치.
  13. 제1항에 있어서,
    상기 평판표시장치는 액정표시장치인 평판표시장치.
  14. 박막트랜지스터영역 및 스토리지커패시터영역을 포함하는 화소영역이 정의된 기판을 준비하는 단계
    상기 기판상의 박막트랜지스터영역에 활성층을 형성하는 단계;
    상기 기판상에 제1방향으로 지나는 게이트라인, 상기 박막트랜지스터영역 상의 게이트전극, 및 상기 스토리지커패시터영역상의 제1스토리지전극을 형성하는 단계;
    상기 게이트라인과 평행한 방향으로 공통전극라인을 형성하며, 상기 공통전극라인에 연장되어 상기 스토리지커패시터영역상의 제2스토리지전극을 함께 형성하는 단계;
    상기 게이트라인과 교차하도록 제2방향으로 지나는 데이터라인 및 소스전극을 형성하는 단계; 및
    상기 박막트랜지스터영역에 드레인전극을 형성하며, 상기 드레인전극에 연장되어 상기 스토리지커패시터영역상의 제3스토리지전극을 함께 형성하는 단계;를 포함하며,
    상기 제1스토리지전극을 형성한 후 상기 제1스토리지전극을 덮도록 제1층간조정층을 형성하는 단계;를 더 포함하며
    상기 제2스토리지전극을 형성한 후 상기 제2스토리지전극을 덮도록 제2층간조정층을 형성하는 단계;를 더 포함하며,
    상기 제2스토리지전극이 형성되지 않은 위치에 대응하여, 상기 제1층간조정층 및 상기 제2층간조정층을 관통하여 제1콘택부를 형성하는 단계;
    를 더 포함하는 평판표시장치의 제조 방법.
  15. 삭제
  16. 제14항에 있어서
    상기 제3스토리지전극을 덮도록 보호층을 현성하는 단계;
    를 더 포함하며,
    상기 제1스토리지전극 또는 상기 제3스토리지전극이 형성된 위치에 대응하여 상기 보호층을 관통하여 제2콘택부를 형성하는 단계;
    를 더 포함하는 평판표시장치의 제조 방법..
  17. 제16항에 있어서
    상기 제1콘택부와 상기 제2콘택부는 오버랩되게 형성하는 평판표시장치의 제조 방법.
  18. 제14항에 있어서,
    상기 제1층간조정층 및 상기 제2층간조정층은
    실리콘질화물 또는 실리콘산화물 중 어느 하나이상의 물질로 이루어진 평판표시장치의 제조 방법.
  19. 제14항에 있어서,
    상기 제2층간조정층은 상기 제1층간조정층보다 유전율이 높은 물질로 이루어진 평판표시장치의 제조 방법.
  20. 제14항에 있어서,
    상기 제2층간조정층은 실리콘질화물로 이루어진 평판표시장치의 제조 방법.
  21. 제14항에 있어서,
    상기 제2스토리지전극은 금속 또는 ITO로 이루어진 평판표시장치의 제조 방법.
  22. 제14항에 있어서,
    상기 평판표시장치는 액정표시장치인 평판표시장치의 제조 방법.
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