JPH0794743A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0794743A JPH0794743A JP23350593A JP23350593A JPH0794743A JP H0794743 A JPH0794743 A JP H0794743A JP 23350593 A JP23350593 A JP 23350593A JP 23350593 A JP23350593 A JP 23350593A JP H0794743 A JPH0794743 A JP H0794743A
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Abstract
(57)【要約】
【目的】 半導体装置に関し、ＣＭＩＳ回路や複数のト
ランジスタで構成される回路をもつ半導体装置を三次元
的に構成し、しかも、ｎチャネル及びｐチャネル各トラ
ンジスタ或いは複数の各トランジスタが大きな電流供給
能力をもち、そして、種々な機能をもつ回路を構成でき
るようにする。 【構成】 絶縁性基板１上に形成された第一のゲート電
極２、第一のゲート絶縁膜３、ｎチャネル層４、第二の
ゲート絶縁膜５、第二のゲート電極６、第三のゲート絶
縁膜７、ｐチャネル層８、第四のゲート絶縁膜９、第三
のゲート電極１０と、ｎチャネル層４に於いて第一のゲ
ート電極２と第二のゲート電極６に対向するチャネル領
域を挟んで両側に形成されたソース１１Ｎ及びドレイン
１２Ｎと、ｐチャネル層８に於いて第二のゲート電極６
及び第三のゲート電極１０に対向するチャネル領域を挟
んで両側に形成されたソース１３Ｐ及びドレイン１４Ｐ
とを備える。
ランジスタで構成される回路をもつ半導体装置を三次元
的に構成し、しかも、ｎチャネル及びｐチャネル各トラ
ンジスタ或いは複数の各トランジスタが大きな電流供給
能力をもち、そして、種々な機能をもつ回路を構成でき
るようにする。 【構成】 絶縁性基板１上に形成された第一のゲート電
極２、第一のゲート絶縁膜３、ｎチャネル層４、第二の
ゲート絶縁膜５、第二のゲート電極６、第三のゲート絶
縁膜７、ｐチャネル層８、第四のゲート絶縁膜９、第三
のゲート電極１０と、ｎチャネル層４に於いて第一のゲ
ート電極２と第二のゲート電極６に対向するチャネル領
域を挟んで両側に形成されたソース１１Ｎ及びドレイン
１２Ｎと、ｐチャネル層８に於いて第二のゲート電極６
及び第三のゲート電極１０に対向するチャネル領域を挟
んで両側に形成されたソース１３Ｐ及びドレイン１４Ｐ
とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、多結晶シリコン（Ｓ
ｉ）を材料とする薄膜トランジスタで三次元的に構成さ
れた相補型ＭＩＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅ
ｔａｌ ｉｎｓｕｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ：ＣＭＩＳ）回路或いは複数のトランジスタで三次
元的に構成された回路をもつ多機能の半導体装置に関す
る。
ｉ）を材料とする薄膜トランジスタで三次元的に構成さ
れた相補型ＭＩＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅ
ｔａｌ ｉｎｓｕｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ：ＣＭＩＳ）回路或いは複数のトランジスタで三次
元的に構成された回路をもつ多機能の半導体装置に関す
る。
【０００２】多結晶Ｓｉを材料とする薄膜ＣＭＩＳトラ
ンジスタは、液晶ディスプレイの駆動回路やメモリの周
辺論理回路を構成するのに用いられているが、集積性や
動作速度を更に向上させたり、或いは、種々な論理回路
を簡単に構成可能であるようにすることが要求されてい
る。
ンジスタは、液晶ディスプレイの駆動回路やメモリの周
辺論理回路を構成するのに用いられているが、集積性や
動作速度を更に向上させたり、或いは、種々な論理回路
を簡単に構成可能であるようにすることが要求されてい
る。
【０００３】
【従来の技術】一般に、ＣＭＩＳ回路は、ｎチャネル・
トランジスタとｐチャネル・トランジスタとを別個に作
成し、それらを配線層を用いて相互接続することで構成
されている。この場合、一回路分のＣＭＩＳ回路は、ト
ランジスタ二個分の面積を必要とするので、集積度向上
の妨げとなっている。
トランジスタとｐチャネル・トランジスタとを別個に作
成し、それらを配線層を用いて相互接続することで構成
されている。この場合、一回路分のＣＭＩＳ回路は、ト
ランジスタ二個分の面積を必要とするので、集積度向上
の妨げとなっている。
【０００４】また、二個のトランジスタを相互結線する
ことで配線遅延時間を生じ、動作速度が向上しない旨の
問題もある。
ことで配線遅延時間を生じ、動作速度が向上しない旨の
問題もある。
【０００５】前記の諸問題を解消する為、ｎチャネル・
トランジスタとｐチャネル・トランジスタで共通のゲー
ト電極をもったＣＭＩＳ構成の論理ゲートが提案されて
いる（要すれば、特開昭５７−１９２０８２号公報、特
開昭６０−１８６０５２号公報、特開昭６１−１０２０
５７号公報などを参照）。
トランジスタとｐチャネル・トランジスタで共通のゲー
ト電極をもったＣＭＩＳ構成の論理ゲートが提案されて
いる（要すれば、特開昭５７−１９２０８２号公報、特
開昭６０−１８６０５２号公報、特開昭６１−１０２０
５７号公報などを参照）。
【０００６】この論理ゲートをなすＣＭＩＳ回路に於い
ては、ゲート電極の上面側及び下面側のそれぞれにチャ
ネル層を設けてある。
ては、ゲート電極の上面側及び下面側のそれぞれにチャ
ネル層を設けてある。
【０００７】このようにすると、トランジスタ一個分の
面積にｎチャネル・トランジスタとｐチャネル・トラン
ジスタとを組み入れることができるので、集積度は向上
し、また、二つのトランジスタ間の相互結線をしないで
済むことから、動作速度は向上するとされている。
面積にｎチャネル・トランジスタとｐチャネル・トラン
ジスタとを組み入れることができるので、集積度は向上
し、また、二つのトランジスタ間の相互結線をしないで
済むことから、動作速度は向上するとされている。
【０００８】
【発明が解決しようとする課題】前記したところから明
らかなように、液晶ディスプレイの駆動回路やメモリの
周辺論理回路を構成するのに多結晶Ｓｉ或いはアモルフ
ァスＳｉを用いた薄膜トランジスタが用いられている。
らかなように、液晶ディスプレイの駆動回路やメモリの
周辺論理回路を構成するのに多結晶Ｓｉ或いはアモルフ
ァスＳｉを用いた薄膜トランジスタが用いられている。
【０００９】一般に、多結晶ＳｉやアモルファスＳｉ
は、単結晶Ｓｉに比較して安価ではあるが、抵抗値が大
きいことから、これを用いて作成した半導体装置は電流
供給能力が小さく、また、動作速度も低いとされてい
る。
は、単結晶Ｓｉに比較して安価ではあるが、抵抗値が大
きいことから、これを用いて作成した半導体装置は電流
供給能力が小さく、また、動作速度も低いとされてい
る。
【００１０】それにも拘わらず、液晶ディスプレイの駆
動回路やメモリの周辺論理回路を構成するのに多結晶Ｓ
ｉやアモルファスＳｉが用いられることについて、若干
の説明が必要である。
動回路やメモリの周辺論理回路を構成するのに多結晶Ｓ
ｉやアモルファスＳｉが用いられることについて、若干
の説明が必要である。
【００１１】さて、液晶ディスプレイの駆動回路の場合
には、下地がガラスなどの透明絶縁性基板であることか
ら、その上に形成したＳｉ層は、当然のことながら、多
結晶或いはアモルファスとなるので、これを用いざるを
得ない。
には、下地がガラスなどの透明絶縁性基板であることか
ら、その上に形成したＳｉ層は、当然のことながら、多
結晶或いはアモルファスとなるので、これを用いざるを
得ない。
【００１２】これに対し、メモリの周辺回路などの場合
には、単結晶を用いた方が良いと考えられよう。然しな
がら、実際には、多結晶ＳｉやアモルファスＳｉの場
合、絶縁膜上にそれらの半導体層を島状に形成して用い
ることができるので、素子容量や配線容量を低減するこ
とができ、前記した多結晶ＳｉやアモルファスＳｉの本
来的な欠点を充分に補うことができ、従って、安価であ
ることなどの利点を享受することができるのである。
には、単結晶を用いた方が良いと考えられよう。然しな
がら、実際には、多結晶ＳｉやアモルファスＳｉの場
合、絶縁膜上にそれらの半導体層を島状に形成して用い
ることができるので、素子容量や配線容量を低減するこ
とができ、前記した多結晶ＳｉやアモルファスＳｉの本
来的な欠点を充分に補うことができ、従って、安価であ
ることなどの利点を享受することができるのである。
【００１３】ところで、そのような利点をもつ多結晶Ｓ
ｉやアモルファスＳｉを用いる場合であっても、前記し
たように、半導体装置を三次元的に構成して集積性を向
上させた場合には、電流供給能力が不足してしまう。
ｉやアモルファスＳｉを用いる場合であっても、前記し
たように、半導体装置を三次元的に構成して集積性を向
上させた場合には、電流供給能力が不足してしまう。
【００１４】即ち、前記したように、ゲート電極の上面
側及び下面側のそれぞれ両面にチャネル層を設けてなる
ＣＭＩＳ回路に依る論理ゲートでは、一つのゲート電極
で二つのチャネルを制御する構成であることから、電流
供給能力が絶対的に小さくなる旨の問題が起こる。
側及び下面側のそれぞれ両面にチャネル層を設けてなる
ＣＭＩＳ回路に依る論理ゲートでは、一つのゲート電極
で二つのチャネルを制御する構成であることから、電流
供給能力が絶対的に小さくなる旨の問題が起こる。
【００１５】しかも、前記公開公報に開示された発明で
は、ゲート電極の下側にあるトランジスタは単結晶Ｓｉ
層を用いて形成され、上側にあるトランジスタは多結晶
Ｓｉ層やアモルファスＳｉ層を用いて形成されているの
で、上側にあるトランジスタの電流供給能力が下側にあ
るトランジスタの電流供給能力に比較して劣ることか
ら、回路の性能はアンバランスになってしまう。
は、ゲート電極の下側にあるトランジスタは単結晶Ｓｉ
層を用いて形成され、上側にあるトランジスタは多結晶
Ｓｉ層やアモルファスＳｉ層を用いて形成されているの
で、上側にあるトランジスタの電流供給能力が下側にあ
るトランジスタの電流供給能力に比較して劣ることか
ら、回路の性能はアンバランスになってしまう。
【００１６】更に、前記公開公報に開示された発明で
は、構成可能な回路が固定化されてしまい、種々な機能
をもった回路を任意に構成できる選択性は乏しい。
は、構成可能な回路が固定化されてしまい、種々な機能
をもった回路を任意に構成できる選択性は乏しい。
【００１７】本発明は、ＣＭＩＳ回路或いは複数のトラ
ンジスタで構成される回路をもつ半導体装置を三次元的
に構成して集積性を向上し、しかも、ｎチャネル・トラ
ンジスタ及びｐチャネル・トランジスタ或いは複数の各
トランジスタの何れもが大きな電流供給能力を発揮でき
るように、そして、種々な機能をもつ回路を構成するこ
とができるようにする。
ンジスタで構成される回路をもつ半導体装置を三次元的
に構成して集積性を向上し、しかも、ｎチャネル・トラ
ンジスタ及びｐチャネル・トランジスタ或いは複数の各
トランジスタの何れもが大きな電流供給能力を発揮でき
るように、そして、種々な機能をもつ回路を構成するこ
とができるようにする。
【００１８】
【課題を解決するための手段】本発明では、前記説明し
た利点をもつ多結晶ＳｉやアモルファスＳｉを全面的に
用いて半導体装置を三次元的に構成することで集積度を
向上し、しかも、一つのチャネルを二つのゲート電極で
制御する構成にすることで、電流供給能力を大きくする
ことを可能にし、また、組み込まれた半導体素子を適宜
に選択することで種々な機能をもつ回路を構成できるこ
とが基本になっている。
た利点をもつ多結晶ＳｉやアモルファスＳｉを全面的に
用いて半導体装置を三次元的に構成することで集積度を
向上し、しかも、一つのチャネルを二つのゲート電極で
制御する構成にすることで、電流供給能力を大きくする
ことを可能にし、また、組み込まれた半導体素子を適宜
に選択することで種々な機能をもつ回路を構成できるこ
とが基本になっている。
【００１９】前記したところから、本発明に依る半導体
装置に於いては、 （１）絶縁性基板（例えば絶縁性基板１）上に順に積層
形成された多結晶シリコンからなる第一のゲート電極
（例えば第一のゲート電極２）及び第一のゲート絶縁膜
（例えば第一のゲート絶縁膜３）及び多結晶シリコンか
らなる一導電型の第一のチャネル層（例えばｎチャネル
層４）及び第二のゲート絶縁膜（例えば第二のゲート絶
縁膜５）及び多結晶シリコンからなる第二のゲート電極
（例えば第二のゲート電極６）及び第三のゲート絶縁膜
（例えば第三のゲート絶縁膜７）及び多結晶シリコンか
らなる反対導電型の第二のチャネル層（例えばｐチャネ
ル層８）及び第四のゲート絶縁膜（例えば第四のゲート
絶縁膜９）及び多結晶シリコンからなる第三のゲート電
極（例えば第三のゲート電極１０）と、前記一導電型の
第一のチャネル層に於いて前記第一のゲート電極及び前
記第二のゲート電極に対向するチャネル領域を挟んで両
側に振り分けて形成されたソース（例えばソース１１
Ｎ）及びドレイン（例えばドレイン１２Ｎ）と、前記反
対導電型の第二のチャネル層に於いて前記第二のゲート
電極及び前記第三のゲート電極に対向するチャネル領域
を挟んで両側に振り分けて形成されたソース（例えばソ
ース１３Ｐ）及びドレイン（例えばドレイン１４Ｐ）と
を備えてなることを特徴とするか、或いは、
装置に於いては、 （１）絶縁性基板（例えば絶縁性基板１）上に順に積層
形成された多結晶シリコンからなる第一のゲート電極
（例えば第一のゲート電極２）及び第一のゲート絶縁膜
（例えば第一のゲート絶縁膜３）及び多結晶シリコンか
らなる一導電型の第一のチャネル層（例えばｎチャネル
層４）及び第二のゲート絶縁膜（例えば第二のゲート絶
縁膜５）及び多結晶シリコンからなる第二のゲート電極
（例えば第二のゲート電極６）及び第三のゲート絶縁膜
（例えば第三のゲート絶縁膜７）及び多結晶シリコンか
らなる反対導電型の第二のチャネル層（例えばｐチャネ
ル層８）及び第四のゲート絶縁膜（例えば第四のゲート
絶縁膜９）及び多結晶シリコンからなる第三のゲート電
極（例えば第三のゲート電極１０）と、前記一導電型の
第一のチャネル層に於いて前記第一のゲート電極及び前
記第二のゲート電極に対向するチャネル領域を挟んで両
側に振り分けて形成されたソース（例えばソース１１
Ｎ）及びドレイン（例えばドレイン１２Ｎ）と、前記反
対導電型の第二のチャネル層に於いて前記第二のゲート
電極及び前記第三のゲート電極に対向するチャネル領域
を挟んで両側に振り分けて形成されたソース（例えばソ
ース１３Ｐ）及びドレイン（例えばドレイン１４Ｐ）と
を備えてなることを特徴とするか、或いは、
【００２０】（２）前記（１）に於いて、一導電型の第
一のチャネル層及び反対導電型の第二のチャネル層が非
晶質シリコンからなることを特徴とするか、或いは、
一のチャネル層及び反対導電型の第二のチャネル層が非
晶質シリコンからなることを特徴とするか、或いは、
【００２１】（３）絶縁性基板（例えば絶縁性基板２
１）上に順に積層形成された多結晶シリコンからなる第
一のゲート電極（例えば第一のゲート電極２２）及び第
一のゲート絶縁膜（例えば第一のゲート絶縁膜２３）及
び多結晶シリコンからなる一導電型チャネル層（例えば
チャネル層２４）及び第二のゲート絶縁膜（例えば第二
のゲート絶縁膜２５）及び多結晶シリコンからなると共
に前記第一のゲート電極と電気的に独立した第二のゲー
ト電極（例えば第二のゲート電極２６）と、前記一導電
型チャネル層に於いて前記第一のゲート電極及び前記第
二のゲート電極に対向するチャネル領域を挟んで両側に
振り分けて形成されたソース（例えばソース２７）及び
ドレイン（例えばドレイン２８）とを備えてなることを
特徴とするか、或いは、
１）上に順に積層形成された多結晶シリコンからなる第
一のゲート電極（例えば第一のゲート電極２２）及び第
一のゲート絶縁膜（例えば第一のゲート絶縁膜２３）及
び多結晶シリコンからなる一導電型チャネル層（例えば
チャネル層２４）及び第二のゲート絶縁膜（例えば第二
のゲート絶縁膜２５）及び多結晶シリコンからなると共
に前記第一のゲート電極と電気的に独立した第二のゲー
ト電極（例えば第二のゲート電極２６）と、前記一導電
型チャネル層に於いて前記第一のゲート電極及び前記第
二のゲート電極に対向するチャネル領域を挟んで両側に
振り分けて形成されたソース（例えばソース２７）及び
ドレイン（例えばドレイン２８）とを備えてなることを
特徴とするか、或いは、
【００２２】（４）前記（３）に於いて、多結晶シリコ
ンからなるチャネル層が反対導電型であることを特徴と
するか、或いは、
ンからなるチャネル層が反対導電型であることを特徴と
するか、或いは、
【００２３】（５）前記（３）或いは（４）に於いて、
チャネル層が非晶質シリコンからなることを特徴とす
る。
チャネル層が非晶質シリコンからなることを特徴とす
る。
【００２４】
【作用】前記手段を採ることに依り、ＣＭＩＳ回路或い
は複数のトランジスタで構成される回路をもつ半導体装
置を三次元的に構成し、高い集積性を維持しつつ、しか
も、ＣＭＩＳ回路に於けるｎチャネル・トランジスタ及
びｐチャネル・トランジスタは、それぞれダブル・ゲー
トで駆動するようにしたので、その電流供給能力は充分
に大きく、従って、動作速度は向上する。また、基本と
なる半導体装置を適宜に組み合わせることに依って、Ｎ
ＯＲ回路やＮＡＮＤ回路など重要な論理回路を高い集積
性をもって容易に構成することができる。
は複数のトランジスタで構成される回路をもつ半導体装
置を三次元的に構成し、高い集積性を維持しつつ、しか
も、ＣＭＩＳ回路に於けるｎチャネル・トランジスタ及
びｐチャネル・トランジスタは、それぞれダブル・ゲー
トで駆動するようにしたので、その電流供給能力は充分
に大きく、従って、動作速度は向上する。また、基本と
なる半導体装置を適宜に組み合わせることに依って、Ｎ
ＯＲ回路やＮＡＮＤ回路など重要な論理回路を高い集積
性をもって容易に構成することができる。
【００２５】
【実施例】図１は本発明の第一実施例であるＣＭＩＳ回
路構成の半導体装置を解説する為の要部説明図である。
路構成の半導体装置を解説する為の要部説明図である。
【００２６】図に於いて、（Ａ）は要部切断側面、
（Ｂ）は等価回路、１は絶縁性基板、２は多結晶Ｓｉか
らなる第一のゲート電極、３はＳｉＯ2 からなる第一の
ゲート絶縁膜、４はｐ型多結晶Ｓｉからなるｎチャネル
層、５はＳｉＯ2 からなる第二のゲート絶縁膜、６は多
結晶Ｓｉからなる第二のゲート電極、７はＳｉＯ2 から
なる第三のゲート絶縁膜、８はｎ型多結晶Ｓｉからなる
ｐチャネル層、９はＳｉＯ 2 からなる第四のゲート絶縁
膜、１０は多結晶Ｓｉからなる第三のゲート電極、１１
Ｎはｎチャネル・トランジスタのソース、１２Ｎはｎチ
ャネル・トランジスタのドレイン、１３Ｐはｐチャネル
・トランジスタのソース、１４Ｐはｐチャネル・トラン
ジスタのドレイン、ＯＴは出力端をそれぞれ示してい
る。
（Ｂ）は等価回路、１は絶縁性基板、２は多結晶Ｓｉか
らなる第一のゲート電極、３はＳｉＯ2 からなる第一の
ゲート絶縁膜、４はｐ型多結晶Ｓｉからなるｎチャネル
層、５はＳｉＯ2 からなる第二のゲート絶縁膜、６は多
結晶Ｓｉからなる第二のゲート電極、７はＳｉＯ2 から
なる第三のゲート絶縁膜、８はｎ型多結晶Ｓｉからなる
ｐチャネル層、９はＳｉＯ 2 からなる第四のゲート絶縁
膜、１０は多結晶Ｓｉからなる第三のゲート電極、１１
Ｎはｎチャネル・トランジスタのソース、１２Ｎはｎチ
ャネル・トランジスタのドレイン、１３Ｐはｐチャネル
・トランジスタのソース、１４Ｐはｐチャネル・トラン
ジスタのドレイン、ＯＴは出力端をそれぞれ示してい
る。
【００２７】図２は図１に見られる本発明の第一実施例
であるＣＭＩＳ回路構成の半導体装置の要部平面図であ
り、図１に於いて用いた記号と同記号は同部分を表すか
或いは同じ意味を持つものとする。尚、図１に見られる
要部切断側面（Ａ）は、図２に見られる線Ｙ−Ｙに沿っ
て切断した側面であり、また、図１に於いて用いた記号
と同記号は同部分を表すか或いは同じ意味を持つものと
する。
であるＣＭＩＳ回路構成の半導体装置の要部平面図であ
り、図１に於いて用いた記号と同記号は同部分を表すか
或いは同じ意味を持つものとする。尚、図１に見られる
要部切断側面（Ａ）は、図２に見られる線Ｙ−Ｙに沿っ
て切断した側面であり、また、図１に於いて用いた記号
と同記号は同部分を表すか或いは同じ意味を持つものと
する。
【００２８】図に於いて、２Ｃは第一のゲート電極２の
コンタクト領域、６Ｃは第二のゲート電極６のコンタク
ト領域、１０Ｃは第三のゲート電極１０のコンタクト領
域、１１Ｃはソース１１Ｎのコンタクト領域、１２Ｃは
ドレイン１２Ｎのコンタクト領域、１３Ｃはソース１３
Ｐのコンタクト領域、１４Ｃはドレイン１４Ｐのコンタ
クト領域、１５Ｗはゲート幅、１５Ｌはゲート長をそれ
ぞれ示している。
コンタクト領域、６Ｃは第二のゲート電極６のコンタク
ト領域、１０Ｃは第三のゲート電極１０のコンタクト領
域、１１Ｃはソース１１Ｎのコンタクト領域、１２Ｃは
ドレイン１２Ｎのコンタクト領域、１３Ｃはソース１３
Ｐのコンタクト領域、１４Ｃはドレイン１４Ｐのコンタ
クト領域、１５Ｗはゲート幅、１５Ｌはゲート長をそれ
ぞれ示している。
【００２９】図１及び図２に見られる半導体装置では、
第一のゲート電極２、第二のゲート電極６、第三のゲー
ト電極１０のそれぞれは、図には現れていない箇所で共
通接続され、また、ドレイン１２Ｎ及びドレイン１４Ｐ
は出力端ＯＴに至っている。
第一のゲート電極２、第二のゲート電極６、第三のゲー
ト電極１０のそれぞれは、図には現れていない箇所で共
通接続され、また、ドレイン１２Ｎ及びドレイン１４Ｐ
は出力端ＯＴに至っている。
【００３０】図から明らかなように、この半導体装置で
は、トランジスタ一個分の面積にインバータが集積化さ
れ、ｎチャネル・トランジスタは第一のゲート電極２及
び第二のゲート電極６で表裏両面から駆動され、また、
ｐチャネル・トランジスタは第二のゲート電極６及び第
三のゲート電極１０で表裏両面から駆動される。
は、トランジスタ一個分の面積にインバータが集積化さ
れ、ｎチャネル・トランジスタは第一のゲート電極２及
び第二のゲート電極６で表裏両面から駆動され、また、
ｐチャネル・トランジスタは第二のゲート電極６及び第
三のゲート電極１０で表裏両面から駆動される。
【００３１】通常、一つのゲート電極の制御で生成され
るチャネルの厚さは約２００〔Å〕程度であり、従っ
て、前記実施例では、ｎチャネル・トランジスタ及びｐ
チャネル・トランジスタの何れに於いても、チャネルの
厚さは通常の約２倍、即ち、約４００〔Å〕程度とな
り、従って、オン電流も約２倍になるので、インバータ
の動作速度は向上する。
るチャネルの厚さは約２００〔Å〕程度であり、従っ
て、前記実施例では、ｎチャネル・トランジスタ及びｐ
チャネル・トランジスタの何れに於いても、チャネルの
厚さは通常の約２倍、即ち、約４００〔Å〕程度とな
り、従って、オン電流も約２倍になるので、インバータ
の動作速度は向上する。
【００３２】ここで、第一実施例に関して具体的寸法な
どの主要なデータを例示すると次の通りである。 ゲート電極２，６，１０の厚さ：１００〔ｎｍ〕 ゲート絶縁膜３，５，７，９の厚さ：１０〔ｎｍ〕 ｎチャネル層４及びｐチャネル層８の厚さ：５０〔ｎ
ｍ〕 ゲート幅１５Ｗ：１０〔μｍ〕 ゲート長１５Ｌ：０．５〔μｍ〕
どの主要なデータを例示すると次の通りである。 ゲート電極２，６，１０の厚さ：１００〔ｎｍ〕 ゲート絶縁膜３，５，７，９の厚さ：１０〔ｎｍ〕 ｎチャネル層４及びｐチャネル層８の厚さ：５０〔ｎ
ｍ〕 ゲート幅１５Ｗ：１０〔μｍ〕 ゲート長１５Ｌ：０．５〔μｍ〕
【００３３】図３は本発明の第二実施例である複数の同
種トランジスタで構成した回路の半導体装置を解説する
為の要部説明図である。
種トランジスタで構成した回路の半導体装置を解説する
為の要部説明図である。
【００３４】図に於いて、（Ａ）は要部切断側面、
（Ｂ）は等価回路、２１は絶縁性基板、２２は多結晶Ｓ
ｉからなる第一のゲート電極、２３はＳｉＯ2 からなる
第一のゲート絶縁膜、２４はｐ型或いはｎ型である多結
晶Ｓｉからなるチャネル層、２５はＳｉＯ2 からなる第
二のゲート絶縁膜、２６は多結晶Ｓｉからなる第二のゲ
ート電極、２７はソース、２８はドレイン、Ｑ１は第一
のトランジスタ、Ｑ２は第二のトランジスタをそれぞれ
示している。
（Ｂ）は等価回路、２１は絶縁性基板、２２は多結晶Ｓ
ｉからなる第一のゲート電極、２３はＳｉＯ2 からなる
第一のゲート絶縁膜、２４はｐ型或いはｎ型である多結
晶Ｓｉからなるチャネル層、２５はＳｉＯ2 からなる第
二のゲート絶縁膜、２６は多結晶Ｓｉからなる第二のゲ
ート電極、２７はソース、２８はドレイン、Ｑ１は第一
のトランジスタ、Ｑ２は第二のトランジスタをそれぞれ
示している。
【００３５】図４は図３に見られる本発明の第二実施例
である複数の同種トランジスタで構成した回路の半導体
装置の要部平面図であり、図３に於いて用いた記号と同
記号は同部分を表すか或いは同じ意味を持つものとす
る。尚、図３に見られる要部切断側面（Ａ）は、図４に
見られる線Ｙ−Ｙに沿って切断した側面であり、また、
図３に於いて用いた記号と同記号は同部分を表すか或い
は同じ意味を持つものとする。
である複数の同種トランジスタで構成した回路の半導体
装置の要部平面図であり、図３に於いて用いた記号と同
記号は同部分を表すか或いは同じ意味を持つものとす
る。尚、図３に見られる要部切断側面（Ａ）は、図４に
見られる線Ｙ−Ｙに沿って切断した側面であり、また、
図３に於いて用いた記号と同記号は同部分を表すか或い
は同じ意味を持つものとする。
【００３６】図に於いて、２２Ｃは第一のゲート電極２
２のコンタクト領域、２６Ｃは第二のゲート電極２６の
コンタクト領域、２７Ｃはソース２７のコンタクト領
域、２８Ｃはドレイン２８のコンタクト領域、２９Ｗは
ゲート幅、２９Ｌはゲート長をそれぞれ示している。
２のコンタクト領域、２６Ｃは第二のゲート電極２６の
コンタクト領域、２７Ｃはソース２７のコンタクト領
域、２８Ｃはドレイン２８のコンタクト領域、２９Ｗは
ゲート幅、２９Ｌはゲート長をそれぞれ示している。
【００３７】図示例の半導体装置に於いて、第一のゲー
ト電極２２並びに第二のゲート電極２６は、チャネル層
２４を共有しているが、それぞれは別個になっている。
従って、第一のトランジスタＱ１と第二のトランジスタ
Ｑ２とは別個の入力信号で導通するようになっている。
ト電極２２並びに第二のゲート電極２６は、チャネル層
２４を共有しているが、それぞれは別個になっている。
従って、第一のトランジスタＱ１と第二のトランジスタ
Ｑ２とは別個の入力信号で導通するようになっている。
【００３８】図から明らかなように、この半導体装置で
も、トランジスタ一個分の面積に二個のトランジスタが
集積化されているのであるが、第一実施例の半導体装置
とは異なり、電流供給能力はトランジスタ一個分であっ
て特に大きくはない。然しながら、この半導体装置を用
いてＮＯＲ回路やＮＡＮＤ回路など重要な論理回路を高
い集積度で構成することができる。
も、トランジスタ一個分の面積に二個のトランジスタが
集積化されているのであるが、第一実施例の半導体装置
とは異なり、電流供給能力はトランジスタ一個分であっ
て特に大きくはない。然しながら、この半導体装置を用
いてＮＯＲ回路やＮＡＮＤ回路など重要な論理回路を高
い集積度で構成することができる。
【００３９】ここで、第二実施例に関して具体的寸法な
どの主要なデータを例示すると次の通りである。 ゲート電極２２，２６の厚さ：１００〔ｎｍ〕 ゲート絶縁膜２３，２５の厚さ：１０〔ｎｍ〕 チャネル層２４の厚さ：５０〔ｎｍ〕 ゲート幅２９Ｗ：１０〔μｍ〕 ゲート長２９Ｌ：０．５〔μｍ〕
どの主要なデータを例示すると次の通りである。 ゲート電極２２，２６の厚さ：１００〔ｎｍ〕 ゲート絶縁膜２３，２５の厚さ：１０〔ｎｍ〕 チャネル層２４の厚さ：５０〔ｎｍ〕 ゲート幅２９Ｗ：１０〔μｍ〕 ゲート長２９Ｌ：０．５〔μｍ〕
【００４０】図５は本発明の第三実施例であるＮＡＮＤ
回路構成の半導体装置を解説する為の要部説明図であ
る。
回路構成の半導体装置を解説する為の要部説明図であ
る。
【００４１】図に於いて、（Ａ）は要部平面、（Ｂ）は
等価回路、３１はトランジスタＱ３のソース、３２はト
ランジスタＱ３のドレイン、３３はトランジスタＱ４の
ソース、３４はトランジスタＱ４のドレイン、３５はト
ランジスタＱ５のソース、３６はトランジスタＱ５のド
レイン、３７はトランジスタＱ６のソース、３８はトラ
ンジスタＱ６のドレインをそれぞれ示している。
等価回路、３１はトランジスタＱ３のソース、３２はト
ランジスタＱ３のドレイン、３３はトランジスタＱ４の
ソース、３４はトランジスタＱ４のドレイン、３５はト
ランジスタＱ５のソース、３６はトランジスタＱ５のド
レイン、３７はトランジスタＱ６のソース、３８はトラ
ンジスタＱ６のドレインをそれぞれ示している。
【００４２】図から明らかであるが、トランジスタＱ３
及びＱ４からなる半導体装置、並びに、トランジスタＱ
５及びＱ６からなる半導体装置は、図１及び図２につい
て説明したＣＭＩＳ回路構成の半導体装置そのものであ
り、従って、本実施例では、トランジスタ２個分の面積
でＮＡＮＤ回路が構成されている。
及びＱ４からなる半導体装置、並びに、トランジスタＱ
５及びＱ６からなる半導体装置は、図１及び図２につい
て説明したＣＭＩＳ回路構成の半導体装置そのものであ
り、従って、本実施例では、トランジスタ２個分の面積
でＮＡＮＤ回路が構成されている。
【００４３】図６は本発明の第四実施例であるＮＡＮＤ
回路構成の半導体装置を解説する為の要部説明図であ
る。
回路構成の半導体装置を解説する為の要部説明図であ
る。
【００４４】図に於いて、（Ａ）は要部平面、（Ｂ）は
等価回路、４１はトランジスタＱ８のソース、４２はト
ランジスタＱ８のドレイン、４３はトランジスタＱ９の
ソース、４４はトランジスタＱ９のドレイン、４５はト
ランジスタＱ１０のソース、４６はトランジスタＱ１０
のドレインをそれぞれ示している。尚、Ｑ７はトランジ
スタＱ８とソース及びドレインを共通にするトランジス
タである。
等価回路、４１はトランジスタＱ８のソース、４２はト
ランジスタＱ８のドレイン、４３はトランジスタＱ９の
ソース、４４はトランジスタＱ９のドレイン、４５はト
ランジスタＱ１０のソース、４６はトランジスタＱ１０
のドレインをそれぞれ示している。尚、Ｑ７はトランジ
スタＱ８とソース及びドレインを共通にするトランジス
タである。
【００４５】図から明らかであるが、トランジスタＱ７
及びＱ８からなる半導体装置は、図３及び図４について
説明した複数の同種トランジスタで構成した回路の半導
体装置そのものであり、また、トランジスタＱ９及びＱ
１０は通常のトランジスタであることから、本実施例で
は、トランジスタ３個分の面積でＮＡＮＤ回路が構成さ
れている。
及びＱ８からなる半導体装置は、図３及び図４について
説明した複数の同種トランジスタで構成した回路の半導
体装置そのものであり、また、トランジスタＱ９及びＱ
１０は通常のトランジスタであることから、本実施例で
は、トランジスタ３個分の面積でＮＡＮＤ回路が構成さ
れている。
【００４６】
【発明の効果】本発明に依る半導体装置に於いては、絶
縁性基板上に順に積層形成された第一のゲート電極及び
第一のゲート絶縁膜及び一導電型の第一のチャネル層及
び第二のゲート絶縁膜及び第二のゲート電極及び第三の
ゲート絶縁膜及び反対導電型の第二のチャネル層及び第
四のゲート絶縁膜及び第三のゲート電極と、第一のチャ
ネル層に於いて第一のゲート電極及び第二のゲート電極
に対向するチャネル領域を挟んで両側に振り分けて形成
されたソース及びドレインと、第二のチャネル層に於い
て第二のゲート電極及び第三のゲート電極に対向するチ
ャネル領域を挟んで両側に振り分けて形成されたソース
及びドレインとを備えることが基本になっている。
縁性基板上に順に積層形成された第一のゲート電極及び
第一のゲート絶縁膜及び一導電型の第一のチャネル層及
び第二のゲート絶縁膜及び第二のゲート電極及び第三の
ゲート絶縁膜及び反対導電型の第二のチャネル層及び第
四のゲート絶縁膜及び第三のゲート電極と、第一のチャ
ネル層に於いて第一のゲート電極及び第二のゲート電極
に対向するチャネル領域を挟んで両側に振り分けて形成
されたソース及びドレインと、第二のチャネル層に於い
て第二のゲート電極及び第三のゲート電極に対向するチ
ャネル領域を挟んで両側に振り分けて形成されたソース
及びドレインとを備えることが基本になっている。
【００４７】前記構成を採ることに依り、ＣＭＩＳ回路
或いは複数のトランジスタで構成される回路をもつ半導
体装置を三次元的に構成し、高い集積性を維持しつつ、
しかも、ＣＭＩＳ回路に於けるｎチャネル・トランジス
タ及びｐチャネル・トランジスタは、それぞれダブル・
ゲートで駆動するようにしたので、その電流供給能力は
充分に大きく、従って、動作速度は向上する。また、基
本となる半導体装置を適宜に組み合わせることに依っ
て、ＮＯＲ回路やＮＡＮＤ回路など重要な論理回路を高
い集積性をもって容易に構成することができる。
或いは複数のトランジスタで構成される回路をもつ半導
体装置を三次元的に構成し、高い集積性を維持しつつ、
しかも、ＣＭＩＳ回路に於けるｎチャネル・トランジス
タ及びｐチャネル・トランジスタは、それぞれダブル・
ゲートで駆動するようにしたので、その電流供給能力は
充分に大きく、従って、動作速度は向上する。また、基
本となる半導体装置を適宜に組み合わせることに依っ
て、ＮＯＲ回路やＮＡＮＤ回路など重要な論理回路を高
い集積性をもって容易に構成することができる。
【図１】本発明の第一実施例であるＣＭＩＳ回路構成の
半導体装置を解説する為の要部説明図である。
半導体装置を解説する為の要部説明図である。
【図２】図１に見られる本発明の第一実施例であるＣＭ
ＩＳ回路構成の半導体装置の要部平面図である。
ＩＳ回路構成の半導体装置の要部平面図である。
【図３】本発明の第二実施例である複数の同種トランジ
スタで構成した回路の半導体装置を解説する為の要部説
明図である。
スタで構成した回路の半導体装置を解説する為の要部説
明図である。
【図４】図３に見られる本発明の第二実施例である複数
の同種トランジスタで構成した回路の半導体装置の要部
平面図である。
の同種トランジスタで構成した回路の半導体装置の要部
平面図である。
【図５】本発明の第三実施例であるＮＡＮＤ回路構成の
半導体装置を解説する為の要部説明図である。
半導体装置を解説する為の要部説明図である。
【図６】本発明の第四実施例であるＮＡＮＤ回路構成の
半導体装置を解説する為の要部説明図である。
半導体装置を解説する為の要部説明図である。
１ 絶縁性基板 ２ 多結晶Ｓｉからなる第一のゲート電極 ３ ＳｉＯ2 からなる第一のゲート絶縁膜 ４ ｐ型多結晶Ｓｉからなるｎチャネル層 ５ ＳｉＯ2 からなる第二のゲート絶縁膜 ６ 多結晶Ｓｉからなる第二のゲート電極 ７ ＳｉＯ2 からなる第三のゲート絶縁膜 ８ ｎ型多結晶Ｓｉからなるｐチャネル層 ９ ＳｉＯ2 からなる第四のゲート絶縁膜 １０ 多結晶Ｓｉからなる第三のゲート電極 １１Ｎ ｎチャネル・トランジスタのソース １２Ｎ ｎチャネル・トランジスタのドレイン １３Ｐ ｐチャネル・トランジスタのソース １４Ｐ ｐチャネル・トランジスタのドレイン ＯＴ 出力端
Claims (5)
- 【請求項１】絶縁性基板上に順に積層形成された多結晶
シリコンからなる第一のゲート電極及び第一のゲート絶
縁膜及び多結晶シリコンからなる一導電型の第一のチャ
ネル層及び第二のゲート絶縁膜及び多結晶シリコンから
なる第二のゲート電極及び第三のゲート絶縁膜及び多結
晶シリコンからなる反対導電型の第二のチャネル層及び
第四のゲート絶縁膜及び多結晶シリコンからなる第三の
ゲート電極と、 前記一導電型の第一のチャネル層に於いて前記第一のゲ
ート電極及び前記第二のゲート電極に対向するチャネル
領域を挟んで両側に振り分けて形成されたソース及びド
レインと、 前記反対導電型の第二のチャネル層に於いて前記第二の
ゲート電極及び前記第三のゲート電極に対向するチャネ
ル領域を挟んで両側に振り分けて形成されたソース及び
ドレインとを備えてなることを特徴とする半導体装置。 - 【請求項２】一導電型の第一のチャネル層及び反対導電
型の第二のチャネル層が非晶質シリコンからなることを
特徴とする請求項１記載の半導体装置。 - 【請求項３】絶縁性基板上に順に積層形成された多結晶
シリコンからなる第一のゲート電極及び第一のゲート絶
縁膜及び多結晶シリコンからなる一導電型チャネル層及
び第二のゲート絶縁膜及び多結晶シリコンからなると共
に前記第一のゲート電極と電気的に独立した第二のゲー
ト電極と、 前記一導電型チャネル層に於いて前記第一のゲート電極
及び前記第二のゲート電極に対向するチャネル領域を挟
んで両側に振り分けて形成されたソース及びドレインと
を備えてなることを特徴とする半導体装置。 - 【請求項４】多結晶シリコンからなるチャネル層が反対
導電型であることを特徴とする請求項３記載の半導体装
置。 - 【請求項５】チャネル層が非晶質シリコンからなること
を特徴とする請求項３或いは４記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23350593A JPH0794743A (ja) | 1993-09-20 | 1993-09-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23350593A JPH0794743A (ja) | 1993-09-20 | 1993-09-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0794743A true JPH0794743A (ja) | 1995-04-07 |
Family
ID=16956084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23350593A Withdrawn JPH0794743A (ja) | 1993-09-20 | 1993-09-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0794743A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07193251A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 薄膜トランジスタ及びその製造方法 |
| JP2004507096A (ja) * | 2000-08-18 | 2004-03-04 | シーメンス アクチエンゲゼルシヤフト | 有機電界効果トランジスタ（ｏｆｅｔ），該有機電界効果トランジスタの製造方法、前記有機電界効果トランジスタから形成される集積回路、及び該集積回路の使用 |
| JP2011091370A (ja) * | 2009-09-07 | 2011-05-06 | Commissariat A L'energie Atomique & Aux Energies Alternatives | 静電的に結合されたｍｏｓトランジスタを有する集積回路およびこのような集積回路を製造するための方法 |
| US8470688B2 (en) | 2007-07-11 | 2013-06-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US8907392B2 (en) | 2011-12-22 | 2014-12-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device including stacked sub memory cells |
| US8981367B2 (en) | 2011-12-01 | 2015-03-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10002968B2 (en) | 2011-12-14 | 2018-06-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device including the same |
-
1993
- 1993-09-20 JP JP23350593A patent/JPH0794743A/ja not_active Withdrawn
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07193251A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 薄膜トランジスタ及びその製造方法 |
| JP2004507096A (ja) * | 2000-08-18 | 2004-03-04 | シーメンス アクチエンゲゼルシヤフト | 有機電界効果トランジスタ（ｏｆｅｔ），該有機電界効果トランジスタの製造方法、前記有機電界効果トランジスタから形成される集積回路、及び該集積回路の使用 |
| US8470688B2 (en) | 2007-07-11 | 2013-06-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US8841730B2 (en) | 2007-07-11 | 2014-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JP2011091370A (ja) * | 2009-09-07 | 2011-05-06 | Commissariat A L'energie Atomique & Aux Energies Alternatives | 静電的に結合されたｍｏｓトランジスタを有する集積回路およびこのような集積回路を製造するための方法 |
| US8981367B2 (en) | 2011-12-01 | 2015-03-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9472680B2 (en) | 2011-12-01 | 2016-10-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10043833B2 (en) | 2011-12-01 | 2018-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10002968B2 (en) | 2011-12-14 | 2018-06-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device including the same |
| US10680110B2 (en) | 2011-12-14 | 2020-06-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device including the same |
| US11302819B2 (en) | 2011-12-14 | 2022-04-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device including the same |
| US12002886B2 (en) | 2011-12-14 | 2024-06-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device including the same |
| US8907392B2 (en) | 2011-12-22 | 2014-12-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device including stacked sub memory cells |
| US9368501B2 (en) | 2011-12-22 | 2016-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device including stacked sub memory cells |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001128 |