KR20170090357A - 반도체 장치의 동작 방법 - Google Patents

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KR20170090357A
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KR1020170009896A
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타카히코 이시즈
히카루 타무라
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 메모리 셀에 대한 리프레시 동작을 효율적으로 행하는 방법을 제공한다.
통상 메모리 셀과, 리프레시 동작을 행할지 여부를 결정하는 트리거용의 메모리 셀을 갖는 반도체 장치를 사용한다. 트리거용 메모리 셀에는 고유의 데이터를 기록해 두고, 미리 설정한 타이밍에 트리거용 메모리 셀에 대하여 판독을 행한다. 판독한 데이터와 기록하였을 때의 고유의 데이터가 일치하는 경우, 특별한 동작을 행하지 않지만, 판독한 데이터와 기록하였을 때의 고유의 데이터가 일치하지 않는 경우에 자동적으로 리프레시 동작을 행한다.

Description

반도체 장치의 동작 방법{METHOD FOR OPERATING THE SEMICONDUCTOR DEVICE}
본 발명의 일 형태는 반도체 장치의 동작 방법에 관한 것이다.
또한, 본 발명의 일 형태는 상술한 기술 분야에 한정되지 않는다. 본 명세서 등에서 기재하는 발명의 기술 분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 그러므로, 본 명세서에 기재되는 본 발명의 일 형태가 속하는 기술 분야로서는 더 구체적으로, 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 축전 장치, 촬상 장치, 기억 장치, 프로세서, 전자 기기, 이들의 구동 방법, 이들의 제조 방법, 이들의 검사 방법, 또는 이들의 시스템을 일례로서 들 수 있다.
근년에 들어, 휴대 전화, 퍼스널 컴퓨터, 차량 탑재용 디바이스, 디지털 카메라 등 다양한 전자 기기에 센트럴 프로세싱 유닛(CPU), 메모리, 또는 표시 장치 등의 반도체 장치가 사용되고 있다.
특히, 상기 반도체 장치에 포함되는 회로에 채널 형성 영역이 산화물 반도체로 형성되어 있는 트랜지스터(이하, '산화물 반도체 트랜지스터' 또는 'OS 트랜지스터'라고 부르는 경우가 있음)를 적용하는 것이 제안되고 있다. 예를 들어, 특허문헌 1에는 기록 트랜지스터를 OS 트랜지스터로 함으로써, 전력이 공급되지 않는 상황에서도 데이터를 유지할 수 있는 메모리 셀이 기재되고 있다. 즉, OS 트랜지스터를 사용한 메모리는 비휘발성 메모리로서 사용할 수 있다.
일본국 특개2011-187950호 공보 미국 특허 출원 공개 제2015/0348610호 명세서
DRAM(Dynamic Random Access Memory)이나 2개의 트랜지스터와 1개의 용량 소자를 갖는 게인 셀 등의 회로는 간이적인 구성인 경우가 많다. 이 때문에, 메모리 모듈의 성능은 적용하는 트랜지스터의 특성에 의하여 정해진다. 예를 들어, OS 트랜지스터의 온 전류는 채널 형성 영역을 실리콘으로 한 트랜지스터(이후, Si 트랜지스터라고 부르는 경우가 있음)보다 낮게 되기 때문에 메모리 모듈에 OS 트랜지스터를 적용한 경우, Si 트랜지스터를 적용한 경우보다 동작 속도가 낮게 되는 경우가 있다.
그러므로, OS 트랜지스터를 적용한 메모리 모듈의 성능(동작 속도 등)을 높이기 위해서는 메모리 모듈에 있어서 새로운 동작 방법을 제안할 필요가 있다.
그런데, OS 트랜지스터는 오프 전류가 극히 작은 특성을 갖기 때문에 누설 전류를 매우 낮게 할 수 있다. 즉, 기억 장치가 갖는 메모리 셀의 기록 트랜지스터, 또는 판독 트랜지스터 등에 OS 트랜지스터를 적용함으로써, 누설 전류가 작기 때문에 데이터를 장기간 유지할 수 있다. 그러므로, 데이터를 유지하기 위한 리프레시 동작의 횟수를 저감할 수 있어 기억 장치의 소비전력을 저감시킬 수 있다.
상기 기억 장치의 사용 환경에 따라서는 데이터의 유지 시간이 크게 상이한 경우가 있다. 기억 장치를 효율적으로 동작시킬 방법으로서는 정기적으로 리프레시 동작을 행하는 것이 아니라 메모리 셀에 유지되는 전위의 높이를 참조하여 유지되는 전위의 높이가 일정한 값에 도달할 때 리프레시 동작을 행하는 등의 방법이 있다. 특허문헌 2에서는 레플리카의 메모리 셀의 전위를 콤퍼레이터를 사용하여 참조 전위와 비교하여 리프레시 동작을 행할지 여부를 판정하는 회로가 기재되어 있다. 이 경우, 판정을 행하는 회로를 별도 제공할 필요가 있기 때문에 기억 장치의 회로 면적이 증대할 가능성이 있다. 또한, 이 판정을 행하는 회로를 동작시키기 위하여 소비전력이 크게 될 가능성이 있다.
본 발명의 일 형태는 신규 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 신규 반도체 장치를 갖는 기억 장치, 또는 모듈을 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 신규 반도체 장치를 갖는 기억 장치, 또는 모듈을 사용한 전자 기기를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 신규 반도체 장치를 갖는 기억 장치, 또는 모듈을 이용한 시스템을 제공하는 것을 과제 중 하나로 한다.
또는, 본 발명의 일 형태는 리프레시 동작을 효율적으로 행하는 기억 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 회로 면적이 작은 기억 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 소비전력이 낮은 기억 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 상기 기억 장치를 갖는 전자 기기를 제공하는 것을 과제 중 하나로 한다.
또한, 본 발명의 일 형태의 과제는 상술한 것에 한정되지 않는다. 상술한 과제는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 다른 과제는 이 항목에서 언급되지 않고 아래에서 기재하는 과제를 말한다. 이 항목에서 언급하지 않은 과제는 통상의 기술자라면 명세서 또는 도면 등에서의 기재로부터 도출할 수 있으며, 이들 기재로부터 적절히 추출할 수 있다. 또한, 본 발명의 일 형태는 상술한 기재 및 다른 과제 중 적어도 하나의 과제를 해결하는 것이다. 또한, 본 발명의 일 형태는 상술한 기재 및 다른 과제 모두를 해결할 필요는 없다.
(1)
본 발명의 일 형태는 반도체 장치에 있어서의 데이터의 리프레시 방법으로서, 제 1 내지 제 6 단계를 갖고, 반도체 장치는 CPU 코어와, 제 1 메모리 셀과, 제 2 메모리 셀을 갖고, 제 1 단계는 제 1 메모리 셀에 제 1 데이터를 기록하는 단계를 갖고, 제 2 단계는 CPU 코어에서 프로그램을 실행하는 단계를 갖고, 제 3 단계는 CPU 코어에서 프로그램을 중단하는 단계를 갖고, 제 4 단계는 제 1 메모리 셀로부터 제 2 데이터를 판독하는 단계를 갖고, 제 5 단계는 제 1 데이터와 제 2 데이터를 비교하는 단계, 비교에서 제 1 데이터와 제 2 데이터가 일치된 경우에 제 2 단계로 이행되는 단계, 비교에서 제 1 데이터와 제 2 데이터가 일치되지 않는 경우에 제 6 단계로 이행되는 단계를 갖고, 제 6 단계는 제 1 메모리 셀과 제 2 메모리 셀에 대하여 리프레시 동작을 행하는 단계와 제 2 단계로 이행되는 단계를 갖는 것을 특징으로 하는, 데이터의 리프레시 방법이다.
(2)
또는, 본 발명의 일 형태는 상기 (1)에서, 제 1 메모리 셀은 제 1 용량 소자를 갖고, 제 2 메모리 셀은 제 2 용량 소자를 갖고, 제 1 용량 소자의 정전 용량은 제 2 용량 소자의 정전 용량보다도 작은 것을 특징으로 하는, 리프레시 방법이다.
(3)
또는, 본 발명의 일 형태는 상기 (1) 또는 상기 (2)에서, 제 1 메모리 셀은 제 1 트랜지스터를 갖고, 제 2 메모리 셀은 제 2 트랜지스터를 갖고, 제 1 트랜지스터는 기록 트랜지스터로서 기능하고, 제 2 트랜지스터는 기록 트랜지스터로서 기능하고, 제 1 트랜지스터의 채널 형성 영역은 인듐, 원소 M(원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석), 아연 중 적어도 어느 하나를 포함하는 산화물 반도체를 갖고, 제 2 트랜지스터의 채널 형성 영역은 인듐, 원소 M, 아연 중 적어도 어느 하나를 포함하는 산화물 반도체를 갖는 것을 특징으로 하는, 리프레시 방법이다.
(4)
또는, 본 발명의 일 형태는, 상기 (3)에서, 제 1 메모리 셀은 제 3 트랜지스터를 갖고, 제 2 메모리 셀은 제 4 트랜지스터를 갖고, 제 3 트랜지스터는 판독 트랜지스터로서 기능하고, 제 4 트랜지스터는 판독 트랜지스터로서 기능하고, 제 3 트랜지스터의 채널 형성 영역은 인듐, 원소 M, 아연 중 적어도 어느 하나를 포함하는 산화물 반도체를 갖고, 제 4 트랜지스터의 채널 형성 영역은 인듐, 원소 M, 아연 중 적어도 어느 하나를 포함하는 산화물 반도체를 갖는 것을 특징으로 하는, 리프레시 방법이다.
(5)
또는, 본 발명의 일 형태는 상기 (1) 내지 (4) 중 어느 하나에 기재된 데이터의 리프레시 방법을 사용하는 반도체 장치를 갖고, 다이싱용 영역을 갖는 반도체 웨이퍼이다.
(6)
또는, 본 발명의 일 형태는 상기 (1) 내지 (4) 중 어느 하나에 기재된 데이터의 리프레시 방법을 사용하는 반도체 장치와, 하우징을 갖는 전자 기기이다.
본 발명의 일 형태에 의하여 신규 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 신규 반도체 장치를 갖는 기억 장치, 또는 모듈을 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 신규 반도체 장치를 갖는 기억 장치, 또는 모듈을 사용한 전자 기기를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 신규 반도체 장치를 갖는 기억 장치, 또는 모듈을 이용한 시스템을 제공할 수 있다.
또는, 본 발명의 일 형태에 의하여 리프레시 동작을 효율적으로 행하는 기억 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 회로 면적이 작은 기억 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 소비전력이 낮은 기억 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 상기 기억 장치를 갖는 전자 기기를 제공할 수 있다.
또한, 본 발명의 일 형태의 효과는 상술한 효과에 한정되지 않는다. 상술한 효과는 다른 효과의 존재를 방해하는 것은 아니다. 또한, 다른 효과는 이 항목에서 언급되지 않고 아래에서 기재하는 효과를 말한다. 이 항목에서 언급되지 않는 효과는 통상의 기술자라면 명세서 또는 도면 등에서의 기재로부터 도출할 수 있으며, 이들 기재로부터 적절히 추출할 수 있다. 또한, 본 발명의 일 형태는 상술한 효과, 및 다른 효과 중 적어도 하나의 효과를 갖는 것이다. 따라서, 본 발명의 일 형태는, 경우에 따라서는 상술한 효과를 갖지 않는 경우도 있다.
도 1은 시스템의 일례를 설명하기 위한 타이밍 차트.
도 2는 MCU의 일례를 도시한 블록도.
도 3은 MCU가 갖는 메모리 맵의 일례를 나타낸 도면.
도 4는 반도체 장치가 갖는 메모리 셀의 일례를 나타낸 회로도.
도 5는 기억 장치의 메모리 맵의 일례를 나타낸 도면.
도 6은 기억 장치의 구성예를 도시한 블록도.
도 7은 기억 장치가 갖는 메모리 셀의 일례를 나타낸 회로도.
도 8은 기억 장치가 갖는 메모리 셀의 일례를 나타낸 회로도.
도 9는 기억 장치의 일례를 도시한 블록도.
도 10은 CPU 코어의 구성예를 도시한 블록도.
도 11은 전자 부품의 제작 방법을 설명하기 위한 흐름도 및 상기 전자 부품의 사시도.
도 12는 전자 기기의 예를 도시한 사시도.
도 13은 전자 기기의 예를 도시한 사시도.
도 14는 RF 태그의 사용예를 도시한 사시도.
도 15는 트랜지스터의 구성예를 도시한 상면도 및 단면도.
도 16은 트랜지스터의 구성예를 도시한 상면도 및 단면도.
도 17은 트랜지스터의 구성예를 도시한 상면도 및 단면도.
도 18은 산화물의 원자수비의 범위를 설명하는 도면.
도 19는 InMZnO4의 결정을 설명하는 도면.
도 20은 산화물의 적층 구조에서의 밴드도.
도 21은 트랜지스터의 구성예를 도시한 상면도 및 단면도.
도 22는 트랜지스터의 구성예를 도시한 상면도 및 단면도.
도 23은 CAAC-OS 및 단결정 산화물 반도체의 XRD에 의한 구조 해석을 설명하는 도면, 및 CAAC-OS의 제한 시야 전자 회절 패턴을 나타내는 도면.
도 24는 CAAC-OS의 단면 TEM 이미지, 그리고 평면 TEM 이미지 및 이 화상 해석 이미지.
도 25는 nc-OS의 전자 회절 패턴을 나타낸 도면, 및 nc-OS의 단면 TEM 이미지.
도 26은 a-like OS의 단면 TEM 이미지.
도 27은 전자 조사에 의한 In-Ga-Zn 산화물의 결정부의 변화를 나타낸 도면.
'전자 기기', '전자 부품', '모듈', '반도체 장치'의 기재에 대하여 설명한다. 일반적으로 '전자 기기'란, 예를 들어, 퍼스널 컴퓨터, 휴대 전화, 태블릿 단말, 전자 서적 단말, 웨어러블 단말, AV(Audio Visual) 기기, 전기 제품, 주택 설비 기기, 업무용 설비 기기, 디지털 사이니지, 자동차, 또는 시스템을 갖는 전기 제품 등을 말하는 경우가 있다. 또한, '전자 부품', 또는 '모듈'이란, 전자 기기가 갖는 프로세서, 기억 장치, 센서, 배터리, 표시 장치, 발광 장치, 인터페이스 기기, RF(Radio Frequency) 태그, 수신 장치, 송신 장치 등을 말하는 경우가 있다. 또한, '반도체 장치'란, 반도체 소자를 사용한 장치, 또는 전자 부품 또는 모듈이 갖는, 반도체 소자를 적용한 구동 회로, 제어 회로, 논리 회로, 신호 생성 회로, 신호 변환 회로, 전위 레벨 변환 회로, 전압원, 전환 회로, 증폭 회로, 기억 회로, 메모리 셀, 표시 회로, 표시 화소 등을 말하는 경우가 있다.
(실시형태 1)
본 발명의 일 형태는 기억 장치의 리프레시 동작을 효율적으로 행하는 동작 방법이다. 리프레시 동작을 효율적으로 행하기 위해서는 통상 메모리 셀(이후 통상용 메모리 셀이라고 기재하는 경우가 있음)과 별도로 전하를 유지하는 용량이 작은 메모리 셀(이후, 트리거용 메모리 셀이라고 기재하는 경우가 있음)을 제공한 기억 장치를 사용한다. 트리거용 메모리 셀의 전하를 유지하는 용량을 통상용 메모리 셀보다 작게 하는 이유는 트리거용 메모리 셀의 데이터의 유지 시간을 통상용 메모리 셀보다 짧게 하기 위해서이다. 트리거용 메모리 셀에는 고유의 데이터를 기록해 두고, 미리 설정한 타이밍에서 트리거용 메모리 셀에 대하여 판독을 행한다. 판독한 데이터와 기록하였을 때의 고유의 데이터가 일치되는 경우, 특별한 동작은 행하지 않지만, 판독한 데이터와 기록하였을 때의 고유의 데이터가 일치되지 않는 경우에 통상용 메모리 셀과 트리거용 메모리 셀 양쪽에 대하여 리프레시 동작을 행한다. 즉, 트리거용 메모리 셀을 리프레시 동작을 행하기 위한 트리거로서 이용한다.
상기 리프레시 동작은 기억 장치의 통상 동작과 동시에 수행함으로써 기억 장치를 효율적으로 구동시킬 수 있다. 아래에 상기 기억 장치를 갖는 반도체 장치와 상기 반도체 장치의 동작 방법의 자세한 사항을 기재한다.
<MCU>
우선, MCU(Memory Control Unit)에 대하여 설명한다. 본 발명의 일 형태인 반도체 장치의 동작 방법은 MCU에 소정의 프로그램을 제공함으로써 실행할 수 있다.
도 2는 MCU의 동작을 설명하기 위한 블록도이다. MCU란, 메모리의 제어나 관리를 행하는 장치이며, 주로 CPU에 제공된다. 또한, MCU는 CPU의 내부에 제공되지 않아도 되고, 예를 들어, 기억 장치에 MCU를 갖는 형태라도 좋다.
CPU 코어(101)는 버스(102)와 전기적으로 접속되어 있다. 기억 장치(103)와, RAM(104)과, 주변 회로(105)는 버스(102)와 전기적으로 접속되어 있다. 또한, 도 2에서, 데이터의 주고받음을 실선의 화살표로 표기하고, 명령의 전달을 파선의 화살표로 표기하였다.
CPU 코어(101)는 중심적인 처리 장치로서 작용하는 전자 회로이고, 프로그램에 따라 수치 계산, 정보 처리, 및 기기 제어 등을 행하는 기능을 갖는다. 또한, 본 실시형태에서는 기억 장치(103)에 따른 MCU는 CPU 코어(101)가 갖는 것으로 하여 설명한다. 또한, 본 명세서에 있어서, CPU 코어(101)는 일례로서 32bit RISC 프로세서를 상정한다.
버스(102)는 CPU 코어(101)로부터 출력되는 어드레스에 의하여 데이터의 액세스처를 전환하는 기능을 갖는다.
기억 장치(103)는 메모리 셀 어레이, 워드선 선택 드라이버 회로, 비트선 선택 드라이버 회로, 센스 앰프, 프리차지 회로 등을 갖는 전자 회로이다. 단, 메모리 셀 어레이를 구성하는 메모리 셀의 구성에 따라서는 상술한 회로 모두는 필요 없는 경우가 있고, 또는, 상술한 회로만으로는 부족한 경우가 있다.
RAM(104)은 일시적으로 데이터를 유지하는 전자 회로이고, 주로 기억 장치(103)에 유지하는 데이터, 기억 장치(103)의 메모리 셀 어레이의 내부 어드레스 등을 유지한다.
주변 회로(105)는 CPU 코어(101), 기억 장치(103), RAM(104) 이외의 회로이고, 예를 들어, 에러 체크 및 정정을 행하는 ECC 회로(Error Check and Correct) 등을 들 수 있다.
다음에, MCU가 갖는 메모리 맵을 도 3에 나타내었다. 메모리 맵이란 어드레스를 세로축으로 하여 프로그램이나 데이터를 저장하는 곳 또는 영역을 시각화(視覺化)하여 합친 맵이다. MCU는 데이터를 주고받을 때 메모리 맵을 참조하여 액세스처의 어드레스를 취득한다. 예를 들어, 기억 장치로부터 데이터를 판독할 때, MCU는 메모리 맵으로부터 상기 데이터가 유지된 기억 장치의 어드레스를 취득하여 상기 어드레스의 장소로의 액세스가 행해진다. 또한, 도 3의 메모리 맵에는 일례로서, Code, Internal RAM, Peripheral, External devices, 및 Others를 기재하였다.
도 3에 기재된 Code란, 기존의 프로그램을 나타낸 것이다. 기존의 프로그램은 0x0000_0000으로부터 0x1FFF_FFFF까지의 어드레스에 대응하도록 되어 있다.
도 3에 기재된 Internal RAM이란, 기억 장치(103) 및 RAM(104)을 나타낸 것이다. 기억 장치(103) 및 RAM(104)은 0x2000_0000으로부터 0x3FFF_FFFF까지의 어드레스에 대응하도록 되어 있다.
또한, 자세한 사항은 후술하지만 기억 장치(103)는 통상용 메모리 셀과 트리거용 메모리 셀을 갖는다. 본 명세서에 있어서, 트리거용 메모리 셀은 0x2000_0000의 어드레스로 설정되어 있는 것으로 한다.
도 3에 기재된 Peripheral이란, 주변 회로(105)를 나타낸 것이다. 주변 회로(105)는 0x4000_0000으로부터 0x9FFF_FFFF까지의 어드레스에 대응하도록 되어 있다.
도 3에 기재된 External devices란, 외부에 있는 회로 또는 장치를 나타낸 것이다. 외부에 있는 회로 또는 장치는 0xA000_0000으로부터 0xDFFF_FFFF까지의 어드레스에 대응하도록 되어 있다.
도 3에 기재된 Others란, 위에서 설명한 것 이외의 저장 영역 등을 나타낸 것이다. 위에서 설명한 것 이외의 저장 영역 등은 0xE000_0000으로부터 0xFFFF_FFFF까지의 어드레스에 대응하도록 되어 있다.
<기억 장치>
여기에서는, 기억 장치(103)가 갖는 메모리 셀에 대하여 설명한다. 기억 장치(103)는 도 4의 (A), (B)에 나타낸 메모리 셀(200)과 메모리 셀(201)을 갖는다.
메모리 셀(200)은 통상용 메모리 셀로서 사용된다. 메모리 셀(200)은 2 트랜지스터 1 용량 소자의 게인 셀이고, n채널형 트랜지스터(MO2)와, p채널형 트랜지스터(MS1)와, 용량 소자(C2)를 갖는다. 또한, 트랜지스터(MO2)의 구조에 대해서는 실시형태 8에 기재된 트랜지스터의 구조를 적용하는 것이 바람직하다.
트랜지스터(MO2)의 제 1 단자는 용량 소자(C2)의 제 1 단자와 전기적으로 접속되고, 트랜지스터(MS1)의 게이트는 용량 소자(C2)의 제 1 단자와 전기적으로 접속되어 있다.
메모리 셀(201)은 리프레시 동작을 행할지 여부를 판정하기 위한 트리거용 메모리 셀로서 사용된다. 메모리 셀(201)도 2 트랜지스터 1 용량 소자의 게인 셀이고, n채널형 트랜지스터(MO2t)와, p채널형 트랜지스터(MS1t)와, 용량 소자(C2t)를 갖는다. 또한, 트랜지스터(MO2t)의 구조에 대해서는, 실시형태 8에 기재된 트랜지스터의 구조를 적용하는 것이 바람직하다.
트랜지스터(MO2t)의 제 1 단자는 용량 소자(C2t)의 제 1 단자와 전기적으로 접속되고, 트랜지스터(MS1t)의 게이트는 용량 소자(C2t)의 제 1 단자와 전기적으로 접속되어 있다.
트랜지스터(MO2) 및 트랜지스터(MO2t)는 기록 트랜지스터로서 기능하고, 트랜지스터(MS1) 및 트랜지스터(MS1t)는 판독 트랜지스터로서 기능하고, 용량 소자(C2) 및 용량 소자(C2t)는 각각 트랜지스터(MS1)의 게이트 및 트랜지스터(MS1t)의 게이트의 전위를 유지하는 기능을 갖는다.
용량 소자(C2t)는 용량 소자(C2)보다 정전 용량이 작은 것이 바람직하다. 예를 들어, 용량 소자(C2t)의 정전 용량은 용량 소자(C2)의 정전 용량의 80%, 더 바람직하게는 용량 소자(C2)의 정전 용량의 80% 미만인 것이 바람직하다.
트랜지스터(MO2t)는 트랜지스터(MO2)와 같은 크기, 같은 구성 재료로 제작하여도 좋다. 또한, 트랜지스터(MS1t)는 트랜지스터(MS1)와 같은 크기, 같은 구성 재료로 제작하여도 좋다.
트랜지스터(MO2)의 채널 형성 영역에는 인듐, 원소 M(M은 알루미늄, 갈륨, 이트륨, 또는 주석), 아연 중 어느 하나를 갖는 산화물 반도체를 갖는 것이 바람직하다. 특히, 인듐, 갈륨, 아연으로 이루어진 산화물 반도체인 것이 바람직하다. 인듐, 갈륨, 아연을 포함하는 산화물 반도체를 적용한 트랜지스터는 오프 전류가 매우 작다는 특성을 갖기 때문에 이 트랜지스터를 트랜지스터(MO2)로서 사용함으로써 트랜지스터(MO2)의 누설 전류를 매우 낮게 할 수 있다. 즉, 기록한 데이터를 트랜지스터(MO2)에 의하여 장시간 유지할 수 있기 때문에 메모리 셀의 리프레시 빈도를 적게 할 수 있다.
트랜지스터(MO2t)의 채널 형성 영역에 대해서도 트랜지스터(MO2)의 채널 형성 영역과 같은 재료를 사용하는 것이 바람직하다.
트랜지스터(MS1)의 채널 형성 영역은 실리콘을 갖는 것이 바람직하다. 또한, 경우, 상황, 또는 필요에 따라, 트랜지스터(MS1)의 채널 형성 영역에는 트랜지스터(MO2)의 채널 형성 영역의 재료와 같은 것을 적용하여도 좋다.
트랜지스터(MS1t)의 채널 형성 영역은 실리콘을 갖는 것이 바람직하다. 또한, 경우, 상황, 또는 필요에 따라, 트랜지스터(MS1t)의 채널 형성 영역에는 트랜지스터(MO2t)의 채널 형성 영역의 재료와 같은 것을 적용하여도 좋다.
또한, 도 4의 (A), (B), (C)에서는 트랜지스터(MS1) 및 트랜지스터(MS1t)는 p채널형 트랜지스터로 하였지만, 경우, 상황, 또는 필요에 따라, n채널형 트랜지스터로 하여도 좋다. 그 경우의 메모리 셀의 구성을 도 4의 (D), (E), (F)에 도시하였다. 도 4의 (D)의 메모리 셀(200n)은 도 4의 (A)의 트랜지스터(MS1)를 n채널형 트랜지스터(MS1n)로 치환한 메모리 셀을 나타내고, 도 4의 (E)의 메모리 셀(201n)은 도 4의 (B)의 트랜지스터(MS1t)를 n채널형 트랜지스터(MS1tn)로 치환한 메모리 셀을 나타낸 것이다. 또한, 트랜지스터(MS1n)의 채널 형성 영역에는 트랜지스터(MO2)의 채널 형성 영역과 같은 재료를 사용하는 것이 바람직하고, 더하여, 트랜지스터(MS1tn)의 채널 형성 영역에는 트랜지스터(MO2t)의 채널 형성 영역과 같은 재료를 사용하는 것이 바람직하다. 트랜지스터(MO2)와 트랜지스터(MS1n)의 채널 형성 영역의 재료를 같게 함으로써 본 발명의 일 형태의 반도체 장치의 제작 공정을 단축할 수 있다. 더하여, 트랜지스터(MO2t)와 트랜지스터(MS1tn)의 채널 형성 영역의 재료를 같게 함으로써 본 발명의 일 형태의 반도체 장치의 제작 공정을 단축할 수 있다.
또한, 메모리 셀(200)의 트랜지스터(MO2)에 백 게이트를 제공한 구성을 기억 장치(103)에 적용하여도 좋다. 그 경우의 메모리 셀을 도 4의 (C)에 나타내었다. 메모리 셀(202)의 트랜지스터(MO2)는 듀얼 게이트 구조의 트랜지스터이고, 프런트 게이트(본 명세서에서는 단순히 게이트라고 기재함)에 더하여 백 게이트를 갖는다. 트랜지스터(MO2)의 백 게이트는 배선(BGL)과 전기적으로 접속되어 있으며, 배선(BGL)에 임의의 전위를 인가함으로써 트랜지스터(MO2)의 문턱 전압을 증감시킬 수 있다. 또한, 본 발명의 일 형태에 따른 메모리 셀의 구성은 도 4의 (C)의 메모리 셀(202)의 트랜지스터(MS1)를 n채널형 트랜지스터(MS1n)로 치환한, 도 4의 (F)에 나타낸 메모리 셀(202n)의 구성으로 하여도 좋다.
기억 장치(103)에 메모리 셀(200) 및 메모리 셀(201)이 포함된다. 여기서, 기억 장치(103)의 기억 용량은 8KB로 한다. 이 기억 장치(103)가 갖는 어드레스의 바이트 오프셋을 2bit로 하였을 때, 기억 장치(103)는 0x000으로부터 0x7FF까지의 어드레스 공간을 갖게 된다.
도 5는 기억 장치(103)의 기억 용량을 8KB로 하였을 때의 메모리 맵을 나타낸 것이다. 본 실시형태에서는, 일례로서, 트리거용 메모리 셀(메모리 셀(201))을 0x000으로부터 0x004까지의 어드레스에 설정하고, 통상용 메모리 셀(메모리 셀(200))을 나머지 0x005로부터 0x7FF까지의 어드레스에 설정하였다.
다음에, 메모리 셀(200)과, 메모리 셀(201)을 적용한 기억 장치(103)의 메모리 셀 어레이와 드라이버 회로의 구성예에 대하여 설명한다.
도 6은 기억 장치(103)가 갖는 메모리 셀 어레이와 드라이버 회로의 구성예를 도시한 블록도이다. 기억 장치(103)는 메모리 셀 어레이(301)와, 회로부(302)와, 워드선 드라이버 회로(303)와, 비트선 드라이버 회로(304)를 갖는다. 메모리 셀 어레이(301)는 메모리 셀(200)을, 열 방향으로 m개(m은 1 이상의 정수(整數)), 행 방향으로 n개(n은 1 이상의 정수) 갖고, 메모리 셀(200)은 m×n의 매트릭스 형태로 제공되어 있다. 또한, 도 6에 있어서, 1행째 1열째에 위치하는 메모리 셀(200)은 메모리 셀(200)[1, 1]이라고 기재하고, m행째, 1열째에 위치하는 메모리 셀(200)은 메모리 셀(200)[m, 1]이라고 기재하고, 1행째, n열째에 위치하는 메모리 셀(200)은 메모리 셀(200)[1, n]이라고 기재하고, m행째, n열째에 위치하는 메모리 셀(200)은 메모리 셀(200)[m, n]이라고 기재하고, 이들 이외의 메모리 셀(200)에 대해서는 기재를 생략하였다. 회로부(302)는 메모리 셀(201)을, 행 방향으로 n개 갖는다. 또한, 도 6에 있어서, 1열째에 위치하는 메모리 셀(201)은 메모리 셀(200)[1]이라고 기재하고, n열째에 위치하는 메모리 셀(201)은 메모리 셀(201[n])이라고 기재하고, 이들 이외의 메모리 셀(201)에 대해서는 기재를 생략하였다.
워드선 드라이버 회로(303)는 배선(WL[0]) 내지 배선(WL[m])을 통하여 메모리 셀 어레이(301) 및 회로부(302)와 전기적으로 접속되어 있다. 특히, 배선(WL[0])은 회로부(302)가 갖는 메모리 셀(201[1]) 내지 메모리 셀(201[n])과 전기적으로 접속되고, 배선(WL[1])은 메모리 셀 어레이(301) 내의 1행째에 위치하는 메모리 셀(200[1, 1]) 내지 메모리 셀(200[1, n])과 전기적으로 접속되고, 배선(WL[m])은 메모리 셀 어레이(301) 내의 m행째에 위치하는 메모리 셀(200)[m, 1] 내지 메모리 셀(200[m, n])과 전기적으로 접속되어 있다.
비트선 드라이버 회로(304)는 배선(RBL[1]) 내지 배선(RBL[n])을 통하여, 메모리 셀 어레이(301)와, 회로부(302)에 전기적으로 접속되고, 더하여, 배선(WBL[1]) 내지 배선(WBL[n])을 통하여 메모리 셀 어레이(301)와 회로부(302)에 전기적으로 접속되고, 또한, 배선(SL[1]) 내지 배선(SL[n])을 통하여 메모리 셀 어레이(301)와 회로부(302)에 전기적으로 접속되어 있다. 특히, 배선(RBL[1]), 배선WBL[1], 및 배선SL[1]은 메모리 셀(201)[1]과, 메모리 셀 어레이(301) 내의 1열째에 위치하는 메모리 셀(200)[1, 1] 내지 메모리 셀(200)[m, 1]에 전기적으로 접속되고, 배선(RBL[n]), 배선(WBL[n]), 및 배선(SL[n])은 메모리 셀(201)[n]과, 메모리 셀 어레이(301) 내의 n열째에 위치하는 메모리 셀(200)[1, n] 내지 메모리 셀(200)[m, n]에 전기적으로 접속되어 있다.
이때, 메모리 셀(200)[1, 1] 내지 메모리 셀(200)[m, n]과 각 배선의 접속 구성을 도 7의 (A)에 나타내었다. 도 7의 (A)는 도 4의 (A)의 메모리 셀(200)에 각 배선이 접속된 메모리 셀(200A)을 나타낸 것이다.
트랜지스터(MO2)의 제 2 단자는 배선(WBL)과 전기적으로 접속되고, 트랜지스터(MO2)의 게이트는 배선(WL)과 전기적으로 접속되어 있다. 용량 소자(C2)의 제 2 단자는 배선(CL)과 전기적으로 접속되어 있다. 트랜지스터(MS1)의 제 1 단자는 배선(RBL)과 전기적으로 접속되고, 트랜지스터(MS1)의 제 2 단자는 배선(SL)과 전기적으로 접속되어 있다.
배선(WBL)은 도 6에 기재된 배선(WBL[1]) 내지 배선(WBL[n]) 중 어느 배선이고, 기록 비트선으로서 기능하는 배선이다. 배선(RBL)은 도 6에 기재된 배선(RBL[1]) 내지 배선(RBL[n]) 중 어느 배선이고, 판독 비트선으로서 기능하는 배선이다. 배선(SL)은 도 6에 기재된 배선(SL[1]) 내지 배선(SL[n]) 중 어느 배선이고, 트랜지스터(MS1)의 제 2 단자에 소정의 전위를 공급하는 배선이다. 단, 배선(WBL), 배선(RBL), 배선(SL)은 서로 같은 열의 메모리 셀(200)과 접속되어 있는 배선이고, 예를 들어, 배선(WBL)이 메모리 셀(200[1, j]) 내지 메모리 셀(200[m, j])(j는 1 이상 n 이하의 정수)과 전기적으로 접속되어 있는 경우, 배선(WBL)은 배선(WBL[j])이라고 표기할 수 있고, 배선(RBL), 및 배선(SL)에 대해서도, 배선(RBL[j]), 배선(SL[j])이라고 일의(一意)적으로 표기할 수 있다.
배선(WL)은 도 6에 기재된 배선(WL[1]) 내지 배선(WL[m]) 중 어느 배선이고, 워드선으로서 기능하는 배선이다. 배선(CL)은 도 6에 기재되지 않은 배선이고, 용량 소자(C2)의 제 2 단자에 소정의 전위를 공급하는 배선이다.
또한, 메모리 셀(201[1]) 내지 메모리 셀(201[n])에 대해서도 상기 메모리 셀(200A)과 같은 접속 구성이다.
또한, 본 구성예에서는, 메모리 셀(201)은 도 6에서 복수 기재되었지만, 본 발명의 일 형태는 이에 한정되지 않고, 메모리 셀(201)의 개수는 1개라도 좋다.
또한, 본 발명의 일 형태에 따른 기억 장치(103)의 메모리 셀 어레이와 드라이버 회로의 구성예는 도 6의 회로 구성에 한정되지 않는다. 경우, 상황, 또는, 필요에 따라, 배선, 회로, 소자 등에 대하여, 각각 취사선택, 및 그 접속 구성의 변경을 행할 수 있다. 예를 들어, 배선(WBL)과 배선(RBL)을 1개의 공유의 배선으로서 합쳐도 좋다. 도 7의 (B)에 나타낸 메모리 셀(200B)은 배선(WBL)과 배선(RBL)을 배선(BL)으로서 1개로 합친 접속 구성을 갖는다. 또한, 예를 들어, 도 4의 (C)에 나타낸 메모리 셀(202)과 같이, 트랜지스터(MO2)에 백 게이트를 제공한 구성으로 하여도 좋다. 도 7의 (C)에 나타낸 메모리 셀(202A)은 메모리 셀(200A)의 접속 구성에 더하여, 트랜지스터(MO2)에 백 게이트를 제공한 구성으로 되어 있다. 트랜지스터(MO2)의 백 게이트는 배선(BGL)과 전기적으로 접속되어 있다. 배선(BGL)에 임의의 전위를 인가함으로써, 트랜지스터(MO2)의 문턱 전압을 증감할 수 있다.
<동작예>
다음에, 본 발명의 일 형태의 반도체 장치의 동작 방법의 일례를 설명한다.
도 1에 본 발명의 일 형태의 반도체 장치의 동작예의 흐름도를 나타내었다. 도 1의 흐름도는 단계(FST1) 내지 단계(FST7)를 갖고, 이 흐름도에 따라 기억 장치(103)의 리프레시 동작을 수행한다.
단계(FST1)에서는 시스템의 초기화가 행해진다. 또한, 상기 시스템이란, 본 발명의 일 형태의 동작 방법을 프로그램으로서 제공한 MCU와 기억 장치를 갖는 반도체 장치를 말하고, 시스템의 초기화란, 본 발명의 일 형태의 동작 방법을 개시하기 위하여 임시 파일(temporary file)의 소거, 설정 파일의 판독 등을 행하는 것을 말한다.
단계(FST1)가 종료된 후에 단계(FST2)로 이행한다. 단계(FST2)에서는 트리거용 메모리 셀에 고유의 데이터를 기록하는 동작이 행해진다. 구체적으로는, MCU는 메모리 맵을 참조하여 트리거용 메모리 셀에 기록하기 위한 데이터가 유지되어 있는 영역의 어드레스(여기에서는, 0xFFFF_FFFF로 함)를 취득하고, CPU 코어(101)를 상기 데이터가 유지되어 있는 영역으로 액세스시키고, 상기 데이터의 판독을 수행한다. 다음에, MCU는 메모리 맵을 참조하여 트리거용 메모리 셀의 어드레스(0x2000_0000)를 취득하고, CPU 코어(101)를 기억 장치(103)의 트리거용 메모리 셀로 액세스시키고 트리거용 메모리 셀에 상기 데이터의 기록을 수행한다.
단계(FST3)에서는 CPU 코어(101)가 통상 시에 행하는 반도체 장치의 제어, 또는 관리를 행하기 위한 실행 프로그램이 실행된다.
단계(FST4)에 있어서, 상기 프로그램이 중단된다. 또한, 단계(FST4)가 행해지는 타이밍은 상기 프로그램의 중단이 가능한 부분, 또는 미리 설정한 시간에 도달하였을 때 등 설계자, 또는 사용자 측 등에서 자유롭게 정할 수 있다.
상기 프로그램의 중단 후에 단계(FST5)가 행해진다. 단계(FST5)에서는, MCU는 메모리 맵을 참조하여 트리거용 메모리 셀의 어드레스(0x2000_0000)를 취득하고, CPU 코어(101)를 기억 장치(103)의 트리거용 메모리 셀로 액세스시키고, 트리거용 메모리 셀로부터 데이터의 판독을 수행한다. 이때 판독된 데이터는 CPU 코어(101)에 전달된다.
CPU 코어(101)에 트리거용 메모리 셀로부터 판독된 데이터가 전달된 후, 단계(FST6)가 행해진다. 단계(FST6)에서는 트리거용 메모리 셀로부터 판독된 데이터가 기록되었을 때의 데이터(단계(FST2)에서 판독된 0xFFFF_FFFF의 어드레스의 영역에 유지된 데이터)와 일치하는지 여부의 판정이 행해진다. 구체적으로는, MCU는 메모리 맵을 참조하여 0xFFFF_FFFF의 어드레스를 취득하고, CPU 코어(101)를 상기 어드레스의 영역으로 액세스시키고, 상기 어드레스에 유지되어 있는 데이터의 판독을 수행한다. 그 후, MCU는 CPU 코어(101)에 있어서, 트리거용 메모리 셀로부터 판독된 데이터와, 0xFFFF_FFFF의 어드레스의 영역의 데이터의 비교를 수행한다.
즉, 단계(FST6)에서는, 트리거용 메모리 셀이 유지하는 데이터가 열화되어 있는지 여부의 판정이 행해진다. 트리거용 메모리 셀로부터 판독된 데이터가 0xFFFF_FFFF의 어드레스의 영역의 데이터와 일치하지 않는 경우, 단계(FST7)로 이행한다. 트리거용 메모리 셀로부터 판독된 데이터가 0xFFFF_FFFF의 어드레스의 영역의 데이터와 일치하는 경우, 단계(FST3)로 이행하고, 단계(FST4)에서 중단한 프로그램을 재개한다.
단계(FST7)에서는, 단계(FST5)의 판정 결과로부터, 트리거용 메모리 셀의 유지 데이터가 열화되어 있는 것을 알았기 때문에 기억 장치(103)의 메모리 셀 어레이에 대하여, 리프레시 동작이 행해진다. 이에 의하여, 기억 장치(103)가 갖는 통상용 메모리 셀 및 트리거용 메모리 셀의 유지 데이터가 리프레시되고, 열화된 데이터를 수복(修復)할 수 있다. 단계(FST7)의 종료 후는 단계(FST3)로 이행하고, 단계(FST4)에서 중단한 프로그램을 재개한다.
상기와 같은 동작 방법을 MCU에 제공함으로써, 사용 환경에 적합하며, 효율적인 리프레시 동작을 행하는 반도체 장치를 구현할 수 있다. 또한, 본 발명의 일 형태의 반도체 장치를 사용함으로써, 기존의 반도체 장치보다 소비전력을 낮게 할 수 있다. 또한, 본 발명의 일 형태의 반도체 장치는 기존의 반도체 장치보다 회로 면적이 작기 때문에, 소형의 전자 기기 등에 탑재할 수 있다.
또한, 본 실시형태에서, 본 발명의 일 형태에 대하여 기재하였다. 또는, 다른 실시형태에서 본 발명의 일 형태에 대하여 기재한다. 단, 본 발명의 일 형태는 이들에 한정되지 않는다. 즉, 본 실시형태 및 다른 실시형태에는 다양한 발명의 형태가 기재되어 있기 때문에 본 발명의 일 형태는 특정한 형태에 한정되지 않는다. 경우 또는 상황에 따라 본 발명의 일 형태에 따른 다양한 트랜지스터, 트랜지스터의 채널 형성 영역, 또는 트랜지스터의 소스 드레인 영역 등은 예를 들어, 실리콘, 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인듐 인, 질화 갈륨, 또는 유기 반도체 등 중 적어도 하나를 가져도 좋다. 또는 예를 들어, 경우 또는 상황에 따라 본 발명의 일 형태에 따른 다양한 트랜지스터, 트랜지스터의 채널 형성 영역, 또는 트랜지스터의 소스 드레인 영역 등은 산화물 반도체를 갖지 않아도 된다.
또한, 본 실시형태는 본 명세서에 기재된 다른 실시형태와 적절히 조합될 수 있다.
(실시형태 2)
실시형태 1에서는 2 트랜지스터 1 용량 소자의 게인 셀을 갖는 기억 장치를 기재하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 본 실시형태에서는 기억 장치(103)에 적용할 수 있는, 2 트랜지스터 1 용량 소자의 게인 셀과는 다른 메모리 셀에 대하여 설명한다.
<DRAM>
도 8의 (A)에 DRAM의 메모리 셀의 회로 구성을 나타내었다. 메모리 셀(220)은 트랜지스터(MO1)와 용량 소자(C1)를 갖는다. 또한, 트랜지스터(MO1)의 구조에 대해서는 실시형태 8에 기재된 트랜지스터의 구조를 적용하는 것이 바람직하다.
트랜지스터(MO1)의 제 1 단자는 용량 소자(C1)의 제 1 단자와 전기적으로 접속되고, 트랜지스터(MO1)의 제 2 단자는 배선(BL)과 전기적으로 접속되고, 트랜지스터(MO1)의 게이트는 배선(WL)과 전기적으로 접속되어 있다. 용량 소자(C1)의 제 2 단자는 배선(GND)과 전기적으로 접속되어 있다.
배선(BL)은 비트선으로서 기능하고, 배선(WL)은 워드선으로서 기능한다. 배선(GND)은 용량 소자(C1)의 제 2 단자에 소정의 전위를 인가하기 위한 배선으로서 기능한다. 데이터의 기록 시 및 판독 시에서, 배선(GND)에는 저레벨 전위(기준 전위라고 하는 경우가 있음)를 인가하는 것이 바람직하다.
메모리 셀(220)을 통상 메모리 셀로서 구성하는 경우, 트랜지스터(MO1)의 채널 형성 영역은 인듐, 원소 M(원소 M은 실시형태 1에서 설명하였음), 아연 중 어느 하나를 갖는 산화물 반도체를 갖는 것이 바람직하다. 특히, 인듐, 갈륨, 아연으로 이루어지는 산화물 반도체를 갖는 것이 바람직하다. 인듐, 갈륨, 아연을 포함하는 산화물 반도체를 적용한 트랜지스터는 오프 전류가 매우 작다는 특성을 갖기 때문에 이 트랜지스터를 트랜지스터(MO1)로서 사용함으로써 트랜지스터(MO1)의 누설 전류를 매우 낮게 할 수 있다. 즉, 기록한 데이터를 트랜지스터(MO1)에 의하여 장시간 유지할 수 있기 때문에 메모리 셀의 리프레시의 빈도를 적게 할 수 있다.
메모리 셀(220)을 트리거용 메모리 셀로서 구성하는 경우, 트랜지스터(MO1)의 채널 형성 영역은 통상용 메모리 셀이 갖는 트랜지스터(MO1)의 채널 형성 영역과 같은 재료인 것이 바람직하다.
트리거용 메모리 셀에서의 용량 소자(C1)의 용량은 통상용 메모리 셀에서의 용량 소자(C1)의 용량보다 작은 것이 바람직하다. 트리거용 메모리 셀에서의 용량 소자(C1)의 용량을 통상 메모리 셀에서의 용량 소자(C1)의 용량보다 작게 함으로써 트리거용 메모리 셀의 데이터 유지 시간을 짧게 할 수 있다.
또한, 메모리 셀(220)의 트랜지스터(MO1)에 백 게이트를 제공한 구성을 기억 장치(103)에 적용하여도 좋다. 그 경우의 메모리 셀을 도 8의 (B)에 나타내었다. 메모리 셀(221)의 트랜지스터(MO1)는 듀얼 게이트 구조의 트랜지스터이며, 프런트 게이트(본 명세서에서는, 단순히 게이트라고 기재함)에 더하여, 백 게이트를 갖는다. 트랜지스터(MO1)의 백 게이트는 배선(BGL)과 전기적으로 접속되어 있으며, 배선(BGL)에 임의의 전위를 인가함으로써, 트랜지스터(MO1)의 문턱 전압을 증감할 수 있다.
<3 트랜지스터의 게인 셀>
도 8의 (C)에 3 트랜지스터의 게인 셀의 회로 구성을 나타내었다. 메모리 셀(230)은 트랜지스터(MO8)와, 트랜지스터(MS8)와, 트랜지스터(MS9)를 갖는다. 또한, 트랜지스터(MO8)의 구조에 대해서는, 실시형태 8에 기재된 트랜지스터의 구조를 적용하는 것이 바람직하다.
트랜지스터(MO8)의 제 1 단자는 트랜지스터(MS9)의 게이트와 전기적으로 접속되고, 트랜지스터(MO8)의 제 2 단자는 배선(WBL)과 전기적으로 접속되고, 트랜지스터(MO8)의 게이트는 배선(WWL)과 전기적으로 접속되어 있다. 트랜지스터(MS8)의 제 1 단자는 배선(RBL)과 전기적으로 접속되고, 트랜지스터(MS8)의 제 2 단자는 트랜지스터(MS9)의 제 1 단자와 전기적으로 접속되고, 트랜지스터(MS8)의 게이트는 배선(RWL)과 전기적으로 접속되어 있다. 트랜지스터(MS9)의 제 2 단자는 배선(GND)과 전기적으로 접속되어 있다.
배선(WBL)은 기록 비트선으로서 기능하고, 배선(RBL)은 판독 비트선으로서 기능하고, 배선(WWL)은 기록 워드선으로서 기능하고, 배선(RWL)은 판독 워드선으로서 기능한다.
배선(GND)은 저레벨 전위를 공급하는 배선이다.
데이터의 기록은 배선(WWL)에 고레벨 전위를 인가하여, 트랜지스터(MO8)를 도통 상태로 하고, 배선(WBL)과 트랜지스터(MS9)의 게이트를 전기적으로 접속함으로써 행해진다. 구체적으로는, 트랜지스터(MO8)가 도통 상태일 때, 배선(WBL)에 유지하는 데이터에 대응하는 전위를 인가하여 트랜지스터(MS9)의 게이트에 상기 전위를 기록한다. 그 후, 배선(WWL)에 저레벨 전위를 인가하여, 트랜지스터(MO8)를 비도통 상태로 함으로써, 트랜지스터(MS9)의 게이트의 전위를 유지한다.
데이터의 판독은 배선(RBL)에 소정의 전위를 프리차지하고, 그 후 배선(RBL)을 전기적으로 부유 상태로 하고, 또한 배선(RWL)에 고레벨 전위를 인가함으로써 행해진다. 배선(RWL)이 고레벨 전위가 되기 때문에, 트랜지스터(MS8)는 도통 상태가 되고, 배선(RBL)과 트랜지스터(MS9)의 제 1 단자가 전기적으로 접속 상태가 된다. 이때, 트랜지스터(MS9)의 제 1 단자에는 배선(RBL)의 전위가 인가되지만, 트랜지스터(MS9)의 게이트에 유지되어 있는 전위에 따라, 트랜지스터(MS9)의 제 1 단자의 전위, 및 배선(RBL)의 전위가 변화된다. 여기서, 배선(RBL)의 전위를 판독함으로써, 트랜지스터(MS9)의 게이트에 유지되어 있는 전위를 판독할 수 있다. 즉, 트랜지스터(MS9)의 게이트에 유지되어 있는 전위로부터, 이 메모리 셀에 기록되어 있는 데이터를 판독할 수 있다.
메모리 셀(230)을 통상용 메모리 셀로서 구성하는 경우, 트랜지스터(MO8)의 채널 형성 영역은 인듐, 원소 M, 아연 중 어느 하나를 갖는 산화물 반도체를 갖는 것이 바람직하다. 특히, 인듐, 갈륨, 아연으로 이루어지는 산화물 반도체를 갖는 것이 더 바람직하다. 인듐, 갈륨, 아연을 포함하는 산화물 반도체를 적용한 트랜지스터는 오프 전류가 매우 작다는 특성을 갖기 때문에 상기 트랜지스터를 트랜지스터(MO8)로서 사용함으로써, 트랜지스터(MO8)의 누설 전류를 매우 낮게 할 수 있다. 즉, 기록한 데이터를 트랜지스터(MO8)에 의하여 장시간 유지할 수 있기 때문에 메모리 셀의 리프레시의 빈도를 적게 할 수 있다.
메모리 셀(230)을 트리거용 메모리 셀로서 구성하는 경우, 트랜지스터(MO8)의 채널 형성 영역은 통상용 메모리 셀이 갖는 트랜지스터(MO8)의 채널 형성 영역과 같은 재료인 것이 바람직하다.
트랜지스터(MS8), 또는 트랜지스터(MS9)의 채널 형성 영역에는 실리콘을 갖는 것이 바람직하다. 또한, 경우, 상황, 또는 필요에 따라, 트랜지스터(MS8), 또는 트랜지스터(MS9)의 채널 형성 영역에는 트랜지스터(MO8)의 채널 형성 영역의 재료와 같은 것을 적용하여도 좋다.
또한, 메모리 셀(230)의 트랜지스터(MO8)에 백 게이트를 제공한 구성을 기억 장치(103)에 적용하여도 좋다. 그 경우의 메모리 셀을 도 8의 (D)에 나타내었다. 메모리 셀(231)의 트랜지스터(MO8)는 듀얼 게이트 구조의 트랜지스터이며, 프런트 게이트(본 명세서에서는, 단순히 게이트라고 기재함)에 더하여, 백 게이트를 갖는다. 트랜지스터(MO8)의 백 게이트는 배선(BGL)과 전기적으로 접속되어 있으며, 배선(BGL)에 임의의 전위를 인가함으로써 트랜지스터(MO8)의 문턱 전압을 증감할 수 있다.
<3 트랜지스터 1 용량 소자의 게인 셀>
도 8의 (E)에 3 트랜지스터 1 용량 소자의 게인 셀을 나타내었다. 메모리 셀(240)은 트랜지스터(MO3)와, 트랜지스터(MS2)와, 트랜지스터(MS3)와, 용량 소자(C3)를 갖는다. 또한, 트랜지스터(MO3)의 구조에 대해서는, 실시형태 8에 기재된 트랜지스터의 구조를 적용하는 것이 바람직하다.
트랜지스터(MO3)의 제 1 단자는 용량 소자(C3)의 제 1 단자와 전기적으로 접속되고, 트랜지스터(MO3)의 제 2 단자는 배선(BL)과 전기적으로 접속되고, 트랜지스터(MO3)의 게이트는 배선(WWL)과 전기적으로 접속되어 있다. 용량 소자(C3)의 제 2 단자는 트랜지스터(MS2)의 제 1 단자와, 배선(GND)에 전기적으로 접속되어 있다. 트랜지스터(MS2)의 제 2 단자는 트랜지스터(MS3)의 제 1 단자와 전기적으로 접속되고, 트랜지스터(MS2)의 게이트는 용량 소자(C3)의 제 1 단자와 전기적으로 접속되어 있다. 트랜지스터(MS3)의 제 2 단자는 배선(BL)과 전기적으로 접속되고, 트랜지스터(MS3)의 게이트는 배선(RWL)과 전기적으로 접속되어 있다.
배선(BL)은 비트선으로서 기능하고, 배선(WWL)은 기록 워드선으로서 기능하고, 배선(RWL)은 판독 워드선으로서 기능한다.
배선(GND)은 저레벨 전위를 공급하는 배선이다.
데이터의 기록은 배선(WWL)에 고레벨 전위를 인가하여 트랜지스터(MO3)를 도통 상태로 하고, 배선(BL)과 용량 소자(C3)의 제 1 단자를 전기적으로 접속함으로써 행해진다. 구체적으로는, 트랜지스터(MO3)가 도통 상태일 때, 배선(BL)에 유지하는 데이터에 대응하는 전위를 인가하고, 용량 소자(C3)의 제 1 단자, 및 트랜지스터(MS2)의 게이트에 상기 전위를 기록한다. 그 후, 배선(WWL)에 저레벨 전위를 인가하여, 트랜지스터(MO3)를 비도통 상태로 함으로써, 용량 소자(C3)의 제 1 단자의 전위, 및 트랜지스터(MS2)의 게이트의 전위를 유지한다.
데이터의 판독은 배선(BL)에 소정의 전위를 프리차지하고, 그 후 배선(BL)을 전기적으로 부유 상태로 하고, 또한 배선(RWL)에 고레벨 전위를 인가함으로써 행해진다. 배선(RWL)이 고레벨 전위가 되기 때문에, 트랜지스터(MS3)는 도통 상태가 되고, 배선(BL)과 트랜지스터(MS2)의 제 2 단자가 전기적으로 접속 상태가 된다. 이때, 트랜지스터(MS2)의 제 2 단자에는 배선(BL)의 전위가 인가되지만, 용량 소자(C3)의 제 1 단자(또는 트랜지스터(MS2)의 게이트)에 유지되어 있는 전위에 따라 트랜지스터(MS2)의 제 2 단자의 전위, 및 배선(BL)의 전위가 변화한다. 여기서, 배선(BL)의 전위를 판독함으로써, 용량 소자(C3)의 제 1 단자(또는 트랜지스터(MS2)의 게이트)에 유지되어 있는 전위를 판독할 수 있다. 즉, 용량 소자(C3)의 제 1 단자(또는 트랜지스터(MS2)의 게이트)에 유지되어 있는 전위로부터, 이 메모리 셀에 기록되어 있는 데이터를 판독할 수 있다.
메모리 셀(240)을 통상 메모리 셀로서 구성하는 경우, 트랜지스터(MO3)의 채널 형성 영역은 인듐, 원소 M, 아연 중 어느 하나를 갖는 산화물 반도체를 갖는 것이 바람직하다. 특히, 인듐, 갈륨, 아연으로 이루어지는 산화물 반도체인 것이 더 바람직하다. 인듐, 갈륨, 아연을 포함하는 산화물 반도체를 적용한 트랜지스터는 오프 전류가 매우 작다는 특성을 갖기 때문에 상기 트랜지스터를 트랜지스터(MO3)로서 사용함으로써 트랜지스터(MO3)의 누설 전류를 매우 낮게 할 수 있다. 즉, 기록한 데이터를 트랜지스터(MO3)에 의하여 장시간 유지할 수 있기 때문에, 메모리 셀의 리프레시의 빈도를 적게 할 수 있다.
메모리 셀(240)을 트리거용 메모리 셀로서 구성하는 경우, 트랜지스터(MO3)의 채널 형성 영역에는 통상 메모리 셀이 갖는 트랜지스터(MO3)의 채널 형성 영역과 같은 재료인 것이 바람직하다.
트랜지스터(MS2), 또는 트랜지스터(MS3)의 채널 형성 영역에는 실리콘을 갖는 것이 바람직하다. 또한, 경우, 상황, 또는 필요에 따라, 트랜지스터(MS2), 또는 트랜지스터(MS3)의 채널 형성 영역에는 트랜지스터(MO3)의 채널 형성 영역의 재료와 같은 것을 적용하여도 좋다.
또한, 메모리 셀(240)의 트랜지스터(MO3)에 백 게이트를 제공한 구성을 기억 장치(103)에 적용하여도 좋다. 그 경우의 메모리 셀을 도 8의 (F)에 나타내었다. 메모리 셀(241)의 트랜지스터(MO3)는 듀얼 게이트 구조의 트랜지스터이며, 프런트 게이트(본 명세서에서는, 단순히 게이트라고 기재함)에 더하여, 백 게이트를 갖는다. 트랜지스터(MO3)의 백 게이트는 배선(BGL)과 전기적으로 접속되어 있으며, 배선(BGL)에 임의의 전위를 인가함으로써 트랜지스터(MO3)의 문턱 전압을 증감할 수 있다.
또한, 본 실시형태는 본 명세서에서 나타낸 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 3)
본 발명의 일 형태에 따른 기억 장치의 구성의 일례에 대하여, 도 9를 참조하면서 설명한다.
도 9에 기억 장치의 구성의 일례를 나타내었다. 기억 장치(2600)는 주변 회로(2601), 및 메모리 셀 어레이(2610)를 갖는다. 주변 회로(2601)는 로 디코더(row decoder)(2621), 워드선 드라이버 회로(2622), 비트선 드라이버 회로(2630), 출력 회로(2640), 컨트롤 로직 회로(2660)를 갖는다.
비트선 드라이버 회로(2630)는 칼럼 디코더(column decoder)(2631), 프리차지 회로(2632), 센스 앰프(2633), 및 기록 회로(2634)를 갖는다. 프리차지 회로(2632)는 실시형태 1, 및 실시형태 2에서 설명한 배선(RBL), 배선(BL), 배선(SL)(각각의 배선은 도 9에 도시되지 않았음)을 프리차지하는 기능을 갖는다. 센스 앰프(2633)는 배선(RBL), 배선(BL), 배선(SL)으로부터 판독된 데이터 신호를 증폭하는 기능을 갖는다. 증폭된 데이터 신호는 출력 회로(2640)를 통하여 디지털 데이터 신호(RDATA)로서 기억 장치(2600)의 외부에 출력된다.
또한, 기억 장치(2600)에는 외부로부터 전원 전압으로서 저전원 전압(VSS), 주변 회로(2601)용 고전원 전압(VDD), 메모리 셀 어레이(2610)용 고전원 전압(VIL)이 공급된다.
또한, 기억 장치(2600)에는 제어 신호(CE, WE, RE), 어드레스 신호(ADDR), 데이터 신호(WDATA)가 외부로부터 입력된다. 어드레스 신호(ADDR)는 로 디코더(2621) 및 칼럼 디코더(2631)에 입력되고, 데이터 신호(WDATA)는 기록 회로(2634)에 입력된다.
컨트롤 로직 회로(2660)는 외부로부터의 입력 신호(CE, WE, RE)를 처리하고, 로 디코더(2621), 칼럼 디코더(2631)의 제어 신호를 생성한다. CE는 칩 인에이블 신호이고, WE는 기록 인에이블 신호이고, RE는 판독 인에이블 신호이다. 컨트롤 로직 회로(2660)가 처리하는 신호는 이들에 한정되지 않고, 필요에 따라 다른 제어 신호를 입력하면 된다.
또한, 상술한 각 회로 또는 각 신호는 필요에 따라 적절히 취사할 수 있다.
또한, p채널형 Si 트랜지스터와, 후술하는 실시형태의 산화물 반도체(바람직하게는 In, Ga, 및 Zn을 포함하는 산화물)를 채널 형성 영역에 포함하는 트랜지스터를 사용하고, 기억 장치(2600)에 적용함으로써 소형의 기억 장치(2600)를 제공할 수 있다. 또한, 소비전력을 저감할 수 있는 기억 장치(2600)를 제공할 수 있다. 또한, 동작 속도를 향상시킬 수 있는 기억 장치(2600)를 제공할 수 있다. 특히, Si 트랜지스터는 p채널형만으로 함으로써 제조 비용을 저렴하게 할 수 있다.
또한, 본 실시형태의 구성예는 도 9의 구성에 한정되지 않는다. 예를 들어, 주변 회로(2601)의 일부, 예를 들어, 프리차지 회로(2632) 또는/및 센스 앰프(2633)를 메모리 셀 어레이(2610)의 아래층에 제공하는 등, 적절히 구성을 변경하여도 좋다.
또한, 본 실시형태는 본 명세서에 나타낸 다른 실시형태와 적절히 조합될 수 있다.
(실시형태 4)
본 실시형태에서는 실시형태 1에서 설명한 CPU 코어(101)에 대하여 설명한다.
도 10은 CPU 코어(101)의 일례의 구성을 도시한 블록도이다.
도 10에 도시된 CPU는 기판(1190) 위에, ALU(Arithmetic Logic Unit)(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198)(Bus I/F), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(1189)(ROM I/F)를 갖는다. 기판(1190)에는 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는 다른 칩에 형성하여도 좋다. 물론, 도 10에 도시된 CPU는 그 구성을 간략화하여 나타낸 일례에 지나지 않고, 실제의 CPU는 그 용도에 따라 다종다양한 구성을 갖는다. 예를 들어, 도 10에 도시된 CPU 또는 연산 회로를 포함하는 구성을 하나의 코어로 하고, 이 코어를 복수 포함하고, 각각의 코어가 병렬로 동작하는 구성으로 하여도 좋다. 또한, CPU가 내부 연산 회로나 데이터 버스에서 취급할 수 있는 비트 수를, 예를 들어 8비트, 16비트, 32비트, 64비트 등으로 할 수 있다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은 인스트럭션 디코더(1193)에 입력되어 복호화된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는 복호화된 명령에 기초하여 각종 제어를 실시한다. 구체적으로는 ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)는 CPU의 프로그램을 실행하는 동안에 외부의 입출력 장치나 주변 회로로부터의 인터럽트 요구를 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)의 판독이나 기록을 실시한다.
또한, 타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작 타이밍을 제어하는 신호를 생성한다. 예를 들어, 타이밍 컨트롤러(1195)는 기준 클럭 신호에 기초하여 내부 클럭 신호를 생성하는 내부 클럭 생성부를 구비하며, 내부 클럭 신호를 상기 각종 회로에 공급한다.
도 10에 도시된 CPU에서는 레지스터(1196)에 메모리 셀이 제공되어 있다. 레지스터(1196)의 메모리 셀로서, 상술한 실시형태에 기재된 트랜지스터를 이용할 수 있다.
도 10에 도시된 CPU에 있어서, 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 지시에 따라, 레지스터(1196)에 있어서의 유지 동작의 선택을 행한다. 즉, 레지스터(1196)가 갖는 메모리 셀에서, 플립플롭에 의한 데이터의 유지를 행하는지, 용량 소자에 의한 데이터의 유지를 행하는지를 선택한다. 플립플롭에 의한 데이터 유지가 선택되는 경우, 레지스터(1196) 내의 메모리 셀에 전원 전압이 공급된다. 용량 소자에서의 데이터 유지가 선택되어 있는 경우, 용량 소자의 데이터 재기록이 실시되고, 레지스터(1196) 내의 메모리 셀에 대한 전원 전압의 공급을 정지할 수 있다.
또한, 본 실시형태는 본 명세서에 나타낸 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 5)
본 실시형태에서, 상술한 실시형태에서 설명한 반도체 장치를 기억 장치로서 전자 부품에 적용하는 예, 및 상기 전자 부품을 구비하는 전자 기기에 적용하는 예에 대하여 도 11, 도 12를 참조하여 설명한다.
<전자 부품>
도 11의 (A)에서는 상술한 실시형태에서 설명한 반도체 장치를 기억 장치로서 전자 부품에 적용하는 예에 대하여 설명한다. 또한, 전자 부품은 반도체 패키지 또는 IC 패키지라고도 말한다. 이 전자 부품은 단자 추출 방향이나 단자의 형상에 따라, 복수의 규격이나 명칭이 존재한다. 그러므로, 본 실시형태에서는 그 일례에 대하여 설명하기로 한다.
상기 실시형태 1, 및 실시형태 3에 기재된 바와 같은 트랜지스터로 구성된 반도체 장치는 조립 공정(후(後)공정)을 거쳐, 프린트 기판에 착탈 가능한 부품이 복수 합쳐짐으로써 완성된다.
후공정에 대해서는 도 11의 (A)에 나타낸 각 공정을 거침으로써 완성시킬 수 있다. 구체적으로는 전(前)공정에서 얻어지는 소자 기판이 완성(단계(STP1))된 후, 기판 이면을 연삭(硏削)한다(단계(STP2)). 이 단계에서 기판을 박막화함으로써, 전공정에서의 기판의 휘어짐 등을 저감시키고, 부품의 소형화를 도모한다.
기판의 이면을 연삭하고 나서 기판을 복수의 칩으로 분리하는 다이싱 공정을 수행한다. 그리고 분리된 칩을 각각 골라내고 리드 프레임 위에 탑재하고 접합하는, 다이 본딩 공정을 수행한다(단계(STP3)). 이 다이 본딩 공정에서의 칩과 리드 프레임의 접착은 수지에 의한 접착이나 테이프에 의한 접착 등, 제품에 따라 적합한 방법을 선택한다. 또한, 다이 본딩 공정에서는, 인터포저 위에 탑재하고 접합하여도 좋다.
또한, 본 실시형태에서, 기판의 한쪽 면에 소자가 형성될 때, 기판의 한쪽 면을 표면으로 하고, 이 기판의 다른 쪽 면(이 기판의 소자가 형성되어 있지 않은 측의 면)을 이면으로 한다.
이어서, 리드 프레임의 리드와 칩 위의 전극을 금속 세선(와이어)으로 전기적으로 접속하는, 와이어 본딩을 수행한다(단계(STP4)). 금속 세선에는 은선(silver line)이나 금선(gold line)을 사용할 수 있다. 또한, 와이어 본딩으로서 볼 본딩(ball bonding)이나 웨지 본딩(wedge bonding)을 사용할 수 있다.
와이어 본딩이 수행된 칩은 에폭시 수지 등으로 밀봉하는, 몰드 공정이 수행된다(단계(STP5)). 몰드 공정을 수행함으로써 전자 부품의 내부가 수지로 충전되어, 내장되는 회로부나 와이어에 대한 기계적인 외력에 의한 대미지를 저감할 수 있고, 또한 수분이나 먼지에 기인한 특성의 열화를 저감시킬 수 있다.
다음에, 리드 프레임의 리드를 도금 처리한다. 그리고 리드를 절단 및 성형 가공한다(단계(STP6)). 이 도금 처리에 의하여 리드가 녹나는 것을 방지하고, 나중에 프린트 기판에 실장할 때의 납땜을 더 확실하게 수행할 수 있다.
이어서, 패키지 표면에 인자 처리(마킹)를 수행한다(단계(STP7)). 그리고 최종적인 검사 공정(단계(STP8))을 거쳐서 전자 부품이 완성된다(단계(STP9)).
위에서 설명한 전자 부품은 상술한 실시형태에서 설명한 반도체 장치를 포함하는 구성으로 할 수 있다. 그러므로, 신뢰성이 뛰어난 전자 부품을 구현할 수 있다.
또한, 완성된 전자 부품의 사시 모식도를 도 11의 (B)에 도시하였다. 도 11의 (B)에는 전자 부품의 일례로서 QFP(Quad Flat Package)의 사시 모식도를 도시하였다. 도 11의 (B)에 도시된 전자 부품(4700)은 리드(4701) 및 회로부(4703)를 포함하는 것이다. 도 11의 (B)에 도시된 전자 부품(4700)은 예를 들어 프린트 기판(4702)에 실장된다. 이와 같은 전자 부품(4700)이 복수로 조합되고, 각각이 프린트 기판(4702) 위에서 전기적으로 접속됨으로써 전자 기기의 내부에 탑재할 수 있다. 완성된 회로 기판(4704)은 전자 기기 등의 내부에 제공된다.
또한, 본 발명의 일 형태는 상술한 전자 부품(4700)의 형상에 한정되지 않고, 단계(STP1)에서 제작된 소자 기판도 포함된다. 또한, 본 발명의 일 형태인 소자 기판은 단계(STP2)의 기판 이면의 연삭 작업까지 수행한 소자 기판도 포함된다. 예를 들어, 도 11의 (C)에 도시된 반도체 웨이퍼(4800) 등이 상기 소자 기판에 상당한다. 반도체 웨이퍼(4800)에는 웨이퍼(4801)의 상면에 복수의 회로부(4802)가 형성되어 있다. 또한, 웨이퍼(4801)의 상면에서 회로부(4802)가 없는 부분은 스페이싱(4803)이며, 다이싱용 영역이다.
다이싱은 일점쇄선으로 나타낸 스크라이브 라인(SCL1) 및 스크라이브 라인(SCL2)(다이싱 라인, 또는 절단 라인이라고 부르는 경우가 있음)을 따라 행해진다. 또한, 스페이싱(4803)은 다이싱 공정을 용이하게 행하기 위하여 복수의 스크라이브 라인(SCL1)이 평행이 되도록 제공하고, 복수의 스크라이브 라인(SCL2)이 평행이 되도록 제공하고, 스크라이브 라인(SCL1)과 스크라이브 라인(SCL2)이 수직이 되도록 제공하는 것이 바람직하다.
다이싱 공정을 행함으로써 도 11의 (D)에 도시된 칩(4800a)을 반도체 웨이퍼(4800)로부터 절단할 수 있다. 칩(4800a)은 웨이퍼(4801a)와, 회로부(4802)와, 스페이싱(4803a)을 갖는다. 또한, 스페이싱(4803a)은 가능한 한 작게 하는 것이 바람직하다. 이 경우, 인접되는 회로부(4802) 사이의 스페이싱(4803)의 폭이 스크라이브 라인(SCL1)의 절단하기 위한 여백, 또는 스크라이브 라인(SCL2)의 절단하기 위한 여백과 거의 동등한 길이면 된다.
또한, 본 발명의 일 형태의 소자 기판의 형상은 도 11의 (C)에 도시된 반도체 웨이퍼(4800)의 형상에 한정되지 않는다. 예를 들어, 도 11의 (E)에 도시된 직사각형의 반도체 웨이퍼(4810)라도 좋다. 소자 기판의 형상은 소자의 제작 공정, 및 소자를 제작하기 위한 장치에 따라 적절히 변경할 수 있다.
<전자 기기>
다음에 상술한 전자 부품을 적용한 전자 기기에 대하여 설명한다.
본 발명의 일 형태에 따른 반도체 장치는 표시 기기, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD: Digital Versatile Disc 등의 기록 매체를 재생하여, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 사용할 수 있다. 이 외에 본 발명의 일 형태에 따른 반도체 장치를 사용할 수 있는 전자 기기로서 휴대 전화, 휴대형을 포함한 게임기, 휴대 정보 단말, 전자 서적 단말, 비디오 카메라나 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기, 및 의료 기기 등을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 12에 도시하였다.
도 12의 (A)는 휴대형 게임기이며, 하우징(5201), 하우징(5202), 표시부(5203), 표시부(5204), 마이크로폰(5205), 스피커(5206), 조작 키(5207), 스타일러스(5208) 등을 갖는다. 본 발명의 일 형태에 따른 반도체 장치는 휴대용 게임기의 다양한 집적 회로에 사용될 수 있다. 또한, 도 12의 (A)에 도시된 휴대형 게임기는 2개의 표시부(5203 및 5204)를 갖지만, 휴대형 게임기에 포함되는 표시부의 개수는 이에 한정되지 않는다.
도 12의 (B)는 휴대 정보 단말이며, 제 1 하우징(5601), 제 2 하우징(5602), 제 1 표시부(5603), 제 2 표시부(5604), 접속부(5605), 조작 키(5606) 등을 갖는다. 본 발명의 일 형태에 따른 반도체 장치는 휴대 정보 단말의 각종 집적 회로에 사용할 수 있다. 제 1 표시부(5603)는 제 1 하우징(5601)에 제공되고, 제 2 표시부(5604)는 제 2 하우징(5602)에 제공된다. 그리고, 제 1 하우징(5601)과 제 2 하우징(5602)은 접속부(5605)로 접속되어 있고, 제 1 하우징(5601)과 제 2 하우징(5602) 사이의 각도는 접속부(5605)에 의하여 변경할 수 있다. 제 1 표시부(5603)에서의 영상을 접속부(5605)에서의 제 1 하우징(5601)과 제 2 하우징(5602) 사이의 각도에 따라 전환하는 구성으로 하여도 좋다. 또한, 제 1 표시부(5603) 및 제 2 표시부(5604) 중 적어도 한쪽에, 위치 입력 장치로서의 기능이 부가된 표시 장치를 사용하여도 좋다. 또한, 위치 입력 장치로서의 기능은 표시 장치에 터치 패널을 제공함으로써 부가할 수 있다. 또는 위치 입력 장치로서의 기능은 포토 센서라고도 불리는 광전 변환 소자를 표시 장치의 화소부에 제공함으로써 부가할 수도 있다.
도 12의 (C)는 노트북 퍼스널 컴퓨터이며, 하우징(5401), 표시부(5402), 키보드(5403), 포인팅 디바이스(5404) 등을 갖는다. 본 발명의 일 형태에 따른 반도체 장치는 노트북형 퍼스널 컴퓨터의 각종 집적 회로에 사용할 수 있다.
도 12의 (D)는 웨어러블 단말의 하나인 스마트 워치이며, 하우징(5901), 표시부(5902), 조작 버튼(5903), 조작자(5904), 밴드(5905) 등을 갖는다. 본 발명의 일 형태에 따른 반도체 장치는 스마트 워치의 각종 집적 회로에 사용할 수 있다. 또한, 표시부(5902)에 위치 입력 장치로서의 기능이 부가된 표시 장치를 사용하여도 좋다. 또한, 위치 입력 장치로서의 기능은 표시 장치에 터치 패널을 제공함으로써 부가할 수 있다. 또는 위치 입력 장치로서의 기능은 포토 센서라고도 불리는 광전 변환 소자를 표시 장치의 화소부에 제공함으로써도 부가할 수 있다. 또한, 조작 버튼(5903)에 스마트 워치를 기동하는 전원 스위치, 스마트 워치의 애플리케이션을 조작하는 버튼, 음량 조정 버튼, 또는 표시부(5902)를 점등 또는 소등하는 스위치 등 중 어느 것을 구비할 수 있다. 또한, 도 12의 (D)에 도시된 스마트 워치에서는 조작 버튼(5903)의 수를 2개 나타내었지만 스마트 워치가 갖는 조작 버튼의 수는 이에 한정되지 않는다. 또한, 조작자(5904)는 스마트 위치의 시각을 맞추기 위한 용두로서 기능한다. 또한, 조작자(5904)는 시각 맞추기 외에도 스마트 워치의 애플리케이션을 조작하는 입력 인터페이스로서 사용하여도 좋다. 또한, 도 12의 (D)에 도시된 스마트 워치에서는 조작자(5904)를 갖는 구성으로 되어 있지만 이에 한정되지 않고 조작자(5904)를 갖지 않는 구성이라도 좋다.
도 12의 (E)는 비디오 카메라이며, 제 1 하우징(5801), 제 2 하우징(5802), 표시부(5803), 조작 키(5804), 렌즈(5805), 및 접속부(5806) 등을 갖는다. 본 발명의 일 형태에 따른 반도체 장치는 비디오 카메라의 다양한 집적 회로에 사용될 수 있다. 조작 키(5804) 및 렌즈(5805)는 제 1 하우징(5801)에 제공되고, 표시부(5803)는 제 2 하우징(5802)에 제공된다. 그리고, 제 1 하우징(5801)과 제 2 하우징(5802)은 접속부(5806)에 의하여 서로 연결되어 있고, 제 1 하우징(5801)과 제 2 하우징(5802) 사이의 각도는 접속부(5806)로 변경할 수 있다. 표시부(5803)에서의 영상을 접속부(5806)에서의 제 1 하우징(5801)과 제 2 하우징(5802) 사이의 각도에 따라 전환하는 구성으로 하여도 좋다.
도 12의 (F)는 승용차이고, 차체(5701), 차륜(5702), 대시 보드(5703), 라이트(5704) 등을 갖는다. 본 발명의 일 형태에 따른 반도체 장치는 승용차의 각종 집적 회로에 사용할 수 있다.
도 12의 (G)는 전기 냉동 냉장고이며, 하우징(5301), 냉장고용 문(5302), 및 냉동고용 문(5303) 등을 갖는다. 본 발명의 일 형태에 따른 반도체 장치는 전기 냉동 냉장고에 포함되는 다양한 집적 회로에 사용될 수 있다.
도 12의 (H)는 정보 단말의 기능을 갖는 휴대 전화이며, 하우징(5501), 표시부(5502), 마이크로폰(5503), 스피커(5504), 조작 버튼(5505)을 갖는다. 또한, 표시부(5502)에 위치 입력 장치로서의 기능이 부가된 표시 장치를 사용하여도 좋다. 또한, 위치 입력 장치로서의 기능은 표시 장치에 터치 패널을 제공함으로써 부가할 수 있다. 또는 위치 입력 장치로서의 기능은 포토 센서라고도 불리는 광전 변환 소자를 표시 장치의 화소부에 제공함으로써 부가할 수도 있다. 또한, 조작 버튼(5505)에 휴대 전화를 기동하는 전원 스위치, 휴대 전화의 애플리케이션을 조작하는 버튼, 음량 조정 버튼, 또는 표시부(5502)를 점등 또는 소등하는 스위치 등 중 어느 것을 구비할 수 있다. 또한, 도 12의 (H)에 도시된 휴대 전화에서는 조작 버튼(5505)의 수를 2개로 나타내었지만, 휴대 전화가 갖는 조작 버튼의 수는 이에 한정되지 않는다. 또한, 도시하지 않았지만 도 12의 (H)에 도시된 휴대 전화는 카메라를 갖는 구성이라도 좋다. 또한, 도시하지 않았지만 도 12의 (H)에 도시된 휴대 전화는 플래시 라이트, 또는 조명 용도로서 발광 장치를 갖는 구성이라도 좋다. 또한, 도시하지 않았지만, 도 12의 (H)에 도시된 휴대 전화는 하우징(5501)의 내부에 센서(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도(硬度), 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선 등을 측정하는 기능을 갖는 센서)를 갖는 구성이라도 좋다. 특히, 자이로, 가속도 센서 등의 기울기를 검출하는 센서를 갖는 검출 장치를 제공함으로써 도 12의 (H)에 도시된 휴대 전화의 방향(연직 방향에 대하여 휴대 전화가 어느 방향을 향하는지)을 판단하여 표시부(5502)의 화면 표시를 휴대 전화의 방향에 따라 자동적으로 전환하도록 할 수 있다. 또한, 특히 지문, 정맥, 홍채, 또는 성문(聲紋) 등 생체 정보를 취득하는 센서를 갖는 검출 장치를 제공함으로써 생체 인증 기능을 갖는 휴대 전화를 구현할 수 있다.
이어서, 본 발명의 일 형태의 반도체 장치 또는 기억 장치를 구비할 수 있는 표시 장치에 대하여 설명한다. 일례로서는, 표시 장치는 화소를 갖는다. 화소는 예를 들어 트랜지스터나 표시 소자를 갖는다. 또는, 표시 장치는 화소를 구동하는 구동 회로를 갖는다. 구동 회로는 예를 들어, 트랜지스터를 갖는다. 예를 들어, 이러한 트랜지스터로서, 다른 실시형태에서 설명한 트랜지스터를 채용할 수 있다.
예를 들어, 본 명세서 등에서, 표시 소자, 표시 소자를 갖는 장치인 표시 장치, 발광 소자, 및 발광 소자를 갖는 장치인 발광 장치는 다양한 형태를 이용할 수 있고, 또는 다양한 소자를 가질 수 있다. 표시 소자, 표시 장치, 발광 소자, 또는 발광 장치는 예를 들어, EL(일렉트로루미네선스) 소자(유기물 및 무기물을 포함한 EL 소자, 유기 EL 소자, 무기 EL 소자), LED 칩(백색 LED 칩, 적색 LED 칩, 녹색 LED 칩, 청색 LED 칩 등), 트랜지스터(전류에 따라 발광하는 트랜지스터), 플라스마 디스플레이 패널(PDP), 전자 방출 소자, 카본 나노 튜브를 이용한 표시 소자, 액정 소자, 전자 잉크, 일렉트로 웨팅(electrowetting) 소자, 전기 영동 소자, MEMS(Micro Electro Mechanical Systems)를 이용한 표시 소자(예를 들어, GLV(Grating Light Valve), DMD(Digital Micromirror Device), DMS(Digital Micro Shutter), MIRASOL(등록상표), IMOD(Interferometric Modulator) 소자, 셔터 방식의 MEMS 표시 소자, 광간섭 방식의 MEMS 표시 소자, 압전 세라믹 디스플레이 등), 또는 양자 도트(dot) 등 중 적어도 하나를 갖고 있다. 이들 외에, 표시 소자, 표시 장치, 발광 소자, 또는 발광 장치는 전기적 또는 자기적 작용에 의하여, 콘트라스트, 휘도, 반사율, 투과율 등이 변화되는 표시 매체를 가져도 좋다. EL 소자를 사용한 표시 장치의 일례로서는 EL 디스플레이 등이 있다. 전자 방출 소자를 사용한 표시 장치의 일례로서는, FED(Field Emission Display) 또는 SED(Surface-conduction Electron-emitter Display) 등이 있다. 액정 소자를 사용한 표시 장치의 일례로서는 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크, 전자 분류체(電子粉流體, Electronic Liquid Powder(등록상표)), 또는 전기 영동 소자를 사용한 표시 장치의 일례로서는, 전자 페이퍼 등이 있다. 양자 도트를 각 화소에 이용한 표시 장치의 일례로서는 양자 도트 디스플레이 등이 있다. 또한, 양자 도트는 표시 소자로서가 아닌, 백 라이트의 일부로서 제공하여도 좋다. 양자 도트를 이용함으로써, 색 순도가 높은 표시를 행할 수 있다. 또한, 반투과형 액정 디스플레이나 반사형 액정 디스플레이를 구현하는 경우에는, 화소 전극의 일부 또는 전체가 반사 전극으로서의 기능을 갖도록 하면 된다. 예를 들어, 화소 전극의 일부 또는 전체가 알루미늄이나 은 등을 갖도록 하면 좋다. 또한, 이 경우에는 반사 전극 아래에 SRAM 등의 기억 회로를 제공할 수도 있다. 이로써, 소비전력을 더 저감할 수 있다. 또한, LED 칩을 이용하는 경우, LED 칩의 전극이나 질화물 반도체 아래에, 그래핀이나 그래파이트를 배치하여도 좋다. 그래핀이나 그래파이트는 복수의 층을 중첩시켜 다층막으로 하여도 좋다. 이와 같이 그래핀이나 그래파이트를 제공하면 그 위에 질화물 반도체, 예를 들어 결정을 갖는 n형 GaN 반도체층 등을 용이하게 성막할 수 있다. 또한, 그 위에, 결정을 갖는 p형 GaN 반도체층 등을 제공하여, LED 칩을 구성할 수 있다. 또한, 그래핀이나 그래파이트와 결정을 갖는 n형 GaN 반도체층 사이에 AlN층을 제공하여도 좋다. 또한, LED 칩이 갖는 GaN 반도체층은 MOCVD로 성막하여도 좋다. 단, 그래핀을 제공함으로써, LED 칩이 갖는 GaN 반도체층은 스퍼터링법으로 성막할 수도 있다. 또한, MEMS를 이용한 표시 소자에서는 표시 소자가 밀봉되어 있는 공간(예를 들어, 표시 소자가 배치되어 있는 소자 기판과, 소자 기판에 대향하여 배치되어 있는 대향 기판 사이)에 건조제를 배치하여도 좋다. 건조제를 배치함으로써, MEMS 등이 수분에 의하여 움직이기 어려워지는 것이나, 열화되기 쉬워지는 것을 방지할 수 있다.
또한, 본 실시형태는 본 명세서에 기재된 다른 실시형태와 적절히 조합될 수 있다.
(실시형태 6)
본 발명의 일 형태의 기억 장치를 구비할 수 있는 메모리 카드(예를 들어 SD카드), USB(Universal Serial Bus)메모리, SSD(Solid State Drive) 등의 각종 리무버블 기억 장치에 적용할 수 있다. 본 실시형태에서 리무버블 기억 장치의 어느 복수의 구성예에 대하여 도 13을 참조하여 설명한다.
도 13의 (A)는 USB 메모리의 모식도이다. USB 메모리(5100)는 하우징(5101), 캡(5102), USB 커넥터(5103) 및 기판(5104)을 갖는다. 기판(5104)은 하우징(5101)에 수납되어 있다. 기판(5104)에는 기억 장치 및 이 기억 장치를 구동하는 회로가 제공되어 있다. 예를 들어, 기판(5104)에는 메모리 칩(5105), 컨트롤러 칩(5106)이 부착되어 있다. 메모리 칩(5105)은 실시형태 3에서 설명한 메모리 셀 어레이(2610), 워드선 드라이버 회로(2622), 로 디코더(2621), 센스 앰프(2633), 프리차지 회로(2632), 칼럼 디코더(2631) 등이 제공되어 있다. 컨트롤러 칩(5106)은 구체적으로 프로세서, 워크 메모리, ECC 회로 등이 제공되어 있다. 또한, 메모리 칩(5105)과 컨트롤러 칩(5106)의 각각의 회로 구성은 상술한 기재에 한정되지 않고, 상황 또는 경우에 따라 적절히 회로 구성을 변경하여도 좋다. 예를 들어, 워드선 드라이버 회로(2622), 로 디코더(2621), 센스 앰프(2633), 프리차지 회로(2632), 칼럼 디코더(2631)를 메모리 칩(5105)이 아니라 컨트롤러 칩(5106)에 제공한 구성으로 하여도 좋다. USB 커넥터(5103)가 외부 장치와 접속하기 위한 인터페이스로서 기능한다.
도 13의 (B)는 SD카드의 외관을 도시한 모식도이고, 도 13의 (C)는 SD카드의 내부 구조의 모식도이다. SD카드(5110)는 하우징(5111), 커넥터(5112), 및 기판(5113)을 갖는다. 커넥터(5112)가 외부 장치와 접속하기 위한 인터페이스로서 기능한다. 기판(5113)은 하우징(5111)에 수납되어 있다. 기판(5113)에는 기억 장치 및 이 기억 장치를 구동하는 회로가 제공되어 있다. 예를 들어, 기판(5113)에는 메모리 칩(5114), 컨트롤러 칩(5115)이 부착되어 있다. 메모리 칩(5114)에는 실시형태 3에서 설명한 메모리 셀 어레이(2610), 워드선 드라이버 회로(2622), 로 디코더(2621), 센스 앰프(2633), 프리차지 회로(2632), 칼럼 디코더(2631) 등이 제공되어 있다. 컨트롤러 칩(5115)에는 워크 메모리, ECC 회로 등이 제공되어 있다. 또한, 메모리 칩(5114)과 컨트롤러 칩(5115)의 각각의 회로 구성은 상술한 기재에 한정되지 않고, 상황 또는 경우에 따라 적절히 회로 구성을 변경하여도 좋다. 예를 들어, 워드선 드라이버 회로(2622), 로 디코더(2621), 센스 앰프(2633), 프리차지 회로(2632), 칼럼 디코더(2631)를 메모리 칩(5114)이 아니라 컨트롤러 칩(5115)에 제공한 구성으로 하여도 좋다.
기판(5113)의 이면 측에도 메모리 칩(5114)을 제공함으로써, SD카드(5110)의 용량을 증가시킬 수 있다. 또한, 무선 통신 기능을 구비한 무선 칩을 기판(5113)에 제공하여도 좋다. 이에 의하여 외부 장치와 SD카드(5110) 사이에서 무선 통신을 행할 수 있어 메모리 칩(5114)의 데이터를 판독, 기록할 수 있다.
도 13의 (D)는 SSD의 외관을 도시한 모식도이며, 도 13의 (E)는 SSD의 내부 구조의 모식도이다. SSD(5150)는 하우징(5151), 커넥터(5152), 및 기판(5153)을 갖는다. 커넥터(5152)가 외부 장치와 접속하기 위한 인터페이스로서 기능한다. 기판(5153)은 하우징(5151)에 수납되어 있다. 기판(5153)에는 기억 장치 및 이 기억 장치를 구동하는 회로가 제공되어 있다. 예를 들어, 기판(5153)에는 메모리 칩(5154), 메모리 칩(5155), 컨트롤러 칩(5156)이 부착되어 있다. 메모리 칩(5154)은 실시형태 3에서 설명한 메모리 셀 어레이(2610), 워드선 드라이버 회로(2622), 로 디코더(2621), 센스 앰프(2633), 프리차지 회로(2632), 칼럼 디코더(2631) 등이 제공되어 있다. 기판(5153)의 이면 측에도 메모리 칩(5154)을 제공함으로써, SSD(5150)의 용량을 증가시킬 수 있다. 메모리 칩(5155)에는 워크 메모리가 제공되어 있다. 예를 들어, 메모리 칩(5155)에는 DRAM 칩을 사용하면 좋다. 컨트롤러 칩(5156)에는 프로세서, ECC 회로 등이 제공되어 있다. 또한, 메모리 칩(5154)과, 메모리 칩(5155)과, 컨트롤러 칩(5115)의 각각의 회로 구성은 상술한 기재에 한정되지 않고, 상황 또는 경우에 따라 적절히 회로 구성을 변경하여도 좋다. 예를 들어, 컨트롤러 칩(5156)에도 워크 메모리로서 기능하는 메모리를 제공하여도 좋다.
또한, 본 실시형태는 본 명세서에 기재된 다른 실시형태와 적절히 조합될 수 있다.
(실시형태 7)
본 실시형태에서는, 본 발명의 일 형태에 따른 기억 장치를 구비할 수 있는 RF 태그의 사용예에 대하여 도 14를 참조하면서 설명한다. RF 태그의 용도는 다방면에 걸치며, 예를 들어 지폐, 동전, 유가 증권류, 무기명 채권류, 증서류(운전 면허증이나 주민등록증 등(도 14의 (A) 참조)), 기록 매체(DVD나 비디오 테이프 등(도 14의 (B) 참조)), 포장용 용기류(포장지나 병 등(도 14의 (C) 참조)), 탈 것들(자전거 등(도 14의 (D) 참조)), 개인 소지품(가방이나 안경 등), 식품류, 식물류, 동물류, 인체, 의류, 생활용품류, 약품이나 약제를 포함하는 의료품, 또는 전자 기기(액정 표시 장치, EL 표시 장치, 텔레비전 장치, 또는 휴대 전화기) 등의 물품, 또는 각 물품에 붙이는 태그(도 14의 (E), (F) 참조) 등에 제공하여 사용할 수 있다.
본 발명의 일 형태에 따른 RF 태그(4000)는 표면에 붙이거나 또는 매립함으로써 물품에 고정된다. 예를 들어, 책의 경우 종이에 매립하고, 유기 수지로 이루어지는 패키지의 경우 상기 유기 수지의 내부에 매립하여, 각 물품에 고정된다. 본 발명의 일 형태에 따른 RF 태그(4000)는 소형, 박형, 경량이기 때문에, 물품에 고정한 후에도 그 물품 자체의 디자인성을 손상시키지 않는다. 또한, 지폐, 동전, 유가 증권류, 무기명 채권류, 또는 증서류 등에 본 발명의 일 형태에 따른 RF 태그(4000)를 제공함으로써, 인증 기능을 제공할 수 있고, 이 인증 기능을 활용하면, 위조를 방지할 수 있다. 또한, 포장용 용기류, 기록 매체, 개인 소지품, 식품류, 의류, 생활용품류, 또는 전자 기기 등에 본 발명의 일 형태에 따른 RF 태그를 부착함으로써, 검품 시스템 등의 시스템의 효율화를 도모할 수 있다. 또한, 탈 것류라도, 본 발명의 일 형태에 따른 RF 태그를 부착함으로써, 도난 등에 대한 보안성을 높일 수 있다.
이상과 같이, 본 발명의 일 형태에 따른 RF 태그를 본 실시형태에 예로 든 각 용도에 사용함으로써, 정보의 기록이나 판독을 포함하는 동작 전력을 저감할 수 있기 때문에, 최대 통신 거리를 길게 하는 것이 가능하게 된다. 또한, 전력이 차단된 상태여도 정보를 매우 긴 기간 유지할 수 있기 때문에, 기록이나 판독의 빈도가 낮은 용도에도 적합하게 이용할 수 있다.
또한, 본 실시형태는 본 명세서에 기재된 다른 실시형태와 적절히 조합될 수 있다.
(실시형태 8)
본 실시형태에서는 기재하는 발명의 일 형태에 따른 트랜지스터에 대하여 설명한다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 실시형태 9에서 설명하는 nc-OS(nanocrystalline oxide semiconductor) 또는 CAAC-OS(c-axis-aligned crystalline oxide semiconductor)를 갖는 것이 바람직하다.
<트랜지스터의 구성예 1>
아래에서는 본 발명의 일 형태에 따른 트랜지스터의 일례에 대하여 설명한다. 도 15의 (A), (B), (C)는 본 발명의 일 형태에 따른 트랜지스터의 상면도 및 단면도이다. 도 15의 (A)는 상면도이고, 도 15의 (B)는 도 15의 (A)에 도시된 일점쇄선 X1-X2, 도 15의 (C)는 일점쇄선 Y1-Y2에 대응하는 단면도이다. 또한, 도 15의 (A)에 도시된 상면도에서는 도면의 명료화를 위하여 요소를 일부 생략하여 도시하였다.
트랜지스터(1200a)는 게이트 전극으로서 기능하는 도전체(1205), 및 도전체(1260)와, 게이트 절연층으로서 기능하는 절연체(1220), 절연체(1222), 절연체(1224), 절연체(1250)와, 채널이 형성되는 영역을 갖는 금속 산화물(1230)과, 소스 및 드레인 중 한쪽으로서 기능하는 도전체(1240a) 및 도전체(1241a)와, 소스 및 드레인 중 다른 쪽으로서 기능하는 도전체(1240b) 및 도전체(1241b)와, 절연체(1214)와, 절연체(1216)와, 절연체(1270)와, 과잉 산소를 갖는 절연체(1280)를 갖는다.
또한, 금속 산화물(1230)은 금속 산화물(1230a)과, 금속 산화물(1230a) 위의 금속 산화물(1230b)과, 금속 산화물(1230b) 위의 금속 산화물(1230c)을 갖는다. 또한, 트랜지스터(1200a)를 온으로 하면, 주로 금속 산화물(1230b)에 전류가 흐른다(채널이 형성된다). 한편, 금속 산화물(1230a) 및 금속 산화물(1230c)은 금속 산화물(1230b)과의 계면 근방(혼합 영역이 되는 경우도 있음)은 전류가 흐르는 경우가 있지만, 그 외의 영역은 절연체로서 기능하는 경우가 있다.
<<층간 절연막, 보호 절연막>>
절연체(1214)는 산소나 수소에 대하여 배리어성을 갖는 재료를 사용하는 것이 바람직하다. 예를 들어, 수소에 대한 배리어성을 갖는 막의 일례로서, CVD법으로 형성한 질화 실리콘을 절연체(1214)에 사용할 수 있다. 또한, 예를 들어, 절연체(1214)에 산화 알루미늄, 산화 하프늄, 산화 탄탈럼 등의 금속 산화물을 사용하는 것이 바람직하다. 특히, 산화 알루미늄은 산소와, 트랜지스터의 전기 특성의 변동 요인이 되는 수소와, 수분 등의 불순물에 대하여 막을 투과시키지 않는 차단 효과가 높다. 따라서, 산화 알루미늄은 트랜지스터의 제작 공정 중 및 제작 후에 있어서, 수소, 수분 등의 불순물의 트랜지스터(1200a)로의 혼입을 방지할 수 있다. 또한, 트랜지스터(1200a)를 구성하는 금속 산화물로부터의 산소의 방출을 억제할 수 있다. 그러므로, 트랜지스터(1200a)에 대한 보호막으로서 사용하는 데 적합하다.
절연체(1216)는 절연체(1214) 위에 제공된다. 절연체(1216)에는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 질화 알루미늄 등의 재료를 사용할 수 있다.
절연체(1220) 및 절연체(1224)는 산화 실리콘막이나 산화질화 실리콘막 등의 산소를 포함하는 절연체인 것이 바람직하다. 특히, 절연체(1224)에는 과잉 산소를 포함하는(화학량론적 조성보다 산소를 과잉으로 포함하는) 절연체를 사용하는 것이 바람직하다. 이와 같은 과잉 산소를 포함하는 절연체를 트랜지스터(1200a)를 구성하는 금속 산화물에 접촉하도록 제공함으로써 금속 산화물 중의 산소 결손을 보상할 수 있다. 또한, 절연체(1222)와 절연체(1224)는 반드시 같은 재료를 사용하여 형성하지 않아도 된다.
절연체(1222)로서는 예를 들어, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba, Sr)TiO3(BST) 등을 포함하는 절연체를 단층 또는 적층으로 사용하는 것이 바람직하다. 또는, 이들 절연체에 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는 이들 절연체를 질화 처리하여도 좋다. 상술한 절연체에 산화 실리콘, 산화질화 실리콘 또는 질화 실리콘을 적층하여 사용하여도 좋다.
또한, 절연체(1222)가 2층 이상의 적층 구조를 가져도 좋다. 그 경우, 같은 재료로 이루어지는 적층 구조에 한정되지 않고, 상이한 재료로 이루어지는 적층 구조라도 좋다.
절연체(1220) 및 절연체(1224) 사이에 절연체(1222)를 가짐으로써, 특정한 조건으로 절연체(1222)가 전자를 포획하여, 문턱 전압을 증대시킬 수 있다. 즉, 절연체(1222)가 마이너스로 대전하는 경우가 있다.
예를 들어, 절연체(1220) 및 절연체(1224)에 산화 실리콘을 사용하고, 절연체(1222)에 산화 하프늄, 산화 알루미늄, 산화 탄탈럼과 같은 전자 포획 준위가 많은 재료를 사용하는 경우, 반도체 장치의 사용 온도, 또는 보관 온도보다 높은 온도(예를 들어, 125℃ 이상 450℃ 이하, 대표적으로는150℃ 이상 300℃ 이하)하에서, 도전체(1205)의 전위를 소스 전극이나 드레인 전극의 전위보다 높은 상태를, 10m초 이상, 대표적으로는 1분 이상 유지함으로써, 트랜지스터(1200a)를 구성하는 금속 산화물로부터 도전체(1205)로 향하여 전자가 이동한다. 이때, 이동하는 전자의 일부가 절연체(1222)의 전자 포획 준위에 포획된다.
절연체(1222)의 전자 포획 준위에 필요한 양의 전자를 포획시킨 트랜지스터는 문턱 전압이 플러스 측으로 시프트한다. 또한, 도전체(1205)의 전압의 제어에 의하여 전자를 포획하는 양을 제어할 수 있고, 이에 따라 문턱 전압을 제어할 수 있다. 상기 구성을 가짐으로써, 트랜지스터(1200a)는 게이트 전압이 0V라도 비도통 상태(오프 상태라고도 함)인 노멀리 오프형의 트랜지스터가 된다.
또한, 전자를 포획하는 처리는 트랜지스터의 제작 과정에 수행하면 좋다. 예를 들어, 트랜지스터의 소스 도전체 또는 드레인 도전체에 접속하는 도전체의 형성 후, 또는, 전공정(웨이퍼 처리)의 종료 후, 또는 웨이퍼 다이싱 공정 후, 패키지 후 등, 공장 출하 전의 어느 단계에서 행하면 좋다. 어느 경우에도, 그 후에 125℃ 이상의 온도에 1시간 이상 노출되지 않는 것이 바람직하다.
또한, 절연체(1220)와 절연체(1224)를 산화 실리콘, 절연체(1222)를 산화 하프늄으로 구성하는 경우, 절연체(1220) 및 절연체(1224)는 화학적 기상 성장법(CVD법, 원자층 퇴적(ALD)법을 포함함)으로 형성하고, 절연체(1222)는 스퍼터링법으로 형성하여도 좋다. 또한, 절연체(1222)의 형성에 스퍼터링법을 이용함으로써, 절연체(1222)가 저온으로 결정화하기 쉬워 생기는 고정 전하량이 큰 경우가 있다.
또한, 절연체(1220), 절연체(1222), 절연체(1224)의 막 두께를 적절히 조정함으로써, 문턱 전압을 제어할 수 있다. 또는, 비도통 시의 누설 전류가 작은 트랜지스터를 제공할 수 있다. 또한, 안정된 전기 특성을 갖는 트랜지스터를 제공할 수 있다. 또는, 온 전류가 큰 트랜지스터를 제공할 수 있다. 또는, 서브스레숄드 스윙값이 작은 트랜지스터를 제공할 수 있다. 또는, 신뢰성이 높은 트랜지스터를 제공할 수 있다. 절연체(1220), 절연체(1222), 절연체(1224)의 재료와 막 두께로서는, 바람직하게는, 각각 산화질화 실리콘 10nm, 산화 알루미늄 20nm, 산화질화 실리콘 30nm로 하는 것이 좋다. 더 바람직하게는, 산화질화 실리콘 5nm, 산화 알루미늄 5nm, 산화질화 실리콘 5nm로 하는 것이 좋다.
또한, 절연체(1222)에는 산소나 수소에 대하여 배리어성이 있는 물질을 사용하는 것이 바람직하다. 이와 같은 재료를 사용하여 형성한 경우, 트랜지스터(1200a)를 구성하는 금속 산화물로부터의 산소의 방출이나, 외부로부터의 수소 등의 불순물의 혼입을 방지할 수 있다.
절연체(1250)로서는 예를 들어, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba, Sr)TiO3(BST) 등을 포함하는 절연체를 단층 또는 적층으로 사용하는 것이 바람직하다. 또는, 이들 절연체에 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄, 산화 갈륨을 첨가하여도 좋다. 또는 이들 절연체를 질화 처리하여도 좋다. 상술한 절연체에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층하여 사용하여도 좋다.
또한, 절연체(1250)로서 절연체(1224)와 마찬가지로, 화학량론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물 절연체를 사용하는 것이 바람직하다. 이와 같은 과잉 산소를 포함하는 절연체를 금속 산화물(1230)에 접촉하여 제공함으로써, 금속 산화물(1230) 내의 산소 결손을 저감할 수 있다.
또한, 절연체(1250)는 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄, 질화 실리콘 등의, 산소나 수소에 대하여 배리어성을 갖는 절연막을 사용할 수 있다. 이와 같은 재료를 사용하여 형성한 경우, 금속 산화물(1230)로부터의 산소의 방출이나 외부로부터의 수소 등의 불순물의 혼입을 막는 층으로서 기능한다.
또한, 절연체(1250)는 절연체(1220), 절연체(1222), 및 절연체(1224)와 마찬가지의 적층 구조를 가져도 좋다. 절연체(1250)가 전자 포획 준위에 필요한 양의 전자를 포획시킨 절연체를 가짐으로써, 트랜지스터(1200a)는 문턱 전압을 플러스 측으로 시프트할 수 있다. 상기 구성을 가짐으로써, 트랜지스터(1200a)는 게이트 전압이 0V라도 비도통 상태(오프 상태라고도 함)인 노멀리 오프형의 트랜지스터가 된다.
또한, 도 15에 도시된 트랜지스터에 있어서, 금속 산화물(1230)과 도전체(1260) 사이에, 절연체(1250)에 더하여 배리어막을 제공하여도 좋다. 또는, 금속 산화물(1230c)에 배리어성을 갖는 것을 사용하여도 좋다.
예를 들어, 과잉 산소를 포함하는 절연막을 금속 산화물(1230)에 접촉하도록 제공하고, 또한 배리어막으로 감쌈으로써, 금속 산화물을 화학량론비 조성과 거의 일치되는 상태, 또는 화학량론적 조성보다 산소가 많은 과포화 상태로 할 수 있다. 또한, 금속 산화물(1230)로 수소 등의 불순물이 침입하는 것을 막을 수 있다.
절연체(1270)는 도전체(1260)를 덮도록 제공하여도 좋다. 절연체(1280)에 산소가 이탈되는 산화물 재료를 사용하는 경우, 이탈된 산소에 의하여 도전체(1260)가 산화하는 것을 방지하기 위하여, 절연체(1270)에는 산소에 대하여 배리어성을 갖는 물질을 사용한다.
예를 들어, 절연체(1270)에는 산화 알루미늄 등의 금속 산화물을 사용할 수 있다. 또한, 절연체(1270)는 도전체(1260)의 산화를 방지할 정도로 제공되어 있으면 좋다. 예를 들어, 절연체(1270)의 막 두께는 1nm 이상 10nm 이하, 바람직하게는 3nm 이상 7nm 이하로 하여 제공한다.
따라서, 도전체(1260)의 산화를 억제하여, 절연체(1280)로부터 이탈된 산소를 효율적으로 금속 산화물(1230)로 공급할 수 있다.
<<금속 산화물>>
아래에서 금속 산화물(1230)에 대하여 설명한다.
금속 산화물(1230)에 사용하는 금속 산화물로서는, 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 또한, 이에 더하여, 알루미늄, 갈륨, 이트륨 또는 주석 등이 포함되는 것이 바람직하다. 또한, 금속 산화물(1230)로서, 인듐-갈륨 산화물, 인듐-아연 산화물을 사용하여도 좋다. 또한, 금속 산화물(1230)로서, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등에서 선택된 일종, 또는 복수종이 포함되어 있어도 좋다.
여기서, 금속 산화물이, 인듐, 원소 M, 및 아연을 갖는 경우를 생각한다. 또한, 원소 M은 알루미늄, 갈륨, 이트륨 또는 주석 등으로 한다. 그 외의 원소 M에 적용 가능한 원소로서는, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등이 있다. 단, 원소 M으로서, 상술한 원소를 복수 조합하여도 상관없는 경우가 있다.
우선, 도 18의 (A), (B), (C)를 사용하여, 본 발명에 따른 금속 산화물이 갖는 인듐, 원소 M 및 아연의 원자수비의 바람직한 범위에 대하여 설명한다. 또한, 도 18에는 산소의 원자수비에 대해서는 기재하지 않는다. 또한, 금속 산화물이 갖는 인듐, 원소 M, 및 아연의 원자수비의 각각의 항의 [In], [M], 및 [Zn]으로 한다.
도 18의 (A), (B), (C)에 있어서, 파선은 [In]:[M]:[Zn]=(1+α):(1-α):1의 원자수비(α는 -1 이상 1 이하의 실수(實數))가 되는 라인, [In]:[M]:[Zn]=(1+α):(1-α):2의 원자수비가 되는 라인, [In]:[M]:[Zn]=(1+α):(1-α):3의 원자수비가 되는 라인, [In]:[M]:[Zn]=(1+α):(1-α):4의 원자수비가 되는 라인, 및 [In]:[M]:[Zn]=(1+α):(1-α):5의 원자수비가 되는 라인을 나타낸다.
또한, 일점쇄선은 [In]:[M]:[Zn]=1:1:β의 원자수비(β는 0 이상의 실수)가 되는 라인, [In]:[M]:[Zn]=1:2:β의 원자수비가 되는 라인, [In]:[M]:[Zn]=1:3:β의 원자수비가 되는 라인, [In]:[M]:[Zn]=1:4:β의 원자수비가 되는 라인, [In]:[M]:[Zn]=2:1:β의 원자수비가 되는 라인, 및 [In]:[M]:[Zn]=5:1:β의 원자수비가 되는 라인을 나타낸다.
도 18에 나타낸, [In]:[M]:[Zn]=0:2:1의 원자수비 또는 그 근방값의 금속 산화물은 스피넬형의 결정 구조를 갖기 쉽다.
도 18의 (A) 및 (B)는 본 발명의 일 형태의 금속 산화물이 갖는 인듐, 원소 M, 및 아연의 원자수비의 바람직한 범위의 일례에 대하여 도시한 것이다.
일례로서, 도 19에 [In]:[M]:[Zn]=1:1:1인, InMZnO4의 결정 구조를 도시하였다. 또한, 도 19는 b축에 평행한 방향으로부터 관찰한 경우의 InMZnO4의 결정 구조이다. 또한, 도 19에 도시된 M, Zn, 산소를 갖는 층(이하 (M, Zn)층)의 금속 원소는 원소 M 또는 아연을 나타낸다. 이 경우, 원소 M과 아연의 비율이 같은 것으로 한다. 원소 M과 아연은 치환이 가능하고, 배열은 불규칙하다.
InMZnO4는 층상 결정 구조(층상 구조라고도 함)를 갖고, 도 19에 도시된 바와 같이, 인듐 및 산소를 갖는 층(이하 In층)이 1에 대하여 원소 M, 아연, 및 산소를 갖는 (M, Zn)층이 2가 된다.
또한, 인듐과 원소 M은 서로 치환이 가능하다. 그러므로, (M, Zn)층의 원소 M이 인듐과 치환되어 (In, M, Zn)층이라고 나타낼 수 있다. 이 경우, In층이 1에 대하여 (In, M, Zn)층이 2인 층상 구조를 갖는다.
[In]:[M]:[Zn]=1:1:2가 되는 원자수비의 금속 산화물은 In층이 1에 대하여, (M, Zn)층이 3인 층상 구조를 갖는다. 즉, [In] 및 [M]에 대하여 [Zn]가 크게 되면, 금속 산화물이 결정화된 경우, In층에 대한 (M, Zn)층의 비율이 증가된다.
단, 금속 산화물 내에서, In층이 1층에 대하여 (M, Zn)층의 층수가 비정수(非整數)인 경우, In층이 1층에 대하여 (M, Zn)층이 정수인 층상 구조를 복수종 갖는 경우가 있다. 예를 들어, [In]:[M]:[Zn]=1:1:1.5인 경우, In층이 1에 대하여 (M, Zn)층이 2인 층상 구조와, (M, Zn)층이 3인 층상 구조가 혼재하는 층상 구조가 되는 경우가 있다.
예를 들어 금속 산화물을 스퍼터링 장치로 형성하는 경우, 타깃의 원자수비에서 어긋난 원자수비를 갖는 막이 형성된다. 특히, 성막 시의 기판 온도에 따라서는 타깃의 [Zn]보다 막의 [Zn]이 작아지는 경우가 있다.
또한, 금속 산화물에서 복수의 상이 공존하는 경우가 있다(2상 공존, 3상 공존 등). 예를 들어 원자수비가 [In]:[M]:[Zn]=0:2:1의 근방값인 경우, 스피넬형 결정 구조와 층상 결정 구조의 2상이 공존하기 쉽다. 또한, 원자수비가 [In]:[M]:[Zn]=1:0:0의 근방값인 경우, 빅스비아이트(bixbyite)형 결정 구조와 층상 결정 구조의 2상이 공존하기 쉽다. 금속 산화물에 복수의 상이 공존하는 경우, 다른 결정 구조들 사이에서 결정립계(그레인 바운더리라고도 함)가 형성되는 경우가 있다.
또한, 인듐의 함유율을 높임으로써 금속 산화물의 캐리어 이동도(전자 이동도)를 높일 수 있다. 이것은 인듐, 원소 M, 및 아연을 갖는 금속 산화물에서는 주로 중금속의 s궤도가 캐리어 전도에 기여하고, 인듐의 함유율을 높임으로써 s궤도가 중첩되는 영역이 더 확대되기 때문에 인듐의 함유율이 높은 금속 산화물은 인듐의 함유율이 낮은 금속 산화물과 비교하여 캐리어 이동도가 높아지기 때문이다.
한편, 금속 산화물의 인듐 및 아연의 함유율이 낮게 되면, 캐리어 이동도가 낮게 된다. 따라서, 원자수비가 [In]:[M]:[Zn]=0:1:0인 경우 및 이 원자수비의 근방의 값인 경우(예를 들어 도 18의 (C)에 도시된 영역 C), 절연성이 높아진다.
따라서, 본 발명의 일 형태에 따른 금속 산화물은 캐리어 이동도가 높고 입계가 적은 층상 구조가 되기 쉽고, 도 18의 (A)의 영역 A로 나타내어진 원자수비를 갖는 것이 바람직하다.
또한, 도 18의 (B)의 영역 B는 원자수비가 [In]:[M]:[Zn]=4:2:3~4.1인 것 및 이 근방값을 나타낸다. 이 근방값에는 예를 들어 [In]:[M]:[Zn]=5:3:4가 포함된다. 영역 B로서 도시된 원자수비를 갖는 금속 산화물은 특히 결정성이 높고, 캐리어 이동도가 높은 뛰어난 금속 산화물이다.
또한, 금속 산화물이 층상 구조를 갖는 조건은 원자수비에 의하여 일의적으로 정해지지 않는다. 원자수비에 따라 층상 구조를 형성하는 난이도는 달라진다. 한편, 원자수비가 같아도 형성 조건에 따라 층상 구조가 되는 경우도 있고 층상 구조가 되지 않는 경우도 있다. 따라서, 도시된 영역은 금속 산화물이 층상 구조를 갖는 원자수비를 나타내는 영역이고, 영역 A 내지 영역 C의 경계는 엄밀하지 않다.
다음에, 상기 금속 산화물을 트랜지스터에 사용하는 경우에 대하여 설명한다.
또한, 상기 금속 산화물을 트랜지스터에 사용함으로써 입계에서 일어나는 캐리어 산란 등을 감소시킬 수 있으므로 높은 전계 효과 이동도의 트랜지스터를 구현할 수 있다. 또한, 신뢰성이 높은 트랜지스터를 구현할 수 있다.
또한, 트랜지스터에는 캐리어 밀도가 낮은 금속 산화물을 사용하는 것이 바람직하다. 예를 들어, 금속 산화물의 캐리어 밀도는 8×1011cm-3 미만, 바람직하게는 1×1011cm-3 미만, 더 바람직하게는 1×1010cm-3 미만이며, 1×10-9cm-3 이상으로 하면 좋다.
또한, 고순도 진성 또는 실질적으로 고순도 진성인 금속 산화물은 캐리어 발생원이 적기 때문에 캐리어 밀도를 낮게 할 수 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 금속 산화물은 결함 준위 밀도가 낮기 때문에 트랩 준위 밀도도 낮은 경우가 있다.
또한, 금속 산화물의 트랩 준위에 포획된 전하는 소실될 때까지 걸리는 시간이 길어 마치 고정 전하처럼 작용하는 경우가 있다. 그래서, 트랩 준위 밀도가 높은 금속 산화물에 채널 영역이 형성되는 트랜지스터는 전기 특성이 불안정한 경우가 있다.
따라서, 트랜지스터의 전기 특성을 안정시키기 위하여 금속 산화물 중의 불순물 농도를 저감하는 것이 유효하다. 또한, 금속 산화물 중의 불순물 농도를 저감하기 위해서는 근접한 막 중의 불순물 농도도 저감하는 것이 바람직하다. 불순물로서는 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
여기서, 금속 산화물 중에서 각 불순물의 영향에 대하여 설명한다.
금속 산화물에서 제 14족 원소 중 하나인 실리콘이나 탄소가 포함되면, 금속 산화물에서 결함 준위가 형성된다. 그러므로, 금속 산화물의 실리콘이나 탄소의 농도와, 금속 산화물과의 계면 근방의 실리콘이나 탄소의 농도(이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한, 금속 산화물에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위를 형성하고, 캐리어를 생성하는 경우가 있다. 따라서, 알칼리 금속 또는 알칼리 토금속이 포함된 금속 산화물을 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 그러므로 금속 산화물의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 구체적으로는, SIMS에 의하여 얻어지는 금속 산화물의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한, 금속 산화물에서 질소가 포함되면, 캐리어인 전자가 생겨 캐리어 밀도가 증가됨으로써 n형화하기 쉽다. 결과적으로 질소가 포함된 금속 산화물을 반도체에 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 따라서, 이 금속 산화물에서 질소는 가능한 한 저감되는 것이 바람직하다. 예를 들어, SIMS에 의하여 얻어지는 금속 산화물의 질소 농도를 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한, 금속 산화물에 포함된 수소는 금속 원자와 결합된 산소와 반응하여 물이 되기 때문에, 산소 결손이 형성되는 경우가 있다. 이 산소 결손에 수소가 들어감으로써 캐리어인 전자가 생성되는 경우가 있다. 또한, 수소의 일부가 금속 원자와 결합된 산소와 결합하여 캐리어인 전자를 생성하는 경우가 있다. 따라서, 수소가 포함된 금속 산화물을 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 그러므로, 금속 산화물 내의 수소는 가능한 한 저감되는 것이 바람직하다. 구체적으로, SIMS에 의하여 얻어지는 금속 산화물의 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다.
불순물이 충분히 저감된 금속 산화물을 트랜지스터의 채널 영역에 사용함으로써 안정된 전기 특성을 부여할 수 있다.
이어서, 이 금속 산화물을 2층 구조 또는 3층 구조로 한 경우에 대하여 설명한다. 금속 산화물(S1), 금속 산화물(S2), 및 금속 산화물(S3)의 적층 구조, 및 적층 구조에 접촉된 절연체의 밴드도와, 금속 산화물(S2) 및 금속 산화물(S3)의 적층 구조, 및 적층 구조와 접촉된 절연체의 밴드도에 대하여 도 20을 참조하여 설명한다.
도 20의 (A)는 절연체(I1), 금속 산화물(S1), 금속 산화물(S2), 금속 산화물(S3), 및 절연체(I2)를 갖는 적층 구조의 막 두께 방향의 밴드도의 일례이다. 또한, 도 20의 (B)는 절연체(I1), 금속 산화물(S2), 금속 산화물(S3), 및 절연체(I2)를 갖는 적층 구조의 막 두께 방향의 밴드도의 일례이다. 또한, 쉽게 이해하기 위하여 밴드도는 절연체(I1), 금속 산화물(S1), 금속 산화물(S2), 금속 산화물(S3), 및 절연체(I2)의 전도대 하단의 에너지 준위(Ec)를 나타낸다.
금속 산화물(S1), 금속 산화물(S3)은 금속 산화물(S2)보다 전도대 하단의 에너지 준위가 진공 준위에 가깝다. 대표적으로는 금속 산화물(S2)의 전도대 하단의 에너지 준위는 금속 산화물(S1) 및 금속 산화물(S3) 각각의 전도대 하단의 에너지 준위보다 낮게 되면 좋다. 구체적으로는 금속 산화물(S2)과 금속 산화물(S1)의 각각의 전도대 하단의 에너지 준위의 차가 0.15eV 이상 2eV 이하이면 바람직하고, 또한, 0.5eV 이상 1eV 이하이면 더 바람직하다. 더하여, 금속 산화물(S2)과 금속 산화물(S3)의 각각의 전도대 하단의 에너지 준위의 차이가 0.15eV 이상 2eV 이하이면 바람직하고, 또한, 0.5eV 이상 1eV 이하이면 더 바람직하다. 즉, 금속 산화물(S2)의 전자 친화력은 금속 산화물(S1) 및 금속 산화물(S3)의 각각의 전자 친화력보다 높으면 좋고, 구체적으로는 금속 산화물(S1)과 금속 산화물(S2)의 각각의 전자 친화력과의 차이가 0.15eV 이상 2eV 이하, 바람직하게는 0.5eV 이상 1eV 이하이고, 또한, 금속 산화물(S3)과 금속 산화물(S2)의 각각의 전자 친화력과의 차이가 0.15eV 이상 2eV 이하, 바람직하게는 0.5eV 이상 1eV 이하인 것이 바람직하다.
도 20의 (A) 및 도 20의 (B)에 도시된 바와 같이, 금속 산화물(S1), 금속 산화물(S2), 및 금속 산화물(S3)에서 전도대 하단의 에너지 준위는 완만하게 변화된다. 바꿔 말하면, 연속적으로 변화 또는 연속적으로 접합된다고 할 수도 있다. 이러한 밴드도를 갖기 위해서는 금속 산화물(S1)과 금속 산화물(S2) 사이의 계면 또는 금속 산화물(S2)과 금속 산화물(S3) 사이의 계면에 형성되는 혼합층의 결함 준위 밀도를 낮게 하면 좋다.
구체적으로는, 금속 산화물(S1)과 금속 산화물(S2), 금속 산화물(S2)과 금속 산화물(S3)이 산소 이외에 공통의 원소를 가짐(주성분으로 함)으로써 결함 준위 밀도가 낮은 혼합층을 형성할 수 있다. 예를 들어 금속 산화물(S2)이 In-Ga-Zn 금속 산화물인 경우, 금속 산화물(S1) 및 금속 산화물(S3)으로서 In-Ga-Zn 금속 산화물, Ga-Zn 금속 산화물, 산화 갈륨 등을 사용하는 것이 좋다.
이때, 캐리어의 경로는 주로 금속 산화물(S2)이다. 금속 산화물(S1)과 금속 산화물(S2) 사이의 계면 및 금속 산화물(S2)과 금속 산화물(S3) 사이의 계면에서의 결함 준위 밀도를 낮게 할 수 있기 때문에 캐리어 전도에 가해지는 계면 산란의 영향이 작고, 높은 온 전류를 얻을 수 있다.
트랩 준위에 전자가 포획됨으로써 포획된 전자는 고정 전하처럼 작용하기 때문에 트랜지스터의 문턱 전압은 양의 방향으로 변동된다. 금속 산화물(S1) 및 금속 산화물(S3)을 제공함으로써 트랩 준위를 금속 산화물(S2)에서 떨어지게 할 수 있다. 이러한 구성으로 함으로써 트랜지스터의 문턱 전압이 양의 방향으로 변동되는 것을 방지할 수 있다.
금속 산화물(S1) 및 금속 산화물(S3)에는 금속 산화물(S2)과 비교하여 도전율이 충분히 낮은 재료를 사용한다. 이때, 주로 금속 산화물(S2), 금속 산화물(S2)과 금속 산화물(S1) 사이의 계면, 및 금속 산화물(S2)과 금속 산화물(S3) 사이의 계면이 채널 영역으로서 기능한다. 예를 들어 금속 산화물(S1) 및 금속 산화물(S3)으로서 절연성이 높은 도 18의 (C)의 영역 C에 나타내어진 원자수비를 갖는 금속 산화물을 사용하면 좋다. 또한, 도 18의 (C)의 영역 C는 원자수비가 [In]:[M]:[Zn]=0:1:0인 것 또는 그 근방값인 원자수비를 나타낸다.
특히, 금속 산화물(S2)로서 영역 A에 나타내어진 원자수비를 갖는 금속 산화물을 사용하는 경우, 금속 산화물(S1) 및 금속 산화물(S3)으로서 [M]/[In]이 1 이상, 바람직하게는 2 이상인 금속 산화물을 사용하는 것이 바람직하다. 또한, 금속 산화물(S3)으로서 충분히 높은 절연성을 얻을 수 있는 [M]/([Zn]+[In])이 1 이상인 금속 산화물을 사용하는 것이 적합하다.
<<소스 전극, 드레인 전극>>
도전체(1240a) 및 도전체(1241a)와, 도전체(1240b) 및 도전체(1241b)는 한쪽이 소스 전극으로서 기능하고, 다른 쪽이 드레인 전극으로서 기능한다.
도전체(1240a), 도전체(1241a)와, 도전체(1240b), 및 도전체(1241b)는 알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 또는 텅스텐 등의 금속, 또는 이를 주성분으로 하는 합금을 사용할 수 있다. 또한, 도면에서는 2층 구조를 나타내었지만, 단층 구조 또는 3층 이상의 적층 구조로 하여도 좋다.
예를 들어, 도전체(1240a) 및 도전체(1240b)에 타이타늄막을 사용하고, 도전체(1241a) 및 도전체(1241b)에 알루미늄막을 사용하면 좋다. 또한, 텅스텐막 위에 알루미늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 타이타늄막 위에 구리막을 적층하는 2층 구조, 텅스텐막 위에 구리막을 적층하는 2층 구조로 하여도 좋다.
또한, 타이타늄막 또는 질화 타이타늄막과, 그 타이타늄막 또는 질화 타이타늄막 위에 중첩하도록 알루미늄막 또는 구리막을 적층하고, 그 위에 타이타늄막 또는 질화 타이타늄막을 형성하는 3층 구조, 몰리브데넘막 또는 질화 몰리브데넘막과, 그 몰리브데넘막 또는 질화몰리브데넘막 위에 중첩하도록 알루미늄막 또는 구리막을 적층하고, 그 위에 몰리브데넘막 또는 질화 몰리브데넘막을 형성하는 3층 구조 등이 있다. 또한, 산화 인듐, 산화 주석 또는 산화 아연을 포함하는 투명 도전 재료를 사용하여도 좋다.
<<게이트 전극>>
게이트 전극으로서 기능하는 도전체(1205a) 및 도전체(1205b)에 대하여 설명한다. 도 15에서는 도전체(1205a) 및 도전체(1205b)의 2층 구조를 나타내었지만, 상기 구성에 한정되지 않고, 단층이라도 3층 이상의 적층 구조라도 좋다. 예를 들어, 도전체(1205a)로서, 수소에 대한 배리어성을 갖는 도전체로서, 질화 탄탈럼 등을 사용하고, 도전체(1205b)로서 도전성이 높은 텅스텐을 적층하면 좋다. 상술한 조합을 사용함으로써, 배선으로서의 도전성을 유지한 채 금속 산화물(1230)로의 수소의 확산을 억제할 수 있다.
또한, 게이트 전극으로서 기능하는 도전체(1260a), 및 도전체(1260b)는 예를 들어, 알루미늄, 크로뮴, 구리, 탄탈럼, 타이타늄, 몰리브데넘, 텅스텐으로부터 선택된 금속, 또는 상술한 금속을 성분으로 하는 합금이나 상술한 금속을 조합한 합금 등을 사용하여 형성할 수 있다. 또한, 망가니즈, 지르코늄 중에서 선택된 어느 하나 또는 복수의 금속을 사용하여도 좋다. 또한, 인 등의 불순물 원소를 도핑한 다결정 실리콘으로 대표되는 반도체, 니켈 실리사이드 등의 실리사이드를 사용하여도 좋다.
예를 들어, 도전체(1260a)에 알루미늄막을 사용하고, 도전체(1260b)에 타이타늄막을 사용하는 2층 구조로 하면 좋다. 또한, 질화 타이타늄막 위에 타이타늄막을 적층하는 2층 구조, 질화 타이타늄막 위에 텅스텐막을 적층하는 2층 구조, 질화 탄탈럼막 또는 질화 텅스텐막 위에 텅스텐막을 적층하는 2층 구조로 하여도 좋다.
또한, 타이타늄막과, 그 타이타늄막 위에 알루미늄막을 적층하고, 그 위에 타이타늄막을 형성하는 3층 구조 등이 있다. 또한, 알루미늄에 타이타늄, 탄탈럼, 텅스텐, 몰리브데넘, 크로뮴, 네오디뮴, 스칸듐 중에서 선택된 하나 또는 복수의 금속을 조합한 합금막, 또는 질화막을 사용하여도 좋다.
또한, 도전체(1260)는 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 금속 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 적용할 수도 있다. 또한, 상기 투광성을 갖는 도전성 재료와 상기 금속의 적층 구조로 할 수도 있다.
<<s-channel 구조>>
또한, 도 15의 (C)에 도시된 바와 같이, 트랜지스터(1200a)는 금속 산화물(1230b)의 측면을 도전체(1260)로 둘러싼 구조를 갖는다. 본 명세서에서는 이와 같이, 채널이 형성되는 영역을 게이트 전극의 전계에 의하여 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(s-channel) 구조라고 부른다. 이 구조를 가짐으로써 도전체(1260)의 전계에 의하여 금속 산화물(1230)을 전기적으로 둘러쌀 수 있어 금속 산화물(1230b)의 전체(벌크)에 채널을 형성할 수 있다. 따라서, s-channel 구조는 트랜지스터의 소스-드레인 사이에 큰 전류를 흘릴 수 있으며, 도통 상태에서의 드레인 전류(온 전류)를 높게 할 수 있다. 또한, 채널이 형성되는 영역에 사방으로부터 전압이 인가되기 때문에, 누설 전류가 억제된 트랜지스터를 제공할 수 있다.
s-channel 구조는 높은 온 전류가 얻어지기 때문에, LSI(Large Scale Integration) 등 미세화된 트랜지스터가 요구되는 반도체 장치에 적합한 구조라고 할 수 있다. 트랜지스터를 미세화할 수 있기 때문에 상기 트랜지스터를 갖는 반도체 장치를, 집적도가 높고 고밀도화된 반도체 장치로 할 수 있게 된다.
<트랜지스터의 구성예 2>
도 16에 트랜지스터(1200a)와 다른 트랜지스터의 구조의 일례를 도시하였다. 도 16의 (A)는 트랜지스터(1200b)의 상면을 나타낸 것이다. 또한, 도 16의 (B)는 도 16의 (A)의 일점쇄선 X1-X2에 대응하는 단면도이고, 도 16의 (C)는 도 16의 (A)의 일점쇄선 Y1-Y2에 대응하는 단면도이다.
또한, 도 16에 도시된 트랜지스터(1200b)에서, 도 15에 도시된 트랜지스터(1200a)를 구성하는 구조와 같은 기능을 갖는 구조에는 같은 부호를 사용하였다.
도 16에 도시된 구조는 절연체(1280)에 형성된 개구부에 금속 산화물(1230c), 절연체(1250), 도전체(1260)가 형성되어 있다. 또한, 도전체(1240a), 도전체(1240b), 도전체(1241a), 및 도전체(1241b)의 한쪽의 단부와, 절연체(1280)에 형성된 개구부의 단부가 일치되어 있다. 또한, 도전체(1240a), 도전체(1240b), 도전체(1241a), 및 도전체(1241b)의 단부가, 금속 산화물(1230)의 단부와 일치되어 있다. 따라서, 도전체(1240a), 도전체(1240b), 도전체(1241a), 및 도전체(1241b)는 금속 산화물(1230) 또는 절연체(1280)의 개구부와 동시에 성형할 수 있다. 그러므로, 마스크 및 공정을 삭감할 수 있다. 또한, 수율이나 생산성을 향상시킬 수 있다.
또한, 도 16에 도시된 트랜지스터(1200b)는 도전체(1240a), 도전체(1240b), 도전체(1241a), 및 도전체(1241b)와, 도전체(1260)가 거의 중첩되지 않는 구조를 갖기 때문에 도전체(1260)에 가해지는 기생 용량을 작게 할 수 있다. 즉, 동작 주파수가 높은 트랜지스터(1200b)를 제공할 수 있다.
<트랜지스터의 구성예 3>
도 17에는 트랜지스터(1200a) 및 트랜지스터(1200b)와 다른 트랜지스터의 구조의 일례를 도시하였다. 도 17의 (A)는 트랜지스터(1200c)의 상면을 도시한 것이다. 또한, 도면의 명료화를 위하여, 도 17의 (A)에서 일부의 막은 생략되었다. 또한, 도 17의 (B)는 도 17의 (A)에 도시된 일점쇄선 X1-X2에 대응하는 단면도이고, 도 17의 (C)는 일점쇄선 Y1-Y2에 대응하는 단면도이다.
또한, 도 17에 도시된 트랜지스터(1200c)에서, 도 15에 도시된 트랜지스터(1200a)를 구성하는 구조와 같은 기능을 갖는 구조에는 같은 부호를 사용한다.
도 17에 도시된 구조는 금속 산화물(1230)에 소스 영역 및 드레인 영역 중 한쪽으로서 기능하는 영역(1245a), 및 소스 영역 및 드레인 영역 중 다른 쪽으로서 기능하는 영역(1245b)이 제공되어 있다. 상기 영역은 도전체(1260)를 마스크로 하여 붕소, 인, 아르곤 등의 불순물을 금속 산화물(1230)에 첨가함으로써 형성할 수 있다. 또한, 절연체(1280)를 질화 실리콘막 등의 수소를 포함하는 절연체로 함으로써, 수소를 금속 산화물(1230)의 일부로 확산시켜 형성할 수 있다. 그러므로, 마스크 또는 공정을 삭감할 수 있다. 또한, 수율이나 생산성을 향상시킬 수 있다.
<트랜지스터의 구성예 4>
도 21의 (A) 내지 (D)는 트랜지스터(1400)의 상면도 및 단면도이다. 도 21의 (A)는 트랜지스터(1400)의 상면도이고, 도 21의 (B)는 도 21의 (A)에서의 일점쇄선 A1-A2를 따라 자른 단면도이고, 도 21의 (C)는 일점쇄선 A3-A4를 따라 자른 단면도이다. 또한, 일점쇄선 A1-A2를 채널 길이 방향, 일점쇄선 A3-A4를 채널 폭 방향이라고 부르는 경우가 있다. 또한, 트랜지스터(1400)도 트랜지스터(1200a) 등과 마찬가지로 s-channel 구조의 트랜지스터이다.
트랜지스터(1400)는 기판(1450)과, 기판(1450) 위의 절연체(1401)와, 절연체(1401) 위의 도전체(1414)와, 도전체(1414)를 덮도록 형성된 절연체(1402)와, 절연체(1402) 위의 절연체(1403)와, 절연체(1403) 위의 절연체(1404)와, 절연체(1404) 위에, 금속 산화물(1431), 금속 산화물(1432), 금속 산화물(1433)의 순서로 형성된 적층(본 명세서에서는, 합쳐서 금속 산화물(1430)이라고 기재함)과, 금속 산화물(1433) 위의 절연체(1406)와, 절연체(1406) 위의 도전체(1412)와, 도전체(1412)의 측면상의 절연체(1409)와, 절연체(1404), 금속 산화물(1433), 절연체(1409), 도전체(1412)를 덮도록 형성된 절연체(1407)와, 절연체(1407) 위의 절연체(1408)를 갖는다.
절연체(1406) 및 도전체(1412)는 적어도 일부가 도전체(1414) 및 금속 산화물(1432)과 중첩된다. 도전체(1412)의 채널 길이 방향의 측면 단부와 절연체(1406)의 채널 길이 방향의 측면 단부는 대략 일치되는 것이 바람직하다. 여기서, 절연체(1406)는 트랜지스터(1400)의 게이트 절연체로서 기능하고, 도전체(1412)는 트랜지스터(1400)의 게이트 전극으로서 기능하고, 절연체(1409)는 트랜지스터(1400)의 사이드 월 절연체로서 기능한다.
금속 산화물(1432)은 금속 산화물(1433) 및 절연체(1406)를 개재(介在)하여 도전체(1412)와 중첩되는 영역을 갖는다. 금속 산화물(1431)의 외주가 금속 산화물(1432)의 외주와 대략 일치하고, 금속 산화물(1433)의 외주가 금속 산화물(1431) 및 금속 산화물(1432)의 외주보다도 외측에 위치하는 것이 바람직하다. 여기에서는, 금속 산화물(1433)의 외주가 금속 산화물(1431)의 외주보다 외측에 위치하는 형상이지만, 본 실시형태에 제시된 트랜지스터는 이에 한정되지 않는다. 예를 들어, 금속 산화물(1431)의 외주가 금속 산화물(1433)의 외주보다 외측에 위치하여도 좋고, 금속 산화물(1431)의 측면 단부와, 금속 산화물(1433)의 측면 단부가 대략 일치하는 형상이라도 좋다.
<<기판>>
기판(1450)으로서는 예를 들어, 절연체 기판, 반도체 기판, 또는 도전체 기판을 사용하면 좋다. 절연체 기판으로서는, 예를 들어, 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(이트리아 안정화 지르코니아 기판 등), 수지 기판 등이 있다. 또한, 반도체 기판으로서는, 예를 들어 실리콘, 저마늄 등의 단체 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 산화 갈륨으로 이루어지는 화합물 반도체 기판 등을 들 수 있다. 나아가, 상술한 반도체 기판 내부에 절연체 영역을 갖는 반도체 기판, 예를 들어 SOI(Silicon On Insulator) 기판 등이 있다. 도전체 기판으로서는, 흑연 기판, 금속 기판, 합금 기판, 도전성 수지 기판 등이 있다. 또는, 금속의 질화물을 갖는 기판, 금속의 산화물을 갖는 기판 등이 있다. 또한, 절연체 기판에 도전체 또는 반도체가 제공된 기판, 반도체 기판에 도전체 또는 절연체가 제공된 기판, 도전체 기판에 반도체 또는 절연체가 제공된 기판 등이 있다. 또는, 이들 기판에 소자가 제공된 것을 사용하여도 좋다. 기판에 제공되는 소자로서는, 용량 소자, 저항 소자, 스위칭 소자, 발광 소자, 기억 소자 등이 있다.
또한, 기판(1450)으로서 가요성 기판을 사용하여도 좋다. 또한 가요성 기판 위에 트랜지스터를 제공하는 방법으로서는 비가요성의 기판 위에 트랜지스터를 제작한 후, 트랜지스터를 박리하여 가요성 기판인 기판(1450)에 전치(轉置)하는 방법도 있다. 이 경우에는 비가요성 기판과 트랜지스터 사이에 박리층을 제공하면 좋다. 또한, 기판(1450)으로서, 섬유를 넣어 짠 시트, 필름 또는 박 등을 사용하여도 좋다. 또한, 기판(1450)이 신축성을 가져도 좋다. 또한, 기판(1450)은 접거나 잡아당기는 것을 멈췄을 때 원래 형상으로 되돌아가는 성질을 가져도 좋다. 또는, 원래의 형상으로 되돌아가지 않는 성질을 가져도 좋다. 기판(1450)의 두께는 예를 들어, 5μm 이상 700μm 이하, 바람직하게는 10μm 이상 500μm 이하, 더 바람직하게는 15μm 이상 300μm 이하로 한다. 기판(1450)을 얇게 하면, 반도체 장치를 경량화할 수 있다. 또는, 기판(1450)을 얇게 함으로써 유리 등을 사용한 경우에도 신축성을 갖는 경우나, 접거나 잡아당기는 것을 멈췄을 때 원래 형상으로 되돌아가는 성질을 갖는 경우가 있다. 그러므로, 낙하 등에 의하여 기판(1450) 위의 반도체 장치에 가해지는 충격 등을 완화할 수 있다. 즉, 튼튼한 반도체 장치를 제공할 수 있다.
가요성 기판인 기판(1450)으로서는 예를 들어 금속, 합금, 수지, 유리, 또는 이들의 섬유 등을 사용할 수 있다. 가요성 기판인 기판(1450)은 선팽창률이 낮을수록 환경에 의한 변형이 억제되어서 바람직하다. 가요성 기판인 기판(1450)은 예를 들어 선팽창률이 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하인 재질을 사용하면 좋다. 수지로서는, 예를 들어, 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 아크릴, 폴리테트라플루오로에틸렌(PTFE) 등이 있다. 특히, 아라미드는 선팽창률이 낮기 때문에, 가요성 기판인 기판(1450)으로서 적합하다.
<<하지 절연체>>
절연체(1401)는 기판(1450)과 도전체(1414)를 전기적으로 분리시키는 기능을 갖는다.
절연체(1401) 또는 절연체(1402)는 단층 구조 또는 적층 구조의 절연체로 형성된다. 절연체를 구성하는 재료에는 예를 들어, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 등이 있다.
또한, 절연체(1402)로서, TEOS(Tetra-Ethyl-Ortho-Silicate) 또는 실레인 등과, 산소 또는 아산화질소 등을 반응시켜서 형성한 단차 피복성이 좋은 산화 실리콘을 사용하여도 좋다.
또한, 절연체(1402)를 성막한 후, 그 상면의 평탄성을 높이기 위하여 CMP법 등을 사용한 평탄화 처리를 행하여도 좋다.
절연체(1404)는 산화물을 포함하는 것이 바람직하다. 특히 가열에 의하여 일부 산소가 이탈되는 산화물 재료를 포함하는 것이 바람직하다. 적합하게는, 화학량론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물을 사용하는 것이 바람직하다. 화학량론적 조성을 만족하는 산소보다도 많은 산소를 포함하는 산화물막은 가열에 의하여 일부 산소가 이탈된다. 절연체(1404)로부터 이탈된 산소는 금속 산화물(1430)에 공급되어, 금속 산화물(1430)의 산소 결손을 저감시킬 수 있다. 그 결과, 트랜지스터의 전기 특성의 변동을 억제하여, 신뢰성을 높일 수 있다.
화학량론적 조성을 만족하는 산소보다도 많은 산소를 포함하는 산화물막은 예를 들어, TDS(Thermal Desorption Spectroscopy) 분석에서, 산소 원자로 환산한 산소의 이탈량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물막이다. 또한, 상기 TDS 분석 시의 막의 표면 온도로서는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위가 바람직하다.
절연체(1404)는 금속 산화물(1430)에 산소를 공급할 수 있는 산화물을 포함하는 것이 바람직하다. 예를 들어, 산화 실리콘 또는 산화질화 실리콘을 포함하는 재료를 사용하는 것이 바람직하다.
또는, 절연체(1404)로서 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄 등의 금속 산화물을 사용하여도 좋다.
절연체(1404)에 산소를 과잉으로 포함시키기 위해서는, 예를 들어 산소 분위기에서 절연체(1404)를 형성하면 좋다. 또는, 형성후의 절연체(1404)에 산소를 도입하여 산소를 과잉으로 함유하는 영역을 형성하여도 좋고, 양쪽의 수단을 조합하여도 좋다.
예를 들어, 형성 후의 절연체(1404)에 산소(적어도 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 포함함)를 도입하여 산소를 과잉으로 함유하는 영역을 형성한다. 산소의 도입 방법으로서는 이온 주입법, 이온 도핑법, 플라스마 이머전 이온 주입법, 플라스마 처리 등을 이용할 수 있다.
산소 도입 방법에는 산소를 포함한 가스를 사용할 수 있다. 산소를 포함하는 가스로서는, 예를 들어 산소, 아산화질소, 이산화질소, 이산화탄소, 일산화탄소 등을 사용할 수 있다. 또한, 산소 도입 처리에서, 산소를 포함하는 가스에 희가스를 포함시켜도 좋다. 또는, 수소 등을 포함시켜도 좋다. 예를 들어, 이산화탄소, 수소 및 아르곤의 혼합 가스를 사용하면 좋다.
또한, 절연체(1404)를 성막한 후, 그 상면의 평탄성을 높이기 위하여 CMP법 등을 사용한 평탄화 처리를 행하여도 좋다.
절연체(1403)는 절연체(1404)에 포함되는 산소가 도전체(1414)에 포함되는 금속과 결합되어 절연체(1404)에 포함되는 산소가 감소되는 것을 방지하는 패시베이션 기능을 갖는다.
절연체(1403)는 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등을 차단할 수 있는 기능을 갖는다. 절연체(1403)를 제공함으로써, 금속 산화물(1430)로부터 외부로 산소가 확산되는 것과, 외부로부터 금속 산화물(1430)로 수소, 물 등이 들어가는 것을 막을 수 있다.
절연체(1403)로서는, 예를 들어 질화물 절연체를 사용할 수 있다. 이 질화물 절연체로서는 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등이 있다. 또한, 질화물 절연체 대신에 산소, 수소, 물 등에 대한 차단 효과를 갖는 산화물 절연체를 제공하여도 좋다. 산화물 절연체로서는, 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄 등이 있다.
트랜지스터(1400)는 전하 포획층에 전자를 주입함으로써 문턱 전압을 제어할 수 있게 된다. 전하 포획층은 절연체(1402) 또는 절연체(1403)에 제공하는 것이 바람직하다. 예를 들어, 절연체(1403)를 산화 하프늄, 산화 알루미늄, 산화 탄탈럼, 알루미늄 실리케이트 등으로 형성함으로써 전하 포획층으로서 기능시킬 수 있다.
<<게이트 전극>>
도전체(1412)는 제 1 게이트 전극으로서 기능한다. 또한, 도전체(1412)는 복수의 도전체가 중첩된 적층 구조로 하여도 좋다. 또한, 게이트 전극의 도전체(1414)는 제 2 게이트 전극으로서 기능한다.
도전체(1412) 내지 도전체(1414)는 구리(Cu), 텅스텐(W), 몰리브데넘(Mo), 금(Au), 알루미늄(Al), 망가니즈(Mn), 타이타늄(Ti), 탄탈럼(Ta), 니켈(Ni), 크로뮴(Cr), 납(Pb), 주석(Sn), 철(Fe), 코발트(Co), 루테늄(Ru), 백금(Pt), 이리듐(Ir), 스트론튬(Sr)의 저저항 재료로 이루어지는 단체, 합금, 또는 이들을 주성분으로 하는 화합물을 포함한 도전막의 단층 또는 적층으로 하는 것이 바람직하다. 특히, 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등 고융점 재료를 사용하는 것이 바람직하다. 또한, 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 또한 Cu-Mn 합금을 사용하면, 산소를 포함하는 절연체와의 계면에 산화 망가니즈를 형성하고, 산화 망가니즈가 Cu의 확산을 억제하는 기능을 갖기 때문에 바람직하다.
또한, 도전체(1412) 및/또는 도전체(1414)로서, 금속 산화물(1431) 내지 금속 산화물(1433) 중 어느 하나를 사용하여도 좋다. 이 경우, 금속 산화물(1431) 내지 금속 산화물(1433)을 도전체로서 기능시키기 때문에 별도 공정을 수행할 필요가 있다. 구체적으로는, 도전체(1412) 및/또는 도전체(1414)로서, 금속 산화물(1431) 내지 금속 산화물(1433) 중 어느 하나를 형성하고, 절연체(1407)로서 질화 실리콘을 CVD법 등 수소를 포함하는 플라스마를 사용하여 성막함으로써 금속 산화물(1431) 내지 금속 산화물(1433)의 저항을 낮게 할 수 있다. 이에 의하여, 금속 산화물(1431) 내지 금속 산화물(1433)을 도전체로서 도전체(1412) 또는 도전체(1414)에 사용할 수 있다.
<<금속 산화물>>
금속 산화물(1431)의 자세한 사항은 도 15에 도시된 금속 산화물(1230a)의 기재를 참조하면 좋다. 또한, 금속 산화물(1432)의 자세한 사항은 도 15에 도시된 금속 산화물(1230b)의 기재를 참조하면 좋다. 또한, 금속 산화물(1433)의 자세한 사항은 도 15에 도시된 금속 산화물(1230c)의 기재를 참조하면 좋다.
<<저저항 영역>>
도 21의 (D)에 도 21의 (B)의 부분 확대도를 도시하였다. 도 21의 (D)에 도시된 바와 같이, 금속 산화물(1430)에는 영역(1461a), 영역(1461b), 영역(1461c), 영역(1461d), 및 영역(1461e)이 형성되어 있다. 영역(1461b) 내지 영역(1461e)은 영역(1461a)에 비하여 도펀트의 농도가 높고, 저저항화되어 있다. 또한, 영역(1461b) 및 영역(1461c)은 영역(1461d) 및 영역(1461e)에 비하여 수소의 농도가 높고, 더 저저항화되어 있다. 예를 들어, 영역(1461a)은 영역(1461b) 또는 영역(1461c)의 도펀트의 최대 농도에 대하여 5% 이하의 농도의 영역, 2% 이하의 농도의 영역, 또는 1% 이하의 농도의 영역으로 하면 좋다. 또한, 도펀트를 도너, 억셉터, 불순물, 또는 원소라고 바꿔 말할 수 있다.
도 21의 (D)에 도시된 바와 같이, 금속 산화물(1430)에서, 영역(1461a)은 도전체(1412)와 대략 중첩되는 영역이고, 영역(1461b), 영역(1461c), 영역(1461d), 및 영역(1461e)은 영역(1461a)을 제외한 영역이다. 영역(1461b) 및 영역(1461c)에서는 금속 산화물(1433)의 상면이 절연체(1407)와 접촉한다. 영역(1461d) 및 영역(1461e)에서는 금속 산화물(1433)의 상면이 절연체(1409) 또는 절연체(1406)와 접촉한다. 즉, 도 21의 (D)에 도시된 바와 같이, 영역(1461b)과 영역(1461d)의 경계는 절연체(1407)와 절연체(1409)의 측면 단부의 경계와 중첩되는 부분이다. 영역(1461c)과 영역(1461e)의 경계에 대해서도 마찬가지이다. 여기서, 영역(1461d) 및 영역(1461e)의 일부가 금속 산화물(1432)의 도전체(1412)와 중첩되는 영역(채널 형성 영역)의 일부와 중첩되는 것이 바람직하다. 예를 들어, 영역(1461d) 및 영역(1461e)의 채널 길이 방향의 측면 단부는 도전체(1412)의 측면 단부보다 거리(d)만큼 도전체(1412)의 내측에 위치하는 것이 바람직하다. 이때, 절연체(1406)의 막 두께(t406) 및 거리(d)는 0.25t406<d<t406을 만족시키는 것이 바람직하다.
이와 같이, 금속 산화물(1430)의 도전체(1412)와 중첩되는 영역의 일부에 영역(1461d) 및 영역(1461e)이 형성된다. 이로써, 트랜지스터(1400)의 채널 형성 영역과 저저항화된 영역(1461d) 및 영역(1461e)이 접촉하고, 영역(1461d) 및 영역(1461e)과, 영역(1461a) 사이에 고저항의 오프셋 영역이 형성되지 않기 때문에 트랜지스터(1400)의 온 전류를 증대시킬 수 있다. 또한, 영역(1461d) 및 영역(1461e)의 채널 길이 방향의 측면 단부가 상기 범위를 만족시켜 형성됨으로써, 영역(1461d) 및 영역(1461e)이 채널 형성 영역에 대하여 지나치게 깊이 형성되어 항상 도통 상태가 되는 것도 막을 수 있다.
영역(1461b), 영역(1461c), 영역(1461d) 및 영역(1461e)은 이온 주입법 등의 이온 도핑 처리에 의하여 형성된다. 그러므로, 도 21의 (D)에 도시된 바와 같이 영역(1461d) 및 영역(1461e)의 채널 길이 방향의 측면 단부의 위치가 금속 산화물(1433) 상면으로부터 깊어짐에 따라, 금속 산화물(1430)의 채널 길이 방향의 측면 단부 측으로 시프트되는 경우가 있다. 이때, 거리(d)는 가장 도전체(1412)의 내측 가까이에 위치하는 영역(1461d) 및 영역(1461e)의 채널 길이 방향의 측면 단부와 도전체(1412)의 채널 길이 방향의 측면 단부와의 거리로 한다.
이 경우, 예를 들어, 금속 산화물(1431) 중에 형성되는 영역(1461d) 및 영역(1461e)이 도전체(1412)와 중첩되는 영역에 형성되지 않는 경우가 있다. 이 경우, 금속 산화물(1431) 또는 금속 산화물(1432)에 형성되는 영역(1461d) 및 영역(1461e) 중 적어도 일부가 도전체(1412)와 중첩되는 영역에 형성되는 것이 바람직하다.
또한, 금속 산화물(1431), 금속 산화물(1432), 및 금속 산화물(1433)과 절연체(1407)의 계면 근방에 저저항 영역(1451) 및 저저항 영역(1452)이 형성되는 것이 바람직하다. 저저항 영역(1451) 및 저저항 영역(1452)은 절연체(1407)에 포함되는 원소 중 적어도 하나가 포함된다. 저저항 영역(1451) 및 저저항 영역(1452)의 일부가 금속 산화물(1432)의 도전체(1412)와 중첩되는 영역(채널 형성 영역)과 대략 접촉하거나, 이 영역의 일부와 중첩되는 것이 바람직하다.
또한, 금속 산화물(1433)은 절연체(1407)와 접촉되는 영역이 크기 때문에 저저항 영역(1451) 및 저저항 영역(1452)은 금속 산화물(1433)에 형성되기 쉽다. 금속 산화물(1433)에서의 저저항 영역(1451) 및 저저항 영역(1452)은 금속 산화물(1433)의 저저항 영역(1451) 및 저저항 영역(1452)이 아닌 영역(예를 들어, 금속 산화물(1433)의 도전체(1412)와 중첩되는 영역))보다 절연체(1407)에 포함되는 원소의 농도가 높다.
영역(1461b) 중에 저저항 영역(1451)이 형성되고, 영역(1461c) 중에 저저항 영역(1452)이 형성된다. 금속 산화물(1430)의 이상적인 구조는 예를 들어, 첨가 원소의 농도가 가장 높은 영역이 저저항 영역(1451), 저저항 영역(1452)이고, 다음으로 농도가 높은 영역이 영역(1461b), 영역(1461c) 내지 영역(1461e) 중 저저항 영역(1451), 저저항 영역(1452)을 포함하지 않는 영역이고, 농도가 가장 낮은 영역이 영역(1461a)인 것이다. 첨가 원소란, 영역(1461b), 영역(1461c)을 형성하기 위한 도펀트, 및 저저항 영역(1451), 저저항 영역(1452)에 절연체(1407)로부터 첨가되는 원소가 해당된다.
또한, 트랜지스터(1400)에서는 저저항 영역(1451), 저저항 영역(1452)이 형성되는 구성으로 하였지만, 본 실시형태에 기재된 반도체 장치는 반드시 이에 한정되는 것은 아니다. 예를 들어, 영역(1461b) 및 영역(1461c)의 저항이 충분히 낮은 경우, 저저항 영역(1451) 및 저저항 영역(1452)을 형성할 필요는 없다.
<<게이트 절연막>>
절연체(1406)는 비유전율이 높은 절연체를 갖는 것이 바람직하다. 예를 들어, 절연체(1406)는 산화 갈륨, 산화 하프늄, 알루미늄 및 하프늄을 갖는 산화물, 알루미늄 및 하프늄을 갖는 산화질화물, 실리콘 및 하프늄을 갖는 산화물, 또는 실리콘 및 하프늄을 갖는 산화질화물 등을 갖는 것이 바람직하다.
또한, 절연체(1406)는 산화 실리콘 또는 산화질화 실리콘과, 비유전율이 높은 절연체의 적층 구조를 갖는 것이 바람직하다. 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 비유전율이 높은 절연체와 조합함으로써 열적으로 안정적이고, 비유전율이 높은 적층 구조로 할 수 있다. 예를 들어, 산화 알루미늄, 산화 갈륨, 또는 산화 하프늄을 금속 산화물(1433) 측에 가짐으로써, 산화 실리콘 또는 산화질화 실리콘에 포함되는 실리콘이 금속 산화물(1432)에 혼입되는 것을 억제할 수 있다.
또한, 예를 들어, 산화 실리콘 또는 산화질화 실리콘을 금속 산화물(1433) 측에 가짐으로써, 산화 알루미늄, 산화 갈륨 또는 산화 하프늄과, 산화 실리콘 또는 산화질화 실리콘의 계면에 트랩 센터가 형성되는 경우가 있다. 이 트랩 센터는 전자를 포획함으로써 트랜지스터의 문턱 전압을 양의 방향으로 변동시킬 수 있는 경우가 있다.
<<층간 절연막, 보호 절연막>>
절연체(1407)는, 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등을 차단할 수 있는 기능을 갖는다. 절연체(1407)를 제공함으로써 금속 산화물(1430)로부터 산소가 외부로 확산되는 것과, 외부로부터 금속 산화물(1430)에 수소, 물 등이 들어가는 것을 막을 수 있다.
절연체(1407)로서는, 예를 들어, 질화물 절연체를 사용할 수 있다. 이 질화물 절연체로서는 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등이 있다. 또한, 질화물 절연체 대신에 산소, 수소, 물 등에 대한 차단 효과를 갖는 산화물 절연체를 제공하여도 좋다. 산화물 절연체로서는, 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄 등이 있다.
산화 알루미늄막은 수소나 수분 등의 불순물 및 산소의 양쪽에 대하여 막을 투과시키지 않는 차단 효과가 높기 때문에 절연체(1407)에 적용하는 것이 바람직하다.
절연체(1408)에는 산화 알루미늄, 질화산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼 등으로부터 선택된 1종류 이상을 포함하는 절연체를 사용할 수 있다. 또한, 절연체(1408)에는 폴리이미드 수지, 폴리아마이드 수지, 아크릴 수지, 실록산 수지, 에폭시 수지, 페놀 수지 등의 수지를 사용할 수도 있다. 또한, 절연체(1408)는 상술한 재료의 적층이라도 좋다.
<트랜지스터의 구성예 5>
도 22의 (A) 및 (B)는 트랜지스터(1600)의 상면도 및 단면도이다. 도 22의 (A)는 상면도이고, 도 22의 (A)에서의 일점쇄선 A-B 방향을 따라 자른 단면이 도 22의 (B)에 상당한다. 또한, 도 22의 (A) 및 (B)에서는 도면의 명료화를 위하여 일부의 요소를 확대, 축소하여 도시하거나 생략하였다. 또한, 일점쇄선 A-B 방향을 채널 길이 방향이라고 부르는 경우가 있다.
도 22의 (B)에 도시된 트랜지스터(1600)는 제 1 게이트로서 기능하는 도전체(1609)와, 제 2 게이트로서 기능하는 도전체(1608)와, 반도체(1602)와, 소스 및 드레인으로서 기능하는 도전체(1603) 및 도전체(1604)와, 절연체(1601)와, 절연체(1605)와, 절연체(1606)와, 절연체(1607)를 갖는다.
도전체(1609)는 절연 표면 위에 제공된다. 도전체(1609)와 반도체(1602)는 절연체(1601)를 사이에 개재하여 서로 중첩된다. 또한, 도전체(1608)와 반도체(1602)는 절연체(1605), 절연체(1606), 및 절연체(1607)를 사이에 개재하여 서로 중첩된다. 또한, 도전체(1603) 및 도전체(1604)는 반도체(1602)에 접속된다.
도전체(1609) 및 도전체(1608)의 자세한 사항은 도 21에 도시된 도전체(1412) 또는 도전체(1414)에 대한 기재를 참조하면 좋다.
도전체(1609)와 도전체(1608)에는 다른 전위가 공급되어도 좋고, 동시에 같은 전위가 공급되어도 좋다. 트랜지스터(1600)는 제 2 게이트 전극으로서 기능하는 도전체(1608)가 제공됨으로써 문턱 전압을 안정화시킬 수 있다. 또한, 도전체(1608)는 경우에 따라 생략하여도 좋다.
반도체(1602)의 자세한 사항은 도 15에 도시된 금속 산화물(1230b)에 대한 기재를 참조하면 좋다. 또한, 반도체(1602)는 1층이라도 좋고, 복수의 반도체층의 적층이라도 좋다.
도전체(1603) 및 도전체(1604)는 구리(Cu), 텅스텐(W), 몰리브데넘(Mo), 금(Au), 알루미늄(Al), 망가니즈(Mn), 타이타늄(Ti), 탄탈럼(Ta), 니켈(Ni), 크로뮴(Cr), 납(Pb), 주석(Sn), 철(Fe), 코발트(Co), 루테늄(Ru), 백금(Pt), 이리듐(Ir), 스트론튬(Sr)의 저저항 재료로 이루어지는 단체, 합금, 또는 이들을 주성분으로 하는 화합물을 포함한 도전체의 단층 또는 적층으로 하는 것이 바람직하다. 특히, 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등 고융점 재료를 사용하는 것이 바람직하다. 또한, 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 또한 Cu-Mn 합금을 사용하면, 산소를 포함하는 절연체와의 계면에 산화 망가니즈를 형성하고, 산화 망가니즈가 Cu의 확산을 억제하는 기능을 갖기 때문에 바람직하다.
또한, 도전체(1603) 및 도전체(1604)에는 산화 이리듐, 산화 루테늄, 스트론튬 루테네이트 등, 귀금속을 포함한 도전성 산화물을 사용하는 것이 바람직하다. 이들 도전성 산화물은 산화물 반도체와 접촉하여도 산화물 반도체로부터 산소를 추출하는 경우가 적어, 산화물 반도체의 산소 결손을 만들기 어렵다.
절연체(1601)의 자세한 사항에 대해서는 도 21에 도시된 절연체(1406)에 대한 기재를 참조하면 좋다.
또한, 도 22의 (B)에서는, 반도체(1602), 도전체(1603), 및 도전체(1604) 위에, 절연체(1605) 내지 절연체(1607)가 이 순서대로 적층되어 제공되어 있는 경우를 예시하였지만, 반도체(1602), 도전체(1603), 및 도전체(1604) 위에 제공되는 절연체는 1층이라도 좋고 복수의 절연체의 적층이라도 좋다.
반도체(1602)에 산화물 반도체를 사용한 경우, 절연체(1606)는 화학량론적 조성 이상의 산소가 포함되어 있으며, 가열에 의하여 이 산소의 일부를 반도체(1602)에 공급하는 기능을 갖는 절연체인 것이 바람직하다. 단, 절연체(1606)를 반도체(1602) 위에 직접 제공하면 절연체(1606)의 형성 시에 반도체(1602)가 대미지를 받게 되는 경우, 도 22의 (B)에 도시된 바와 같이 절연체(1605)를 반도체(1602)와 절연체(1606) 사이에 제공하면 좋다. 절연체(1605)는 그 형성 시에 반도체(1602)가 받게 되는 대미지가 절연체(1606)의 경우보다 작고, 또한 산소를 투과시키는 기능을 갖는 절연체인 것이 바람직하다. 단, 반도체(1602)가 받게 되는 대미지를 작게 억제하면서 반도체(1602) 위에 절연체(1606)를 직접 형성할 수 있으면, 절연체(1605)를 반드시 제공하지 않아도 된다.
예를 들어, 절연체(1605) 및 절연체(1606)로서, 산화 실리콘 또는 산화질화 실리콘을 포함하는 재료를 사용하는 것이 바람직하다. 또는, 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄 등의 금속 산화물을 사용할 수도 있다.
절연체(1607)는 산소, 수소, 물의 확산을 방지하는 차단 효과를 갖는 것이 바람직하다. 또는, 절연체(1607)는 수소, 물의 확산을 방지하는 차단 효과를 갖는 것이 바람직하다.
절연체는 밀도가 높고 치밀할수록, 또한 댕글링 본드(dangling bond)가 적어서 화학적으로 안정될수록, 더 높은 차단 효과를 나타낸다. 산소, 수소, 물의 확산을 방지하는 차단 효과를 나타내는 절연체는 예를 들어 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄 등을 사용하여 형성할 수 있다. 수소, 물의 확산을 방지하는 차단 효과를 나타내는 절연체는 예를 들어 질화 실리콘, 질화산화 실리콘 등을 사용할 수 있다.
절연체(1607)가 물이나 수소 등의 확산을 방지하는 차단 효과를 갖는 경우, 패널 내의 수지나, 패널의 외부에 존재하는 물, 수소 등의 불순물이 반도체(1602)에 침입하는 것을 방지할 수 있다. 반도체(1602)에 산화물 반도체를 사용하는 경우, 산화물 반도체에 침입한 물 또는 수소의 일부는 전자 공여체(도너)가 되기 때문에, 상기 차단 효과를 갖는 절연체(1607)를 사용함으로써 트랜지스터(1600)의 문턱 전압이 도너의 생성에 의하여 변동되는 것을 막을 수 있다.
또한, 반도체(1602)에 산화물 반도체를 사용하는 경우, 절연체(1607)가 산소의 확산을 막는 차단 효과를 가짐으로써, 산화물 반도체로부터의 산소가 외부로 확산되는 것을 막을 수 있다. 따라서, 산화물 반도체 중에 있어서, 도너가 되는 산소 결손이 저감되기 때문에, 트랜지스터(1600)의 문턱 전압이 도너의 생성에 의하여 변동되는 것을 막을 수 있다.
또한, 본 실시형태는 본 명세서에 기재된 다른 실시형태와 적절히 조합될 수 있다.
(실시형태 9)
본 실시형태에서는 상술한 실시형태에서 설명한 OS 트랜지스터에 적용할 수 있는 산화물 반도체막의 구조에 대하여 설명한다.
산화물 반도체는 단결정 산화물 반도체와, 그 외의 비단결정 산화물 반도체로 구별된다. 비단결정 산화물 반도체로서는, CAAC-OS, 다결정 산화물 반도체, nc-OS, a-like OS(amorphous-like Oxide Semiconductor), 및 비정질 산화물 반도체 등이 있다.
또한 다른 관점에서는, 산화물 반도체는 비정질 산화물 반도체와, 그 이외의 결정성 산화물 반도체로 나뉜다. 결정성 산화물 반도체로서는, 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 nc-OS 등이 있다.
비정질 구조는 일반적으로, 등방적이고 불균질 구조를 갖지 않는다, 준안정 상태에 있고 원자의 배치가 고정화되어 있지 않다, 결합 각도가 유연하다, 단거리 질서는 갖지만 장거리 질서를 갖지 않는다 등으로 생각되고 있다.
즉, 안정된 산화물 반도체를 완전한 비정질(completely amorphous) 산화물 반도체라고 부를 수는 없다. 또한, 등방적이지 않은(예를 들어, 미소한 영역에서 주기 구조를 갖는) 산화물 반도체를 완전한 비정질 산화물 반도체라고 부를 수는 없다. 한편, a-like OS는 등방적이지 않지만 공동(보이드라고도 부름)을 갖는 불안정한 구조이다. 불안정하다는 점에서는 a-like OS는 물성적으로는 비정질 산화물 반도체에 가깝다.
＜CAAC-OS＞
우선, CAAC-OS에 대하여 설명한다.
CAAC-OS는 c축 배향된 복수의 결정부(펠릿이라고도 함)를 포함하는 산화물 반도체의 일종이다.
CAAC-OS를 X선 회절(XRD: X-Ray Diffraction)에 의하여 해석한 경우에 대하여 설명한다. 예를 들어, 공간군 R-3m으로 분류되는 InGaZnO4의 결정을 갖는 CAAC-OS에 대하여, out-of-plane법에 의한 구조 해석을 수행하면, 도 23의 (A)에 도시된 바와 같이 회절각(2θ)이 31° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4의 결정의 (009)면에서 유래하기 때문에, CAAC-OS에서 결정이 c축 배향성을 갖고 c축이 CAAC-OS의 막이 형성되는 면(피형성면이라고도 함), 또는 상면에 실질적으로 수직인 방향으로 배향되는 것을 확인할 수 있다. 또한, 2θ가 31° 근방일 때의 피크 외에도 2θ가 36° 근방일 때도 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때의 피크는 공간군 Fd-3m으로 분류되는 결정 구조에 기인한다. 그러므로, CAAC-OS는 상기 피크를 나타내지 않는 것이 바람직하다.
한편, CAAC-OS에 대하여, 피형성면에 평행한 방향으로부터 X선을 입사시키는 in-plane법에 의한 구조 해석을 수행하면, 2θ가 56° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4의 결정의 (110)면에서 유래된다. 그리고, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로서 시료를 회전시키면서 분석(φ스캔)을 수행하여도, 도 23의 (B)에 도시된 바와 같이 명료한 피크는 나타나지 않는다. 한편, 단결정 InGaZnO4에 대하여 2θ를 56° 근방에 고정하고 φ스캔을 수행한 경우, 도 23의 (C)에 도시된 바와 같이, (110)면과 등가인 결정면에서 유래되는 피크가 6개 관찰된다. 따라서, XRD를 사용한 구조 해석으로부터, CAAC-OS는 a축 및 b축의 배향이 불규칙한 것을 확인할 수 있다.
이어서, 전자 회절에 의하여 해석한 CAAC-OS에 대하여 설명한다. 예를 들어, InGaZnO4의 결정을 갖는 CAAC-OS에 대하여, 프로브 직경이 300nm인 전자선을 CAAC-OS의 피형성면에 평행하게 입사시키면, 도 23의 (D)와 같은 회절 패턴(제한 시야 전자 회절 패턴이라고도 함)이 나타나는 경우가 있다. 이 회절 패턴에는 InGaZnO4의 결정의 (009)면에 기인하는 스폿이 포함된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 실질적으로 수직인 방향을 향하고 있는 것을 알 수 있다. 한편, 동일한 시료에 대하여, 프로브 직경이 300nm인 전자선을 시료면에 수직으로 입사시켰을 때의 회절 패턴을 도 23의 (E)에 나타내었다. 도 23의 (E)로부터, 링 형상의 회절 패턴이 확인된다. 따라서, 프로브 직경이 300nm인 전자선을 이용한 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿의 a축 및 b축은 배향성을 갖지 않는 것을 알 수 있다. 또한, 도 23의 (E)에서의 제 1 링은 InGaZnO4의 결정의 (010)면 및 (100)면 등에 기인한다고 생각된다. 또한, 도 23의 (E)에서의 제 2 링은 (110)면 등에 기인한다고 생각된다.
또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의하여, CAAC-OS의 명시야상과 회절 패턴의 복합 해석상(고분해능 TEM 이미지이라고도 함)을 관찰하면, 복수의 펠릿을 확인할 수 있다. 한편, 고분해능 TEM 이미지에서도 펠릿들간의 경계, 즉 결정립계(그레인 바운더리라고도 함)를 명확하게 확인할 수 없는 경우가 있다. 그러므로, CAAC-OS는 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
도 24의 (A)에 시료면과 실질적으로 평행한 방향에서 관찰한 CAAC-OS의 단면의 고분해능 TEM 이미지를 나타내었다. 고분해능 TEM 이미지의 관찰에는 구면 수차 보정(Spherical Aberration Corrector) 기능을 이용하였다. 구면 수차 보정 기능을 사용한 고분해능 TEM 이미지를, 특히 Cs 보정 고분해능 TEM 이미지라고 부른다. Cs 보정 고분해능 TEM 이미지는 예를 들어, 원자 분해능 분석 전자 현미경(일본전자 주식회사 제조, JEM-ARM200F) 등에 의하여 관찰할 수 있다.
도 24의 (A)로부터, 금속 원자가 층상으로 배열되어 있는 영역인 펠릿을 확인할 수 있다. 펠릿 하나의 크기는 1nm 이상인 것이나, 3nm 이상인 것이 있는 것을 알 수 있다. 따라서, 펠릿을 나노 결정(nc: nanocrystal)이라고 부를 수도 있다. 또한, CAAC-OS를, CANC(C-Axis Aligned nanocrystals)를 갖는 산화물 반도체라고 부를 수도 있다. 펠릿은 CAAC-OS의 피형성면 또는 상면의 요철을 반영하고 있으며, CAAC-OS의 피형성면 또는 상면과 평행이 된다.
또한, 도 24의 (B) 및 (C)에 시료면과 실질적으로 수직인 방향으로부터 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지를 나타내었다. 도 24의 (D) 및 (E)는 각각 도 24의 (B) 및 (C)를 화상 처리한 이미지이다. 아래에서는 화상 처리의 방법에 대하여 설명한다. 우선, 도 24의 (B)를 고속 푸리에 변환(FFT: Fast Fourier Transform) 처리함으로써, FFT상을 취득한다. 다음에, 취득한 FFT상에서 원점을 기준으로, 2.8nm-1에서 5.0nm-1 사이의 범위가 남도록 마스크 처리를 한다. 이어서, 마스크 처리한 FFT상을 역고속 푸리에 변환(IFFT: Inverse Fast Fourier Transform) 처리함으로써 화상 처리한 상을 취득한다. 이와 같이 취득한 상을 FFT 필터링상이라고 부른다. FFT 필터링상은 Cs 보정 고분해능 TEM 이미지에서 주기 성분을 추출한 상이고 격자 배열을 나타낸 것이다.
도 24의 (D)에서는, 격자 배열이 흐트러진 부분을 파선으로 나타내었다. 파선으로 둘러싸인 영역이 하나의 펠릿이다. 그리고, 파선으로 나타낸 부분이 펠릿과 펠릿의 연결부이다. 파선은 육각형상이기 때문에 펠릿이 육각형상인 것을 알 수 있다. 또한, 펠릿의 형상은 정육각형상에 한정되지 않고, 비정육각형상인 경우가 많다.
도 24의 (E)에서는, 격자 배열이 정렬된 영역과, 격자 배열이 정렬된 다른 영역 사이를 점선으로 나타내었다. 점선 근방에서도 명확한 결정립계를 확인할 수 없다. 점선 근방의 격자점을 중심으로 주위의 격자점을 연결하면, 변형된(distorted) 육각형이나 오각형 또는/및 칠각형 등이 형성된다. 즉, 격자 배열을 변형하게 함으로써 결정립계의 형성이 억제되는 것을 알 수 있다. 이것은, CAAC-OS가 a-b면 방향에서 산소 원자의 배열이 밀집하지 않은 것이나, 금속 원소가 치환되어 원자 사이의 결합 거리가 변화하는 것 등에 의하여 변형을 허용할 수 있기 때문이라고 생각된다.
상술한 바와 같이, CAAC-OS는 c축 배향성을 갖고, 또한, a-b면 방향에서 복수의 펠릿(나노 결정)이 연결되어, 변형을 갖는 결정 구조가 된다. 따라서, CAAC-OS를 CAA crystal(c-axis-aligned a-b-plane-anchored crystal)을 갖는 산화물 반도체라고 부를 수도 있다.
CAAC-OS는 결정성이 높은 산화물 반도체이다. 산화물 반도체의 결정성은 불순물의 혼입이나 결함의 생성 등에 의하여 저하되는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고도 할 수 있다.
또한, 불순물은 산화물 반도체의 주성분 이외의 원소로, 수소, 탄소, 실리콘, 전이 금속(transition metal) 원소 등이 있다. 예를 들어, 실리콘 등의, 산화물 반도체를 구성하는 금속 원소보다도 산소와의 결합력이 강한 원소는 산화물 반도체로부터 산소를 빼앗음으로써 산화물 반도체의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에 산화물 반도체의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다.
＜nc-OS＞
이어서, nc-OS에 대하여 설명한다.
nc-OS를 XRD에 의하여 해석한 경우에 대하여 설명한다. 예를 들어, nc-OS에 대하여 out-of-plane법에 의한 구조 해석을 행하면 배향성을 나타내는 피크가 나타나지 않는다. 즉, nc-OS의 결정은 배향성을 갖지 않는다.
또한, 예를 들어, InGaZnO4의 결정을 갖는 nc-OS를 박편화하고, 두께가 34nm의 영역에 대하여, 프로브 직경 50nm의 전자선을 피형성면에 평행하게 입사시키면, 도 25의 (A)에 나타낸 바와 같은 링 형상의 회절 패턴(나노빔 전자 회절 패턴)이 관측된다. 또한, 같은 시료에 프로브 직경 1nm의 전자선을 입사시켰을 때의 회절 패턴(나노빔 전자 회절 패턴)을 도 25의 (B)에 나타내었다. 도 25의 (B)에서는 링 형상의 영역 내에 복수의 스폿이 관측된다. 따라서, nc-OS는 프로브 직경 50nm의 전자선을 입사시켜도 질서성이 확인되지 않지만, 프로브 직경 1nm의 전자선을 입사시키면 질서성이 확인된다.
또한, 두께가 10nm 미만인 영역에 대하여 프로브 직경 1nm의 전자선을 입사시키면, 도 25의 (C)에 나타낸 바와 같이, 스폿이 대략 정육각형상으로 배치된 전자 회절 패턴이 관측되는 경우가 있다. 따라서, 두께가 10nm 미만인 범위에서, nc-OS가 질서성이 높은 영역, 즉, 결정을 갖는 것을 알 수 있다. 또한, 결정이 다양한 방향을 향하기 때문에 규칙적인 전자 회절 패턴이 관측되지 않는 영역도 있다.
도 25의 (D)는 피형성면에 실질적으로 평행한 방향으로부터 관찰한 nc-OS의 단면의 Cs 보정 고분해능 TEM 이미지이다. nc-OS는 고분해능 TEM 이미지에서, 보조선으로 나타낸 부분 등과 같이, 결정부를 확인할 수 있는 영역과 명확한 결정부를 확인할 수 없는 영역을 갖는다. nc-OS에 포함되는 결정부는 1nm 이상 10nm 이하의 크기이며, 특히 1nm 이상 3nm 이하의 크기인 경우가 많다. 또한, 결정부의 크기가 10nm보다 크고 100nm 이하인 산화물 반도체를 미결정 산화물 반도체(micro crystalline oxide semiconductor)라고 부르는 경우가 있다. nc-OS는 예를 들어 고분해능 TEM 이미지에서는, 결정립계를 명확하게 확인할 수 없는 경우가 있다. 또한, 나노 결정은 CAAC-OS에 있어서의 펠릿과 기원이 같을 가능성이 있다. 그러므로, 아래에서는 nc-OS의 결정부를 펠릿이라고 부르는 경우가 있다.
이와 같이, nc-OS는 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS는 상이한 펠릿 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, 막 전체에서 배향성이 확인되지 않는다. 따라서, nc-OS는 분석 방법에 따라서는 a-like OS나 비정질 산화물 반도체와 구별이 되지 않는 경우가 있다.
또한, 펠릿(나노 결정) 사이에서 결정 방위가 규칙성을 갖지 않기 때문에 nc-OS를 RANC(Random Aligned nanocrystals)를 갖는 산화물 반도체, 또는 NANC(Non-Aligned nanocrystals)를 갖는 산화물 반도체라고 부를 수도 있다.
nc-OS는 비정질 산화물 반도체보다도 규칙성이 높은 산화물 반도체이다. 그러므로, nc-OS는 a-like OS나 비정질 산화물 반도체보다도 결함 준위 밀도가 낮다. 단, nc-OS는 상이한 펠릿 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, nc-OS는 CAAC-OS와 비교하여 결함 준위 밀도가 높다.
＜a-like OS＞
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 갖는 산화물 반도체이다.
도 26에 a-like OS의 고분해능 단면 TEM 이미지를 나타내었다. 여기서, 도 26의 (A)는 전자 조사 개시 시에 있어서의 a-like OS의 고분해능 단면 TEM 이미지이다. 도 26의 (B)는 4.3×108e-/nm2의 전자(e-) 조사 후에서의 a-like OS의 고분해능 단면 TEM 이미지이다. 도 26의 (A) 및 도 26의 (B)로부터 a-like OS는 전자 조사 개시 시부터 세로 방향으로 연장되는 줄무늬 형상의 명(明) 영역이 관찰되는 것을 알 수 있다. 또한, 명영역은 전자 조사 후에 형상이 변화되는 것을 알 수 있다. 또한, 명영역은 공동 또는 저밀도 영역이라고 추측된다.
공동을 갖기 때문에 a-like OS는 불안정한 구조이다. 아래에서는 a-like OS가 CAAC-OS 및 nc-OS에 비하여 불안정한 구조임을 나타내기 위하여 전자 조사로 인한 구조의 변화를 나타내었다.
시료로서 a-like OS, nc-OS, 및 CAAC-OS를 준비한다. 모든 시료는 In-Ga-Zn 산화물이다.
먼저, 각 시료의 고분해능 단면 TEM 이미지를 취득한다. 고분해능 단면 TEM 이미지에 의하여, 각 시료는 모두 결정부를 갖는다.
또한, InGaZnO4의 결정의 단위 격자는 In-O층 3층과 Ga-Zn-O층 6층의 총 9층이 c축 방향으로 층상으로 중첩된 구조를 갖는 것이 알려져 있다. 이들 근접하는 층들의 간격은 (009)면의 격자면 간격(d값이라고도 함)과 같은 정도이며, 결정 구조 해석으로부터 그 값은 0.29nm로 구해진다. 따라서, 이하에서 격자 줄무늬(lattice fringe)의 간격이 0.28nm 이상 0.30nm 이하인 부분을 InGaZnO4의 결정부로 간주하였다. 또한, 격자 줄무늬는 InGaZnO4의 결정의 a-b면에 대응한다.
도 27은 각 시료의 결정부(22개소 내지 30개소)의 평균의 크기를 조사한 예이다. 단, 상술한 격자 줄무늬의 길이를 결정부의 크기로 하였다. 도 27로부터, a-like OS는 TEM 이미지의 취득에 따른 누적 전자 조사량에 따라 결정부가 커지는 것을 알 수 있다. 도 27로부터, TEM에 의한 관찰 초기에는 1.2nm 정도의 크기였던 결정부(초기핵이라고도 함)가 전자(e-)의 누적 조사량이 4.2×108e-/nm2에서는 1.9nm 정도의 크기까지 성장하고 있는 것을 알 수 있다. 한편, nc-OS 및 CAAC-OS는 전자 조사 개시 시로부터 누적 전자 조사량이 4.2×108e-/nm2가 될 때까지의 범위에서 결정부의 크기가 변화되지 않는 것을 알 수 있다. 도 27로부터, 누적 전자 조사량과 상관없이 nc-OS 및 CAAC-OS의 결정부의 크기는 각각 1.3nm 정도 및 1.8nm 정도인 것을 알 수 있다. 또한, 전자선 조사 및 TEM의 관찰은 히타치 투과 전자 현미경 H-9000NAR을 사용하였다. 전자선 조사 조건은 가속 전압을 300kV, 전류 밀도를 6.7×105e-/(nm2·s), 조사 영역의 직경을 230nm로 하였다.
이와 같이, a-like OS는 전자 조사에 의하여 결정부의 성장이 보이는 경우가 있다. 한편, nc-OS 및 CAAC-OS는 전자 조사에 의한 결정부의 성장이 거의 관찰되지 않는다. 즉, a-like OS는 nc-OS 및 CAAC-OS에 비하여 불안정한 구조임을 알 수 있다.
또한, a-like OS는 공동을 갖기 때문에 nc-OS 및 CAAC-OS에 비하여 밀도가 낮은 구조를 갖는다. 구체적으로는, a-like OS의 밀도는 동일한 조성의 단결정 산화물 반도체의 밀도의 78.6% 이상 92.3% 미만이다. 또한, nc-OS의 밀도 및 CAAC-OS의 밀도는 동일한 조성의 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이다. 밀도가 단결정 산화물 반도체의 밀도의 78% 미만인 산화물 반도체는 성막하는 것 자체가 어렵다.
예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에 있어서, 능면체정(rhombohedral crystal) 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서, 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에 있어서, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 또한, 예를 들어 In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에서 nc-OS의 밀도 및 CAAC-OS의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 같은 조성인 단결정이 존재하지 않는 경우, 임의의 비율로 조성이 상이한 단결정 산화물 반도체를 조합함으로써, 원하는 조성을 갖는 단결정 산화물 반도체의 밀도에 상당하는 밀도를 짐작할 수 있다. 원하는 조성의 단결정 산화물 반도체에 상당하는 밀도는 조성이 상이한 단결정 산화물 반도체를 조합하는 비율에 대하여 가중 평균을 사용하여 짐작하면 된다. 단, 밀도는 가능한 한 적은 종류의 단결정 산화물 반도체를 조합하여 짐작하는 것이 바람직하다.
상술한 바와 같이, 산화물 반도체는 여러 가지 구조를 갖고, 각각이 다양한 특성을 갖는다. 또한, 산화물 반도체는 예를 들어 비정질 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중, 2종 이상을 갖는 적층막이라도 좋다.
＜산화물 반도체의 캐리어 밀도＞
다음에, 산화물 반도체의 캐리어 밀도에 대하여 아래에서 설명한다.
산화물 반도체의 캐리어 밀도에 영향을 미치는 요인으로서, 산화물 반도체 중의 산소 결손(Vo), 또는 산화물 반도체 중의 불순물 등을 들 수 있다.
산화물 반도체 중의 산소 결손이 많아지면, 이 산소 결손에 수소가 결합(이 상태를 VoH라고도 함)하였을 때에 결함 준위 밀도가 높게 된다. 또는, 산화물 반도체 중의 불순물이 많아지면 이 불순물에 기인하여 결함 준위 밀도가 높게 된다. 따라서, 산화물 반도체 중의 결함 준위 밀도를 제어함으로써, 산화물 반도체의 캐리어 밀도를 제어할 수 있다.
여기서, 산화물 반도체를 채널 영역에 사용하는 트랜지스터를 생각한다.
트랜지스터의 문턱 전압의 마이너스 시프트의 억제, 또는 트랜지스터의 오프 전류의 저감을 목적으로 하는 경우에 있어서는 산화물 반도체의 캐리어 밀도를 낮게 하는 것이 바람직하다. 산화물 반도체의 캐리어 밀도를 낮게 하는 경우에는, 산화물 반도체 중의 불순물 농도를 낮게 하여 결함 준위 밀도를 낮게 하면 좋다. 본 명세서 등에 있어서, 불순물 농도가 낮고 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성의 산화물 반도체의 캐리어 밀도로서는 8×1015cm-3 미만, 바람직하게는 1×1011cm-3 미만, 더 바람직하게는 1×1010cm-3 미만이고 1×10-9cm-3 이상으로 하면 좋다.
한편, 트랜지스터의 온 전류의 향상, 또는 트랜지스터의 전계 효과 이동도의 향상을 목적으로 하는 경우에는 산화물 반도체의 캐리어 밀도를 높게 하는 것이 바람직하다. 산화물 반도체의 캐리어 농도를 높게 하는 경우에는 산화물 반도체의 불순물 농도를 조금 높이거나, 산화물 반도체의 결함 준위 밀도를 조금 높이면 된다. 또는, 산화물 반도체의 밴드 갭을 더 작게 하면 좋다. 예를 들어, 트랜지스터의 Id-Vg 특성의 온/오프비를 얻을 수 있는 범위에서, 불순물 농도가 조금 높거나 결함 준위 밀도가 조금 높은 산화물 반도체는 실질적으로 진성이라고 간주할 수 있다. 또한, 전자 친화력이 크고, 이에 따라 밴드 갭이 작아지고, 결과적으로 열여기된 전자(캐리어)의 밀도가 증가된 산화물 반도체는 실질적으로 진성이라고 간주할 수 있다. 또한, 전자 친화력이 더 큰 산화물 반도체를 사용한 경우에는 트랜지스터의 문턱 전압이 더 낮게 된다.
상술한 캐리어 밀도가 높여진 산화물 반도체는 조금 n형화되어 있다. 따라서, 캐리어 밀도가 높여진 산화물 반도체를 'Slightly-n'형 산화물 반도체라고 불러도 좋다.
실질적으로 진성인 산화물 반도체의 캐리어 밀도는, 1×105cm-3 이상 1×1018cm-3 미만이 바람직하고, 1×107cm-3 이상 1×1017cm-3 이하가 더 바람직하고, 1×109cm-3 이상 5×1016cm-3 이하가 더욱 바람직하고, 1×1010cm-3 이상 1×1016cm-3 이하가 더욱 바람직하고, 1×1011cm-3 이상 1×1015cm-3 이하가 더욱더 바람직하다.
또한, 본 실시형태는 본 명세서에 기재된 다른 실시형태와 적절히 조합될 수 있다.
(본 명세서 등의 기재에 관한 부기)
상술한 실시형태에서의 각 구성의 설명에 관하여, 아래에 부기한다.
＜실시형태에서 설명한 본 발명의 일 형태에 관한 부기＞
각 실시형태에 나타내는 구성은 다른 실시형태에 나타내는 구성과 적절히 조합하여, 본 발명의 일 형태로 할 수 있다. 또한, 하나의 실시형태 중에 복수의 구성예가 기재되는 경우는 서로 구성예를 적절히 조합할 수 있다.
또한, 어떤 하나의 실시형태 중에서 기재하는 내용(일부의 내용이라도 좋음)은 그 실시형태에서 기재하는 다른 내용(일부의 내용이라도 좋음)과, 하나 또는 복수의 다른 실시형태에서 기재하는 내용(일부의 내용이라도 좋음) 중 적어도 하나의 내용에 대하여, 적용, 조합, 또는 치환 등을 행할 수 있다.
또한, 실시형태 중에서 서술하는 내용이란, 각각의 실시형태에서 다양한 도면을 참조하여 서술하는 내용, 또는 명세서에 기재되는 문장을 사용하여 서술하는 내용을 말한다.
또한, 어떤 하나의 실시형태에서 기재하는 도면(일부라도 좋음)은 그 도면의 다른 부분, 그 실시형태에서 기재하는 다른 도면(일부라도 좋음)과, 하나 또는 복수의 다른 실시형태에서 기재하는 도면(일부라도 좋음) 중 적어도 하나의 도면과 조합함으로써, 더 많은 도면을 구성시킬 수 있다.
＜서수사에 관한 부기＞
본 명세서 등에 있어서, '제 1', '제 2', '제 3'이라는 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이다. 따라서, 구성 요소의 수를 한정하는 것은 아니다. 또한, 구성 요소의 순서를 한정하는 것은 아니다. 또한, 예를 들어 본 명세서 등의 한 실시형태에서 '제 1'이라고 언급된 구성 요소를, 다른 실시형태 또는 청구범위에서 '제 2'라고 언급된 구성 요소로 할 수도 있다. 또한, 예를 들어 본 명세서 등의 한 실시형태에서 '제 1'이라고 언급된 구성 요소를 다른 실시형태, 또는 청구범위에서 생략할 수도 있다.
＜도면을 설명하는 기재에 관한 부기＞
실시형태에 대하여 도면을 참조하면서 설명한다. 단, 실시형태는 많은 상이한 형태로 실시할 수 있고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 쉽게 이해할 수 있다. 따라서, 본 발명은 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 실시형태의 발명의 구성에 있어 동일한 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 다른 도면 간에서 공통적으로 사용하고 그 반복 설명을 생략한다.
또한, 본 명세서 등에 있어서, "위에", "아래에" 등의 배치를 나타내는 어구는 구성 요소의 위치 관계를, 도면을 참조하여 설명하기 위하여 편의상 이용하였다. 구성 요소의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 변화한다. 따라서, 배치를 나타내는 어구는 명세서에서 설명한 기재에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
또한, '위'나 '아래'라는 용어는 구성 요소의 위치 관계가 바로 위 또는 바로 아래이며 직접 접촉하는 것에 한정되지 않는다. 예를 들어, "절연층 A 위의 전극 B"라는 표현이면, 절연층 A 위에 전극 B가 직접 접촉하여 형성될 필요는 없고, 절연층 A와 전극 B 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
또한, 본 명세서 등에 있어서, 블록도에서는 구성 요소를 기능마다 분류하여 서로 독립된 블록으로서 나타내었다. 그러나, 실제의 회로 등에서는, 구성 요소를 기능마다 분류하기가 어렵고, 하나의 회로에 복수의 기능이 관련되는 경우나, 복수의 회로에 걸쳐 하나의 기능이 관련되는 경우가 있다. 따라서, 블록도의 블록은 명세서에서 설명한 구성 요소에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
또한, 도면에 있어서, 크기, 층의 두께, 또는 영역은 설명의 편의상 임의의 크기로 나타낸 것이다. 따라서, 본 발명의 실시형태는 반드시 그 스케일에 한정되는 것은 아니다. 또한, 도면은 명확성을 위하여 모식적으로 도시한 것이며, 도면에 나타낸 형상 또는 값 등에 한정되지 않는다. 예를 들어, 노이즈에 의한 신호, 전압, 또는 전류의 편차, 또는 타이밍의 어긋남으로 인한 신호, 전압, 또는 전류의 편차 등이 포함될 수 있다.
또한, 도면에 있어서, 상면도(평면도, 레이아웃 도면이라고도 함)나 사시도 등에서, 도면의 명확성을 위하여 일부의 구성 요소의 기재를 생략하는 경우가 있다.
또한, 도면에 있어서 동일한 요소 또는 같은 기능을 갖는 요소, 동일한 재질의 요소, 또는 동시에 형성되는 요소 등에는 동일한 부호를 붙이는 경우가 있고 그 반복 설명을 생략하는 경우가 있다.
＜바꿔 말할 수 있는 기재에 관한 부기＞
본 명세서 등에 있어서 트랜지스터의 접속 관계를 설명할 때, 소스와 드레인 중 한쪽을 '소스 및 드레인 중 한쪽'(또는 제 1 전극 또는 제 1 단자)이라고 표기하고, 소스와 드레인 중 다른 쪽을 '소스 및 드레인 중 다른 쪽'(또는 제 2 전극 또는 제 2 단자)이라고 표기한다. 이것은, 트랜지스터의 소스와 드레인이 트랜지스터의 구조 또는 동작 조건 등에 따라 바뀌기 때문이다. 또한, 트랜지스터의 소스와 드레인의 호칭에 대해서는 소스(드레인) 단자나, 소스(드레인) 전극 등, 상황에 따라 적절히 바꿔 말할 수 있다. 또한, 본 명세서 등에서는 게이트 이외의 2개의 단자를 '제 1 단자', '제 2 단자'라고 부르는 경우나, '제 3 단자', '제 4 단자'라고 부르는 경우가 있다. 또한, 본 명세서 등에 기재되는 트랜지스터가 게이트를 2개 이상 가질 때(이 구성을 '듀얼 게이트 구조'라고 하는 경우가 있음), 이들 게이트를 제 1 게이트, 제 2 게이트라고 부르는 경우나, 프런트 게이트, 백 게이트라고 부르는 경우가 있다. 특히, '프런트 게이트'라는 어구는 단순히 '게이트'라는 어구로 서로 바꿔 말할 수 있다. 또한, '보텀 게이트'란, 트랜지스터의 제작 시에 있어서, 채널 형성 영역보다 먼저 형성되는 단자를 말하고, '톱 게이트'란, 트랜지스터의 제작 시에 있어서, 채널 형성 영역보다 나중에 형성되는 단자를 말한다.
또한, 트랜지스터는 게이트, 소스, 및 드레인이라고 불리는 3개의 단자를 갖는다. 게이트는 트랜지스터의 도통 상태, 비도통 상태를 제어하는 제어 단자로서 기능하는 단자이다. 소스 또는 드레인으로서 기능하는 2개의 입출력 단자는 트랜지스터의 형 및 각 단자에 인가되는 전위의 고저에 따라 한쪽이 소스가 되고 다른 쪽이 드레인이 된다. 그러므로, 본 명세서 등에서는 소스나 드레인이라는 용어는 서로 바꿔 이용할 수 있는 것으로 한다. 또한, 본 명세서 등에서는 게이트 이외의 2개의 단자를 '제 1 단자', '제 2 단자'라고 부르는 경우나, '제 3 단자', '제 4 단자'라고 부르는 경우가 있다.
또한, 본 명세서 등에 있어서 '전극'이나 '배선'이라는 용어는 이들 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들어, '전극'은 '배선'의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한, '전극'이나 '배선'이라는 용어는 복수의 '전극'이나 '배선'이 일체로 형성된 경우 등도 포함한다.
또한, 본 명세서 등에 있어서, 전압과 전위는 적절히 바꿔 말할 수 있다. 전압은 기준이 되는 전위로부터의 전위차를 말하고, 예를 들어 기준이 되는 전위를 그라운드 전위(접지 전위)로 하면, 전압을 전위로 바꿔 말할 수 있다. 그라운드 전위는 반드시 0V를 의미하는 것은 아니다. 또한, 전위는 상대적인 것이며, 기준이 되는 전위에 따라서는 배선 등에 공급되는 전위를 변화시키는 경우가 있다.
또한, 본 명세서 등에서 '막'이나 '층' 등의 어구는 경우 또는 상황에 따라 서로 바꿀 수 있다. 예를 들어, '도전층'이라는 용어를 '도전막'이라는 용어로 바꿀 수 있는 경우가 있다. 또는 예를 들어, '절연막'이라는 용어를 '절연층'이라는 용어로 바꿀 수 있는 경우가 있다. 또는, 경우 또는 상황에 따라, '막', '층' 등의 어구를 사용하지 않고 다른 용어로 바꿀 수 있다. 예를 들어, '도전층' 또는 '도전체'이라는 용어를 '도전체'라는 용어로 바꿀 수 있는 경우가 있다. 또는 예를 들어, '절연층', '절연막'이라는 용어를 '절연체'라는 용어로 바꿀 수 있는 경우가 있다.
또한, 본 명세서 등에 있어서, '배선', '신호선', '전원선' 등의 용어는 경우 또는 상황에 따라 서로 바꿀 수 있다. 예를 들어, '배선'이라는 용어를 '신호선'이라는 용어로 바꿀 수 있는 경우가 있다. 또한, 예를 들어, '배선'이라는 용어를 '전원선' 등의 용어로 바꿀 수 있는 경우가 있다. 또한, 그 반대도 마찬가지로, '신호선', '전원선' 등의 용어를 '배선'이라는 용어로 바꿀 수 있는 경우가 있다. '전원선' 등의 용어는 '신호선' 등의 용어로 바꿀 수 있는 경우가 있다. 또한, 그 반대도 마찬가지로, '신호선' 등의 용어는 '전원선' 등의 용어로 바꿀 수 있는 경우가 있다. 또한, 배선에 인가되어 있는 '전위'라는 용어를 경우 또는 상황에 따라 '신호' 등과 같은 용어로 변경 할 수 있는 경우가 있다. 또한, 그 반대도 마찬가지로, '신호' 등의 용어는 '전위'라는 용어로 변경 할 수 있는 경우가 있다.
<어구의 정의에 관한 부기>
아래에서는, 상술한 실시형태에서 언급한 어구의 정의에 대하여 설명한다.
<<반도체에 대하여>>
본 명세서에서 '반도체'라고 표기한 경우라도, 예를 들어 도전성이 충분히 낮은 경우에는 '절연체'로서의 특성을 갖는 경우가 있다. 또한, '반도체'와 '절연체'는 그 경계가 애매하여 엄밀하게 구별할 수 없는 경우가 있다. 따라서, 본 명세서에 기재된 '반도체'는 '절연체'라고 바꿔 말할 수 있는 경우가 있다. 마찬가지로, 본 명세서에 기재된 '절연체'는 '반도체'라고 바꿔 말할 수 있는 경우가 있다.
또한, '반도체'라고 표기한 경우라도, 예를 들어 도전성이 충분히 높은 경우에는 '도전체'로서의 특성을 가질 수 있다. 또한, '반도체'와 '도전체'는 그 경계가 애매하여 엄밀하게 구별할 수 없는 경우가 있다. 따라서, 본 명세서에 기재된 '반도체'는 '도전체'라고 바꿔 말할 수 있는 경우가 있다. 마찬가지로, 본 명세서에 기재된 '도전체'는 '반도체'라고 바꿔 말할 수 있는 경우가 있다.
또한, 반도체의 불순물이란, 예를 들어, 반도체층을 구성하는 주성분 이외를 말한다. 예를 들어, 농도가 0.1atomic% 미만의 원소는 불순물이다. 불순물이 함유됨으로써, 예를 들어, 반도체에 DOS(Density of States)가 형성되거나, 캐리어 이동도가 저하되거나, 결정성이 저하되는 것 등이 일어나는 경우가 있다. 반도체로서 산화물 반도체가 사용되는 경우, 반도체의 특성을 변화시키는 불순물로서는 예를 들어, 제 1 족 원소, 제 2 족 원소, 제 13 족 원소, 제 14 족 원소, 제 15 족 원소, 및 주성분 이외의 전이 금속 등을 들 수 있으며, 특히 예를 들어, 수소(물에도 포함됨), 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 질소 등을 들 수 있다. 산화물 반도체의 경우, 예를 들어 수소 등의 불순물의 혼입에 의하여 산소 결손을 형성하는 경우가 있다. 또한, 반도체가 실리콘층인 경우, 반도체의 특성을 변화시키는 불순물로서는 예를 들어, 산소, 수소를 제외한 제 1 족 원소, 제 2 족 원소, 제 13 족 원소, 제 15 족 원소 등이 있다.
<<트랜지스터에 대하여>>
본 명세서에서 트랜지스터란, 게이트, 드레인, 및 소스를 포함하는 적어도 3개의 단자를 갖는 소자를 말한다. 그리고, 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 형성 영역을 갖고, 드레인과 채널 형성 영역과 소스를 통하여 전류가 흐를 수 있는 소자를 말한다. 또한, 본 명세서 등에서, 채널 형성 영역이란, 전류가 주로 흐르는 영역을 말한다.
또한, 소스나 드레인의 기능은 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화되는 경우 등에는 서로 바뀌는 경우가 있다. 이 때문에, 본 명세서 등에서는, 소스나 드레인이라는 용어는 서로 바꿔 이용할 수 있는 것으로 한다.
<<스위치에 대하여>>
본 명세서 등에서 스위치란, 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되어 전류를 흘릴지 여부를 제어하는 기능을 갖는 것을 말한다. 또는, 스위치란, 전류를 흘리는 경로를 선택하여 전환하는 기능을 갖는 것을 말한다.
일례로서는 전기적 스위치 또는 기계적인 스위치 등을 사용할 수 있다. 즉, 스위치는 전류를 제어할 수 있는 것이면 좋고, 특정한 것에 한정되지 않는다.
전기적 스위치의 일례로서는, 트랜지스터(예를 들어, 바이폴러 트랜지스터, MOS 트랜지스터 등), 다이오드(예를 들어, PN 다이오드, PIN 다이오드, 쇼트키 다이오드, MIM(Metal Insulator Metal) 다이오드, MIS(Metal Insulator Semiconductor) 다이오드, 다이오드 접속 트랜지스터 등), 또는 이들을 조합한 논리 회로 등이 있다.
또한, 스위치로서 트랜지스터를 사용하는 경우, 트랜지스터의 "도통 상태"란, 트랜지스터의 소스 전극과 드레인 전극이 전기적으로 단락되어 있다고 볼 수 있는 상태를 말한다. 또한, 트랜지스터의 "비도통 상태"란, 트랜지스터의 소스 전극과 드레인 전극이 전기적으로 차단되어 있다고 볼 수 있는 상태를 말한다. 또한, 트랜지스터를 단순히 스위치로서 동작시키는 경우에는, 트랜지스터의 극성(도전형)은 특별히 한정되지 않는다.
기계적인 스위치의 일례로서, DMD(digital micromirror device)와 같이 MEMS(micro electro mechanical systems) 기술을 사용한 스위치가 있다. 이 스위치는 기계적으로 움직일 수 있는 전극을 가지며, 그 전극이 움직임으로써 도통과 비도통을 제어하여 동작한다.
<<채널 길이에 대하여>>
본 명세서 등에서 채널 길이란, 예를 들어 트랜지스터의 상면도에서, 반도체(또는 트랜지스터가 온 상태일 때에 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다.
또한, 하나의 트랜지스터에 있어서, 채널 길이가 모든 영역에서 동일한 값을 취한다고는 할 수 없다. 즉, 한 트랜지스터의 채널 길이는 한 값으로 정해지지 않는 경우가 있다. 그러므로, 본 명세서에서는 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값 또는 평균값을 채널 길이로 한다.
<<채널 폭에 대하여>>
본 명세서 등에 있어서, 채널 폭이란, 예를 들어 상면도에서 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인이 마주 보고 있는 부분의 길이를 말한다.
또한, 하나의 트랜지스터에 있어서, 채널 폭이 모든 영역에서 동일한 값을 취한다고는 할 수 없다. 즉, 한 트랜지스터의 채널 폭은 한 값으로 정해지지 않는 경우가 있다. 그러므로, 본 명세서에서는 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값을 채널 폭으로 한다.
또한, 트랜지스터의 구조에 따라서는, 실제로 채널이 형성되는 영역에서의 채널 폭(이하, 실효적인 채널 폭이라고 함)과, 트랜지스터의 상면도에서 나타내어지는 채널 폭(이하, 외견상의 채널 폭이라고 함)이 상이한 경우가 있다. 예를 들어, 입체적인 구조를 갖는 트랜지스터에서는, 실효적인 채널 폭이, 트랜지스터의 상면도에 있어서 나타내어지는 외견상의 채널 폭보다도 커지고, 그 영향을 무시할 수 없게 되는 경우가 있다. 예를 들어, 미세하고 입체적인 구조를 갖는 트랜지스터에서는 반도체의 측면에 형성되는 채널 영역의 비율이 커지는 경우가 있다. 그 경우에는 상면도에서 나타내어지는 외견상의 채널 폭보다도, 실제로 채널이 형성되는 실효적인 채널 폭이 더 크게 된다.
그런데, 입체적인 구조를 갖는 트랜지스터에 있어서는, 실효적인 채널 폭의, 실측에 의한 짐작이 어려운 경우가 있다. 예를 들어, 설계값으로부터 실효적인 채널 폭을 짐작하기 위해서는, 반도체의 형상을 이미 알고 있다는 가정이 필요하다. 따라서, 반도체의 형상을 정확히 모를 경우에는, 실효적인 채널 폭을 정확하게 측정하는 것이 어렵다.
따라서, 본 명세서에서는, 트랜지스터의 상면도에 있어서, 반도체와 게이트 전극이 중첩되는 영역에서의, 소스와 드레인이 마주 보고 있는 부분의 길이인 외견상의 채널 폭을, Surrounded Channel Width(SCW)라고 부르는 경우가 있다. 또한, 본 명세서에서는, 단순히 채널 폭이라고 기재한 경우에는 SCW 또는 외견상의 채널 폭을 가리키는 경우가 있다. 또는 본 명세서에서 단순히 채널 폭이라고 기재한 경우에는 실효적인 채널 폭을 가리키는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상의 채널 폭, SCW 등은 단면 TEM 이미지 등을 취득하고, 그 화상을 해석하는 것 등에 의하여 값을 결정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도나 채널 폭당 전류값 등을 계산하여 구할 때, SCW를 사용하여 계산하는 경우가 있다. 그 경우에는, 실효적인 채널 폭을 사용하여 계산하는 경우와는 상이한 값을 취하는 경우가 있다.
<<고레벨 전위와 저레벨 전위에 대하여>>
본 명세서에서, 한 배선에 고레벨 전위가 인가된다,라고 기재하는 경우, 이 고레벨 전위는 그 배선에 접속되어 있는 게이트를 갖는 n형 트랜지스터를 도통 상태로 하는 크기의 전위, 또는 그 배선에 접속되어 있는 게이트를 갖는 p형 트랜지스터를 비도통 상태로 하는 크기의 전위의 적어도 어느 한쪽을 나타내는 경우가 있다. 그러므로, 상이한 2개 이상의 배선에 고레벨 전위가 인가되어 있는 경우, 각각의 배선에 인가되어 있는 고레벨 전위의 크기는 서로 상이한 경우가 있다.
본 명세서에서, 한 배선에 저레벨 전위가 인가된다,라고 기재하는 경우, 이 저레벨 전위는 그 배선에 접속되어 있는 게이트를 갖는 n형 트랜지스터를 비도통 상태로 하는 크기의 전위, 또는 그 배선에 접속되어 있는 게이트를 갖는 p형 트랜지스터를 도통 상태로 하는 크기의 전위의 적어도 한쪽을 나타내는 경우가 있다. 그러므로, 상이한 2개 이상의 배선에 저레벨 전위가 인가되어 있는 경우, 각각의 배선에 인가되어 있는 저레벨 전위의 크기는 서로 상이한 경우가 있다.
<<접속에 대하여>>
또한, 본 명세서 등에서, "X와 Y가 접속된다"라고 기재되는 경우에는 X와 Y가 전기적으로 접속되는 경우와, X와 Y가 기능적으로 접속되는 경우와, X와 Y가 직접 접속되는 경우를 포함하는 것으로 한다. 따라서, 소정의 접속 관계, 예를 들어, 도면 또는 문장에 나타난 접속 관계에 한정되지 않고, 도면 또는 문장에 나타난 접속 관계 이외의 것도 포함하는 것으로 한다.
여기서 사용하는 X, Y 등은 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
X와 Y가 전기적으로 접속되어 있는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 1개 이상 접속되는 경우를 들 수 있다. 또한, 스위치는 온/오프가 제어되는 기능을 갖는다. 즉, 스위치는 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되어 전류를 흘릴지 여부를 제어하는 기능을 갖는다.
X와 Y가 기능적으로 접속되는 경우의 일례로서는, X와 Y의 기능적인 접속을 가능하게 하는 회로(예를 들어, 논리 회로(인버터, NAND 회로, NOR 회로 등), 신호 변환 회로(DA 변환 회로, AD 변환 회로, 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로, 강압 회로 등), 신호의 전위 레벨을 바꾸는 레벨 시프터 회로 등), 전압원, 전류원, 전환 회로, 증폭 회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 버퍼 회로 등), 신호 생성 회로, 기억 회로, 제어 회로 등)가 X와 Y 사이에 1개 이상 접속되는 경우를 들 수 있다. 또한, 일례로서 X와 Y 사이에 다른 회로를 끼워도 X로부터 출력된 신호가 Y로 전달될 경우는 X와 Y는 기능적으로 접속되어 있는 것으로 한다.
이때, X와 Y가 "전기적으로 접속되어 있다"라고 명시적으로 기재하는 경우에는, X와 Y가 전기적으로 접속되어 있는 경우(즉, X와 Y 사이에 다른 소자 또는 다른 회로를 끼워 접속되어 있는 경우)와, X와 Y가 기능적으로 접속되어 있는 경우(즉, X와 Y 사이에 다른 회로를 끼워 기능적으로 접속되어 있는 경우)와, X와 Y가 직접 접속되어 있는 경우(즉, X와 Y 사이에 다른 소자 또는 다른 회로를 끼우지 않고 접속되어 있는 경우)를 포함하는 것으로 한다. 즉, "전기적으로 접속되어 있다"고 명시적으로 기재하는 경우는, 단순히, "접속되어 있다"라고만 명시적으로 기재되어 있는 경우와 같은 것으로 한다.
또한, 예를 들어 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통하여(또는 통하지 않고) X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 통하여(또는 통하지 않고) Y와 전기적으로 접속되어 있는 경우나, 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부와 직접적으로 접속되고, Z1의 다른 일부가 X와 직접적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부와 직접적으로 접속되고, Z2의 다른 일부가 Y와 직접적으로 접속되어 있는 경우에는, 아래와 같이 표현할 수 있다.
예를 들어, "X와 Y와 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)은 서로 전기적으로 접속되어 있고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y의 순서로 전기적으로 접속되어 있다"라고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는, X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는, 이 순서대로 전기적으로 접속되어 있다"라고 표현할 수 있다. 또는, "X는 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 통하여 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는, 이 접속 순서로 제공되어 있다"라고 표현할 수 있다. 이들 예와 마찬가지의 표현 방법을 사용하여, 회로 구성에 있어서의 접속의 순서에 대하여 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 구별하여, 기술적 범위를 결정할 수 있다. 또한, 이들 표현 방법은 일례이며, 이들 표현 방법에 한정되지 않는다. 여기서, X, Y, Z1, Z2는 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
또한, 회로도 상에서는 독립되어 있는 구성 요소끼리가 전기적으로 접속되어 있는 것처럼 도시되어 있는 경우라도, 하나의 구성 요소가 복수의 구성 요소의 기능을 겸비하고 있는 경우도 있다. 예를 들어 배선의 일부가 전극으로서도 기능하는 경우에는 하나의 도전체가 배선 및 전극의 양쪽 구성 요소의 기능을 겸비한다. 따라서, 본 명세서에 있어서의 전기적으로 접속이란, 이러한 하나의 도전체가 복수의 구성 요소의 기능을 겸비하고 있는 경우도 그 범주에 포함시킨다.
<<평행, 수직에 대하여>>
본 명세서에서, '평행'이란, 2개의 직선이 -10° 이상 또한 10° 이하의 각도로 배치된 상태를 말한다. 따라서, -5° 이상 또한 5° 이하의 경우도 그 범주에 포함된다. 또한, "실질적으로 평행"이란, 2개의 직선이 -30° 이상 또한 30° 이하의 각도로 배치된 상태를 말한다. 또한, '수직'은 2개의 직선이 80° 이상 또한 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 또한 95° 이하의 경우도 그 범주에 포함된다. 또한, "실질적으로 수직"이란, 2개의 직선이 60° 이상 또한 120° 이하의 각도로 배치된 상태를 말한다.
<<삼방정, 능면체정에 대하여>>
본 명세서에 있어서, 삼방정계 및 능면체정(rhombohedral crystal)계는 육방정계에 포함된다.
STP1: 단계
STP2: 단계
STP3: 단계
STP4: 단계
STP5: 단계
STP6: 단계
STP7: 단계
STP8: 단계
STP9: 단계
SCL1: 스크라이브 라인
SCL2: 스크라이브 라인
MO1: 트랜지스터
MO2: 트랜지스터
MO3: 트랜지스터
MO8: 트랜지스터
MO2t: 트랜지스터
MS1: 트랜지스터
MS1n: 트랜지스터
MS1t: 트랜지스터
MS1tn: 트랜지스터
MS2: 트랜지스터
MS3: 트랜지스터
MS8: 트랜지스터
MS9: 트랜지스터
C1: 용량 소자
C2: 용량 소자
C2t: 용량 소자
C3: 용량 소자
BL: 배선
WBL: 배선
RBL: 배선
WL: 배선
WWL: 배선
RWL: 배선
CL: 배선
SL: 배선
BGL: 배선
GND: 배선
FST1: 단계
FST2: 단계
FST3: 단계
FST4: 단계
FST5: 단계
FST6: 단계
FST7: 단계
S1: 금속 산화물
S2: 금속 산화물
S3: 금속 산화물
I1: 절연체
I2: 절연체
101: CPU 코어
102: 버스
103: 기억 장치
104: RAM
105: 주변 회로
200: 메모리 셀
200A: 메모리 셀
200B: 메모리 셀
200n: 메모리 셀
201: 메모리 셀
201n: 메모리 셀
202: 메모리 셀
202n: 메모리 셀
202A: 메모리 셀
220: 메모리 셀
221: 메모리 셀
230: 메모리 셀
231: 메모리 셀
240: 메모리 셀
241: 메모리 셀
301: 메모리 셀 어레이
302: 회로부
303: 워드선 드라이버 회로
304: 비트선 드라이버 회로
1189: ROM 인터페이스
1190: 기판
1191: ALU
1192: ALU 컨트롤러
1193: 인스트럭션 디코더
1194: 인터럽트 컨트롤러
1195: 타이밍 컨트롤러
1196: 레지스터
1197: 레지스터 컨트롤러
1198: 버스 인터페이스
1199: ROM
1200a: 트랜지스터
1200b: 트랜지스터
1200c: 트랜지스터
1205: 도전체
1205a: 도전체
1205b: 도전체
1214: 절연체
1216: 절연체
1220: 절연체
1222: 절연체
1224: 절연체
1230: 금속 산화물
1230a: 금속 산화물
1230b: 금속 산화물
1230c: 금속 산화물
1240a: 도전체
1240b: 도전체
1241a: 도전체
1241b: 도전체
1245a: 영역
1245b: 영역
1250: 절연체
1260: 도전체
1260a: 도전체
1260b: 도전체
1270: 절연체
1280: 절연체
1400: 트랜지스터
1401: 절연체
1402: 절연체
1403: 절연체
1404: 절연체
1406: 절연체
1407: 절연체
1408: 절연체
1409: 절연체
1412: 도전체
1414: 도전체
1430: 금속 산화물
1431: 금속 산화물
1432: 금속 산화물
1433: 금속 산화물
1450: 기판
1451: 저저항 영역
1452: 저저항 영역
1461a: 영역
1461b: 영역
1461c: 영역
1461d: 영역
1461e: 영역
1600: 트랜지스터
1601: 절연체
1602: 반도체
1603: 도전체
1604: 도전체
1605: 절연체
1606: 절연체
1607: 절연체
1608: 도전체
1609: 도전체
2600: 기억 장치
2601: 주변 회로
2610: 메모리 셀 어레이
2621: 로 디코더
2622: 워드선 드라이버 회로
2630: 비트선 드라이버 회로
2631: 칼럼 디코더
2632: 프리차지 회로
2633: 센스 앰프
2634: 기록 회로
2640: 출력 회로
2660: 컨트롤 로직 회로
4000: RF 태그
4700: 전자 부품
4701: 리드
4702: 프린트 기판
4703: 회로부
4704: 회로 기판
4800: 반도체 웨이퍼
4800a: 칩
4801: 웨이퍼
4801a: 웨이퍼
4802: 회로부
4803: 스페이싱
4803a: 스페이싱
4810: 반도체 웨이퍼
5100: USB메모리
5101: 하우징
5102: 캡
5103: USB 커넥터
5104: 기판
5105: 메모리 칩
5106: 컨트롤러 칩
5110: SD카드
5111: 하우징
5112: 커넥터
5113: 기판
5114: 메모리 칩
5115: 컨트롤러 칩
5150: SSD
5151: 하우징
5152: 커넥터
5153: 기판
5154: 메모리 칩
5155: 메모리 칩
5156: 컨트롤러 칩
5201: 하우징
5202: 하우징
5203: 표시부
5204: 표시부
5205: 마이크로폰
5206: 스피커
5207: 조작 키
5208: 스타일러스
5301: 하우징
5302: 냉장실용 문
5303: 냉동실용 문
5401: 하우징
5402: 표시부
5403: 키보드
5404: 포인팅 디바이스
5501: 하우징
5502: 표시부
5503: 마이크로폰
5504: 스피커
5505: 조작 버튼
5601: 제 1 하우징
5602: 제 2 하우징
5603: 제 1 표시부
5604: 제 2 표시부
5605: 접속부
5606: 조작 키
5701: 차체
5702: 차륜
5703: 대시 보드
5704: 라이트
5801: 제 1 하우징
5802: 제 2 하우징
5803: 표시부
5804: 조작 키
5805: 렌즈
5806: 접속부
5901: 하우징
5902: 표시부
5903: 조작 버튼
5904: 조작자
5905: 밴드

Claims (12)

  1. CPU 코어, 제 1 메모리 셀, 및 제 2 메모리 셀을 포함하는 반도체 장치의 동작 방법에 있어서,
    상기 제 1 메모리 셀에 제 1 데이터를 기록하는 제 1 단계;
    상기 CPU 코어에서 프로그램을 실행하는 제 2 단계;
    상기 CPU 코어에서 상기 프로그램을 중단하는 제 3 단계;
    상기 제 1 메모리 셀로부터 제 2 데이터를 판독하는 제 4 단계;
    상기 제 1 데이터와 상기 제 2 데이터를 비교하는 제 5 단계; 및
    상기 제 1 메모리 셀과 상기 제 2 메모리 셀에 대하여 리프레시 동작을 행하고, 상기 제 2 단계를 행하는 제 6 단계를 포함하고,
    상기 제 2 단계는 상기 제 5 단계에서 상기 제 1 데이터가 상기 제 2 데이터와 일치되는 경우에 상기 제 5 단계 후 실행되고,
    상기 제 6 단계는 상기 제 5 단계에서 상기 제 1 데이터가 상기 제 2 데이터와 일치되지 않는 경우에 상기 제 5 단계 후 실행되는, 반도체 장치의 동작 방법.
  2. 제 1 항에 있어서,
    상기 제 1 메모리 셀은 제 1 용량 소자를 포함하고,
    상기 제 2 메모리 셀은 제 2 용량 소자를 포함하고,
    상기 제 1 용량 소자의 정전 용량은 상기 제 2 용량 소자의 정전 용량보다 작은, 반도체 장치의 동작 방법.
  3. 제 1 항에 있어서,
    상기 제 1 메모리 셀은 제 1 트랜지스터 및 제 3 트랜지스터 중 적어도 하나를 포함하고,
    상기 제 2 메모리 셀은 제 2 트랜지스터 및 제 4 트랜지스터 중 적어도 하나를 포함하고,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 3 트랜지스터, 및 상기 제 4 트랜지스터 각각의 채널 형성 영역은 인듐, 원소 M, 아연 중 적어도 하나를 포함하는 산화물 반도체를 독립적으로 포함하고,
    상기 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석인, 반도체 장치의 동작 방법.
  4. 제 1 항에 있어서,
    상기 제 1 트랜지스터는 기록 트랜지스터로서 사용되고,
    상기 제 2 트랜지스터는 기록 트랜지스터로서 사용되는, 반도체 장치의 동작 방법.
  5. 제 1 항에 있어서,
    상기 제 3 트랜지스터는 판독 트랜지스터로서 사용되고,
    상기 제 4 트랜지스터는 판독 트랜지스터로서 사용되는, 반도체 장치의 동작 방법.
  6. 전자 기기에 있어서,
    제 1 항에 따른 반도체 장치의 동작 방법을 사용하는 반도체 장치; 및
    하우징을 포함하는, 전자 기기.
  7. 제 1 메모리 셀 및 제 2 메모리 셀을 포함하는 반도체 장치의 동작 방법에 있어서,
    상기 제 1 메모리 셀에 제 1 데이터를 기록하는 단계;
    프로그램을 실행하는 단계;
    상기 프로그램을 중단하는 단계;
    상기 제 1 메모리 셀로부터 상기 제 1 데이터에 의거한 제 2 데이터를 판독하는 단계;
    상기 제 1 데이터가 열화되어 있는지 여부를 판정하도록 상기 제 1 데이터와 상기 제 2 데이터를 비교하는 단계;
    상기 비교에서 상기 제 1 데이터가 상기 제 2 데이터와 일치되는 경우에 상기 프로그램의 실행으로 다시 복귀하는 단계;
    상기 비교에서 상기 제 1 데이터가 상기 제 2 데이터와 일치되지 않는 경우에 상기 제 1 메모리 셀과 상기 제 2 메모리 셀에 대하여 리프레시 동작을 실행하는 단계를 포함하는, 반도체 장치의 동작 방법.
  8. 제 7 항에 있어서,
    상기 제 1 메모리 셀은 제 1 용량 소자를 포함하고,
    상기 제 2 메모리 셀은 제 2 용량 소자를 포함하고,
    상기 제 1 용량 소자의 정전 용량은 상기 제 2 용량 소자의 정전 용량보다 작은, 반도체 장치의 동작 방법.
  9. 제 7 항에 있어서,
    상기 제 1 메모리 셀은 제 1 트랜지스터 및 제 3 트랜지스터 중 적어도 하나를 포함하고,
    상기 제 2 메모리 셀은 제 2 트랜지스터 및 제 4 트랜지스터 중 적어도 하나를 포함하고,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 3 트랜지스터, 및 상기 제 4 트랜지스터 각각의 채널 형성 영역은 인듐, 원소 M, 아연 중 적어도 하나를 포함하는 산화물 반도체를 독립적으로 포함하고,
    상기 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석인, 반도체 장치의 동작 방법.
  10. 제 7 항에 있어서,
    상기 제 1 트랜지스터는 기록 트랜지스터로서 사용되고,
    상기 제 2 트랜지스터는 기록 트랜지스터로서 사용되는, 반도체 장치의 동작 방법.
  11. 제 7 항에 있어서,
    상기 제 3 트랜지스터는 판독 트랜지스터로서 사용되고,
    상기 제 4 트랜지스터는 판독 트랜지스터로서 사용되는, 반도체 장치의 동작 방법.
  12. 전자 기기에 있어서,
    제 7 항에 따른 반도체 장치의 동작 방법을 사용하는 반도체 장치; 및
    하우징을 포함하는, 전자 기기.
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