JP2021180325A - 撮像装置 - Google Patents

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Abstract

【課題】微細で消費電力の小さい半導体装置を提供すること。【解決手段】第１の絶縁体上に第２の絶縁体を成膜し、第２の絶縁体上に第３の絶縁体を成膜し、第３の絶縁体に第２の絶縁体に達する開口部を形成し、第３の絶縁体上と、開口部と、に第１の導電体を成膜し、第１の導電体上に第２の導電体を成膜した後、研磨処理を行うことで、第３の絶縁体の上面よりも高い位置にある、第２の導電体と、第１の導電体と、を除去し、第１の導電体の端部は、開口部の端部において、開口部の端部の高さと同じか低く、第２の導電体の上面の高さは、第１の導電体の端部の高さと同じか低い配線層である。【選択図】図１

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン
、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に
、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、撮像装置、記憶装置
、それらの駆動方法、または、それらの製造方法に関する。特に、本発明の一態様は、酸
化物半導体を有する半導体装置、表示装置、または、発光装置に関する。
なお、本明細書などにおいて半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指す。表示装置、発光装置、照明装置、電気光学装置、半導体回路および電子機
器は、半導体装置を有する場合がある。
トランジスタの半導体に用いられるシリコンは、用途によって非晶質シリコンと多結晶シ
リコンとが使い分けられている。例えば、大型の表示装置を構成するトランジスタには、
大面積基板への成膜技術が確立されている非晶質シリコンを用いると好適である。一方、
駆動回路と画素部を一体形成した高機能の表示装置を構成するトランジスタには、高い電
界効果移動度を有するトランジスタを作製可能な多結晶シリコンを用いると好適である。
多結晶シリコンは、非晶質シリコンを、高温で熱処理、またはレーザ光処理を行うことで
形成する方法が知られる。
近年では、酸化物半導体（代表的にはＩｎ−Ｇａ−Ｚｎ酸化物）を用いたトランジスタの
開発が活発化している。酸化物半導体を用いたトランジスタは、非晶質シリコンを用いた
トランジスタ、および多結晶シリコンを用いたトランジスタとは異なる特徴を有する。例
えば、酸化物半導体を用いたトランジスタを適用した表示装置は、消費電力が低いことが
知られている。
また、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小
さいことが知られている。例えば、酸化物半導体を用いたトランジスタのリーク電流が低
いという特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献１参照。）
。
パワーゲーティングによる消費電力の低減を行うためには、酸化物半導体を用いたトラン
ジスタがノーマリーオフの電気特性を有することが好ましい。酸化物半導体を用いたトラ
ンジスタのしきい値電圧を制御し、ノーマリーオフの電気特性とする方法の一つとして、
酸化物半導体と重なる領域にフローティングゲートを配置し、該フローティングゲートに
負の固定電荷を注入する方法が開示されている（特許文献２参照。）。
酸化物半導体は、スパッタリング法などを用いて成膜できるため、大型の表示装置を構成
するトランジスタに用いることができる。また、酸化物半導体を用いたトランジスタは、
高い電界効果移動度を有するため、駆動回路と画素部を一体形成した高機能の表示装置を
実現できる。また、非晶質シリコンを用いたトランジスタ、または多結晶シリコンを用い
たトランジスタの生産設備の一部を改良して利用することが可能であるため、設備投資を
抑えられるメリットもある。
酸化物半導体の歴史は古く、１９８５年には、結晶Ｉｎ−Ｇａ−Ｚｎ酸化物の合成が報告
されている（非特許文献１参照。）。また、１９９５年には、Ｉｎ−Ｇａ−Ｚｎ酸化物が
ホモロガス構造をとり、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍは自然数。）という組成式で記述
されることが報告されている（非特許文献２参照。）。
また、１９９５年には、酸化物半導体を用いたトランジスタが発明されており、その電気
特性が開示されている（特許文献３参照。）。
また、２０１４年には、結晶性酸化物半導体を用いたトランジスタについて報告されてい
る（非特許文献３および非特許文献４参照。）。ここでは、量産化が可能であり、かつ優
れた電気特性および信頼性を有するＣＡＡＣ−ＯＳ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃ
ｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いたトランジス
タが報告されている。
集積回路の微細化に伴い、配線層の低抵抗化や多層化が進んでおり、配線層の平坦化が必
要不可欠となっている。これらを解決するために、層間絶縁膜に配線層を埋め込むダマシ
ン法が広く使われている（非特許文献５参照。）。
特開２０１２−２５７１８７号公報 特開２０１３−２４７１４３号公報 特表平１１−５０５３７７号公報
Ｎ． Ｋｉｍｉｚｕｋａ， ａｎｄ Ｔ． Ｍｏｈｒｉ： Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍｉｓｔｒｙ， １９８５， ｖｏｌｕｍｅ ６０， ｐ．３８２−ｐ．３８４ Ｎ． Ｋｉｍｉｚｕｋａ， Ｍ． Ｉｓｏｂｅ， ａｎｄ Ｍ． Ｎａｋａｍｕｒａ： Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍｉｓｔｒｙ， １９９５， ｖｏｌｕｍｅ １１６， ｐ．１７０−ｐ．１７８ Ｓ． Ｙａｍａｚａｋｉ， Ｔ． Ｈｉｒｏｈａｓｈｉ， Ｍ． Ｔａｋａｈａｓｈｉ， Ｓ． Ａｄａｃｈｉ， Ｍ． Ｔｓｕｂｕｋｕ， Ｊ． Ｋｏｅｚｕｋａ， Ｋ． Ｏｋａｚａｋｉ， Ｙ． Ｋａｎｚａｋｉ， Ｈ． Ｍａｔｓｕｋｉｚｏｎｏ， Ｓ． Ｋａｎｅｋｏ， Ｓ． Ｍｏｒｉ， ａｎｄ Ｔ． Ｍａｔｓｕｏ： Ｊｏｕｒｎａｌ ｏｆ ｔｈｅ Ｓｏｃｉｅｔｙ ｆｏｒ Ｉｎｆｏｒｍａｔｉｏｎ Ｄｉｓｐｌａｙ， ２０１４， Ｖｏｌｕｍｅ ２２， ｉｓｓｕｅ １， ｐ．５５−ｐ．６７ Ｓ． Ｙａｍａｚａｋｉ， Ｔ． Ａｔｓｕｍｉ， Ｋ． Ｄａｉｒｉｋｉ， Ｋ． Ｏｋａｚａｋｉ， ａｎｄ Ｎ． Ｋｉｍｉｚｕｋａ： ＥＣＳ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｓｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ， ２０１４， ｖｏｌｕｍｅ ３， Ｉｓｓｕｅ ９， ｐ．Ｑ３０１２−ｐ．Ｑ３０２２ Ｃ． Ｗ． Ｋａａｎｔａ， Ｓ． Ｇ． Ｂｏｍｂａｒｄｉｅｒ， Ｗ． Ｊ． Ｃｏｔｅ， Ｗ． Ｒ． Ｈｉｌｌ， Ｇ． Ｋｅｒｓｚｙｋｏｗｓｋｉ， Ｈ． Ｓ． Ｌａｎｄｉｓ， Ｄ． Ｊ． Ｐｏｉｎｃｈｅｘｔｅｒ， Ｃ． Ｗ． Ｐｏｌｌａｒｄ， Ｇ． Ｈ． Ｒｏｓｓ， Ｊ． Ｇ． Ｒｙａｎ， Ｓ． Ｗｏｌｆｆ ａｎｄ Ｊ． Ｅ． Ｃｒｏｎｉｎ： "Ｄｕａｌ Ｄａｍａｓｃｅｎｅ： Ａ ＵＬＳＩ Ｗｉｒｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ"， ＶＭＩＣ Ｃｏｎｆｅｒｅｎｃｅ，（１９９１）， ｐ．１４４−ｐ．１５２
本発明の一態様は、微細な半導体装置を提供することを課題とする。または、本発明の一
態様は、消費電力の小さい半導体装置を提供することを課題とする。または、本発明の一
態様は、信頼性の高い半導体装置を提供することを課題とする。または、本発明の一態様
は、オフ電流の小さな半導体装置を提供することを課題とする。または、本発明の一態様
は、長期間に渡ってデータを保持することができる半導体装置を提供することを課題とす
る。または、本発明の一態様は、新規な半導体装置を提供することを課題とする。または
、本発明の一態様は、目に優しい表示装置を提供することを課題とする。または、本発明
の一態様は、透明な半導体を有する半導体装置を提供することを課題とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細書
、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項
などの記載から、これら以外の課題を抽出することが可能である。
（１）
本発明の一態様は、第１の絶縁体上に第２の絶縁体を成膜し、第２の絶縁体上に第３の絶
縁体を成膜し、第３の絶縁体に第２の絶縁体に達する開口部を形成し、第３の絶縁体上と
、開口部と、に第１の導電体を成膜し、第１の導電体上に第２の導電体を成膜した後、研
磨処理を行うことで、第３の絶縁体の上面よりも高い位置にある、第２の導電体と、第１
の導電体と、を除去し、第１の導電体の端部は、開口部の端部において、開口部の端部の
高さと同じか低く、第２の導電体の上面の高さは、第１の導電体の端部の高さと同じか低
いことを特徴とする配線層の作製方法である。
（２）
または、本発明の一態様は、第１の絶縁体上に第２の絶縁体を成膜し、第２の絶縁体上に
第３の絶縁体を成膜し、第３の絶縁体に第２の絶縁体に達する開口部を形成し、第３の絶
縁体上と、開口部と、に第１の導電体を成膜し、第１の導電体上に第２の導電体を成膜し
た後、研磨処理を行うことで、第３の絶縁体の上面よりも高い位置にある、第２の導電体
と、第１の導電体と、を除去し、第２の導電体と、第３の絶縁体上に、第３の導電体を成
膜し、第３の導電体を第３の絶縁体に達するまで、研磨処理を行い、第１の導電体の端部
は、開口部の端部において、開口部の端部の高さと同じか低く、第２の導電体の上面の高
さは、第１の導電体の端部の高さと同じか低く、第３の導電体は、第２の導電体の上面と
接し、開口部の端部において、第１の導電体の端部と接することを特徴とする配線層の作
製方法である。
（３）
または、本発明の一態様は、第１の絶縁体上に第２の絶縁体を有し、第２の絶縁体上に第
３の絶縁体を有し、第３の絶縁体は、第２の絶縁体に達する開口部を有し、開口部は、開
口部の側面および底面に接する第１の導電体と、第１の導電体上の第２の導電体と、を有
し、第１の導電体の端部は、開口部の端部において、開口部の端部の高さと同じか低く、
第２の導電体の上面の高さは、第１の導電体の端部の高さと同じか低いことを特徴とする
配線層である。
（４）
または、本発明の一態様は、第１の絶縁体上に第２の絶縁体を有し、第２の絶縁体上に第
３の絶縁体を有し、第３の絶縁体は、第２の絶縁体に達する開口部を有し、開口部は、開
口部の側面および底面に接する第１の導電体と、第１の導電体上の第２の導電体と、第２
の導電体上の第３の導電体と、を有し、第１の導電体の端部は、開口部の端部において、
開口部の端部の高さと同じか低く、第２の導電体の上面の高さは、第１の導電体の端部の
高さと同じか低く、第３の導電体は、第２の導電体の上面と接し、開口部の端部において
、第１の導電体の端部と接することを特徴とする配線層である。
（５）
または、本発明の一態様は、第１の導電体は、第２の導電体よりも酸素を透過し難いこと
を特徴とする（３）に記載の配線層である。
（６）
または、本発明の一態様は、第１の導電体および第３の導電体は、第２の導電体よりも酸
素を透過し難いことを特徴とする（４）に記載の配線層である。
微細な半導体装置を提供することができる。または、消費電力の小さい半導体装置を提供
するこができる。または、信頼性の高い半導体装置を提供することができる。または、オ
フ電流の小さな半導体装置を提供することができる。または、長期間に渡ってデータを保
持することができる半導体装置を提供することができる。または、新規な半導体装置を提
供することができる。または、目に優しい表示装置を提供することができる。または、透
明な半導体を有する半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一
態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、
図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項な
どの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係る、配線層の断面図。 本発明の一態様に係る、配線層の作成方法を説明する図。 本発明の一態様に係る、トランジスタの上面図および断面図。 本発明の一態様に係る、トランジスタの上面図、断面図およびバンドの例を示す図。 ＣＡＡＣ−ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ−ＯＳの断面模式図。 ＣＡＡＣ−ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。 ＣＡＡＣ−ＯＳの電子回折パターンを示す図。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 本発明の一態様に係る半導体装置の回路図および断面図。 本発明の一態様に係る半導体装置の断面図。 本発明の一態様に係る半導体装置の断面図。 本発明の一態様に係る半導体装置を示す上面図。 本発明の一態様に係る半導体装置を示すブロック図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す斜視図および断面図。 本発明の一態様に係るＲＦタグの構成例。 本発明の一態様に係る半導体装置のブロック図。 本発明の一態様に係る記憶装置を説明する回路図。 本発明の一態様に係る半導体装置を示す回路図、上面図および断面図。 本発明の一態様に係る半導体装置を示す回路図および断面図。 本発明の一態様に係る電子機器の例を示す図。 本発明の一態様に係るＲＦタグの使用例。 実施例の断面ＳＴＥＭ写真。 実施例のＩｄ−Ｖｇ特性の図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定さ
れず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変
更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施
の形態の記載内容に限定して解釈されるものではない。
なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には
同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。
また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合
がある。
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを
採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることが
ある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替
えて用いることができるものとする。
なお、本明細書等における「第１」、「第２」などの序数詞は、構成要素の混同を避ける
ために付すものであり、数的に限定するものではないことを付記する。
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明
瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない
。
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御
するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、
ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉ
ｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）
を含む。
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応
じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜
」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用
語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態
（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、
特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓ
がしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソース
の間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型の
トランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよ
りも低いときのドレイン電流を言う場合がある。
トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ
電流がＩ以下である、とは、トランジスタのオフ電流がＩ以下となるＶｇｓの値が存在す
ることを言う場合がある。トランジスタのオフ電流は、所定のＶｇｓにおけるオフ状態、
所定の範囲内のＶｇｓにおけるオフ状態、または、十分に低減されたオフ電流が得られる
Ｖｇｓにおけるオフ状態、等におけるオフ電流を指す場合がある。
一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖにおけるドレイン
電流が１×１０−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０−１３
Ａであり、Ｖｇｓがー０．５Ｖにおけるドレイン電流が１×１０−１９Ａであり、Ｖｇｓ
がー０．８Ｖにおけるドレイン電流が１×１０−２２Ａであるようなｎチャネル型トラン
ジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおいて、
または、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０−１９Ａ以下であ
るから、当該トランジスタのオフ電流は１×１０−１９Ａ以下である、という場合がある
。当該トランジスタのドレイン電流が１×１０−２２Ａ以下となるＶｇｓが存在するため
、当該トランジスタのオフ電流は１×１０−２２Ａ以下である、という場合がある。
本明細書では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりを
流れる電流値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりを流れ
る電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さの次元を持つ単
位（例えば、Ａ／μｍ）で表される場合がある。
トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は
、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電
流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証
される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例え
ば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。トラン
ジスタのオフ電流がＩ以下である、とは、室温、６０℃、８５℃、９５℃、１２５℃、当
該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トラン
ジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一
の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを
指す場合がある。
トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。
本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓが０．１Ｖ、０．８Ｖ、１
Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または
２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体
装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等
において使用されるＶｄｓにおけるオフ電流、を表す場合がある。トランジスタのオフ電
流がＩ以下である、とは、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２
．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれ
る半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導
体装置等において使用されるＶｄｓ、におけるトランジスタのオフ電流がＩ以下となるＶ
ｇｓの値が存在することを指す場合がある。
本明細書では、オフ電流と同じ意味で、リーク電流と記載する場合がある。
本明細書において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソー
スとドレインとの間に流れる電流を指す場合がある。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置さ
れている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平
行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。ま
た、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態を
いう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二
つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
（実施の形態１）
本実施の形態では、配線層の作製方法について図２（Ａ）、（Ｂ）、（Ｃ）を用いて説明
する。
まず、絶縁体３０１上に絶縁体３０２を成膜し、絶縁体３０２上に、絶縁体３０３を成膜
する（図２（Ａ）参照。）。次に、絶縁体３０３に絶縁体３０２に達する溝を形成する。
溝とは、たとえば穴や開口部なども含まれる（図２（Ｂ）参照。）。溝の形成はウエット
エッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。
また、絶縁体３０２は、絶縁体３０３をエッチングして溝を形成する際のエッチングスト
ッパ膜として機能する絶縁体を選択することが好ましい。例えば、溝を形成する絶縁体３
０３に酸化シリコン膜を用いた場合は、絶縁体３０２は窒化シリコン膜、または酸化アル
ミニウム膜を用いるとよい。
本実施の形態では、絶縁体３０２を用いているが、用途によっては、絶縁体３０２に替え
て導電体や半導体を用いてもよい。
溝の形成後に、導電体３１０を成膜する。導電体３１０は、酸素を透過し難い機能を有す
ることが望ましい。または、導電体３１１より酸素を透過し難い機能を有することが望ま
しい。たとえば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができ
る。導電体３１０は、スパッタ法、ＣＶＤ法、ＡＬＤ法などを用いて成膜することができ
る。次に導電体３１０上に、導電体３１１を成膜する（図２（Ｃ）参照。）。導電体３１
１は、抵抗率が低いことが望ましい。たとえば、タンタル、タングステン、チタン、モリ
ブデン、アルミニウム、銅、モリブデンタングステン合金などを用いることができる。導
電体３１１の成膜方法は、導電体３１０と同様の方法を用いることができる。
次に、化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ
：ＣＭＰ）を行うことで、絶縁体３０３上の導電体３１１および導電体３１０を除去する
。その結果、溝部のみに、導電体３１１および導電体３１０が残存することで図１（Ａ）
に示す配線層を形成することができる。
導電体３１０の端部は、溝の端部においては、溝の高さと同じか低い位置となるが、導電
体３１１の上面は、導電体３１０の端部の高さより同じか、低い位置となる。これは、導
電体３１０と、導電体３１１との研磨速度の違いによって形成される。すなわち、本実施
例においては、導電体３１０よりも導電体３１１の方が研磨速度が速い。
導電体を配線層または電極層として用いる場合、周囲にある酸化膜、たとえば、酸化シリ
コン膜などに含まれる酸素に起因した導電体の酸化に注意が必要である。導電体が酸化す
ると、抵抗率の上昇によって配線層または電極層としての機能が低下する可能性がある。
または、体積増加による導電体自身の膜剥がれやひび割れ、または、導電体の周囲の膜剥
がれやひび割れを引き起こす可能性があり、これを防ぐことは重要である。
本発明によれば、図１（Ａ）のように、導電体３１０が、導電体３１１の底面と、側面と
、を覆う構造となり、酸化膜と直接接しない。これにより、導電体３１１への酸素の侵入
を抑えることができるので、導電体３１１の酸化に伴う体積増加による膜剥がれなどの重
大な不具合の発生を防ぐことができる。
本実施の形態では、基板を図示していないが、例えば、シリコン、ゲルマニウムなどの単
体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化イン
ジウム、酸化亜鉛、酸化ガリウムなどを材料とした化合物半導体基板などを用いることが
できる。または、石英、ガラスなどの絶縁体基板も用いることができ、その上方に本実施
の形態で作製した配線層を用いることができる。または、トランジスタ、容量などの素子
を有する上述の基板を用いることができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み
合わせて実施することができる。
（実施の形態２）
本実施の形態では、図１（Ｂ）に示すような配線層の作製方法について説明する。
実施の形態１では、ＣＭＰを行い、導電体３１１の底面と、側面と、を導電体で覆う形態
を作製したが、本実施の形態では、導電体３１１上にさらに導電体３１２を成膜する。導
電体３１２は、導電体３１０と同様に酸素を透過し難い機能を有することが望ましい。ま
たは、導電体３１１より酸素を透過し難い機能を有することが望ましい。導電体３１２は
、たとえば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。
または、導電体３１０と同じ導電体を用いてもよい。
次に、導電体３１２を絶縁体３０３に達するまで、ＣＭＰを行ない、図１（Ｂ）のように
、導電体３１０と、導電体３１１と、導電体３１２と、が溝に埋め込まれた構造の配線層
が形成できる。
図１（Ｂ）に示す配線層は、導電体３１０と、導電体３１２が、導電体３１１の底面と、
側面と、上面と、を取り囲んで覆う構造となり、導電体３１１の酸化を防止することがで
きる。さらに、本実施の形態では、実施の形態１と比べて、さらにＣＭＰを１回多く行う
ため、配線層の上面がより平坦化されるので、配線層より上層の膜のカバレッジが、より
良好となり好ましい。
本実施の形態では、実施の形態１と同様に、基板を図示していないが、例えば、シリコン
、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ
化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどを材料とした化合物半導体
基板などを用いることができる。または、石英、ガラスなどの絶縁体基板も用いることが
でき、その上方に本実施の形態で作製した配線層を用いることができる。または、トラン
ジスタ、容量などの素子を有する上述の基板を用いることができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み
合わせて実施することができる。
（実施の形態３）
本実施の形態では、トランジスタに実施の形態１で説明した配線層を用いた一例を示す。
図３（Ａ）は、本発明に係るトランジスタの上面図である。図３（Ａ）に示す一点鎖線Ｘ
１−Ｘ２の断面が図３（Ｂ）で、トランジスタのチャネル長方向の断面図であり、一点鎖
線Ｙ１−Ｙ２の断面図が図３（Ｃ）で、トランジスタのチャネル幅方向の断面図に相当す
る。
基板３００は、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリ
コン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウ
ムなどを材料とした化合物半導体基板などを用いることができる。または、石英、ガラス
などの絶縁体基板も用いることができる。
基板３００上に絶縁体３０１を成膜する。絶縁体３０１としては、酸化シリコン膜、酸化
窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、窒化アル
ミニウム膜、酸化ハフニウム膜などを用いることができる。成膜方法は、熱酸化法、ＣＶ
Ｄ法、スパッタ法、ＡＬＤ法、プラズマ酸化法、プラズマ窒化法などを用いることができ
る。
次に、絶縁体３０１上に絶縁体３０２を成膜する。次に、実施の形態１と同様に導電体３
１０が、導電体３１１の底面と、側面と、を覆う配線層を成膜する。本トランジスタでは
、導電体３１０と、導電体３１１からなる配線層をゲート電極として用いる。
導電体３１１の上、および絶縁体３０３の上に、絶縁体３０４を成膜する。絶縁体３０４
は、上述の絶縁体３０１と同様の膜を用いることができ、同様の成膜方法を用いることが
できる。好ましくは、酸素を透過しにくい機能を有する絶縁体を用いるとよい。たとえば
酸化アルミニウム膜や窒化アルミニウム膜を用いることができる。これにより、導電体３
１１は、底面と側面は、導電体３１０で包まれ、上面は、絶縁体３０４で覆われる。これ
により、導電体３１１の酸化が抑えられ、酸化に伴う体積増加による、導電体３１１また
は、周囲の膜の膜浮きや膜剥がれなどの重大な不具合の発生を防ぐことができる。
絶縁体３０４上に絶縁体３０５を成膜する。なお、絶縁体３０５は過剰酸素を含む絶縁体
であると好ましい。
例えば、過剰酸素を含む絶縁体は、加熱処理によって酸素を放出する機能を有する絶縁体
である。例えば、過剰酸素を含む酸化シリコン膜は、加熱処理などによって酸素を放出す
ることができる酸化シリコン膜である。したがって、絶縁体３０５は膜中を酸素が移動可
能な絶縁体である。即ち、絶縁体３０５は酸素透過性を有する絶縁体とすればよい。例え
ば、絶縁体３０５は、半導体３２０よりも酸素透過性の高い絶縁体とすればよい。
過剰酸素を含む絶縁体は、半導体３２０中の酸素欠損を低減させる機能を有する場合があ
る。半導体３２０中で酸素欠損は、正孔トラップなどとなる。また、酸素欠損のサイトに
水素が入ることによって、キャリアである電子を生成することがある。したがって、半導
体３２０中の酸素欠損を低減することで、トランジスタに安定した電気特性を付与するこ
とができる。
ここで、加熱処理によって酸素を放出する絶縁体は、ＴＤＳ分析にて、１００℃以上７０
０℃以下または１００℃以上５００℃以下の表面温度の範囲で１×１０１８ａｔｏｍｓ／
ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以上または１×１０２０ａｔｏｍｓ／ｃｍ
３以上の酸素（酸素原子数換算）を放出することもある。
ここで、ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。
測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比
例する。そして標準試料との比較により、気体の全放出量を計算することができる。
例えば、標準試料である所定の密度の水素を含むシリコン基板のＴＤＳ分析結果、および
測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（ＮＯ２）は、下に示す式
で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比３２で検出されるガス
の全てが酸素分子由来と仮定する。ＣＨ３ＯＨの質量電荷比は３２であるが、存在する可
能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の
酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比
率が極微量であるため考慮しない。
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×αとなる。
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試
料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、Ｎ
Ｈ２／ＳＨ２とする。ＳＯ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値で
ある。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。上に示す式の詳細に
関しては、特開平６−２７５６９７公報を参照する。なお、上記酸素の放出量は、電子科
学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として、
例えば１×１０１６ａｔｏｍｓ／ｃｍ２の水素原子を含むシリコン基板を用いて測定した
。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量につ
いても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子
の放出量の２倍となる。
または、加熱処理によって酸素を放出する絶縁体は、過酸化ラジカルを含むこともある。
具体的には、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３
以上であることをいう。なお、過酸化ラジカルを含む絶縁体は、ＥＳＲにて、ｇ値が２．
０１近傍に非対称の信号を有することもある。
または、過剰酸素を含む絶縁体は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））で
あってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））は、シリコン原子数の
２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原
子数および酸素原子数は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂ
ａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定した値である。
絶縁体３０５はトランジスタのゲート絶縁体としての機能を有する。絶縁体３０５は、上
述の絶縁体３０１と同様の膜、および同様の成膜方法を用いることができる。図３（Ｂ）
、（Ｃ）では、絶縁体３０５は、単層となっているが、多層膜を用いてもよい。例えば、
シリコン酸化膜上に、ハフニウム酸化膜を成膜し、さらにハフニウム酸化膜上にシリコン
酸化膜を成膜した３層構造とすることもできる。ハフニウム酸化膜を電子捕獲層として、
トランジスタのしきい値電圧を制御してもよい。または、さらに多層とすることもできる
。膜の組み合わせは上述した絶縁体３０１と同様のものから任意に組み合わせる事ができ
る。
絶縁体３０５上に半導体３２０を成膜し、半導体３２０上に導電体を成膜した後に、チャ
ネル形成領域部分の導電体をエッチングして、チャネル形成領域を形成する。次に、導電
体、半導体３２０をエッチングして、一対のソース電極またはドレイン電極である３１２
ａと、３１２ｂと、半導体３２０からなる積層の島状領域を形成する。
または、チャネル形成領域の形成より前に、導電体、半導体３２０をエッチングして、導
電体と、半導体３２０からなる積層の島状領域を形成した後に、チャネル形成領域部分の
導電体をエッチングして、チャネル形成領域と、一対のソース電極またはドレイン電極で
ある３１２ａと、３１２ｂと、を形成してもよい。
ソース電極またはドレイン電極３１２ａおよびソース電極またはドレイン電極３１２ｂは
、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタング
ステン合金、窒化タングステン、窒化チタン、窒化タンタルなどを用いることができる。
または、多層構造とすることもできる。成膜方法としては、スパッタ法、ＣＶＤ法、ＡＬ
Ｄ法などを用いることができる。
つぎに、ソース電極またはドレイン電極３１２ａおよびソース電極またはドレイン電極３
１２ｂとチャネル形成領域を覆うように絶縁体３０６を成膜する。絶縁体３０６はトラン
ジスタの第２のゲート絶縁体として機能する。絶縁体３０６は、絶縁体３０５の記載を参
酌する。
半導体３２０の上下に半導体を配置することで、トランジスタの電気特性を向上させるこ
とができる場合がある。以下では、半導体３２０、およびその上下に配置する半導体につ
いて、図４（Ａ）および図４（Ｂ）を用いて詳細に説明する。
図４（Ａ）は、図３（Ｂ）に示したトランジスタの、チャネル長方向における半導体３２
０近傍を拡大した断面図である。また、図４（Ｂ）は、図３（Ｃ）に示したトランジスタ
の、チャネル幅方向における半導体３２０近傍を拡大した断面図である。
図４（Ａ）および図４（Ｂ）に示すトランジスタの構造では、絶縁体３０５と半導体３２
０との間に、半導体３２０ａが配置される。また、ドレイン電極または、ソース電極であ
る３１２ａおよび３１２ｂと絶縁体３０６と、の間に半導体３２０ｃが配置される。
半導体３２０は、例えば、インジウムを含む酸化物半導体である。半導体３２０は、例え
ば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体３２
０は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム、ガリウム、イッ
トリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、
シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン
、セリウム、ネオジム、ハフニウム、タンタル、タングステンなどがある。ただし、元素
Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸
素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウム
よりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップ
を大きくする機能を有する元素である。また、半導体３２０は、亜鉛を含むと好ましい。
酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
ただし、半導体３２０は、インジウムを含む酸化物半導体に限定されない。半導体３２０
は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を
含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであって
も構わない。
半導体３２０は、例えば、エネルギーギャップが大きい酸化物を用いる。半導体３２０の
エネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ
以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
例えば、半導体３２０ａおよび半導体３２０ｃは、半導体３２０を構成する酸素以外の元
素一種以上、または二種以上から構成される酸化物半導体である。半導体３２０を構成す
る酸素以外の元素一種以上、または二種以上から半導体３２０ａおよび半導体３２０ｃが
構成されるため、半導体３２０ａと半導体３２０との界面、および半導体３２０と半導体
３２０ｃとの界面において、欠陥準位が形成されにくい。
半導体３２０ａ、半導体３２０および半導体３２０ｃは、少なくともインジウムを含むと
好ましい。なお、半導体３２０ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１
００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａ
ｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔ
ｏｍｉｃ％より高いとする。また、半導体３２０がＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｉｎお
よびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％よ
り高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より
高く、Ｍが６６ａｔｏｍｉｃ％未満とする。また、半導体３２０ｃがＩｎ−Ｍ−Ｚｎ酸化
物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０
ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａ
ｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、半導体３２０ｃは、半
導体３２０ａと同種の酸化物を用いても構わない。ただし、半導体３２０ａまたは／およ
び半導体３２０ｃがインジウムを含まなくても構わない場合がある。例えば、半導体３２
０ａまたは／および半導体３２０ｃが酸化ガリウムであっても構わない。なお、半導体３
２０ａ、半導体３２０および半導体３２０ｃに含まれる各元素の原子数が、簡単な整数比
にならなくても構わない。
半導体３２０は、半導体３２０ａおよび半導体３２０ｃよりも電子親和力の大きい酸化物
を用いる。例えば、半導体３２０として、半導体３２０ａおよび半導体３２０ｃよりも電
子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下
、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子
親和力は、真空準位と伝導帯下端のエネルギーとの差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する
。そのため、半導体３２０ｃがインジウムガリウム酸化物を含むと好ましい。ガリウム原
子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さら
に好ましくは９０％以上とする。
このとき、ゲート電圧を印加すると、半導体３２０ａ、半導体３２０、半導体３２０ｃの
うち、電子親和力の大きい半導体３２０にチャネルが形成される。
ここで、半導体３２０ａと半導体３２０との間には、半導体３２０ａと半導体３２０との
混合領域を有する場合がある。また、半導体３２０と半導体３２０ｃとの間には、半導体
３２０と半導体３２０ｃとの混合領域を有する場合がある。混合領域は、欠陥準位密度が
低くなる。そのため、半導体３２０ａ、半導体３２０および半導体３２０ｃの積層体は、
それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バ
ンド図となる（図４（Ｃ）参照。）。なお、半導体３２０ａ、半導体３２０および半導体
３２０ｃは、それぞれの界面を明確に判別できない場合がある。
このとき、電子は、半導体３２０ａ中および半導体３２０ｃ中ではなく、半導体３２０中
を主として移動する。上述したように、半導体３２０ａおよび半導体３２０の界面におけ
る欠陥準位密度、半導体３２０と半導体３２０ｃとの界面における欠陥準位密度を低くす
ることによって、半導体３２０中で電子の移動が阻害されることが少なく、トランジスタ
のオン電流を高くすることができる。
トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることが
できる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定
される。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも阻害
される。
トランジスタのオン電流を高くするためには、例えば、半導体３２０の上面または下面（
被形成面、ここでは半導体３２０ａ）の、１μｍ×１μｍの範囲における二乗平均平方根
（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎ
ｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい
。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好
ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ
未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。
）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましく
は７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ−Ｖは、エスアイアイ・ナノテク
ノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ−５００などを用いて測定する
ことができる。
または、例えば、チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移
動は阻害される。
例えば、半導体３２０が酸素欠損（ＶＯとも表記。）を有する場合、酸素欠損のサイトに
水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水
素が入り込んだ状態をＶＯＨと表記する場合がある。ＶＯＨは電子を散乱するため、トラ
ンジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよ
りも酸素が入る方が安定する。したがって、半導体３２０中の酸素欠損を低減することで
、トランジスタのオン電流を高くすることができる場合がある。
また、チャネルの形成される領域中の欠陥準位密度が高いと、トランジスタの電気特性を
変動させる場合がある。例えば、欠陥準位がキャリア発生源となる場合、トランジスタの
しきい値電圧を変動させる場合がある。
半導体３２０の酸素欠損を低減するために、例えば、絶縁体３０５に含まれる過剰酸素を
、半導体３２０ａを介して半導体３２０まで移動させる方法などがある。この場合、半導
体３２０ａは、酸素透過性を有する層（酸素を通過または透過させる層）であることが好
ましい。
また、トランジスタのオン電流を高くするためには、半導体３２０ｃの厚さは小さいほど
好ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下
の領域を有する半導体３２０ｃとすればよい。一方、半導体３２０ｃは、チャネルの形成
される半導体３２０へ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど
）が入り込まないようブロックする機能を有する。そのため、半導体３２０ｃは、ある程
度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さ
らに好ましくは２ｎｍ以上の厚さの領域を有する半導体３２０ｃとすればよい。また、半
導体３２０ｃは、絶縁体３０５などから放出される酸素の外方拡散を抑制するために、酸
素をブロックする性質を有すると好ましい。
また、信頼性を高くするためには、半導体３２０ａは厚く、半導体３２０ｃは薄いことが
好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ
以上、より好ましくは６０ｎｍ以上の厚さの領域を有する半導体３２０ａとすればよい。
半導体３２０ａの厚さを、厚くすることで、隣接する絶縁体と半導体３２０ａとの界面か
らチャネルの形成される半導体３２０までの距離を離すことができる。ただし、半導体装
置の生産性が低下する場合があるため、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ
以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有する半導体３２０ａとすればよい
。
例えば、半導体３２０と半導体３２０ａとの間に、例えば、二次イオン質量分析法（ＳＩ
ＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、
１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは
１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ま
しくは１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０１８ａｔｏｍｓ／ｃｍ３以下のシリ
コン濃度となる領域を有する。また、半導体３２０と半導体３２０ｃとの間に、ＳＩＭＳ
において、１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下、
好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下、
さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０１８ａｔｏｍｓ／ｃｍ３
以下のシリコン濃度となる領域を有する。
また、半導体３２０の水素濃度を低減するために、半導体３２０ａおよび半導体３２０ｃ
の水素濃度を低減すると好ましい。半導体３２０ａおよび半導体３２０ｃは、ＳＩＭＳに
おいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０２０ａｔｏｍｓ／ｃｍ３以下、好
ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３以下、よ
り好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下
、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ
３以下の水素濃度となる領域を有する。また、半導体３２０の窒素濃度を低減するために
、半導体３２０ａおよび半導体３２０ｃの窒素濃度を低減すると好ましい。半導体３２０
ａおよび半導体３２０ｃは、ＳＩＭＳにおいて、１×１０１５ａｔｏｍｓ／ｃｍ３以上５
×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以上５
×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以
上１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１５ａｔｏｍｓ／ｃ
ｍ３以上５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
上述の３層構造は一例である。例えば、半導体３２０ａまたは半導体３２０ｃのない２層
構造としても構わない。または、半導体３２０ａの上もしくは下、または半導体３２０ｃ
上もしくは下に、半導体３２０ａ、半導体３２０および半導体３２０ｃとして例示した半
導体のいずれか一を有する４層構造としても構わない。または、半導体３２０ａの上、半
導体３２０ａの下、半導体３２０ｃの上、半導体３２０ｃの下のいずれか二箇所以上に、
半導体３２０ａ、半導体３２０および半導体３２０ｃとして例示した半導体のいずれか一
を有するｎ層構造（ｎは５以上の整数）としても構わない。
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられ
る。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ
Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半
導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半
導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−Ｏ
Ｓ、多結晶酸化物半導体、微結晶酸化物半導体などがある。
まずは、ＣＡＡＣ−ＯＳについて説明する。なお、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａ
ｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこと
もできる。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半
導体の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏ
ｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分
解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方
、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーとも
いう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起
因する電子移動度の低下が起こりにくいといえる。
以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳについて説明する。図５（Ａ）に、試
料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分
解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ
Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特
にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、日本
電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって行うこと
ができる。
図５（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図５（Ｂ）に示す。図５
（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認できる。金属
原子の各層の配列は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）または上
面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
図５（Ｂ）に示すように、ＣＡＡＣ−ＯＳは特徴的な原子配列を有する。図５（Ｃ）は、
特徴的な原子配列を、補助線で示したものである。図５（Ｂ）および図５（Ｃ）より、ペ
レット一つの大きさは１ｎｍ以上３ｎｍ以下程度であり、ペレットとペレットとの傾きに
より生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、ペレットを
、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳのペレッ
ト５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造と
なる（図５（Ｄ）参照。）。図５（Ｃ）で観察されたペレットとペレットとの間で傾きが
生じている箇所は、図５（Ｄ）に示す領域５１６１に相当する。
また、図６（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補
正高分解能ＴＥＭ像を示す。図６（Ａ）の領域（１）、領域（２）および領域（３）を拡
大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図６（Ｂ）、図６（Ｃ）および図６（Ｄ）
に示す。図６（Ｂ）、図６（Ｃ）および図６（Ｄ）より、ペレットは、金属原子が三角形
状、四角形状または六角形状に配列していることを確認できる。しかしながら、異なるペ
レット間で、金属原子の配列に規則性は見られない。
次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡ
ＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ
に対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図７（Ａ）に示すように
回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎ
Ｏ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を
有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°
近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近
傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを
示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解
析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎ
ｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、Ｉｎ
ＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６
°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（
φスキャン）を行っても、図７（Ｂ）に示すように明瞭なピークは現れない。これに対し
、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφスキ
ャンした場合、図７（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピーク
が６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸
およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺ
ｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの
電子線を入射させると、図８（Ａ）に示すような回折パターン（制限視野透過電子回折パ
ターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結
晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、Ｃ
ＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂
直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径
が３００ｎｍの電子線を入射させたときの回折パターンを図８（Ｂ）に示す。図８（Ｂ）
より、リング状の回折パターンが確認される。したがって、電子回折によっても、ＣＡＡ
Ｃ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、
図８（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１０
０）面などに起因すると考えられる。また、図８（Ｂ）における第２リングは（１１０）
面などに起因すると考えられる。
また、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。酸化物半導体の欠陥
としては、例えば、不純物に起因する欠陥や、酸素欠損などがある。したがって、ＣＡＡ
Ｃ−ＯＳは、不純物濃度の低い酸化物半導体ということもできる。また、ＣＡＡＣ−ＯＳ
は、酸素欠損の少ない酸化物半導体ということもできる。
酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源とな
る場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水
素を捕獲することによってキャリア発生源となる場合がある。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属
元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素
との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二
酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。
また、欠陥準位密度の低い（酸素欠損が少ない）酸化物半導体は、キャリア密度を低くす
ることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸
化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、
高純度真性または実質的に高純度真性な酸化物半導体となりやすい。したがって、ＣＡＡ
Ｃ−ＯＳを用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリー
オンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性な酸
化物半導体は、キャリアトラップが少ない。酸化物半導体のキャリアトラップに捕獲され
た電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことが
ある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体を用いたトランジ
スタは、電気特性が不安定となる場合がある。一方、ＣＡＡＣ−ＯＳを用いたトランジス
タは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
また、ＣＡＡＣ−ＯＳは欠陥準位密度が低いため、光の照射などによって生成されたキャ
リアが、欠陥準位に捕獲されることが少ない。したがって、ＣＡＡＣ−ＯＳを用いたトラ
ンジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体について説明する。
微結晶酸化物半導体は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域
と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体に含
まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさで
あることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶
であるナノ結晶を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。ｎｃ−ＯＳは、例えば、高分解能
ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ
−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−Ｏ
Ｓの結晶部をペレットと呼ぶ場合がある。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３
ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレ
ット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。した
がって、ｎｃ−ＯＳは、分析方法によっては、非晶質酸化物半導体と区別が付かない場合
がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径のＸ線を用いるＸＲＤ装置
を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示す
ピークが検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例
えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと
、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、ペレッ
トの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折
を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと
、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リン
グ状の領域内に複数のスポットが観測される場合がある。
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−
ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有す
る酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ
）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、
ｎｃ−ＯＳは、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ
は、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡ
ＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
次に、非晶質酸化物半導体について説明する。
非晶質酸化物半導体は、膜中における原子配列が不規則であり、結晶部を有さない酸化物
半導体である。石英のような無定形状態を有する酸化物半導体が一例である。
非晶質酸化物半導体は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌ
ａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導
体に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体
に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンのみが観
測される。
非晶質構造については、様々な見解が示されている。例えば、原子配列に全く秩序性を有
さない構造を完全な非晶質構造（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ ｓｔｒｕ
ｃｔｕｒｅ）と呼ぶ場合がある。また、長距離秩序性を有さないが、ある原子から最近接
原子または第２近接原子までの範囲において秩序性を有していてもよい構造を非晶質構造
と呼ぶ場合もある。したがって、最も厳格な定義によれば、僅かでも原子配列に秩序性を
有する酸化物半導体を非晶質酸化物半導体と呼ぶことはできない。また、少なくとも、長
距離秩序性を有する酸化物半導体を非晶質酸化物半導体と呼ぶことはできない。よって、
結晶部を有することから、例えば、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳを、非晶質酸化物半
導体または完全な非晶質酸化物半導体と呼ぶことはできない。
なお、酸化物半導体は、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する場合があ
る。そのような構造を有する酸化物半導体を、特に非晶質ライク酸化物半導体（ａ−ｌｉ
ｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
）と呼ぶ。
ａ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される
場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領
域と、結晶部を確認することのできない領域と、を有する。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ
ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため
、電子照射による構造の変化を示す。
電子照射を行う試料として、ａ−ｌｉｋｅ ＯＳ（試料Ａと表記する。）、ｎｃ−ＯＳ（
試料Ｂと表記する。）およびＣＡＡＣ−ＯＳ（試料Ｃと表記する。）を準備する。いずれ
の試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料
は、いずれも結晶部を有することがわかる。
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、
ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を
６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これ
らの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度で
あり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞の
間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見
なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図９は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例である。
ただし、上述した格子縞の長さを結晶部の大きさとしている。図９より、ａ−ｌｉｋｅ
ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には
、図９中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程度の大き
さだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ−／ｎｍ２にお
いては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよび
ＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２
までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図９中の
（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡ
Ｃ−ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度であること
がわかる。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合があ
る。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど
見られないことがわかる。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−Ｏ
Ｓと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べ
て密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶
の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ
−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶
の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱
面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よっ
て、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において
、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また
、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、
ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３
未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる
単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もる
ことができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせ
る割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない
種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。な
お、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、微結晶酸化物
半導体、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
絶縁体３０６上に、導電体を成膜して、導電体の不要な部分をエッチングし、第２のゲー
ト電極３３１を形成する。第２のゲート電極は、タンタル、タングステン、チタン、モリ
ブデン、アルミニウム、銅、モリブデンタングステン合金、窒化タングステン、窒化チタ
ン、窒化タンタルなどを用いることができる。または、多層構造とすることもできる。成
膜方法としては、スパッタ法、ＣＶＤ法、ＡＬＤ法などを用いることができる。
次に、絶縁体３０７を絶縁体３０６と第２のゲート電極３３１を覆うように成膜する。絶
縁体３０７は、上述の絶縁体３０５と同様の膜を用いることができ、同様の成膜方法を用
いることができる。好ましくは、酸素を透過しにくい機能を有する絶縁体を用いるとよい
。たとえば酸化アルミニウム膜を用いるとよい。
絶縁体３０７上に絶縁体３０８を成膜する。絶縁体３０８は、上述の絶縁体３０１と同様
の膜を用いることができ、同様の成膜方法を用いることができる。絶縁体３０８成膜後に
ＣＭＰを行い、絶縁体３０８を平坦化する。
次に、絶縁体３０８、絶縁体３０７、絶縁体３０６を、ソース電極またはドレイン電極で
ある３１２ａ、３１２ｂの上面に達するコンタクトホールを形成する。
次に導電体３１４を成膜し、導電体３１４上に導電体３１５を成膜する。導電体３１４お
よび、導電体３１５は、タンタル、タングステン、チタン、モリブデン、アルミニウム、
銅、モリブデンタングステン合金、窒化タングステン、窒化チタン、窒化タンタルなどを
用いることができる。成膜方法としては、スパッタ法、ＣＶＤ法、ＡＬＤ法などを用いる
ことができる。
次に絶縁体３０８の上面に達するまでＣＭＰを行い、導電体３１４及び導電体３１５から
なる、プラグを形成する。
次に、導電体３１５上および、絶縁体３０８上に導電体３１６を成膜する。導電体３１６
は、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタン
グステン合金、窒化タングステン、窒化チタン、窒化タンタルなどを用いることができる
。または、多層膜とすることもできる。成膜方法としては、スパッタ法、ＣＶＤ法、ＡＬ
Ｄ法などを用いることができる。次に、導電体３１６の不要部分をエッチングして、導電
体３１６からなる電極を形成する。
以上の工程により、本発明の一態様のトランジスタを有する半導体装置を作製することが
できる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み
合わせて実施することができる。
（実施の形態４）
本実施の形態では、実施の形態３で説明した、酸化を防止したバックゲート電極及び配線
層を有するトランジスタを利用した半導体装置について一例を説明する。
図１０（Ａ）に、記憶装置の回路の一例を示し、図１０（Ｂ）には、断面図を示す。
基板３５０は、シリコンや炭化シリコンなどを材料とした単結晶半導体基板、多結晶半導
体基板、シリコンゲルマニウムなどを材料とした化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃ
ｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを使用することもできる。
基板３５０上にトランジスタ１００を形成する。トランジスタ１００は、図１０に示した
ように、サイドウォール３５５を有するプレナー型トランジスタを用いることができる。
トランジスタは、（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）ＳＴＩ３５１
を形成して素子分離した。また、トランジスタ１００は、図１１に示したような、Ｆｉｎ
形トランジスタを用いてもよい。また、トランジスタ１００は、ｐチャネル型トランジス
タを用いてもよく、ｎチャネル型トランジスタを用いてもよい。または、両方を用いても
よい。
本実施の形態では、トランジスタ１００はチャネル形成領域にシリコン単結晶を用いてい
るが、チャネル形成領域に、たとえば、酸化物半導体を用いてもよく、シリコン単結晶に
限定されるものではない。また、ゲート絶縁体としての機能を有する絶縁体３５４として
は、例えば、シリコン単結晶を熱酸化した酸化シリコンを用いればよい。ほかにも、酸化
シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニ
ウム膜、窒化アルミニウム膜、酸化ハフニウム膜などを用いることができる。成膜方法は
、熱酸化法、ＣＶＤ法、スパッタ法、ＡＬＤ法、プラズマ酸化法、プラズマ窒化法などを
用いることができる。または、適宜、上述の膜から選択して、積層膜とすることもできる
。
トランジスタ１００上、ＳＴＩ３５１上、及び拡散層３５３上に絶縁体３６０を成膜し、
ＣＭＰを行い絶縁体３６０表面の平坦化を行う。絶縁体３６０としては、酸化シリコン膜
、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、窒
化アルミニウム膜、酸化ハフニウム膜などを用いることができる。成膜方法は、熱酸化法
、ＣＶＤ法、スパッタ法、ＡＬＤ法、プラズマ酸化法、プラズマ窒化法などを用いること
ができる。平坦化は、他の処理を用いてもよい。または、ＣＭＰと、エッチング（ドライ
エッチング、ウエットエッチング）やプラズマ処理などを組み合わせてもよい。
絶縁体３６０にトランジスタ１００のゲート電極３３０の上面に達するコンタクトホール
と、拡散層３５３の上面に達するコンタクトホールを形成して、導電体をコンタクトホー
ル内に埋め込み、絶縁体３６０の上面が露出するまでＣＭＰを行い、プラグ３７０、プラ
グ３７１、プラグ３７２を形成する。プラグ３７０、プラグ３７１、プラグ３７２は、た
とえば、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデン
タングステン合金などを用いることができる。または、上記から適宜複数選択して積層膜
を成膜してもよい。成膜方法は、スパッタ法、ＣＶＤ法、ＡＬＤ法、メッキ法などを用い
ることができる。積層膜の成膜は、上記から複数の形成方法を用いてもよい。
次に絶縁体３６０上に導電体を成膜して配線層３７３、配線層３７４、配線層３７５を形
成する。配線層３７３、配線層３７４、配線層３７５は、上述した、プラグ３７０、プラ
グ３７１、プラグ３７２と同様の膜と成膜方法を用いることができる。
絶縁体３６０上及び、配線層３７３、配線層３７４、配線層３７５上に絶縁体３６１を成
膜し、ＣＭＰを行い絶縁体３６１表面の平坦化を行う。絶縁体３６１は、上述した絶縁体
３６０と同様の膜と、成膜方法を用いることができる。
絶縁体３６１に、配線層３７３、配線層３７４、配線層３７５のそれぞれの上面に達する
コンタクトホールと、溝とを形成して、導電体をコンタクトホールと、溝に埋め込む。次
に絶縁体３６１の上面が露出するまでＣＭＰを行い、プラグと、配線層を兼ねた、配線層
３７６、配線層３７７、配線層３７８を形成する。配線層３７６、配線層３７７、配線層
３７８は、上述した、プラグ３７０、プラグ３７１、プラグ３７２と同様の膜と成膜方法
を用いることができる。
次に絶縁体３６１上と、配線層３７６、配線層３７７、配線層３７８上に絶縁体３６２を
成膜して、上述の絶縁体３６１と同様の方法で、プラグと、配線層を兼ねた、配線層３７
９、配線層３８０、配線層３８１を形成する。絶縁体３６２は、上述した絶縁体３６０と
同様の膜と、成膜方法を用いることができる。配線層３７９、配線層３８０、配線層３８
１は、上述した、プラグ３７０、プラグ３７１、プラグ３７２と同様の膜と成膜方法を用
いることができる。このプラグと、配線層を兼ねた、配線層の形成は、必要に応じて、上
述の方法を繰り返して形成することができるので、高い集積度の半導体装置を作製できる
。
次に絶縁体３６２上と、配線層３７９、配線層３８０、配線層３８１上に絶縁体３６３を
成膜する。絶縁体３６３は、上述した絶縁体３６０と同様の膜と、成膜方法を用いること
ができる。絶縁体３６３は、好ましくは水素を透過しにくい機能を有しているとよい。ま
たは、絶縁体３６３は、成膜しなくてもよい。
絶縁体３６３上に絶縁体３０２を成膜し、実施の形態３で説明した方法でトランジスタ１
１０を形成する。
次に、絶縁体３０８を成膜し、プラグ３８２、プラグ３８３、プラグ３８４を形成する。
プラグ３８２上と、プラグ３８３上と、プラグ３８４上と、にそれぞれ、配線層３８５、
配線層３８６、配線層３８７を形成する。
次に絶縁体３０８上と、配線層３８５上と、配線層３８６上と、配線層３８７上と、に絶
縁体３６４を成膜し、ＣＭＰを行い絶縁体３６４表面の平坦化を行う。絶縁体３６４は、
上述した絶縁体３６０と同様の膜と、成膜方法を用いることができる。
絶縁体３６４に、配線層３８６、配線層３８７の上面に達するコンタクトホールを形成し
て、導電体をコンタクトホール内に埋め込み、絶縁体３６４の上面が露出するまでＣＭＰ
を行い、プラグ３８８と、プラグ３８９を形成する。プラグ３８８と、プラグ３８９は、
上述した、プラグ３７０、プラグ３７１、プラグ３７２と同様の膜と成膜方法を用いるこ
とができる。
次に絶縁体３６４上に導電体を成膜して、容量素子１３０の一方の電極３４１と、配線層
３９０を形成する。電極３４１と、配線層３９０は、上述した、プラグ３７０、プラグ３
７１、プラグ３７２と同様の膜と成膜方法を用いることができる。次に、容量素子１３０
は、他方の電極３４２を一方の電極３４１上の絶縁体を介して重なるように形成する。次
に、絶縁体３６５を成膜し、ＣＭＰを行い絶縁体３６５表面の平坦化を行う。絶縁体３６
５は、上述した絶縁体３６０と同様の膜と、成膜方法を用いることができる。
絶縁体３６５に容量素子１３０の他方の電極３４２の上面に達するコンタクトホールを形
成し、一方、配線層３９０の上面に達するコンタクトホールを形成し、導電体をコンタク
トホール内に埋め込み、絶縁体３６５の上面が露出するまでＣＭＰを行い、プラグ３９１
と、プラグ３９２を形成する。プラグ３９１と、プラグ３９２は、上述した、プラグ３７
０、プラグ３７１、プラグ３７２と同様の膜と成膜方法を用いることができる。
次に絶縁体３６５上に導電体を成膜して、配線層３９３と、配線層３９４を形成する。配
線層３９３と、配線層３９４は、上述した、プラグ３７０、プラグ３７１、プラグ３７２
と同様の膜と成膜方法を用いることができる。
また、図１０に示す、プレーナー型の容量素子１３０を、図１２に示す、シリンダー型の
容量素子１４０のように形成しても良い。シリンダー型の容量素子１４０は、プレーナ型
の容量素子１３０よりも、小さな面積で、容量素子を作製できるので、より好ましい。
以上の工程により、本発明の一態様の半導体装置を作製することができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み
合わせて実施することができる。
（実施の形態５）
＜撮像装置＞
以下では、本発明の一態様に係る撮像装置について説明する。
図１３（Ａ）は、本発明の一態様に係る撮像装置２００の例を示す平面図である。撮像装
置２００は、画素部２１０と、画素部２１０を駆動するための周辺回路２６０と、周辺回
路２７０、周辺回路２８０と、周辺回路２９０と、を有する。画素部２１０は、ｐ行ｑ列
（ｐおよびｑは２以上の整数）のマトリクス状に配置された複数の画素２１１を有する。
周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９０は、それぞれ複
数の画素２１１に接続し、複数の画素２１１を駆動するための信号を供給する機能を有す
る。なお、本明細書等において、周辺回路２６０、周辺回路２７０、周辺回路２８０およ
び周辺回路２９０などの全てを指して「周辺回路」または「駆動回路」と呼ぶ場合がある
。例えば、周辺回路２６０は周辺回路の一部といえる。
また、撮像装置２００は、光源２９１を有することが好ましい。光源２９１は、検出光Ｐ
１を放射することができる。
また、周辺回路は、少なくとも、論理回路、スイッチ、バッファ、増幅回路、または変換
回路の１つを有する。また、周辺回路は、画素部２１０を形成する基板上に作製してもよ
い。また、周辺回路の一部または全部にＩＣチップ等の半導体装置を用いてもよい。なお
、周辺回路は、周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９０
のいずれか一以上を省略してもよい。
また、図１３（Ｂ）に示すように、撮像装置２００が有する画素部２１０において、画素
２１１を傾けて配置してもよい。画素２１１を傾けて配置することにより、行方向および
列方向の画素間隔（ピッチ）を短くすることができる。これにより、撮像装置２００にお
ける撮像の品質をより高めることができる。
＜画素の構成例１＞
撮像装置２００が有する１つの画素２１１を複数の副画素２１２で構成し、それぞれの副
画素２１２に特定の波長帯域の光を透過するフィルタ（カラーフィルタ）を組み合わせる
ことで、カラー画像表示を実現するための情報を取得することができる。
図１４（Ａ）は、カラー画像を取得するための画素２１１の一例を示す平面図である。図
１４（Ａ）に示す画素２１１は、赤（Ｒ）の波長帯域を透過するカラーフィルタが設けら
れた副画素２１２（以下、「副画素２１２Ｒ」ともいう）、緑（Ｇ）の波長帯域を透過す
るカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｇ」ともいう）およ
び青（Ｂ）の波長帯域を透過するカラーフィルタが設けられた副画素２１２（以下、「副
画素２１２Ｂ」ともいう）を有する。副画素２１２は、フォトセンサとして機能させるこ
とができる。
副画素２１２（副画素２１２Ｒ、副画素２１２Ｇ、および副画素２１２Ｂ）は、配線２３
１、配線２４７、配線２４８、配線２４９、配線２５０と電気的に接続される。また、副
画素２１２Ｒ、副画素２１２Ｇ、および副画素２１２Ｂは、それぞれが独立した配線２５
３に接続している。また、本明細書等において、例えばｎ行目の画素２１１に接続された
配線２４８および配線２４９を、それぞれ配線２４８［ｎ］および配線２４９［ｎ］と記
載する。また、例えばｍ列目の画素２１１に接続された配線２５３を、配線２５３［ｍ］
と記載する。なお、図１４（Ａ）において、ｍ列目の画素２１１が有する副画素２１２Ｒ
に接続する配線２５３を配線２５３［ｍ］Ｒ、副画素２１２Ｇに接続する配線２５３を配
線２５３［ｍ］Ｇ、および副画素２１２Ｂに接続する配線２５３を配線２５３［ｍ］Ｂと
記載している。副画素２１２は、上記配線を介して周辺回路と電気的に接続される。
また、撮像装置２００は、隣接する画素２１１の、同じ波長帯域を透過するカラーフィル
タが設けられた副画素２１２同士がスイッチを介して電気的に接続する構成を有する。図
１４（Ｂ）に、ｎ行（ｎは１以上ｐ以下の整数）ｍ列（ｍは１以上ｑ以下の整数）に配置
された画素２１１が有する副画素２１２と、該画素２１１に隣接するｎ＋１行ｍ列に配置
された画素２１１が有する副画素２１２の接続例を示す。図１４（Ｂ）において、ｎ行ｍ
列に配置された副画素２１２Ｒと、ｎ＋１行ｍ列に配置された副画素２１２Ｒがスイッチ
２０１を介して接続されている。また、ｎ行ｍ列に配置された副画素２１２Ｇと、ｎ＋１
行ｍ列に配置された副画素２１２Ｇがスイッチ２０２を介して接続されている。また、ｎ
行ｍ列に配置された副画素２１２Ｂと、ｎ＋１行ｍ列に配置された副画素２１２Ｂがスイ
ッチ２０３を介して接続されている。
なお、副画素２１２に用いるカラーフィルタは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に限定さ
れず、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンダ（Ｍ）の光を透過するカラーフィ
ルタを用いてもよい。１つの画素２１１に３種類の異なる波長帯域の光を検出する副画素
２１２を設けることで、フルカラー画像を取得することができる。
または、それぞれ赤（Ｒ）、緑（Ｇ）および青（Ｂ）の光を透過するカラーフィルタが設
けられた副画素２１２に加えて、黄（Ｙ）の光を透過するカラーフィルタが設けられた副
画素２１２を有する画素２１１を用いてもよい。または、それぞれシアン（Ｃ）、黄（Ｙ
）およびマゼンダ（Ｍ）の光を透過するカラーフィルタが設けられた副画素２１２に加え
て、青（Ｂ）の光を透過するカラーフィルタが設けられた副画素２１２を有する画素２１
１を用いてもよい。１つの画素２１１に４種類の異なる波長帯域の光を検出する副画素２
１２を設けることで、取得した画像の色の再現性をさらに高めることができる。
また、例えば、図１４（Ａ）において、赤の波長帯域を検出する副画素２１２、緑の波長
帯域を検出する副画素２１２、および青の波長帯域を検出する副画素２１２の画素数比（
または受光面積比）は、１：１：１でなくても構わない。例えば、画素数比（受光面積比
）を赤：緑：青＝１：２：１とするＢａｙｅｒ配列としてもよい。または、画素数比（受
光面積比）を赤：緑：青＝１：６：１としてもよい。
なお、画素２１１に設ける副画素２１２は１つでもよいが、２つ以上が好ましい。例えば
、同じ波長帯域を検出する副画素２１２を２つ以上設けることで、冗長性を高め、撮像装
置２００の信頼性を高めることができる。
また、可視光を吸収または反射して、赤外光を透過するＩＲ（ＩＲ：Ｉｎｆｒａｒｅｄ）
フィルタを用いることで、赤外光を検出する撮像装置２００を実現することができる。
また、ＮＤ（ＮＤ：Ｎｅｕｔｒａｌ Ｄｅｎｓｉｔｙ）フィルタ（減光フィルタ）を用い
ることで、光電変換素子（受光素子）に大光量光が入射した時に生じる出力飽和すること
を防ぐことができる。減光量の異なるＮＤフィルタを組み合わせて用いることで、撮像装
置のダイナミックレンジを大きくすることができる。
また、前述したフィルタ以外に、画素２１１にレンズを設けてもよい。ここで、図１５の
断面図を用いて、画素２１１、フィルタ２５４、レンズ２５５の配置例を説明する。レン
ズ２５５を設けることで、光電変換素子が入射光を効率よく受光することができる。具体
的には、図１５（Ａ）に示すように、画素２１１に形成したレンズ２５５、フィルタ２５
４（フィルタ２５４Ｒ、フィルタ２５４Ｇおよびフィルタ２５４Ｂ）、および画素回路２
３０等を通して光２５６を光電変換素子２２０に入射させる構造とすることができる。
ただし、一点鎖線で囲んだ領域に示すように、矢印で示す光２５６の一部が配線２５７の
一部によって遮光されてしまうことがある。したがって、図１５（Ｂ）に示すように光電
変換素子２２０側にレンズ２５５およびフィルタ２５４を配置して、光電変換素子２２０
が光２５６を効率良く受光させる構造が好ましい。光電変換素子２２０側から光２５６を
光電変換素子２２０に入射させることで、検出感度の高い撮像装置２００を提供すること
ができる。
図１５に示す光電変換素子２２０として、ｐｎ型接合またはｐｉｎ型の接合が形成された
光電変換素子を用いてもよい。
また、光電変換素子２２０を、放射線を吸収して電荷を発生させる機能を有する物質を用
いて形成してもよい。放射線を吸収して電荷を発生させる機能を有する物質としては、セ
レン、ヨウ化鉛、ヨウ化水銀、ヒ化ガリウム、テルル化カドミウム、カドミウム亜鉛合金
等がある。
例えば、光電変換素子２２０にセレンを用いると、可視光や、紫外光、赤外光に加えて、
Ｘ線や、ガンマ線といった幅広い波長帯域にわたって光吸収係数を有する光電変換素子２
２０を実現できる。
ここで、撮像装置２００が有する１つの画素２１１は、図１４に示す副画素２１２に加え
て、第１のフィルタを有する副画素２１２を有してもよい。
＜画素の構成例２＞
以下では、シリコンを用いたトランジスタと、酸化物半導体を用いたトランジスタと、を
用いて画素を構成する一例について説明する。
図１６（Ａ）、図１６（Ｂ）は、撮像装置を構成する素子の断面図である。図１６（Ａ）
に示す撮像装置は、シリコン基板５００に設けられたシリコンを用いたトランジスタ５５
１、トランジスタ５５１上に積層して配置された酸化物半導体を用いたトランジスタ５５
２およびトランジスタ５５３、ならびにシリコン基板５００に設けられたフォトダイオー
ド５６０を含む。各トランジスタおよびフォトダイオード５６０は、種々のプラグ５７０
および配線５７１と電気的な接続を有する。また、フォトダイオード５６０のアノード５
６１は、低抵抗領域５６３を介してプラグ５７０と電気的に接続を有する。
また撮像装置は、シリコン基板５００に設けられたトランジスタ５５１およびフォトダイ
オード５６０を有する層５１０と、層５１０と接して設けられ、配線５７１を有する層５
２０と、層５２０と接して設けられ、トランジスタ５５２およびトランジスタ５５３を有
する層５３０と、層５３０と接して設けられ、配線５７２および配線５７３を有する層５
４０を備えている。
なお図１６（Ａ）の断面図の一例では、シリコン基板５００において、トランジスタ５５
１が形成された面とは逆側の面にフォトダイオード５６０の受光面を有する構成とする。
該構成とすることで、各種トランジスタや配線などの影響を受けずに光路を確保すること
ができる。そのため、高開口率の画素を形成することができる。なお、フォトダイオード
５６０の受光面をトランジスタ５５１が形成された面と同じとすることもできる。
なお、酸化物半導体を用いたトランジスタを用いて画素を構成する場合には、層５３０を
、トランジスタを有する層とすればよい。または層５１０を省略し、酸化物半導体を用い
たトランジスタのみで画素を構成してもよい。
なおシリコンを用いたトランジスタを用いて画素を構成する場合には、層５３０を省略す
ればよい。層５３０を省略した断面図の一例を図１６（Ｂ）に示す。
なお、シリコン基板５００は、ＳＯＩ基板であってもよい。また、シリコン基板５００に
替えて、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、ヒ化アル
ミニウムガリウム、リン化インジウム、窒化ガリウムまたは有機半導体を有する基板を用
いることもできる。
ここで、トランジスタ５５１およびフォトダイオード５６０を有する層５１０と、トラン
ジスタ５５２およびトランジスタ５５３を有する層５３０と、の間には絶縁体５８０が設
けられる。ただし、絶縁体５８０の位置は限定されない。
トランジスタ５５１のチャネル形成領域近傍に設けられる絶縁体中の水素はシリコンのダ
ングリングボンドを終端し、トランジスタ５５１の信頼性を向上させる効果がある。一方
、トランジスタ５５２およびトランジスタ５５３などの近傍に設けられる絶縁体中の水素
は、酸化物半導体中にキャリアを生成する要因の一つとなる。そのため、トランジスタ５
５２およびトランジスタ５５３などの信頼性を低下させる要因となる場合がある。したが
って、シリコン系半導体を用いたトランジスタの上層に酸化物半導体を用いたトランジス
タを積層して設ける場合、これらの間に水素をブロックする機能を有する絶縁体５８０を
設けることが好ましい。絶縁体５８０より下層に水素を閉じ込めることで、トランジスタ
５５１の信頼性が向上させることができる。さらに、絶縁体５８０より下層から、絶縁体
５８０より上層に水素が拡散することを抑制できるため、トランジスタ５５２およびトラ
ンジスタ５５３などの信頼性を向上させることができる。
絶縁体５８０としては、例えば、絶縁体３６３の記載を参照する。
また、図１６（Ａ）の断面図において、層５１０に設けるフォトダイオード５６０と、層
５３０に設けるトランジスタとを重なるように形成することができる。そうすると、画素
の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができる。
また、図１７（Ａ１）および図１７（Ｂ１）に示すように、撮像装置の一部または全部を
湾曲させてもよい。図１７（Ａ１）は、撮像装置を同図中の一点鎖線Ｘ１−Ｘ２の方向に
湾曲させた状態を示している。図１７（Ａ２）は、図１７（Ａ１）中の一点鎖線Ｘ１−Ｘ
２で示した部位の断面図である。図１７（Ａ３）は、図１７（Ａ１）中の一点鎖線Ｙ１−
Ｙ２で示した部位の断面図である。
図１７（Ｂ１）は、撮像装置を同図中の一点鎖線Ｘ３−Ｘ４の方向に湾曲させ、かつ、同
図中の一点鎖線Ｙ３−Ｙ４の方向に湾曲させた状態を示している。図１７（Ｂ２）は、図
１７（Ｂ１）中の一点鎖線Ｘ３−Ｘ４で示した部位の断面図である。図１７（Ｂ３）は、
図１７（Ｂ１）中の一点鎖線Ｙ３−Ｙ４で示した部位の断面図である。
撮像装置を湾曲させることで、像面湾曲や非点収差を低減することができる。よって、撮
像装置と組み合わせて用いるレンズなどの光学設計を容易とすることができる。例えば、
収差補正のためのレンズ枚数を低減できるため、撮像装置を用いた電子機器などの小型化
や軽量化を実現することができる。また、撮像された画像の品質を向上させる事ができる
。
（実施の形態６）
本実施の形態では、上記実施の形態で例示したトランジスタ、または記憶装置を含むＲＦ
タグについて、図１８を用いて説明する。
本実施の形態におけるＲＦタグは、内部に記憶回路を有し、記憶回路に必要な情報を記憶
し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このよう
な特徴から、ＲＦタグは、物品などの個体情報を読み取ることにより物品の識別を行う個
体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには極
めて高い信頼性が要求される。
ＲＦタグの構成について図１８を用いて説明する。図１８は、ＲＦタグの構成例を示すブ
ロック図である。
図１８に示すようにＲＦタグ８００は、通信器８０１（質問器、リーダ／ライタなどとも
いう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテナ８
０４を有する。また、ＲＦタグ８００は、整流回路８０５、定電圧回路８０６、復調回路
８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している
。なお、復調回路８０７に含まれる整流作用を示すトランジスタに逆方向電流を十分に抑
制することが可能な材料、例えば、酸化物半導体が用いられた構成としてもよい。これに
より、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを
防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることがで
きる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を
行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する
電波方式の３つに大別される。本実施の形態に示すＲＦタグ８００は、そのいずれの方式
に用いることも可能である。
次に各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたアン
テナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８
０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流
、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑
化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側また
は出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が
大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないよ
うに制御するための回路である。
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための
回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよ
い。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０
９のリセット信号を生成するための回路である。
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成す
るための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応
じて変調をおこなうための回路である。
論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は、
入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを
有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行
うための回路である。
なお、上述の各回路は、必要に応じて、適宜、取捨することができる。
ここで、先の実施の形態で説明した記憶回路を、記憶回路８１０に用いることができる。
本発明の一態様の記憶回路は、電源が遮断された状態であっても情報を保持できるため、
ＲＦタグに好適に用いることができる。さらに本発明の一態様の記憶回路は、データの書
き込みに必要な電力（電圧）が従来の不揮発性メモリに比べて著しく小さいため、データ
の読み出し時と書込み時の最大通信距離の差を生じさせないことも可能である。さらに、
データの書き込み時に電力が不足し、誤動作または誤書込みが生じることを抑制すること
ができる。
また、本発明の一態様の記憶回路は、不揮発性のメモリとして用いることが可能であるた
め、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデー
タを書き込むためのコマンドを別途用意し、ユーザーが自由に書き換えできないようにし
ておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷すること
で、作製したＲＦタグすべてについて固有番号を付与するのではなく、出荷する良品にの
み固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になること
がなく出荷後の製品に対応した顧客管理が容易となる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み
合わせて実施することができる。
（実施の形態７）
本実施の形態では、少なくとも実施の形態で説明したトランジスタを用いることができ、
先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。
図１９は、先の実施の形態で説明したトランジスタを少なくとも一部に用いたＣＰＵの一
例の構成を示すブロック図である。
図１９に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔ
ｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラク
ションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ
１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１
１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェー
ス１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板
、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別
チップに設けてもよい。もちろん、図１９に示すＣＰＵは、その構成を簡略化して示した
一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、
図１９に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、
それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路
やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビッ
トなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御する
ための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアド
レスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレ
ジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイ
ミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する
内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
図１９に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ
１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができ
る。
図１９に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの
指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１
９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量
素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が
選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる
。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換え
が行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる
。
図２０は、レジスタ１１９６として用いることのできる記憶回路の回路図の一例である。
記憶回路１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶
データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素
子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路
１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、
を有する。なお、記憶回路１２００は、必要に応じて、ダイオード、抵抗素子、インダク
タなどのその他の素子をさらに有していてもよい。
ここで、回路１２０２には、先の実施の形態で説明した記憶装置を用いることができる。
記憶回路１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０
９のゲートには接地電位（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力さ
れ続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接
地される構成とする。
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用い
て構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）の
トランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端
子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２
の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３は
トランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の
端子の間の導通または非導通（つまり、トランジスタ１２１３のオン状態またはオフ状態
）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレ
インの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースと
ドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力され
る制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、ト
ランジスタ１２１４のオン状態またはオフ状態）が選択される。
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のう
ちの一方、及びトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分
をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を
供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１
２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続
される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他
方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方
）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソー
スとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続され
る。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）
と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）
と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は
電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の
電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源
電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。
容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線
（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方
は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）
または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８
の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線
）と電気的に接続される。
なお、容量素子１２０７及び容量素子１２０８は、トランジスタや配線の寄生容量等を積
極的に利用することによって省略することも可能である。
トランジスタ１２０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力され
る。スイッチ１２０３及びスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤに
よって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイ
ッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２
の端子の間は非導通状態となる。
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータ
に対応する信号が入力される。図２０では、回路１２０１から出力された信号が、トラン
ジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の
第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、
論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介し
て回路１２０１に入力される。
なお、図２０では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとド
レインの他方）から出力される信号は、論理素子１２０６及び回路１２２０を介して回路
１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（
トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転
させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入
力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に
、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）か
ら出力される信号を当該ノードに入力することができる。
また、図２０において、記憶回路１２００に用いられるトランジスタのうち、トランジス
タ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９
０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン膜または
シリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶回路
１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体で形成されるトラン
ジスタとすることもできる。または、記憶回路１２００は、トランジスタ１２０９以外に
も、チャネルが酸化物半導体で形成されるトランジスタを含んでいてもよく、残りのトラ
ンジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成され
るトランジスタとすることもできる。
図２０における回路１２０１には、例えばフリップフロップ回路を用いることができる。
また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いる
ことができる。
本発明の一態様における半導体装置では、記憶回路１２００に電源電圧が供給されない間
は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０
８によって保持することができる。
また、酸化物半導体にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例
えば、酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、結晶性を有する
シリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため
、当該トランジスタをトランジスタ１２０９として用いることによって、記憶回路１２０
０に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保
たれる。こうして、記憶回路１２００は電源電圧の供給が停止した間も記憶内容（データ
）を保持することが可能である。
また、スイッチ１２０３及びスイッチ１２０４を設けることによって、プリチャージ動作
を行うことを特徴とする記憶回路であるため、電源電圧供給再開後に、回路１２０１が元
のデータを保持しなおすまでの時間を短くすることができる。
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ
１２１０のゲートに入力される。そのため、記憶回路１２００への電源電圧の供給が再開
された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（
オン状態、またはオフ状態）に変換して、回路１２０２から読み出すことができる。それ
故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号
を正確に読み出すことが可能である。
このような記憶回路１２００を、プロセッサが有するレジスタやキャッシュメモリなどの
記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐこ
とができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰
することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、また
は複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を
抑えることができる。
本実施の形態では、記憶回路１２００をＣＰＵに用いる例として説明したが、記憶回路１
２００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬ
ＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、Ｒ
Ｆタグ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可
能である。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み
合わせて実施することができる。
（実施の形態８）
以下では、本発明の一態様に係る表示装置について、図２１および図２２を用いて説明す
る。
表示装置に用いられる表示素子としては液晶素子（液晶表示素子ともいう。）、発光素子
（発光表示素子ともいう。）などを用いることができる。発光素子は、電流または電圧に
よって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔ
ｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬなどを含む。以下では、表示装置の一例とし
てＥＬ素子を用いた表示装置（ＥＬ表示装置）および液晶素子を用いた表示装置（液晶表
示装置）について説明する。
なお、以下に示す表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコ
ントローラを含むＩＣなどを実装した状態にあるモジュールとを含む。
また、以下に示す表示装置は画像表示デバイス、または光源（照明装置含む）を指す。ま
た、コネクター、例えばＦＰＣ、ＴＣＰが取り付けられたモジュール、ＴＣＰの先にプリ
ント配線板を有するモジュールまたは表示素子にＣＯＧ方式によりＩＣ（集積回路）が直
接実装されたモジュールも全て表示装置に含むものとする。
図２１は、本発明の一態様に係るＥＬ表示装置の一例である。図２１（Ａ）に、ＥＬ表示
装置の画素の回路図を示す。図２１（Ｂ）は、ＥＬ表示装置全体を示す上面図である。ま
た、図２１（Ｃ）は、図２１（Ｂ）の一点鎖線Ｍ−Ｎの一部に対応するＭ−Ｎ断面である
。
図２１（Ａ）は、ＥＬ表示装置に用いられる画素の回路図の一例である。
なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（
容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなく
ても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続
先を特定しなくても、発明の一態様が明確であるといえる。そして、接続先が特定された
内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細
書等に記載されていると判断することが可能な場合がある。特に、端子の接続先として複
数の箇所が想定される場合には、その端子の接続先を特定の箇所に限定する必要はない。
したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素
子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発
明の一態様を構成することが可能な場合がある。
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業
者であれば、発明を特定することが可能な場合がある。または、ある回路について、少な
くとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つ
まり、機能を特定すれば、発明の一態様が明確であるといえる。そして、機能が特定され
た発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。し
たがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態
様として開示されているものであり、発明の一態様を構成することが可能である。または
、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として
開示されているものであり、発明の一態様を構成することが可能である。
図２１（Ａ）に示すＥＬ表示装置は、スイッチ素子７４３と、トランジスタ７４１と、容
量素子７４２と、発光素子７１９と、を有する。
なお、図２１（Ａ）などは、回路構成の一例であるため、さらに、トランジスタを追加す
ることが可能である。逆に、図２１（Ａ）の各ノードにおいて、トランジスタ、スイッチ
、受動素子などを追加しないようにすることも可能である。
トランジスタ７４１のゲートはスイッチ素子７４３の一端および容量素子７４２の一方の
電極と電気的に接続される。トランジスタ７４１のソースは容量素子７４２の他方の電極
と電気的に接続され、発光素子７１９の一方の電極と電気的に接続される。トランジスタ
７４１のドレインは電源電位ＶＤＤが与えられる。スイッチ素子７４３の他端は信号線７
４４と電気的に接続される。発光素子７１９の他方の電極は定電位が与えられる。なお、
定電位は接地電位ＧＮＤまたはそれより小さい電位とする。
スイッチ素子７４３としては、トランジスタを用いると好ましい。トランジスタを用いる
ことで、画素の面積を小さくでき、解像度の高いＥＬ表示装置とすることができる。また
、スイッチ素子７４３として、トランジスタ７４１と同一工程を経て作製されたトランジ
スタを用いると、ＥＬ表示装置の生産性を高めることができる。なお、トランジスタ７４
１または／およびスイッチ素子７４３としては、例えば、上述したトランジスタを適用す
ることができる。
図２１（Ｂ）は、ＥＬ表示装置の上面図である。ＥＬ表示装置は、基板７００と、基板７
５０と、シール材７３４と、駆動回路７３５と、駆動回路７３６と、画素７３７と、ＦＰ
Ｃ７３２と、を有する。シール材７３４は、画素７３７、駆動回路７３５および駆動回路
７３６を囲むように基板７００と基板７５０との間に配置される。なお、駆動回路７３５
または／および駆動回路７３６をシール材７３４の外側に配置しても構わない。
図２１（Ｃ）は、図２１（Ｂ）の一点鎖線Ｍ−Ｎの一部に対応するＥＬ表示装置の断面図
である。
図２１（Ｃ）には、トランジスタ７４１として、基板７００上の絶縁体７０８と、絶縁体
７０８に埋め込まれた導電体７０４ａと、を有し、絶縁体７０８上および導電体７０４ａ
上の絶縁体７１２ａと、絶縁体７１２ａ上の絶縁体７１２ｂと、絶縁体７１２ｂ上にあり
導電体７０４ａと重なる半導体７０６と、半導体７０６と接する導電体７１６ａおよび導
電体７１６ｂと、半導体７０６上、導電体７１６ａ上および導電体７１６ｂ上の絶縁体７
１８ａと、絶縁体７１８ａ上の絶縁体７１８ｂと、絶縁体７１８ｂ上の絶縁体７１８ｃと
、絶縁体７１８ｃ上にあり半導体７０６と重なる導電体７１４ａと、を有する構造を示す
。なお、トランジスタ７４１の構造は一例であり、図２１（Ｃ）に示す構造と異なる構造
であっても構わない。導電体７０４ａは、実施の形態１に記した方法で形成した配線層を
用いてもよい。
したがって、図２１（Ｃ）に示すトランジスタ７４１において、導電体７０４ａはゲート
電極としての機能を有し、絶縁体７１２ａおよび絶縁体７１２ｂはゲート絶縁体としての
機能を有し、導電体７１６ａはソース電極としての機能を有し、導電体７１６ｂはドレイ
ン電極としての機能を有し、絶縁体７１８ａ、絶縁体７１８ｂおよび絶縁体７１８ｃはゲ
ート絶縁体としての機能を有し、導電体７１４ａはゲート電極としての機能を有する。な
お、半導体７０６は、光が当たることで電気特性が変動する場合がある。したがって、導
電体７０４ａ、導電体７１６ａ、導電体７１６ｂ、導電体７１４ａのいずれか一以上が遮
光性を有すると好ましい。
なお、絶縁体７１８ａおよび絶縁体７１８ｂの界面を破線で表したが、これは両者の境界
が明確でない場合があることを示す。例えば、絶縁体７１８ａおよび絶縁体７１８ｂとし
て、同種の絶縁体を用いた場合、観察手法によっては両者の区別が付かない場合がある。
図２１（Ｃ）には、容量素子７４２として、基板上の絶縁体７０８と、絶縁体７０８に埋
め込まれた導電体７０４ｂと、絶縁体７０８上と、導電体７０４ｂ上の絶縁体７１２ａと
、絶縁体７１２ａ上の絶縁体７１２ｂと、絶縁体７１２ｂ上にあり導電体７０４ｂと重な
る導電体７１６ａと、導電体７１６ａ上の絶縁体７１８ａと、絶縁体７１８ａ上の絶縁体
７１８ｂと、絶縁体７１８ｂ上の絶縁体７１８ｃと、絶縁体７１８ｃ上にあり導電体７１
６ａと重なる導電体７１４ｂと、を有し、導電体７１６ａおよび導電体７１４ｂの重なる
領域で、絶縁体７１８ａおよび絶縁体７１８ｂの一部が除去されている構造を示す。なお
、導電体７０４ｂは、実施の形態１に記した方法で形成した配線層を用いてもよい。
容量素子７４２において、導電体７０４ｂおよび導電体７１４ｂは一方の電極として機能
し、導電体７１６ａは他方の電極として機能する。
したがって、容量素子７４２は、トランジスタ７４１と共通する膜を用いて作製すること
ができる。また、導電体７０４ａおよび導電体７０４ｂを同種の導電体とすると好ましい
。その場合、導電体７０４ａおよび導電体７０４ｂは、同一工程を経て形成することがで
きる。また、導電体７１４ａおよび導電体７１４ｂを同種の導電体とすると好ましい。そ
の場合、導電体７１４ａおよび導電体７１４ｂは、同一工程を経て形成することができる
。
図２１（Ｃ）に示す容量素子７４２は、占有面積当たりの容量が大きい容量素子である。
したがって、図２１（Ｃ）は表示品位の高いＥＬ表示装置である。なお、図２１（Ｃ）に
示す容量素子７４２は、導電体７１６ａおよび導電体７１４ｂの重なる領域を薄くするた
め、絶縁体７１８ａおよび絶縁体７１８ｂの一部が除去された構造を有するが、本発明の
一態様に係る容量素子はこれに限定されるものではない。例えば、導電体７１６ａおよび
導電体７１４ｂの重なる領域を薄くするため、絶縁体７１８ｃの一部が除去された構造を
有しても構わない。
トランジスタ７４１および容量素子７４２上には、絶縁体７２０が配置される。ここで、
絶縁体７２０は、トランジスタ７４１のソース電極として機能する導電体７１６ａに達す
る開口部を有してもよい。絶縁体７２０上には、導電体７８１が配置される。導電体７８
１は、絶縁体７２０の開口部を介してトランジスタ７４１と電気的に接続してもよい。
導電体７８１上には、導電体７８１に達する開口部を有する隔壁７８４が配置される。隔
壁７８４上には、隔壁７８４の開口部で導電体７８１と接する発光層７８２が配置される
。発光層７８２上には、導電体７８３が配置される。導電体７８１、発光層７８２および
導電体７８３の重なる領域が、発光素子７１９となる。
ここまでは、ＥＬ表示装置の例について説明した。次に、液晶表示装置の例について説明
する。
図２２（Ａ）は、液晶表示装置の画素の構成例を示す回路図である。図２２に示す画素は
、トランジスタ７５１と、容量素子７５２と、一対の電極間に液晶の充填された素子（液
晶素子）７５３とを有する。
トランジスタ７５１では、ソース、ドレインの一方が信号線７５５に電気的に接続され、
ゲートが走査線７５４に電気的に接続されている。
容量素子７５２では、一方の電極がトランジスタ７５１のソース、ドレインの他方に電気
的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。
液晶素子７５３では、一方の電極がトランジスタ７５１のソース、ドレインの他方に電気
的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。なお、
上述した容量素子７５２の他方の電極が電気的に接続する配線に与えられる共通電位と、
液晶素子７５３の他方の電極に与えられる共通電位とが異なる電位であってもよい。
なお、液晶表示装置も、上面図はＥＬ表示装置と同様として説明する。図２１（Ｂ）の一
点鎖線Ｍ−Ｎに対応する液晶表示装置の断面図を図２２（Ｂ）に示す。図２２（Ｂ）にお
いて、ＦＰＣ７３２は、端子７３１を介して配線７３３ａと接続される。なお、配線７３
３ａは、トランジスタ７５１を構成する導電体または半導体のいずれかと同種の導電体ま
たは半導体を用いてもよい。
トランジスタ７５１は、トランジスタ７４１についての記載を参照する。また、容量素子
７５２は、容量素子７４２についての記載を参照する。なお、図２２（Ｂ）には、図２１
（Ｃ）の容量素子７４２に対応した容量素子７５２の構造を示したが、これに限定されな
い。
なお、トランジスタ７５１の半導体に酸化物半導体を用いた場合、極めてオフ電流の小さ
いトランジスタとすることができる。したがって、容量素子７５２に保持された電荷がリ
ークしにくく、長期間に渡って液晶素子７５３に印加される電圧を維持することができる
。そのため、動きの少ない動画や静止画の表示の際に、トランジスタ７５１をオフ状態と
することで、トランジスタ７５１の動作のための電力が不要となり、消費電力の小さい液
晶表示装置とすることができる。また、容量素子７５２の占有面積を小さくできるため、
開口率の高い液晶表示装置、または高精細化した液晶表示装置を提供することができる。
トランジスタ７５１および容量素子７５２上には、絶縁体７２１が配置される。ここで、
絶縁体７２１は、トランジスタ７５１に達する開口部を有する。絶縁体７２１上には、導
電体７９１が配置される。導電体７９１は、絶縁体７２１の開口部を介してトランジスタ
７５１と電気的に接続する。
導電体７９１上には、配向膜として機能する絶縁体７９２が配置される。絶縁体７９２上
には、液晶層７９３が配置される。液晶層７９３上には、配向膜として機能する絶縁体７
９４が配置される。絶縁体７９４上には、スペーサ７９５が配置される。スペーサ７９５
および絶縁体７９４上には、導電体７９６が配置される。導電体７９６上には、基板７９
７が配置される。
上述した構造を有することで、占有面積の小さい容量素子を有する表示装置を提供するこ
とができる、または、表示品位の高い表示装置を提供することができる。または、高精細
の表示装置を提供することができる。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素
子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様
々な素子を有することができる。表示素子、表示装置、発光素子、又は発光装置は、例え
ば、ＥＬ素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥ
Ｄ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応
じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グ
レーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、ＭＥＭＳ（マ
イクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラ
ーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＩＭＯＤ（インタ
ーフェアレンス・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉
方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ
、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。これらの
他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変
化する表示媒体を有していても良い。
ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子
を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）また
はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅ
ｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示
装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディス
プレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）
などがある。電子インク、電子粉流体（登録商標）または電気泳動素子を用いた表示装置
の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液
晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極として
の機能を有するようにすればよい。例えば、画素電極の一部または全部が、アルミニウム
、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭな
どの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減すること
ができる。
なお、ＬＥＤを用いる場合、ＬＥＤの電極や窒化物半導体の下に、グラフェンやグラファ
イトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜として
もよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物
半導体、例えば、結晶を有するｎ型ＧａＮ半導体などを容易に成膜することができる。さ
らに、その上に、結晶を有するｐ型ＧａＮ半導体などを設けて、ＬＥＤを構成することが
できる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体との間に、
ＡｌＮ層を設けてもよい。なお、ＬＥＤが有するＧａＮ半導体は、ＭＯＣＶＤで成膜して
もよい。ただし、グラフェンを設けることにより、ＬＥＤが有するＧａＮ半導体は、スパ
ッタリング法で成膜することも可能である。
（実施の形態９）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備
えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ
、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプ
レイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオ
プレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ
払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２３に示
す。
図２３（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部
９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８
等を有する。なお、図２３（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示
部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない
。
図２３（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９
１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３
は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられてい
る。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており
、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である
。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９
１２との間の角度に従って、切り替える構成としてもよい。また、第１表示部９１３及び
第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置
を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッチパネ
ルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォト
センサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することが
できる。
図２３（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キ
ーボード９２３、ポインティングデバイス９２４等を有する。
図２３（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３
３等を有する。
図２３（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、
操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４及びレンズ９
４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられてい
る。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており
、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である
。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２
との間の角度に従って切り替える構成としてもよい。
図２３（Ｆ）は自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト
９５４等を有する。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み
合わせて実施することができる。
（実施の形態１０）
本実施の形態では、本発明の一態様に係るＲＦタグの使用例について図２４を用いながら
説明する。ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名
債券類、証書類（運転免許証や住民票等、図２４（Ａ）参照）、記録媒体（ＤＶＤやビデ
オテープ等、図２４（Ｂ）参照）、包装用容器類（包装紙やボトル等、図２４（Ｃ）参照
）、乗り物類（自転車等、図２４（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植
物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液
晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各
物品に取り付ける荷札（図２４（Ｅ）、図２４（Ｆ）参照）等に設けて使用することがで
きる。
本発明の一態様に係るＲＦタグ４０００は、表面に貼る、または埋め込むことにより、物
品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれ
ば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ
４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザ
イン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書
類等に本発明の一態様に係るＲＦタグ４０００を設けることにより、認証機能を設けるこ
とができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器
類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一
態様に係るＲＦタグを取り付けることにより、検品システム等のシステムの効率化を図る
ことができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグを取り付ける
ことにより、盗難などに対するセキュリティ性を高めることができる。
以上のように、本発明の一態様に係わるＲＦタグを本実施の形態に挙げた各用途に用いる
ことにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を
長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期
間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることがで
きる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み
合わせて実施することができる。
本実施例１では、実施の形態１の配線層を作製して、走査透過型電子顕微鏡（Ｓｃａｎｎ
ｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＳＴＥ
Ｍ）による断面観察を行った。
シリコン単結晶ウエハー上に熱酸化膜を４００ｎｍの膜厚で形成した。次に窒化シリコン
膜をプラズマＣＶＤ法にて５０ｎｍの膜厚で成膜した。次に、酸化窒化シリコン膜をプラ
ズマＣＶＤ法にて、１５０ｎｍの膜厚で成膜した。
次に、酸化窒化シリコン膜に溝を形成するために、電子ビーム露光によってレジストパタ
ーニングを行った。このレジストパターンをマスクとして、ドライエッチング法を用いて
、酸化窒化シリコン膜に溝を形成した。
レジストを除去した後に、導電体をメタルＣＶＤ法により成膜した。まず窒化チタンを５
ｎｍの膜厚で成膜し、連続してタングステンを２００ｎｍの膜厚で成膜した。
次に、シリカを含むスラリーを使用して、ＣＭＰを行い、酸化窒化シリコン膜上のタング
ステンと、窒化チタンと、を除去した。
ＣＭＰ後に基板上に残留するスラリーやパーティクルを除去するために洗浄を行った。洗
浄条件は、オゾン水に浸漬したあと、ブラシ洗浄を行い、次に、希釈したフッ化水素酸に
て洗浄し、最後に純水洗浄を行い、乾燥した。以上により試料を作製した。
この試料をＳＴＥＭにて直交する二方向で断面観察を行った。図２５（Ａ）と、図２５（
Ｂ）及び図２５（Ｃ）は、直交する２方向の断面ＳＴＥＭ写真である。
観察の結果、実施の形態１のように、第１の導電体である窒化チタンの端部は、溝の端部
においては、溝の高さと同じか低く、第２の導電体であるＷの上面は、窒化チタンの端部
の高さと同じか低い位置となることを確認した。また、タングステンの酸化や、それに伴
う膜剥がれなどの不具合が抑制されていることを確認した。
本実施例では、図３に示す、実施例１の配線層を第１のゲート電極として有するトランジ
スタを作製し、トランジスタ特性を測定した。
作製したトランジスタのチャネル長Ｌ＝５９ｎｍで、チャネル幅Ｗ＝６７ｎｍであった。
まず、トランジスタの初期特性を測定した。
初期特性の測定条件は、室温にて、ソースを接地し、ドレイン電圧（Ｖｄ）を０．１Ｖに
固定し、第２のゲート電圧（Ｖｇ）を−３．０Ｖから＋３．０まで０．１Ｖ間隔で変化さ
せ、ドレイン電流（Ｉｄ）を測定し、その変動曲線を記録した。次に、ドレイン電圧を、
１．８Ｖに固定して同様にドレイン電流の変動曲線を記録した。この時、バックゲートで
ある第１のゲート電極は、接地した。結果を図２６（Ａ）に示すが、オン・オフ特性の優
れたトランジスタ特性が得られた。
次に、上記と同じトランジスタを用いて、バックゲートである第１のゲート電極に電圧を
印加させて、トランジスタ特性を測定した。バックゲートである第１のゲート電位（Ｖｂ
ｇ）を−４Ｖ、−２Ｖ、０Ｖ、＋２Ｖ、＋４Ｖと２Ｖ間隔で変化させ、上述の初期特性と
同様の測定条件にて、ドレイン電流の変化曲線を記録した。図２６（Ｂ）に、ドレイン電
圧が、＋０．１Ｖ時のバックゲートである第１のゲート電位を−４Ｖ、−２Ｖ、０Ｖ、＋
２Ｖ、＋４Ｖに変化させた時のドレイン電流の変化曲線を示し、図２６（Ｃ）に、ドレイ
ン電圧が、＋１．８Ｖ時のバックゲートである第１のゲート電位を−４Ｖ、−２Ｖ、０Ｖ
、＋２Ｖ、＋４Ｖに変化させた時のドレイン電流の変化曲線を示す。
バックゲートである、第１のゲート電圧をマイナス方向に変化させると、ドレイン電流の
変化曲線がプラス方向にシフトし、第１のゲート電圧をプラス方向に変化させると、ドレ
イン電流の変化曲線がマイナス方向にシフトすること確認した。この結果、第１のゲート
電極がバックゲートとして機能し、しきい値電圧制御が正常にできることを確認した。
１００ トランジスタ
１１０ トランジスタ
１３０ 容量素子
１４０ 容量素子
２００ 撮像装置
２０１ スイッチ
２０２ スイッチ
２０３ スイッチ
２１０ 画素部
２１１ 画素
２１２ 副画素
２１２Ｂ 副画素
２１２Ｇ 副画素
２１２Ｒ 副画素
２２０ 光電変換素子
２３０ 画素回路
２３１ 配線
２４７ 配線
２４８ 配線
２４９ 配線
２５０ 配線
２５３ 配線
２５４ フィルタ
２５４Ｂ フィルタ
２５４Ｇ フィルタ
２５４Ｒ フィルタ
２５５ レンズ
２５６ 光
２５７ 配線
２６０ 周辺回路
２７０ 周辺回路
２８０ 周辺回路
２９０ 周辺回路
２９１ 光源
３００ 基板
３０１ 絶縁体
３０２ 絶縁体
３０３ 絶縁体
３０４ 絶縁体
３０５ 絶縁体
３０６ 絶縁体
３０７ 絶縁体
３０８ 絶縁体
３１０ 導電体
３１１ 導電体
３１２ 導電体
３１２ａ ソース電極またはドレイン電極
３１２ｂ ソース電極またはドレイン電極
３１４ 導電体
３１５ 導電体
３１６ 導電体
３２０ 半導体
３２０ａ 半導体
３２０ｃ 半導体
３３０ ゲート電極
３３１ ゲート電極
３４１ 電極
３４２ 電極
３５０ 基板
３５１ ＳＴＩ
３５３ 拡散層
３５４ 絶縁体
３５５ サイドウォール
３６０ 絶縁体
３６１ 絶縁体
３６２ 絶縁体
３６３ 絶縁体
３６４ 絶縁体
３６５ 絶縁体
３７０ プラグ
３７１ プラグ
３７２ プラグ
３７３ 配線層
３７４ 配線層
３７５ 配線層
３７６ 配線層
３７７ 配線層
３７８ 配線層
３７９ 配線層
３８０ 配線層
３８１ 配線層
３８２ プラグ
３８３ プラグ
３８４ プラグ
３８５ 配線層
３８６ 配線層
３８７ 配線層
３８８ プラグ
３８９ プラグ
３９０ 配線層
３９１ プラグ
３９２ プラグ
３９３ 配線層
３９４ 配線層
５００ シリコン基板
５１０ 層
５２０ 層
５３０ 層
５４０ 層
５５１ トランジスタ
５５２ トランジスタ
５５３ トランジスタ
５６０ フォトダイオード
５６１ アノード
５６３ 低抵抗領域
５７０ プラグ
５７１ 配線
５７２ 配線
５７３ 配線
５８０ 絶縁体
７００ 基板
７０４ａ 導電体
７０４ｂ 導電体
７０６ 半導体
７０８ 絶縁体
７１２ａ 絶縁体
７１２ｂ 絶縁体
７１４ａ 導電体
７１４ｂ 導電体
７１６ａ 導電体
７１６ｂ 導電体
７１８ａ 絶縁体
７１８ｂ 絶縁体
７１８ｃ 絶縁体
７１９ 発光素子
７２０ 絶縁体
７２１ 絶縁体
７３１ 端子
７３２ ＦＰＣ
７３３ａ 配線
７３４ シール材
７３５ 駆動回路
７３６ 駆動回路
７３７ 画素
７４１ トランジスタ
７４２ 容量素子
７４３ スイッチ素子
７４４ 信号線
７５０ 基板
７５１ トランジスタ
７５２ 容量素子
７５３ 液晶素子
７５４ 走査線
７５５ 信号線
７８１ 導電体
７８２ 発光層
７８３ 導電体
７８４ 隔壁
７９１ 導電体
７９２ 絶縁体
７９３ 液晶層
７９４ 絶縁体
７９５ スペーサ
７９６ 導電体
７９７ 基板
８００ ＲＦタグ
８０１ 通信器
８０２ アンテナ
８０３ 無線信号
８０４ アンテナ
８０５ 整流回路
８０６ 定電圧回路
８０７ 復調回路
８０８ 変調回路
８０９ 論理回路
８１０ 記憶回路
８１１ ＲＯＭ
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶回路
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
４０００ ＲＦタグ
５１００ ペレット
５１２０ 基板
５１６１ 領域

Claims (4)

  1. シリコン基板と、カラーフィルタと、マイクロレンズアレイと、複数の絶縁膜と、第１の導電体と、第２の導電体と、第３の導電体と、第４の導電体と、第５の導電体と、第６の導電体と、第７の導電体と、を有する、裏面照射型の撮像装置であって、
    前記シリコン基板中に、トランジスタのチャネル形成領域と、フォトダイオードと、が設けられ、
    前記フォトダイオードの受光面は、前記シリコン基板の裏面側に配置され、
    前記チャネル形成領域は、前記シリコン基板の裏面とは逆側の面であるおもて面側に配置され、
    前記裏面を下側とし、前記おもて面を上側とした場合において、
    前記カラーフィルタは、前記シリコン基板の下方に配置され、且つ、
    前記マイクロレンズアレイは、前記カラーフィルタの下方に配置され、且つ、
    前記複数の絶縁膜は、前記シリコン基板の上方に配置され、
    前記複数の絶縁膜の内の少なくとも２層は、ＣＭＰされた界面で接する領域を有し、
    前記複数の絶縁膜は、前記界面を貫通する第１の孔を有し、
    前記第２の導電体は、前記複数の絶縁膜の下方に設けられ、
    前記第１の孔の底部において、前記第１の導電体と前記第２の導電体は接し、
    前記第３の導電体は、前記複数の絶縁膜の中に設けられ、
    前記第１の導電体は、前記第３の導電体の側面に接し、
    前記第４の導電体は、前記複数の絶縁膜の上方に設けられ、
    前記第１の導電体は、前記第４の導電体に接し、
    前記複数の絶縁膜は、少なくとも、第１の絶縁膜と、第２の絶縁膜と、第３の絶縁膜と、を有し、
    前記第２の絶縁膜は、前記第１の絶縁膜の上面に接するように設けられ、
    前記第３の絶縁膜は、前記第２の絶縁膜の上面に接するように設けられ、
    前記第５の導電体の底面と側面と上面は、それぞれ前記第１の絶縁膜と、前記第２の絶縁膜と、前記第３の絶縁膜と接するように設けられ、
    前記第１の導電体は、前記第５の導電体とは接せず、
    前記第６の導電体は、前記第３の絶縁膜に設けられた第２の孔の底部において、前記第５の導電体と接し、
    前記第６の導電体は、前記第３の絶縁膜の上方に設けられた前記第７の絶縁膜と接する撮像装置。
  2. シリコン基板と、カラーフィルタと、マイクロレンズアレイと、複数の絶縁膜と、第１の導電体と、第２の導電体と、第３の導電体と、第４の導電体と、第５の導電体と、第６の導電体と、第７の導電体と、を有する、裏面照射型の撮像装置であって、
    前記シリコン基板中に、トランジスタのチャネル形成領域と、フォトダイオードと、が設けられ、
    前記フォトダイオードの受光面は、前記シリコン基板の裏面側に配置され、
    前記チャネル形成領域は、前記シリコン基板の裏面とは逆側の面であるおもて面側に配置され、
    前記裏面を下側とし、前記おもて面を上側とした場合において、
    前記カラーフィルタは、前記シリコン基板の下方に配置され、且つ、
    前記マイクロレンズアレイは、前記カラーフィルタの下方に配置され、且つ、
    前記複数の絶縁膜は、前記シリコン基板の上方に配置され、
    前記複数の絶縁膜の内の少なくとも２層は、ＣＭＰされた界面で接する領域を有し、
    前記複数の絶縁膜は、前記界面を貫通する第１の孔を有し、
    前記第２の導電体は、前記複数の絶縁膜の下方に設けられ、
    前記第１の孔の底部において、前記第１の導電体と前記第２の導電体は接し、
    前記第２の導電体の前記第１の導電体と接する面は、ＣＭＰされており、
    前記第３の導電体は、前記複数の絶縁膜の中に設けられ、
    前記第１の導電体は、前記第３の導電体の側面に接し、
    前記第４の導電体は、前記複数の絶縁膜の上方に設けられ、
    前記第１の導電体は、前記第４の導電体に接し、
    前記複数の絶縁膜は、少なくとも、第１の絶縁膜と、第２の絶縁膜と、第３の絶縁膜と、を有し、
    前記第２の絶縁膜は、前記第１の絶縁膜の上面に接するように設けられ、
    前記第３の絶縁膜は、前記第２の絶縁膜の上面に接するように設けられ、
    前記第５の導電体の底面と側面と上面は、それぞれ前記第１の絶縁膜と、前記第２の絶縁膜と、前記第３の絶縁膜と接するように設けられ、
    前記第１の導電体は、前記第５の導電体とは接せず、
    前記第６の導電体は、前記第３の絶縁膜に設けられた第２の孔の底部において、前記第５の導電体と接し、
    前記第６の導電体は、前記第３の絶縁膜の上方に設けられた前記第７の絶縁膜と接する撮像装置。
  3. 請求項１または請求項２において、
    前記第５の導電体は、ＣＭＰされた面で、前記複数の絶縁膜の内の一と接する撮像装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記第５の導電体は、前記第３の導電体とは異なる層に設けられている撮像装置。
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