KR102409362B1 - 차광구조를 구비한 박막 트랜지스터 - Google Patents
차광구조를 구비한 박막 트랜지스터 Download PDFInfo
- Publication number
- KR102409362B1 KR102409362B1 KR1020180090948A KR20180090948A KR102409362B1 KR 102409362 B1 KR102409362 B1 KR 102409362B1 KR 1020180090948 A KR1020180090948 A KR 1020180090948A KR 20180090948 A KR20180090948 A KR 20180090948A KR 102409362 B1 KR102409362 B1 KR 102409362B1
- Authority
- KR
- South Korea
- Prior art keywords
- spacer
- semiconductor layer
- light blocking
- substrate
- gate electrode
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title abstract description 30
- 125000006850 spacer group Chemical group 0.000 claims abstract description 98
- 239000004065 semiconductor Substances 0.000 claims abstract description 82
- 230000000903 blocking effect Effects 0.000 claims abstract description 71
- 239000000758 substrate Substances 0.000 claims abstract description 51
- 238000000034 method Methods 0.000 claims description 29
- 238000000926 separation method Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 121
- 238000005229 chemical vapour deposition Methods 0.000 description 14
- 239000000463 material Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 239000010408 film Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 239000011733 molybdenum Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910052779 Neodymium Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- ZPZCREMGFMRIRR-UHFFFAOYSA-N molybdenum titanium Chemical compound [Ti].[Mo] ZPZCREMGFMRIRR-UHFFFAOYSA-N 0.000 description 1
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 210000003462 vein Anatomy 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
- BNEMLSQAJOPTGK-UHFFFAOYSA-N zinc;dioxido(oxo)tin Chemical compound [Zn+2].[O-][Sn]([O-])=O BNEMLSQAJOPTGK-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
- H01L2029/7863—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile with an LDD consisting of more than one lightly doped zone or having a non-homogeneous dopant distribution, e.g. graded LDD
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
Abstract
박막 트랜지스터는 기판, 상기 기판 상의 제1 스페이서, 상기 제1 스페이서 상의 제2 스페이서, 상기 제1 스페이서 및 제2 스페이서 사이에 개재된 차광층, 상기 제2 스페이서 상의 반도체 층 및 상기 반도체 층 상의 게이트 전극을 포함하고, 상기 차광층은 상기 상면에 대하여 경사진 복수개의 경사면들을 가질 수 있다.
Description
본 발명은 차광구조를 구비한 박막 트랜지스터에 관한 것이다.
박막 트랜지스터는 게이트, 소스, 및 드레인의 3가지의 전극 단자로 구성된다. 이 때 소스, 및 드레인은 트랜지스터의 전류 채널 역할을 하는 반도체 층과 전기적으로 컨택될 수 있다. 게이트 전극에 바이어스 전압(Bias voltage)를 가해줄 때 드레인에서 소스로의 채널 전류를 컨트롤 할 수 있다.
이러한 박막 트랜지스터는 유리기판 위에 증착 및 패터닝하는 공정 기술과 함께 디스플레이에 적용될 수 있다. 예를 들어 TV, 모니터, 옥외 전자광고판, 모바일 기기 등의 디스플레이에 적용될 수 있다.
박막 트랜지스터는 외부광원(back light, LED backlit) 및 내부광원(OLED) 등의 광원에 의해서 스위칭될 수 있다. 이 경우 원하지 않는 빛에 의해 박막 트랜지스터가 열화되어 특성이 변할 수 있다.
본 발명의 일 기술적 과제는 차광구조를 변경하여 박막 트랜지스터를 입사광으로부터 보호하는 것에 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명에 따른 박막 트랜지스터는 기판, 상기 기판 상의 제1 스페이서, 상기 제1 스페이서 상의 제2 스페이서, 상기 제1 스페이서 및 제2 스페이서 사이에 개재된 차광층, 상기 제2 스페이서 상의 반도체 층, 및 상기 반도체 층 상의 게이트 전극을 포함하고, 상기 차광층은 상기 기판의 상기 상면에 대하여 경사진 복수개의 경사면들을 가질 수 있다.
일부 실시예들에 따르면 상기 기판의 상면에 평행한 제1 방향으로, 상기 차광층의 폭은 상기 반도체 층의 폭보다 작을 수 있다.
일부 실시예들에 따르면 상기 차광층은 상기 제1 스페이서를 관통하고, 상기 차광층은 상기 기판에 접하고 상기 제1 방향에 평행한 바닥면을 포함하고, 상기 경사면들은 2개가 제공되고, 상기 2개의 경사면들 각각은 상기 바닥면의 일 측으로부터 위로 연장되고, 상기 제2 스페이서 및 상기 반도체층은 상기 차광층의 상기 바닥면 및 상기 경사면들을 컨포멀하게 덮을 수 있다.
일부 실시예들에 따르면 상기 박막 트랜지스터는, 상기 반도체 층 및 상기 제2 스페이서 상에 배치되고 제1 방향을 따라서 서로 이격된 소스 및 드레인, 상기 반도체 층, 상기 소스, 및 상기 드레인 상에, 상기 게이트 전극 하에 배치된 게이트 절연층을 포함할 수 있다.
일부 실시예들에 따르면 상기 소스와 상기 차광층 사이의 제1 방향으로의 이격거리 및 상기 드레인과 상기 차광층 사이의 제1 방향으로의 이격거리는 각각 서브 마이크로미터에서 수 마이크로미터이상일 수 있다.
일부 실시예들에 따르면 상기 소스, 상기 드레인, 및 상기 게이트 전극은 각각 투명할 수 있다.
일부 실시예들에 따르면 상기 제1 스페이서 및 상기 제2 스페이서는 각각 상기 기판의 상기 상면에 수직한 제2 방향에 따른 두께를 가지고, 상기 제2 스페이서 두께는 상기 제1 스페이서 두께보다 작을 수 있다.
일부 실시예들에 따르면 상기 2개의 경사면들 각각은 상기 기판의 상기 상면에 수직한 제2 방향에 대해서 서로 대칭될 수 있다.
일부 실시예들에 따르면 상기 차광층의 상기 폭은 상기 반도체 층의 상기 폭의 1/2 이하일 수 있다.
일부 실시예들에 따르면 상기 차광층의 상기 경사면들의 각각의 경사각도는 상기 기판의 상기 상면에 대하여 45도 이상 90도 이하일 수 있다.
본 발명에 따른 박막 트랜지스터는 상기 기판 상의 스페이서, 상기 스페이서 상의 게이트 절연층, 상기 스페이서 및 상기 게이트 절연층 사이에 개재된 게이트 전극, 및 상기 게이트 절연층 상의 반도체 층을 포함하되, 상기 기판의 상면에 평행한 제1 방향으로, 상기 게이트 전극의 폭은 상기 반도체 층의 폭보다 작고, 상기 게이트 전극은 상기 기판의 상기 상면에 대하여 경사진 복수개의 경사면들을 가질 수 있다.
일부 실시예들에 따르면 상기 게이트 전극은 상기 스페이서를 관통하고, 상기 게이트 전극은 상기 기판에 접하고 상기 제1 방향에 평행한 바닥면을 포함하고, 상기 경사면들은 2개가 제공되고, 상기 2개의 경사면들 각각은 상기 바닥면의 일 측으로부터 위로 연장되고, 상기 게이트 절연층 및 상기 반도체 층은 상기 게이트 전극의 상기 바닥면 및 상기 경사면들을 컨포멀하게 덮을 수 있다.
일부 실시예들에 따르면 상기 게이트 전극의 상기 폭은 상기 반도체 층의 상기 폭의 1/2 이하이고, 상기 게이트 전극의 상기 경사면들의 각각의 경사각도는 상기 기판의 상기 상면에 대하여 45도 이상 90도 이하일 수 있다.
본 발명에 따른 박막 트랜지스터 제조 방법은, 기판 상에 제1 스페이서를 형성하는 것, 상기 제1 스페이서에 상기 기판의 상면에 대하여 경사진 복수개의 경사면을 가지는 개구부를 형성하는 것, 상기 개구부 내에 차광층을 형성하는 것, 상기 제1 스페이서 및 상기 차광층 상에 제2 스페이서를 형성하는 것, 상기 제2 스페이서 상에 반도체 층을 형성하는 것, 및 상기 반도체 층 상에 게이트를 형성하는 것을 포함할 수 있다.
일부 실시예들에 따르면 상기 개구부 내에 차광층을 형성하는 것은, 상기 개구부를 포함하는 제1 스페이서 상에 차광층을 증착하는 것, 및 상기 제1 스페이서 상에서 개구부 내의 차광층을 제외한 나머지 영역의 차광층을 제거하는 것을 포함할 수 있다.
일부 실시예들에 따르면 상기 개구부 경사면의 경사각도는 상기 기판의 상기 상면에 대하여 45도 이상 90도 이하고, 상기 개구부 및 상기 반도체 층의 각각은 상기 기판의 상기 상면에 평행한 제1 방향에 따른 폭을 가지고, 상기 개구부의 폭은 상기 반도체 층의 상기 폭의 1/2 이하이고, 상기 제1 스페이서 및 상기 제2 스페이서는 각각 상기 제2 방향에 따른 두께를 가지고, 상기 제2 스페이서 두께는 상기 제1 스페이서 두께보다 폭이 작을 수 있다.
본 발명에 따른 차광구조를 구비함으로서 박막 트랜지스터 하부로부터 반도체 층으로의 입사광을 차단할 수 있다.
도 1은 본 발명의 일 실시예에 따른 차광구조를 구비한 박막 트랜지스터를 나타낸 단면도이다.
도 2는 도 1의 평면도이다.
도 3은 박막 트랜지스터 하부로 광이 입사하는 경우를 도시한 단면도이다.
도 4는 도 3의 평면도이다.
도 5는 박막 트랜지스터 상부로 광이 입사하는 경우를 도시한 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 박막 트랜지스터의 단면도이다.
도 7 내지 도 15는 본 발명인 박막 트랜지스터를 제조하는 방법을 나타낸 도면들이다.
도 2는 도 1의 평면도이다.
도 3은 박막 트랜지스터 하부로 광이 입사하는 경우를 도시한 단면도이다.
도 4는 도 3의 평면도이다.
도 5는 박막 트랜지스터 상부로 광이 입사하는 경우를 도시한 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 박막 트랜지스터의 단면도이다.
도 7 내지 도 15는 본 발명인 박막 트랜지스터를 제조하는 방법을 나타낸 도면들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다. 이하, 첨부한 도면을 참조하여 본 발명의 예시적인 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 차광구조를 구비한 박막 트랜지스터를 나타낸 단면도이다. 도 2는 도 1의 평면도이다.
도 1 및 도 2를 참조하면 탑 게이트(Top gate) 방식의 트랜지스터(1000)가 제공될 수 있다.
기판(10) 상에 제1 스페이서(20a)가 제공될 수 있다. 상기 제1 스페이서(20a) 상에 제2 스페이서(20b)가 제공될 수 있다. 상기 제1 스페이서(20a) 및 제2 스페이서(20b) 사이에는 차광층(100)이 개재될 수 있다. 상기 제2 스페이서(20b) 상에는 반도체 층(200)이 제공될 수 있다. 소스(30a) 및 드레인(30b)이 상기 반도체 층(200) 및 상기 제2 스페이서(20b) 상에 배치되고 제1 방향(D1)을 따라서 서로 이격될 수 있다. 상기 반도체 층(200), 상기 소스(30a) 및 상기 드레인(30b) 상에 게이트 절연층(40)이 제공될 수 있다. 상기 게이트 절연층(40) 상에는 게이트 전극(50)이 제공될 수 있다.
상기 기판(10)을 이루는 물질은 투명한 유리 등 어느 하나를 포함할 수 있다.
상기 제1 스페이서(20a) 및 상기 제2 스페이서(20b)는 각각 상기 기판(10)의 상면에 수직한 제2 방향(D2)에 따른 두께(△T1, △T2)를 가질 수 있다. 상기 제2 스페이서(20b)의 두께(△T2)는 상기 제1 스페이서(20a)의 두께(△T1)보다 작을 수 있다.
상기 제1 스페이서(20a), 상기 제2 스페이서(20b) 및 상기 게이트 절연층(40)은 절연 물질로 이루어질 수 있다. 상기 절연물질은 실리콘 산화막, 실리콘 질화막 또는 이들의 복층으로 형성될 수 있다.
상기 차광층(100)은 상기 제1 스페이서(20a)를 관통하여 상기 기판(10)에 접할 수 있다. 상기 차광층(100)은 상기 기판(10)에 접하고, 상기 제1 방향(D1)에 평행한 바닥면을 포함할 수 있다. 상기 차광층(100)은 상기 기판(10)의 상기 상면에 대하여 경사진 복수개의 경사면들을 가질 수 있다. 일 예로 상기 경사면들은 2개가 제공될 수 있다. 상기 2개의 경사면들 각각은 상기 바닥면의 일 측으로부터 위로 연장될 수 있다.
상기 차광층(100)의 상기 경사면들의 각각의 경사각도(Θ)는 상기 기판(10)의 상기 상면에 대하여 45도 이상 90도 이하일 수 있다. 상기 2개의 경사면들 각각은 상기 제2 방향(D2)에 대해서 서로 대칭 될 수 있다. 상기 제2 스페이서(20b) 및 상기 반도체층(200)은 상기 차광층(100)의 상기 바닥면 및 상기 경사면들을 컨포멀하게 덮을 수 있다.
상기 차광층(100)을 구성하는 물질은 특정 파장의 빛을 통과시키지 않는 물질일 수 있다. 상기 특정 파장의 빛은 상기 반도체 층(200)의 전자가 여기(excited)하는 에너지를 가지는 파장의 빛일 수 있다. 상기 차광층(100)을 구성하는 물질은 몰리브덴, 티타늄 및 몰리브덴-티타늄 등 적어도 어느 하나를 포함할 수 있다. 상기 차광층(100) 및 상기 반도체 층(200) 각각은 상기 제1 방향(D1)의 폭(△P1, △P2)을 가질 수 있다. 상기 차광층(100)의 상기 폭(△P1)은 상기 반도체 층(200)의 상기 폭(△P2)보다 작을 수 있다. 상기 차광층(100)의 상기 폭(△P1)은 상기 반도체 층(200)의 상기 폭(△P2)의 1/2 이하이고 0보다 클 수 있다.
상기 소스(30a) 및 상기 드레인(30b)은 각각 상기 차광층(100)과 제1 방향(D1)으로의 이격거리(△L1, △L2)를 가질 수 있다. 상기 각 이격거리(△L1, △L2)는 각각 서브 마이크로미터에서 수 마이크로미터 이상일 수 있다.
상기 소스(30a), 상기 드레인(30b), 및 상기 게이트 전극(50)은 각각 투명할 수 있다. 상기 소스(30a), 상기 드레인(30b), 및 상기 게이트 전극(50)을 이루는 물질은 투명전도성 물질인 ITO(Indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등 적어도 어느 하나를 포함할 수 있다.
도 3은 박막 트랜지스터 하부로 광이 입사하는 경우를 도시한 단면도이다. 도 4는 도 3의 평면도이다.
도 3및 도 4를 참조하면 외부광이 박막 트랜지스터(1000) 하부로부터 상기 반도체 층(200)으로 입사될 수 있다.
상기 외부광은 수직광(aa) 및 주변광(bb)을 포함할 수 있다. 상기 수직광(aa)은 상기 기판(10)의 상면에 수직한 빛이고, 상기 주변광(bb)은 상기 기판(10)의 상면에 수직하지도 않고, 평행하지도 않은 빛일 수 있다.
상기 차광층(100)은 상기 차광층(100)이 차지하는 면적만큼 상기 반도체층(200)으로 입사되는 상기 수직광(aa) 및 상기 주변광(bb)을 모두 차단할 수 있다. 특히 상기 차광층(100)의 경사면은 상기 주변광(bb)이 상기 반도체 층(200)으로 입사되는 것을 효과적으로 막을 수 있다.
상기 외부광은 반도체 층(200)의 전자가 가전자대(valance band)에서 전도대(conduction)로 여기(excited)될 수 있는 특정 파장의 빛일 수 있다. 상기 전자가 여기되는 경우 상기 반도체 층(200)에 채널이 형성된 활성영역(200a)이 생성될 수 있다.
상기 활성영역(200a)은 상기 차광층(100)에 의해서 가려지지 않는 반도체 층(200) 영역일 수 있다. 또한 상기 반도체 층(200)은 상기 차광층(100)에 의해서 가려지는 영역, 즉 채널이 형성되지 않은 비활성영역(200b)을 포함할 수 있다.
상기 반도체 층(200) 전체가 활성영역(200a)을 가진다면 상기 채널에 포토커런트(photocurrent)가 흐를 수 있다. 즉 게이트 전극(50)에 전압이 가해지지 않은 경우에도 드레인(30b)에서 소스(30a)로 전류가 흐를 수 있다. 도 3 및 도 4에서는 상기 반도체 층(200)은 비활성영역(200b)을 가지므로 드레인(30b)에서 소스(30a)로 전류가 흐르지 않을 수 있다.
도 5는 박막 트랜지스터 상부로 광이 입사하는 경우를 도시한 단면도이다.
도 5를 참조하면 상부 광원(60)으로부터 상기 반도체 층(200)의 상면을 향해서 빛이 입사할 수 있다. 상기 상부 광원(60)으로부터 입사된 빛은 상기 박막 트랜지스터(1000) 상부에 위치한 발광체로부터 입사된 빛 또는 상기 박막 트랜지스터(1000) 하부에 위치한 발광체로부터 입사된 빛이 반사(reflection)과정을 통해서 상기 반도체 층(200)의 상면으로 들어오는 것일 수 있다.
상기 상부 광원(60)에서 상기 반도체 층(200)의 상면을 향하여 입사된 특정 파장의 빛은 상기 반도체 층(200)의 전자를 여기시킬 수 있다. 즉 상기 반도체 층(200) 전체가 활성영역(200a)을 가질 수 있다. 결과적으로 드레인(30b)에서 소스(30a)로의 전류가 흐를 수 있다.
도 3 및 도 5를 비교하면, 상기 게이트 전극(50)에 전압이 가해지지 않은 상태에서 상기 반도체 층(200) 하면으로 빛이 입사된 경우(도 3의 경우)에는 드레인(30b)-소스(30a) 사이의 전류가 흐르지 않을 수 있고, 상기 게이트 전극(50)에 전압이 가해지지 않은 상태에서 상기 반도체 층(200) 상면으로 빛이 입사된 경우(도 5의 경우)에는 드레인(30b)-소스(30a) 사이의 전류가 흐를 수 있다.
상기 박막 트랜지스터(1000)는 광센서로 작용할 수 있다. 상기 상부 광원(60)으로부터 상기 반도체 층(200)의 상면을 향해 입사된 빛은 외부 패턴(예를 들어 지문, 정맥, 사진, 문서 등)으로부터 반사된 빛을 포함할 수 있다.
일 예로 반도체 층(200)의 전자는 블루 파장의 빛에서 여기될 수 있고, 차광층(100)은 블루 파장의 빛을 차단할 수 있다. 블루 파장의 빛이 외부 패턴에 반사되는 경우 상기 차광층(100) 상면으로 입사된 경우에만 전류가 흐를 수 있다.
특정 파장의 빛에만 반응하고, 특정 방향의 빛에만 반응하기 때문에 본 발명인 차광구조를 구비한 박막 트랜지스터(1000)는 광센서로 효과적으로 작용할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 박막 트랜지스터의 단면도이다.
도 6을 참조하면 바텀 게이트(Bottom gate) 방식의 박막 트랜지스터(2000)이 제공될 수 있다.
기판(10) 상에 스페이서(20)가 제공될 수 있다. 상기 스페이서(20) 상에 게이트 절연층(40)이 제공될 수 있다. 상기 스페이서(20) 및 상기 게이트 절연층(40) 사이에 게이트 전극(50)이 제공될 수 있다. 상기 게이트 절연층(40) 상에는 반도체 층(200)이 제공될 수 있다. 상기 게이트 절연층(40) 및 상기 반도체 층(200) 상에 배치되고 제1 방향(D1)을 따라서 서로 이격된 소스(30a) 및 드레인(30b)이 제공될 수 있다. 상기 반도체 층(200), 상기 소스(30a), 상기 드레인(30b) 상에 보호층(60)이 제공될 수 있다.
상기 게이트 전극(50) 및 상기 반도체 층(200)의 각각은 상기 제1 방향(D1)의 폭(△P1, △P2)을 가질 수 있다. 상기 게이트 전극(50)의 상기 폭(△P1)은 상기 반도체 층의 상기 폭(△P2)보다 작을 수 있다. 상기 게이트 전극(50)의 상기 폭(△P1)은 상기 반도체 층(200)의 상기 폭(△P2)의 1/2 이하이고 0보다 클 수 있다.
상기 게이트 전극(50)은 상기 스페이서(20)를 관통할 수 있다. 상기 게이트 전극(50)은 상기 기판(20)에 접하고 상기 제1 방향(D1)에 평행한 바닥면을 포함할 수 있다. 상기 게이트 전극(50)은 복수개의 경사면들을 포함할 수 있다. 상기 복수개의 경사면은 일 예로 2개가 제공될 수 있다. 상기 2개의 경사면들 각각은 상기 바닥면의 일측으로부터 위로 연장될 수 있다.
상기 게이트 전극(50)의 상기 경사면들 각각의 경사각도(Θ)는 상기 기판(10)의 상기 상면에 대하여 45도 이상 90도 이하 일 수 있다. 상기 2개의 경사면들 각각은 상기 제2 방향(D2)에 대해서 서로 대칭될 수 있다. 상기 게이트 절연층(40) 및 상기 반도체 층(100)은 상기 게이트 전극(50)의 상기 바닥면 및 상기 경사면들을 컨포멀하게 덮을 수 있다.
상기 경사면을 가지는 상기 게이트 전극(50)은 상기 반도체 층(200)을 수직광(aa) 및 주변광(bb)으로부터 보호할 수 있다. 상기 게이트 전극(50)에 의하여 상기 게이트 전극(50)에 의해서 보호받지 못하는 상기 반도체 층(200) 영역이 활성영역(200a)이 될 수 있다. 또한 상기 게이트 전극(50)에 의해서 보호받는 상기 반도체 층(200) 영역이 비활성영역(200b)이 될 수 있다.
상기 반도체 층(200)은 일부에 비활성영역(200b)를 포함하기 때문에 상기 드레인(30b)로부터 상기 소스(30a)로의 전류가 흐르지 않을 수 있다. 본 실시예에 따르면, 상기 게이트 전극(50)은 도 1 내지 도 5를 참조하여 설명한, 차광층(100)으로 기능할 수 있다. 상기 게이트 전극(50)은 빛을 투과시키지 않는 도전성 물질을 포함할 수 있다. 일 예로 상기 게이트 전극(50)은 몰리브덴(MO), 알루미늄(Al), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디늄(Nd), 및 구리(Cu) 등 적어도 어느 하나를 포함할 수 있다.
도 7 내지 도 15는 본 발명인 박막 트랜지스터를 제조하는 방법을 나타낸 도면들이다.
도 7 및 도 8을 참조하면 기판(10) 상에 제1 스페이서(20a)가 형성될 수 있다. 상기 제1 스페이서(20a)가 형성되는 방법으로서 화학기상증착방법(CVD) 등이 이용될 수 있다.
도 9를 참조하면 상기 제1 스페이서(20a)에 제2 방향(D2)으로 대칭되는 경사면을 가지는 개구부(OP)가 형성될 수 있다. 상기 개구부(OP)를 형성하기 위해서 상기 제1 스페이서(20a)에 포토리소그래피 공정 및 식각 공정이 차례로 진행될 수 있다. 상기 식각 공정은 습식 식각 공정 및 건식 식각 공정 모두 이용될 수 있다. 상기 건식 식각 공정을 이용하는 경우 수직에 가까운 경사면이 구현될 수 있다. 주변광의 차단을 위해서 상기 개구부(OP)는 45도에서 90도 이하의 경사각을 형성할 수 있게 식각되는 것이 바람직할 수 있다.
도 10 및 도 11을 참조하면 상기 개구부(OP) 내에 차광층(100)이 형성될 수 있다. 상기 차광층(100)이 형성되는 것은 상기 개구부(OP)를 포함하는 제1 스페이서(20a) 상에 차광층(100)이 증착되는 것 및 상기 제1 스페이서(20a) 상에서 개구부(OP) 내의 차광층(100)을 제외한 나머지 영역의 차광층(100)이 제거되는 것이 포함될 수 있다. 상기 차광층(100)이 증착되는 방법으로서 화학기상증착(CVD) 등이 이용될 수 있다. 상기 차광층(100)이 제거되는 방법으로서 포토리소그래피 공정 및 식각공정이 이용될 수 있다.
도 12를 참조하면 상기 차광층(100) 및 상기 제1 스페이서(20a) 상에 제2 스페이서(20b)가 형성될 수 있다. 상기 제2 스페이서(20b)는 화학기상증착(CVD) 등을 통하여 컨포멀하게 증착될 수 있다. 상기 제2 스페이서(20b)는 제1 스페이서(20a) 보다 얇게 증착하는 것이 유리할 수 있다. 상기 제2 스페이서(20b)의 두께는 수 나노미터에서 수백 나노미터일 수 있다. 상기 제2 스페이서(20b)가 최대한 얇게 증착되는 경우 박막트랜지스터의 문턱전압의 변화가 방지될 수 있다.
도 13을 참조하면 상기 제 2 스페이서(20b) 상에 반도체 층(200)이 형성될 수 있다. 상기 반도체 층(200)은 화학 기상 증착(CVD) 등을 통해서 컨포멀하게 증착될 수 있다. 상기 증착 공정 후에 포토리소그래피, 및 식각공정이 차례로 진행될 수 있다.
도 14를 참조하면 상기 제2 스페이서(20b) 및 상기 반도체 층(200) 상에 상기 제1 방향(D1)을 따라서 서로 이격되게 소스(30a) 및 드레인(30b)이 형성될 수 있다. 상기 소스(30a) 및 상기 드레인(30b)이 형성되는 방법으로서 화학기상증착법(CVD) 등이 이용될 수 있다.
도 15를 참조하면 상기 소스(30a), 상기 드레인(30b), 및 상기 반도체 층(200) 상에 게이트 절연층(40)이 형성될 수 있다. 상기 게이트 절연층(40)이 형성되는 방법으로서 화학기상증착법(CVD) 등이 이용될 수 있다.
도 1을 다시 참조하면 상기 게이트 절연층(40) 상에 게이트 전극(50)이 형성될 수 있다. 상기 게이트 전극(50)이 형성되는 방법으로서 화학기상증착법(CVD) 등이 이용될 수 있다.
10 기판 40 게이트 절연막
20a 스페이서 1 50 게이트
20b 스페이서 2 100 차광층
30a 소스 200 반도체층
30b 드레인
20a 스페이서 1 50 게이트
20b 스페이서 2 100 차광층
30a 소스 200 반도체층
30b 드레인
Claims (16)
- 기판;
상기 기판 상의 제1 스페이서;
상기 제1 스페이서 상의 제2 스페이서;
상기 제1 스페이서 및 제2 스페이서 사이에 개재된 차광층;
상기 제2 스페이서 상의 반도체 층;
상기 반도체 층 상의 게이트 전극; 및
상기 반도체 층의 양 단(edge) 상에 배치되는 소스 및 드레인을 포함하고,
상기 차광층은 상기 기판의 상면에 대하여 경사진 복수개의 제1 경사면들을 가지고,
상기 반도체 층은 상기 소스 및 상기 드레인 사이에 위치하되 상기 게이트 전극과 수직으로 중첩하는 일 부분을 가지고,
상기 반도체 층의 상기 일 부분은 상기 기판의 상면에 평행한 제1 방향에 따른 제1 폭을 가지고,
상기 차광층은 상기 제1 방향에 따른 제2 폭을 가지고,
상기 제1 폭은 상기 제2 폭보다 크고,
상기 반도체 층의 상기 일 부분은 상기 차광층의 상기 제1 경사면들 사이에 개재되는 제2 경사면들을 가지는 박막 트랜지스터.
- 삭제
- 제1항에 있어서,
상기 차광층은 상기 제1 스페이서를 관통하고,
상기 차광층은 상기 기판에 접하고 상기 제1 방향에 평행한 바닥면을 포함하고,
상기 제1 경사면들은 2개가 제공되고,
상기 2개의 제1 경사면들의 각각은 상기 바닥면의 일 측으로부터 위로 연장되고,
상기 제2 스페이서 및 상기 반도체 층은 상기 차광층의 상기 바닥면 및 상기 제1 경사면들을 컨포멀하게 덮는 박막 트랜지스터. - 제 3항에 있어서,
상기 반도체 층, 상기 소스, 및 상기 드레인과 상기 게이트 전극 사이에 배치된 게이트 절연층을 포함하는 박막 트랜지스터. - 제 4 항에 있어서,
상기 소스와 상기 차광층 사이의 상기 제1 방향으로의 이격거리 및 상기 드레인과 상기 차광층 사이의 상기 제1 방향으로의 이격거리는 각각 서브 마이크로미터에서 수 마이크로미터 이상인 박막 트랜지스터. - 제 4항에 있어서,
상기 소스, 상기 드레인, 및 상기 게이트 전극은 각각 투명한 박막 트랜지스터. - 제 3항에 있어서,
상기 제1 스페이서 및 상기 제2 스페이서는 각각 상기 기판의 상기 상면에 수직한 제2 방향에 따른 두께를 가지고, 상기 제2 스페이서 두께는 상기 제1 스페이서 두께보다 작은 박막 트랜지스터. - 제 3항에 있어서,
상기 2개의 제1 경사면들 각각은 상기 기판의 상기 상면에 수직한 제2 방향에 대해서 서로 대칭되는 박막 트랜지스터. - 제 3항에 있어서,
상기 차광층의 상기 폭은 상기 반도체 층의 상기 폭의 1/2 이하인 박막 트랜지스터. - 제 3 항에 있어서,
상기 차광층의 상기 제1 경사면들의 각각의 경사각도는 상기 기판의 상기 상면에 대하여 45도 이상 90도 이하인 박막 트랜지스터. - 기판;
상기 기판 상의 스페이서;
상기 스페이서 상의 게이트 절연층;
상기 스페이서 및 상기 게이트 절연층 사이에 개재된 게이트 전극; 및
상기 게이트 절연층 상의 반도체 층을 포함하되,
상기 기판의 상면에 평행한 제1 방향으로, 상기 게이트 전극의 폭은 상기 반도체 층의 폭보다 작고,
상기 게이트 전극은 상기 기판의 상기 상면에 대하여 경사진 복수개의 제1 경사면들을 가지고,
상기 반도체 층은 상기 게이트 전극의 상기 제1 경사면들 사이에 개재되는 제2 경사면들을 가지고,
상기 제2 경사면들의 각각의 하부는 상기 스페이서의 상부보다 아래에 위치하는 박막 트랜지스터. - 제 11항에 있어서,
상기 게이트 전극은 상기 스페이서를 관통하고,
상기 게이트 전극은 상기 기판에 접하고 상기 제1 방향에 평행한 바닥면을 포함하고,
상기 제1 경사면들은 2개가 제공되고,
상기 2개의 제1 경사면들 각각은 상기 바닥면의 일 측으로부터 위로 연장되고,
상기 게이트 절연층 및 상기 반도체 층은 상기 게이트 전극의 상기 바닥면 및 상기 제1 경사면들을 컨포멀하게 덮는 박막 트랜지스터. - 제 12항에 있어서,
상기 게이트 전극의 상기 폭은 상기 반도체 층의 상기 폭의 1/2 이하이고,
상기 게이트 전극의 상기 제1 경사면들의 각각의 경사각도는 상기 기판의 상기 상면에 대하여 45도 이상 90도 이하인 박막 트랜지스터. - 기판 상에 제1 스페이서를 형성하는 것;
상기 제1 스페이서에 상기 기판의 상면에 대하여 경사진 복수개의 경사면을 가지는 개구부를 형성하는 것;
상기 개구부 내에 차광층을 형성하는 것;
상기 제1 스페이서 및 상기 차광층 상에 제2 스페이서를 형성하는 것;
상기 제2 스페이서 상에 반도체 층을 형성하는 것; 및
상기 반도체 층의 중심부 상에 게이트 전극 및 상기 반도체 층의 양 단(edge) 상에 배치되는 소스 및 드레인을 형성하는 것을 포함하되,
상기 반도체 층은 상기 소스 및 상기 드레인 사이에 위치하되 상기 게이트 전극과 수직으로 중첩하는 일 부분을 가지고,
상기 반도체 층의 상기 일 부분은 상기 기판의 상면에 평행한 제1 방향에 따른 제1 폭을 가지고,
상기 차광층은 상기 제1 방향에 따른 제2 폭을 가지고,
상기 제1 폭은 상기 제2 폭보다 큰 박막트랜지스터 제조방법. - 제 14항에 있어서,
상기 개구부 내에 차광층을 형성하는 것은,
상기 개구부를 포함하는 제1 스페이서 상에 차광층을 증착하는 것; 및
상기 제1 스페이서 상에서 개구부 내의 차광층을 제외한 나머지 영역의 차광층을 제거하는 것을 포함하는 박막트랜지스터 제조방법. - 제 14항에 있어서,
상기 개구부 경사면의 경사각도는 상기 기판의 상기 상면에 대하여 45도 이상 90도 이하고,
상기 개구부 및 상기 반도체 층의 각각은 상기 기판의 상기 상면에 평행한 제1 방향에 따른 폭을 가지고,
상기 개구부의 폭은 상기 반도체 층의 상기 폭의 1/2 이하이고,
상기 제1 스페이서 및 상기 제2 스페이서는 각각 상기 기판의 상기 상면에 수직한 제2 방향에 따른 두께를 가지고,
상기 제2 스페이서 두께는 상기 제1 스페이서 두께보다 폭이 작은 박막트랜지스터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16/374,095 US10825932B2 (en) | 2018-04-04 | 2019-04-03 | Thin film transistor having light shielding structure |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20180039363 | 2018-04-04 | ||
| KR1020180039363 | 2018-04-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20190116030A KR20190116030A (ko) | 2019-10-14 |
| KR102409362B1 true KR102409362B1 (ko) | 2022-06-17 |
Family
ID=68171741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020180090948A KR102409362B1 (ko) | 2018-04-04 | 2018-08-03 | 차광구조를 구비한 박막 트랜지스터 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102409362B1 (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003008026A (ja) | 2001-06-26 | 2003-01-10 | Sanyo Electric Co Ltd | 半導体装置及びそれを用いたアクティブマトリクス型表示装置 |
| JP2005252188A (ja) | 2004-03-08 | 2005-09-15 | Seiko Epson Corp | 半導体装置、半導体装置の製造方法、電気光学装置 |
| JP2012203148A (ja) * | 2011-03-24 | 2012-10-22 | Toppan Printing Co Ltd | 薄膜トランジスタおよび反射型カラー表示装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007212499A (ja) * | 2006-02-07 | 2007-08-23 | Seiko Epson Corp | 液晶装置及びプロジェクタ |
| KR101820326B1 (ko) * | 2010-11-30 | 2018-01-22 | 삼성디스플레이 주식회사 | 표시 기판 및 이의 제조 방법 |
| KR20120097580A (ko) * | 2011-02-25 | 2012-09-05 | 재단법인 구미전자정보기술원 | Ｉｚｔｏ계 투명 박막 트랜지스터 |
| KR20160028587A (ko) * | 2014-09-03 | 2016-03-14 | 삼성디스플레이 주식회사 | 박막 트랜지스터 어레이 기판과 이의 제조 방법 및 이를 포함하는 액정 표시 장치 |
| KR102481037B1 (ko) * | 2014-10-01 | 2022-12-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 배선층 및 그 제작 방법 |
-
2018
- 2018-08-03 KR KR1020180090948A patent/KR102409362B1/ko active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003008026A (ja) | 2001-06-26 | 2003-01-10 | Sanyo Electric Co Ltd | 半導体装置及びそれを用いたアクティブマトリクス型表示装置 |
| JP2005252188A (ja) | 2004-03-08 | 2005-09-15 | Seiko Epson Corp | 半導体装置、半導体装置の製造方法、電気光学装置 |
| JP2012203148A (ja) * | 2011-03-24 | 2012-10-22 | Toppan Printing Co Ltd | 薄膜トランジスタおよび反射型カラー表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20190116030A (ko) | 2019-10-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10090326B2 (en) | Flexible display substrate and a manufacturing method thereof, as well as a flexible display device | |
| KR102206412B1 (ko) | 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치 | |
| CN110176483B (zh) | 有机发光二极管显示器 | |
| US11099437B2 (en) | Display panel, method for manufacturing same, and display device | |
| KR102295477B1 (ko) | 박막 트랜지스터 표시판 | |
| US9484362B2 (en) | Display substrate and method of manufacturing a display substrate | |
| KR102567713B1 (ko) | 박막 트랜지스터 표시판 및 이의 제조 방법 | |
| US20140175423A1 (en) | Thin film transistor array panel and method of manufacturing the same | |
| US10062868B2 (en) | Pixel structure and manufacturing method thereof | |
| EP3499582B1 (en) | Thin film transistor, method for manufacturing the same and display device comprising the same | |
| US20200127141A1 (en) | Method for manufacturing thin film transistor, thin film transistor, and display panel | |
| EP3780133A1 (en) | Thin film encapsulation method, thin film encapsulation structure, and display device | |
| WO2019095546A1 (zh) | 薄膜晶体管及其制作方法、tft基板 | |
| KR102494732B1 (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| US11889730B2 (en) | Manufacturing method of an organic light emitting diode display device including an etch stop layer | |
| KR101947007B1 (ko) | 디스플레이 장치 및 그 제조 방법 | |
| CN113421886A (zh) | 显示面板及其制备方法 | |
| CN110299389B (zh) | 一种有机发光显示装置 | |
| KR102409362B1 (ko) | 차광구조를 구비한 박막 트랜지스터 | |
| US11469328B2 (en) | TFT array substrate and preparation method thereof | |
| KR20140109153A (ko) | 유기전계 발광 표시 장치 및 이의 제조 방법 | |
| US9423662B2 (en) | Thin film transistor, array substrate and display device | |
| CN108663862B (zh) | 显示面板 | |
| US20240038864A1 (en) | Thin film transistor, manufacturing method thereof, and display panel | |
| US10825932B2 (en) | Thin film transistor having light shielding structure |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right |