JP2014072294A - 光電変換装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】 性能の高い光電変換装置を提供する。
【解決手段】 光電変換素子が設けられた、第１半導体層を含む第１素子部と、
第１導電体層および第１絶縁体層を含む第１配線部と、半導体素子が設けられた、第２半導体層を含む第２素子部と、第２導電体層および第２絶縁体層を含む第２配線部と、を備え、第１導電体層と第２導電体層とを電気的に接続する導電部材は、第２半導体層および第２絶縁体層を貫通して第１導電体層に接触する貫通部を有し、貫通部と第１半導体層との間に第１絶縁体層が位置する。
【選択図】 図２

Description

本発明は複数の素子部を有する半導体装置に関する。

半導体装置の一種であるＣＭＯＳイメージセンサなどの光電変換装置では、複数の光電変換素子を有する光電変換ユニットと、光電変換ユニットからの電気信号を処理する信号処理ユニットとを１つの半導体基板にモノリシックに作り込んでいた。光電変換ユニットと信号処理ユニットとを別々の部品（チップ）に分けて形成し、これらの部品を重ね合せ、部品同士を導電部材で電気的に接続することが検討されている。このようにすることで、光電変換装置が搭載される電子機器における光電変換装置の占有面積（フットプリント）を効率的に活用することができる。このような構造は、いわゆるシステムインパッケージを実現する種々の半導体装置に応用が可能である。
特許文献１には、部品に相当する半導体基板（３４、４５）同士の電気的接続を得るための導電部材として、貫通接続導体（６４）、接続導体（６５）、および接続用配線（７２）を設けることが記載されている（特許文献１の図３参照）。あるいは導電部材として、１つの貫通接続導体（８４）を設けることが記載されている（特許文献１の図１５参照）。

特開２０１０−２４５５０６号公報

特許文献１に記載された技術では、貫通接続導体や接続導体が、光電変換素子（フォトダイオードＰＤ）が設けられた素子部を貫通している。そのため、光電変換素子で暗電流が発生しやすくなり、光電変換装置としての十分な性能が得られない場合があった。暗電流の発生の原因としては、導電部材の存在あるいは導電部材の形成による光電変換素子へのストレスや金属汚染等が考えられる。本発明は、暗電流が低減された、性能の高い光電変換装置を提供することを目的とする。また、本発明は、性能の高い光電変換装置を簡単に製造できる半導体装置の製造方法を提供することを目的とする。

課題を解決するための手段の一つの観点は、光電変換素子が設けられた、第１半導体層を含む第１素子部と、第１導電体層および前記第１半導体層と前記第１導電体層との間に位置する第１絶縁体層を含む第１配線部と、半導体素子が設けられた、第２半導体層を含む第２素子部と、第２導電体層および前記第２半導体層と前記第２導電体層との間に位置する第２絶縁体層を含む第２配線部と、前記第１導電体層と前記第２導電体層とを電気的に接続する導電部材と、を備え、前記第１素子部と前記第２素子部との間に前記第１配線部および前記第２配線部が位置し、前記第１配線部が前記第１素子部と前記第２配線部との間に位置する光電変換装置であって、前記導電部材は、前記第２素子部および前記第２配線部を貫通して前記第１導電体層に接触する貫通部を有し、前記貫通部と前記第１半導体層との間に前記第１絶縁体層が位置することを特徴とする。

課題を解決するための手段の一つの観点は、半導体装置の製造方法であって、第１半導体層を含む第１素子部と、第１導電体層および前記第１半導体層と前記第１導電体層との間に位置する第１絶縁体層を含む第１配線部と、を有する第１部品を用意し、第２半導体層を含む第２素子部と第２導電体層および前記第２半導体層と前記第２導電体層との間に位置する第２絶縁体層を含む第２配線部と、を有する第２部品を用意し、前記第１部品と前記第２部品とを、前記第１素子部と前記第２素子部との間に前記第１配線部および前記第２配線部が位置するように接合する接合工程と、前記第２半導体層および前記第２絶縁体層を貫通して前記第１導電体層と前記第２導電体層とを電気的に接続する導電部材を形成する導電部材形成工程と、前記第２半導体層および前記第２絶縁体層を貫通して前記第１導電体層および前記第２導電体層の少なくとも一方と外部端子とを電気的に接続する接続部材を形成する接続部材形成工程と、を備え、前記導電部材形成工程の少なくとも一部と前記接続部材形成工程の少なくとも一部とを並行して行うことを特徴とする。

課題を解決するための手段の一つの観点は、半導体装置の製造方法であって、第１半導体層を含む第１素子部と第１導電体層および前記第１半導体層と前記第１導電体層との間に位置する第１絶縁体層を含む第１配線部とを有する第１部品を用意し、第２半導体層を含む第２素子部と第２導電体層および前記第２半導体層と前記第２導電体層との間に位置する第２絶縁体層を含む第２配線部とを有する第２部品を用意し、前記第１部品と前記第２部品とを、前記第１素子部と前記第２素子部との間に前記第１配線部および前記第２配線部が位置するように接合する接合工程と、前記第２半導体層を貫通して前記第１導電体層と前記第２導電体層とを電気的に接続する導電部材を形成する導電部材形成工程と、を備え、前記導電部材の、前記第２絶縁体層を貫通して前記第１導電体層に接触する第１貫通部を、前記接合工程の後に形成し、前記導電部材の、前記第２絶縁体層を貫通して前記第２導電体層に接触する第２貫通部を、前記接合工程の前に形成することを特徴とする。

本発明によれば、導電部材を第１半導体層から遠ざけることができるため、導電部材の存在に起因する光電変換素子へのストレスや金属汚染等が低減される。そのため、性能の高い光電変換装置を提供することができる。また、本発明によれば、性能の高い光電変換装置を簡単に製造することが出来る。

半導体装置の一例の模式図。 半導体装置の一例の模式図。 半導体装置の製造方法の一例の模式図。 半導体装置の製造方法の一例の模式図。 半導体装置の製造方法の別の例の模式図。 半導体装置の製造方法の別の例の模式図。

以下、本発明を実施するための形態を、図面を参照しながら説明する。なお、以下の説明において、複数の図面を相互に参照する場合がある。また、同一あるいは類似の構成については共通の符号を付しており、共通の符号を付した構成については適宜説明を省略する。

本実施形態の半導体装置の一例としての光電変換装置を、図１を用いて説明する。図１（ａ）は半導体装置の主要部である半導体デバイス１の斜視図である。図１（ｂ）、（ｃ）は半導体デバイス１の一例の分解斜視図である。図１（ｂ）は半導体デバイス１を含む半導体装置３および電子機器５の模式図である。

図１（ａ）に示した半導体デバイス１においては、図１（ｂ）または図１（ｃ）に示したように、第１部分１０と第２部分２０が重なっている。本実施形態は、主に、第１部分１０と第２部分２０との電気的接続を得るための導電部材に関する。第１部分１０は、第１素子部３０と第１配線部３１によりなる。第２部分２０は第２素子部５０と第２配線部５１よりなる。第２配線部５１が第１部分１０と第２素子部５０との間に位置する。本実施形態では、第１部分１０の第１配線部３１が第１素子部３０と第２素子部との間に位置するが、第１部分１０の第１素子部３０が第１配線部３１と第２素子部５０との間に位置する形態も考えられる。

本実施形態では、第１部分１０は入射光に応じて信号電荷が発生する光電変換ユニット１１を有する。光電変換ユニット１１は光電変換素子を含む。光電変換ユニット１１は光電変換素子で発生した信号電荷に基づく電気信号を生成する信号生成回路を含み得る。信号生成回路は、例えば、増幅トランジスタや転送トランジスタ、リセットトランジスタ、選択トランジスタを含む。他の例の光電変換ユニット１１は、光電変換素子と信号電荷を転送するためのＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ：電荷結合素子）を含み得る。

本実施形態では、第２部分２０は、信号処理ユニット２２を有する。信号処理ユニット２２は、光電変換ユニット１１で発生した信号電荷に基づく電気信号を処理する。信号処理ユニット２２は、ノイズ除去回路、増幅回路、変換回路、画像処理回路を含むことができる。ノイズ除去回路は、例えばＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ：相関二重サンプリング）回路である。増幅回路は、例えば列アンプ回路である。変換回路は、例えばコンパレータとカウンタで構成されたＡＤＣ（Ａｎａｌｏｇ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ：アナログデジタル変換）回路である。画像信号処理回路は、例えばメモリとプロセッサを含み、アナログデジタル変換されたデジタル信号から画像データを生成したり、画像データに画像処理を施したりする。

図１（ａ）では、光電変換ユニット１１の位置を一点鎖線で囲んで示し、信号処理ユニット２２の位置を二点鎖線で囲んで示している。ここでは光電変換ユニット１１の、第２部分２０への正射影領域の一部に信号処理ユニット２２の一部が位置している。しかし、光電変換ユニット１１の第２部分２０への正射影領域の全部に信号処理ユニット２２の全部または一部が位置していてもよい。あるいは、第２部分２０における光電変換ユニット１１の正射影領域の一部に、信号処理ユニット２２の全部または一部が位置していてもよい。なお、信号処理ユニット２２の一部が第１部分１０に設けられていてもよい。例えば、ノイズ除去回路や増幅回路などアナログ信号用の信号処理ユニットを第１部分１０に設け、変換回路や画像処理回路などデジタル信号用の信号処理ユニットを第２部分２０に設けることもできる。

図１（ｂ）、（ｃ）に示す様に、半導体デバイス１は、光電変換ユニット１１を制御する制御ユニット１２、および／または、信号処理ユニット２２を制御する制御ユニット２１を更に備えることができる。これら制御ユニットは、第１部分１０と第２部分２０の少なくとも一方に設けることができる。図１（ｂ）に示した例では制御ユニット１２が第１部分１０に設けられており、図１（ｃ）に示した例では制御ユニット２１が第２部分２０に設けられている。光電変換ユニット１１用の制御ユニットを第１部分１０に、信号処理ユニット２２用の制御ユニットを第２部分２０に分けて設けることもできる。制御ユニット１２は垂直走査線を介して画素回路に駆動信号を供給する垂直駆動回路や、電源回路を含み得る。制御ユニット２１は信号処理ユニット２２を駆動するためのタイミング発生回路や、変換回路へ参照信号を供給する参照信号供給回路、増幅回路あるいは変換回路から信号を順次読み出すための水平走査回路を含み得る。

図１（ｄ）に示す様に、半導体装置３は、半導体デバイス１の１次実装用の実装部材として、パッケージ２を含むことができる。半導体デバイス１はこのパッケージにダイボンドされ、収容されうる。パッケージ２はＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒｙａｙ）やＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒｙａｙ）、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒｙａｙ）、リードフレーム等の外部端子を含み得る。図１（ｄ）に示す様に、半導体装置３は、２次実装用の実装部材として、回路基板４を含むことができる。パッケージ２はこの回路基板４に実装されうる。回路基板４は、リジッド基板、フレキシブル基板あるいはリジッドフレキシブル基板等のプリント基板でありうる。光電変換装置としての半導体装置３は半導体デバイス１に光を導くための光学系を含みうる。

半導体装置３は、種々の電子機器に搭載が可能である。電子機器５は半導体装置３に加えて、演算装置、記憶装置、記録装置、通信装置あるいは表示装置などの周辺装置６を備える。これら周辺装置は、半導体装置３と接続されて、直接的にあるいは間接的に信号のやり取りをおこなう。電子機器５としては、携帯電話やパーソナルコンピュータなどの情報端末、カメラやディスプレイなどの映像機器などが挙げられる。勿論、カメラ付きの情報端末なども含まれる。

半導体デバイス１の一例の詳細を、図２を用いて説明する。図２（ａ）は第１実施形態であり、図２（ｂ）は第２実施形態である。まずは、第１実施形態と第２実施形態とで共通する点について説明する。図２は、図１（ａ）に示した点Ｐと点Ｑを含む面における半導体デバイス１の断面図である。なお、図２は図１（ｂ）の様に、制御ユニット１２を有する例である。

以下の説明において、導電体層は半導体層よりも導電率の高い材料からなるものとし、絶縁体層は半導体層よりも導電率の低い材料からなるものとする。

また、以下の半導体化合物や金属化合物の説明において、炭化窒化物および酸化窒化物は窒化物に含める。炭化物は、窒化炭化物および酸化炭化物を含むものとする。炭化窒化物は窒素との結合が炭素との結合に比べて支配的であるものである。逆に、窒化炭化物は、炭素との結合が窒素との結合に比べて支配的であるものである。

まず、第１部分１０について、第１素子部３０と第１配線部３１のそれぞれの構成を説明する。

第１素子部３０は第１半導体層３３を含む。第１半導体層３３は例えばシリコン層である。第１素子部３０は、図１（ｂ）における光電変換ユニット１１を構成する半導体素子（光電変換素子）として第１半導体層３３に設けられたフォトダイオードＰＤを有する。フォトダイオードＰＤは、第１半導体層３３のｐ型半導体領域３２とｎ型半導体領域３４とｐ型半導体領域３５を含む。光電変換素子はフォトゲートでもよい。光電変換ユニット１１は光電変換素子で発生した信号電荷に基づく電気信号を生成する信号生成回路を含み得る。信号生成回路は、ＭＯＳトランジスタ等の半導体素子で構成することができる。図２には、第１部分１０の光電変換ユニット１１の転送トランジスタＴｒ１と、リセットトランジスタＴｒ２とを示している。また、図１（ｂ）における第１部分１０の制御ユニット１２の半導体素子として、トランジスタＴｒ３、Ｔｒ４とを示している。

本例では、第１素子部３０を構成する第１半導体層３３の表面１０３の一部はＭＯＳトランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４のゲート絶縁膜と界面を成している。第１素子部３０にはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）やＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）などの素子分離３８が設けられている。第１半導体層３３の上には、第１半導体層３３の表面１０３を保護する、窒化シリコンや酸化シリコンなどの絶縁体層からなる第１保護膜（不図示）が設けられている。このように、第１素子部３０は第１半導体層３３に加えて、素子分離３８やゲート絶縁膜、ゲート電極、第１保護膜を含み得る。

第１配線部３１は、導電体層および絶縁体層を含む。第１配線部３１は複数の配線レベルを有しうる。１つの配線レベルは、配線パターンとプラグを有しうる。典型的な導電体層は配線パターンを構成する。さらに典型的な導電体層は配線パターンの内で電流密度の大きい主導電層を構成するが、導電体層は配線パターンの内で主導電層よりも電流密度の小さい副導電層を構成する場合もある。導電体層は下の配線レベルとの導通を得るためのビアプラグ、あるいは第１素子部３０との導通を得るためのコンタクトプラグを構成する場合もある。

ビアプラグやコンタクトプラグもまた、主導電層と副導電層で構成され得る。これら副導電層は典型的にはバリアメタルでありうる。バリアメタルのバリア機能としては、主導電層と絶縁体層との間での拡散に対するバリア、或いは主導電層と絶縁体層との間の反応に対するバリアが挙げられる。しかし、「バリアメタル」は、副導電層に与えられる便宜的な呼称であって何らかのバリア機能を有しているとは限らない。バリアメタルは、これらのバリア機能を必要としない場合であっても、単に主導電層を形成する際の下地としてや、エレクトロマイグレーションやストレスマイグレーションの緩和などを目的として用いられうる。

絶縁体層は同じ配線レベルの配線パターン同士を絶縁する配線間絶縁層および／または異なる配線レベルの配線パターン同士を絶縁する層間絶縁層として機能し得る。第１配線部３１は１層以上の導電体層で構成された、多数の電気経路（配線）を有する。一つの配線は、コンタクトプラグ、ビアプラグおよび配線パターンで構成されうる。

第１配線部３１の詳細な構成を説明する。第１配線部３１には、コンタクトプラグ４４ａと、配線パターン４０ａ、４０ｂ、４０ｃおよびビアプラグ４４ｂ、４４ｃが設けられている。導電体層で構成されたこれらコンタクトプラグ、配線パターン、ビアプラグが多数の電気経路を構成する。コンタクトプラグ４４ａは主にタングステン層からなり、タングステン層に加えて、チタン層および／または窒化チタン層を含むバリアメタルを有する。配線パターン４０ａ、４０ｂ、４０ｃおよびビアプラグ４４ｂ、４４ｃは主に銅層からなり、銅層に加えて、窒化タンタル層および／またはタンタル層を含むバリアメタルを有する。配線パターン４０ａは１つの銅層で構成され、配線パターン４０ｂとビアプラグ４４ｂ、および配線パターン４０ｃとビアプラグ４４ｃは、それぞれ１つの銅層で一体的に構成される。本例の第１配線３１１は、配線パターン４０ｃを含んでおり、半導体素子とは、不図示の部分で、コンタクトプラグ４４ａと、配線パターン４０ａ、４０ｂおよびビアプラグ４４ｂ、４４ｃを介して接続されている。

第１配線部３１には、酸化シリコンや窒化シリコン、炭化シリコンなどからなる絶縁体層３９ａ、３９ｂ、３９ｃ、が設けられている。絶縁体層３９ａ、３９ｂ、３９ｃは、層間絶縁層あるいは配線間絶縁層でありうるが、配線パターン４０ａ、４０ｂ、４０ｃに含有される銅の拡散防止層であってもよい。拡散防止層は、層間絶縁層と配線パターンの間に配され得る。絶縁体層３９ａ、３９ｂ、３９ｃは層間絶縁層、配線間絶縁層および拡散防止層で構成された絶縁体層群であってもよい。絶縁体層３９ａ、３９ｂは、配線パターン４０ｃと第１半導体層３３との間に設けられている。絶縁体層３９ａは、配線パターン４０ａと第１半導体層３３との間に設けられている。絶縁体層３９ｃは、配線パターン４０ｃに対して、第２配線部５１側に設けられている。絶縁体層３９ｂは絶縁体層３９ａと絶縁体層３９ｃとの間に設けられている。

次に、第２部分２０について、第２素子部５０と第２配線部５１のそれぞれの構成を説明する。

第２素子部５０は第２半導体層５５を含み、信号処理ユニット２２を構成する半導体素子としてのＭＯＳトランジスタＴｒ５、Ｔｒ６、Ｔｒ７、Ｔｒ８を有する。本例では、第２半導体層５５の表面２０３の一部は、ＭＯＳトランジスタＴｒ５、Ｔｒ６、Ｔｒ７、Ｔｒ８のゲート絶縁膜と界面を成している。第２素子部５０にはＳＴＩやＬＯＣＯＳなどの素子分離５８が設けられている。第２半導体層５５の上には、第２半導体層５５の表面２０３を保護する窒化シリコンや酸化シリコンなどの絶縁体からなる第２保護膜（不図示）が設けられている。第２素子部５０は第２半導体層５５に加えて、素子分離５８やゲート絶縁膜、ゲート電極、第２保護膜を含み得る。

第２配線部５１は、導電体層および絶縁体層を含む。第２配線部５１の導電体層および絶縁体層も、第１配線部３１の導電体層および絶縁体層と同様の機能を有する。

第２配線部５１の詳細な構成を説明する。第２配線部５１には、コンタクトプラグ５４ａと、複数の配線パターン５３ａ、５３ｂ、５３ｃおよびビアプラグ５４ｂ、５４ｃが設けられている。導電体層で構成されたこれらコンタクトプラグ、配線パターン、ビアプラグが多数の電気経路を構成する。コンタクトプラグ５４ａは主にタングステン層からなり、タングステン層に加えて、チタン層および／または窒化チタン層を含むバリアメタルを有する。配線パターン５３ａ、５３ｂ、５３ｃおよびビアプラグ５４ｂ、５３ｃは主に銅層からなり、銅層に加えて、窒化タンタル層および／またはタンタル層を含むバリアメタルを有する。配線パターン５３ａは１つの銅層を含み構成される。配線パターン５３ｂとビアプラグ５４ｂ、および、配線パターン５３ｃとビアプラグ５４ｃは、それぞれ１つの銅層で一体的に構成される。配線パターン５３ａ、５３ｂ、５３ｃは主にアルミニウム層からなってもよく、その場合には、アルニミウム層に加えて、チタン層および／または窒化チタン層を含むバリアメタルを有することもできる。また、ビアプラグ５４ｂ、５３ｃは、主にタングステン層からなってもよく、タングステン層に加えて、チタン層および／または窒化チタン層を含むバリアメタルを有することもできる。本例の第２配線５１２は、配線パターン５３ｃを含んでおり、半導体素子とは、不図示のコンタクトプラグ５４ａと、配線パターン５３ａ、５３ｂおよびビアプラグ５４ｂ、５４ｃを介して接続されている。

第２配線部５１には、酸化シリコンや窒化シリコン、炭化シリコンなどからなる絶縁体層４９ａ、４９ｂ、４９ｃが設けられている。絶縁体層４９ａ、４９ｂ、４９ｃの絶縁体層は、層間絶縁層あるいは配線間絶縁層でありうるが、配線パターン５３ａ、５３ｂに含有される銅の拡散防止層であってもよい。拡散防止層は、層間絶縁層と配線パターンの間に配され得る。絶縁体層４９ａ、４９ｂ、４９ｃは層間絶縁層、配線間絶縁層および拡散防止層で構成された絶縁体層群であってもよい。絶縁体層４９ａは、配線パターン５３ａと第２半導体層５５との間に設けられている。
絶縁体層４９ａ、４９ｂは、配線パターン５３ｃと第２半導体層５５との間に設けられている。絶縁体層４９ｃは、配線パターン５３ａに対して、第１配線部３１側に設けられている。絶縁体層４９ｂは絶縁体層４９ａと絶縁体層４９ｃとの間に設けられている。

配線パターン４０ａ、４０ｂ、４０ｃ、５３ａ、５３ｂやプラグ４４ａ、４４ｂ、４４ｃ、５４ａ、５４ｂ、５４ｃにおいて、銅層やタングステン層、アルミニウム層は、配線における導電率の高い主導電層として機能する。主導電層は、バリアメタルに用いられるタンタル層や窒化タンタル層、チタン層、窒化チタン層などの副導電層よりも導電率の高い材料からなり、また、電流が流れる方向における断面積が小さく、低抵抗である。

配線パターン４０ａ、４０ｂ、４０ｃ、５３ａ、５３ｂが主に銅層からなる例を示したが、これらには、配線パターン５３ｃの様に、主にアルミニウム層からなる配線パターンを採用することもできる。なお、銅層やアルミニウム層は単体の銅のみならず、他の金属が添加された合金であってもよい。例えば、銅層は銅よりも少ないアルミニウムやシリコンなどを添加物として含み得るし、アルミニウム層はアルミニウムより少ない銅やシリコンなどを添加物として含み得る。絶縁体層３９ａ、３９ｂ、３９ｃ、３９ｄ１、３９ｄ２、３９ｅ、４９ａ、４９ｂ、４９ｃ、４９ｄ、４９ｅは酸化シリコンからなる例を挙げたが、ＢＳＧやＰＳＧ、ＢＰＳＧなどのケイ酸塩ガラスを用いることもできる。また、酸化シリコンよりも低誘電率の低い材料（ｌｏｗ−ｋ材料）を用いることもできる。

第１配線部３１の配線パターンを配線パターン４０ａ、４０ｂ、４０ｃの３レベル、第２配線部５１の配線パターンは５３ａ、５３ｂ、５３ｃの３レベルとする例を示した。しかし、配線パターンのレベル数は適宜設定可能であり、第１配線部３１と第２配線部５１とで異なっていてもよい。例えば、第２配線部５１の配線パターンのレベル数を第１配線部３１の配線パターンのレベル数よりも多くしてもよい。

続いて、半導体デバイス１の他の構造について説明する。

第１部分１０と第２部分２０は、第１配線部３１と第２配線部５１とで接合されている。第１配線部３１の絶縁体層３９ｃと第２配線部５１の絶縁体層４９ｃが、接合面６０を介して接合されている。配線パターン４０ｃと配線パターン５３ｃとの間に、絶縁体層３９ｃおよび絶縁体層４９ｃが位置する。

本例の半導体デバイス１は、第１半導体層３３のトランジスタＴｒ１〜４が設けられた面（表面１０３）とは反対側の面（裏面１０４）が受光面となる裏面照射型の光電変換装置を構成する。裏面照射型の光電変換装置において、第１部分１０の第１半導体層３３の厚みは１０μｍ未満であり、例えば２〜５μｍである。第２半導体層５５の厚みは第１半導体層３３よりも厚く、第２半導体層５５は第１半導体層３３の支持体として機能する。第２半導体層５５の厚みは１０μｍ以上であり、例えば２０〜５００μｍである。

第１半導体層３３の裏面１０４側には、光学部材４１が設けられている。
光学部材４１は、反射防止層６１、絶縁体層６２、遮光層６３、絶縁体層６９、平坦化層７１、カラーフィルタアレイ７３およびマイクロレンズアレイ７４を含みうる。光学部材４１は第１素子部３０の受光面（裏面１０４）を構成するｐ型半導体領域３２に接触している。光学部材４１の第１素子部３０側の面とは反対側の面４０１が光学部材４１の光入射面である。本例では光入射面はマイクロレンズアレイ７４で構成されている。

半導体デバイス１には、第１配線３１１と第２配線５１２を相互に接続する導電部材６８が設けられている。本実施形態の導電部材６８は、第１貫通部６５と、第２貫通部６６と、それらを接続する連結部６７とを有する。

第１貫通部６５は、第２素子部５０および第２配線部５１を貫通して第１配線部３１の第１配線３１１に接続する。第２貫通部６６は、第２素子部５０を貫通して第２配線部５１の第２配線５１２に接続する。第２貫通部６６は第２素子部５０を貫通するものの、第２配線部５１は貫通しないため、第２部分２０を貫通しない。一方、第１貫通部６５は第２素子部５０および第２配線部５１を貫通するため、第２部分２０を貫通する。第１配線３１１と第２配線５１２との電気的接続を達成するため、第１貫通部６５、第２貫通部６６、連結部６７は導電材料で構成されているが、複数種類の導電材料で構成されていてもよい。

導電部材６８の他の形態としては、第１貫通部６５と第２貫通部６６が一体化した形態が挙げられる。このような形態は、特開２０１０−２４５５０６号公報の図１５に記載された貫通接続導体（８４）や特開２０１１−９６８５１号公報の図２１に記載された基板間配線（６８）を参考にすることができる。

また本例では、第１貫通部６５は配線パターン４０ｃに接触し、第２貫通部６６は配線パターン５３ａに接触する例を示した。しかし、それに限らず、第１貫通部６５は配線パターン４０ａ、４０ｂ、４０ｃの何れか、もしくは複数に接触しても良く、第２貫通部６６は配線パターン５３ａ、５３ｂ、５３ｃの何れか１つ、もしくは複数に接触しても良い。また、第１貫通部６５、第２貫通部６６は、配線パターンの導電層（銅層やアルミニウム層）に接触する場合もあるし、配線パターンのバリアメタルの層（チタン層や窒化チタン層、タンタル層）に接触する場合もある。また、配線パターンのバリアメタルの導電体層を貫通して、導電体層に接触する場合もある。

導電部材６８の第１貫通部６５は絶縁領域６５０に囲まれている。絶縁領域６５０は第１貫通部６５と第２半導体層５５との間に位置する。導電部材６８の第２貫通部６６は絶縁領域６６０に囲まれている。絶縁領域６６０は第２貫通部６６と第２半導体層５５との間に位置する。

導電部材６８により、光電変換ユニット１１と信号処理ユニット２２、光電変換ユニット１１と制御ユニット２１、制御ユニット１２と信号処理ユニット２２とが電気的に接続されている。部分間の接続に関わる導電部材６８、第１配線３１１、第２配線５１２、絶縁領域６５０、６６０を含むブロックが設けられる。このブロックは、複数個が並列に配されることが好ましい。ブロックが複数に並列に配されることにより、光電変換ユニット１１の列毎または行毎の信号を信号処理ユニット２２に受け渡し、信号処理ユニット２２は光電変換ユニット１１で発生した信号電荷に基づく電気信号を処理することが可能となる。またブロックは縦列に配されてもよいし、縦列と並列を併用してもよい。

半導体デバイス１には外部端子７９が設けられている。外部端子７９はハンダや金などの金属からなる金属バンプである。半導体デバイス１は、外部端子７９によってパッケージ２にフリップチップ接続される。外部端子７９は接続部材７８に接続されている。接続部材７８は、電極部７７と貫通部７６を有している。外部端子７９は電極部７７に接触している。貫通部７６は電極部７７に接触し、第２素子部５０を貫通して配線パターン４０ａに接触している。接続部材７８は、配線パターン４０ｂ、４０ｃ、５３ａ、５３ｂ、５３ｃの何れか１つ、もしくは複数に接触しても良い。外部端子７９を設けるフリップチップ接続に替えて、電極部７７をボンディングパッドとするワイヤボンディング接続を採用することもできる。

以上が、半導体デバイス１の構成の一例である。これらの構成は、適宜変更することができる。

＜第１実施形態＞
図２（ａ）に示した第１実施形態における導電部材６８について詳細に説明する。

導電部材６８の第１貫通部６５は、第１配線３１１の配線パターン４０ｃの導電体層（主導電層または副導電層）に接触する。第１貫通部６５は、第２半導体層５５を貫通する。また、第１貫通部６５は絶縁体層４９ａ、４９ｂ、３９ｂを貫通する。第１貫通部６５は絶縁体層４９ａと絶縁体層３９ｂとの界面である接合面６０を貫通する。第１貫通部６５と第１半導体層３３との間には絶縁体層３９ａが位置しており、第１貫通部６５は絶縁体層３９ａおよび第１半導体層３３を貫通しない。導電部材６８の先端である、第１貫通部６５の先端は配線パターン４０ｃに接触している。第１貫通部６５が配線パターン４０ｃを貫通してもよく、第１貫通部６５が絶縁体層３９ａに接触してもよい。

導電部材６８の第２貫通部６６は、第２配線５１２の配線パターン５３ａの導電体層（主導電層または副導電層）に接触する。典型的な第２貫通部６６は、配線パターン５３ａのバリアメタルである副導電層に接触し、配線パターン５３ａの主導電層には接触しない。第２貫通部６６は、第２半導体層５５を貫通する。また、第２貫通部６６は絶縁体層４９ａを貫通する。第２貫通部６６と第１半導体層３３との間には絶縁体層４９ｂ、３９ｂ、３９ａが位置しており、第２貫通部６６は絶縁体層４９ｂ、３９ｂ、３９ａおよび第１半導体層３３を貫通しない。

このように、導電部材６８と第１素子部３０は、間に第１配線部３１の一部を介して離間して設けられている。詳細には、第１貫通部６５および第２貫通部６６と第１半導体層３３との間には、少なくとも絶縁体層３９ｂ、３９ａが位置している。つまり、導電部材６８は第１素子部３０に達していない。これにより、絶縁体層３９ａ、３９ｂは第１半導体層３３と第１貫通部６５および第２貫通部６６とを隔離し、導電部材６８の第１半導体層３３への影響を低減することができる。

光電変換素子で生じうる暗電流の原因としては、光電変換素子が設けられた半導体層の金属汚染である。本実施形態では、導電部材６８の第１貫通部６５、第２貫通部６６、接続部材７８の貫通部７６が第１半導体層３３を貫通せず、第２半導体層５５を貫通する。そのため、光電変換素子が設けられた第１半導体層３３で生じる暗電流を低減することが出来る。また、半導体層のストレスも挙げられる。従来の様に、光電変換素子が設けられた半導体基板を金属からなる導電体が貫通すると、例えば半導体と導電体の熱膨張率の違いにより、製造時や使用時の熱サイクル等を通じて、半導体基板に応力が生じる場合がある。本実施形態では、第１半導体層３３から導電部材６８を離間させていることにより、光電変換素子にこのような問題が生じることを抑制することができる。なお、典型的には、導電部材６８を多数設ける必要がある。このとき、多数の導電部材６８の一部が第２半導体層５５を貫通するように設け、他の一部の導電部材６８が第１半導体層３３を貫通するように設けてもよい。接続部材７８についても同様である。全部の導電部材６８が第１半導体層３３を貫通するように設けるよりは、暗電流低減の効果を奏するからである。しかしながら、導電部材６８と接続部材７８の全てが第１半導体層３３を貫通することが無いように、これらが第２半導体層５５を貫通するように設けることが望ましい。

カラーフィルタアレイ７３は、光電変換ユニット１１から制御ユニット１２の上に延在しており、制御ユニット１２を覆っている。カラーフィルタアレイ７３の正射影に導電部材６８が位置している。また、ここでは、制御ユニット１２の外側の領域の正射影に導電部材６８が位置しているが、制御ユニット１２の正射影に導電部材６８が位置してもよく、光電変換ユニット１１の正射影に導電部材６８が位置してもよい。本実施形態においては、導電部材６８光電変換ユニット１１の位置の制約を受けにくい。そのため、半導体装置の占有面積を大きくすることなく、光電変換ユニット１１の面積を大きくすることもできる。

第１実施形態では、第１貫通部６５については、第２半導体層５５を貫通する部分の径が、絶縁体層４９ａを貫通する部分の径よりも大きい。第２貫通部６６についても、第２半導体層５５を貫通する部分の径が、絶縁体層４９ａを貫通する部分の径よりも大きい。第１貫通部６５、第２貫通部６６の双方について、第２半導体層５５を貫通する部分の径と絶縁体層４９ａを貫通する部分の径は等しくてもよい。

図２（ａ）に示した第１実施形態の半導体装置の製造方法を説明する。

図３（ａ−１）を参照して説明する。第１半導体基板３３ａを準備する。第１半導体基板３３ａは例えばシリコン基板である。第１半導体基板３３ａの第１面（表面）１０３にＳＴＩなどの素子分離３８を形成する。次いで第１半導体基板３３ａにフォトダイオードＰＤおよびトランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４を形成する。このようにして、第１素子部３０を形成する。

次いで、第１素子部３０の上に層間絶縁層を形成し、層間絶縁層にコンタクトプラグ４４ａを形成する。コンタクトプラグ４４ａに接続するように、シングルダマシン法を用いて配線パターン４０ａを形成する。さらに層間絶縁層を形成した後、デュアルダマシン法を用いて配線パターン４０ｂおよびビアプラグ４４ｂ、配線パターン４０ｃおよびビアプラグ４４ｃを形成する。その後、絶縁体層３９ｂを平坦化する。このようにして、第１配線部３１を形成する。

以上の様にして、第１部分１０となる第１部品１０ａを作成する。

図３（ａ−２）を参照して説明する。第２半導体基板５５ａを準備する。第２半導体基板５５ａは例えばシリコン基板である。第２半導体基板５５ａの第１面（表面）２０３にＳＴＩなどの素子分離３８を形成する。次いで第２半導体基板５５ａにＴｒ５、Ｔｒ６、Ｔｒ７、Ｔｒ８を形成する。このようにして、第２素子部５０を形成する。

次いで、第２素子部５０の上に層間絶縁層を形成し、層間絶縁層にコンタクトプラグ５４ａを形成する。コンタクトプラグ５４ａに接続するように、シングルダマシン法を用いて配線パターン５３ａを形成する。さらに層間絶縁層を形成した後、デュアルダマシン法を用いて配線パターン５３ｂおよびビアプラグ５４ｂ、配線パターン５３ｃおよびビアプラグ５４ｃを形成する。その後、絶縁体層４９ｂを平坦化する。このようにして、第２配線部５１を形成する。

以上の様にして、第２部分２０となる第２部品２０ａを作成する。

図３（ｂ）を参照して説明する。上述のようにして第１部品１０ａと第２部品２０ａを用意し、第１部品１０ａと第２部品２０ａとを、第１部品１０ａと第２部品２０ａとを、第１素子部３０と第２素子部５０との間に第１配線部３１および第２配線部５１が位置するように接合する。この工程を接合工程と称する。この接合は、平坦化された絶縁体層３９ｂおよび絶縁体層４９ｂとのプラズマ接合の他、第１配線部３１と第２配線部５１の各々の表面に露出した金属層同士の金属接合、或いは接着剤層を介した接着で実現できる。

次いで、第２半導体基板５５ａを、第２素子部３０の第２配線部３１側とは反対側（裏面側）から、位置２０４まで薄化することにより、第２半導体層５５を得る。この薄化は、研磨や研削、エッチングなどの周知の方法で行われる。この薄化は、当初の第２半導体基板５５ａが７００μｍ以上の厚みを有するのに対して、第２半導体基板５５ａの薄化後における第２半導体層５５の厚みが５００μｍ以下、さらには２５０μｍ以下となるように行うことが出来る。なお、第２半導体基板５５ａの薄化は必須ではなく、当初の第２半導体基板５５ａをそのまま第２半導体層５５として用いることも可能である。

図４（ｃ）を参照して説明する。第２半導体層５５の裏面上に第２半導体層５５の保護層としての絶縁体層５９ａを形成する。次いで、絶縁体層５９ａの上に絶縁体層５９ｂを形成する。絶縁体層５９ｂに連結部６７用の連結溝６７１を形成する。また、電極部７７用の接続溝７７１を形成する。

連結溝６７１の底面に、第２半導体層５５および絶縁体層４９ａ、４９ｂを貫通し、配線パターン４０ｃに向かう第１接続孔を形成する。

この段階で第１接続孔は絶縁体層３９ｂを貫通する必要はない。また、連結溝６７１の底面に、第２半導体層５５を貫通し、配線パターン４０ｃに向かう第２接続孔を形成する。また、接続溝７７１の底面に、第２半導体層５５および絶縁体層４９ａ、４９ｂを貫通し、配線パターン４０ｃに向かう第３接続孔を形成する。この段階で第２接続孔および第３接続孔は絶縁体層４９ａを貫通する必要はない。第２接続孔と第３接続孔は別々に形成することができるが、同時に形成することが好ましい。第１接続孔と第２接続孔は同時に形成することができるが、深さが異なることから別々に形成することが好ましい。

第１接続孔、第２接続孔、第３接続孔の側面および底面に沿って酸化シリコンなどの絶縁体膜を形成する。エッチバック法を用いての絶縁体膜の第１接続孔、第２接続孔、第３接続孔の側面に形成された部分を残しつつ、底面に形成された部分を除去する。これにより、絶縁領域６５０、６６０、７６０が形成される。第１接続孔の底面に現れた絶縁体層３９ｂ、第２接続孔の底面および第３接続孔の底面に現れた絶縁体層４９ａをエッチングする。このようにして、第１接続孔から絶縁体層３９ｂを貫通する第１貫通孔６５１を形成する。また、第２接続孔から絶縁体層４９ａを貫通する第２貫通孔６６１を形成する。また、第３接続孔からおよびら絶縁体層４９ａを貫通する第３貫通孔７６１を形成する。これにより、第１貫通孔６５２には配線パターン４０ｃが、第２貫通孔６６２および第３貫通孔７６２には配線パターン５３ａがそれぞれ露出する。露出するのは、配線パターンの主導電層であってもよいし、副導電層であってもよい。第１接続孔、第２接続孔、第３接続孔の形成は同時であってもよいが、深さの異なる第１接続孔と第２接続孔は別々に行うこともできる。第１貫通孔６５１、第２貫通孔６６２、第３貫通孔７６２の形成は別々であってもよいが、同時に行うことが好ましい。

図４（ｄ）を参照して説明する。第１貫通孔６５１、第２貫通孔６６１、第３貫通孔７６１および連結溝６７１、接続溝７７１に銅などの導電材料を埋め込む。連結溝６７１と接続溝７７１からはみだした余分な導電材料をＣＭＰ法などにより除去する。このように、デュアルダマシン法により、導電材料を孔と溝に埋め込むことができる。導電材料の第１貫通孔６５１、第２貫通孔６６１、第３貫通孔７６１への埋め込みは同時に行うことが好ましい。しかし、第１貫通孔６５１、第２貫通孔６５１、第３貫通孔７６１の形成を別々に行う場合には、孔の形成とその孔への導電材料の埋め込みを、孔ごとに繰り返してもよい。以上の様にして、第１貫通部６５と第２貫通部６６と連結部６７とを有する導電部材６８が形成される。また、電極部７７と貫通部７６とを有する接続部材７８が得られる。その後、図２（ａ）に示す様に、キャップ層として窒化シリコンや炭化シリコンなどからなる絶縁体層５９ｃを形成する。この工程は、導電部材６８を形成する導電部材形成工程と、接続部材７８を形成する接続部材形成工程とが同時に行われる工程である。

この後の工程を、図２（ａ）を参照して説明する。第１素子部３０が上になるように反転させ、第２素子部５０の裏面側を図示しない支持基板に固定する。この支持基板は必須ではないが、薄化された第２半導体層５５の剛性が不十分な場合には支持基板を用いることにより、この後の工程で第２半導体層５５の反りや割れ等を防ぐことができる。

次いで、第１半導体基板３３ａを、第１素子部３０の第１配線部３１側とは反対側（裏面側）から、位置１０４まで薄化することにより、第１半導体層３３を得る。この薄化は、ＣＭＰなどの研磨やグラインドなどの研削、エッチングなどの周知の方法で行われる。この薄化は、当初の第１半導体基板３３ａが７００μｍ以上の厚みを有するのに対して、第２半導体基板５５ａの薄化後における第１半導体層３３の厚みが５００μｍ以下、さらには１０μｍ以下となるように行うことが出来る。この時点で、第１半導体層３３の厚みは第２半導体層５５の厚みよりも小さくされうる。

次に、第１素子部３０の第１配線部３１とは反対側に光学部材４１を形成する。まず、第１半導体層３３の裏面１０４の上に反射防止層６１、絶縁体層６２を形成する。その後、遮光層６３を形成する。反射防止層６１はシリコンと酸化シリコンとの間の屈折率を有する材料、例えば窒化シリコンや酸化ハフニウム等で形成することが好ましい。反射防止層６１は複数の膜を積層する構成でも良い。絶縁体層６２は例えば酸化シリコン層である。遮光層６３はアルミニウムやタングステンを堆積し、パターニングすることで形成できる。遮光層６３は各画素間、オプティカルブラック画素上、および光の入射による影響を受ける素子の上に配するのが好ましい。遮光層６３を堆積する前に反射防止層６１、絶縁体層６２をパターニングしてから、遮光層６３を堆積することで遮光層６３と第１半導体層３３とを接続させることも可能である。

さらに、遮光層６３の上に平坦化層７２を形成する。平坦化層７２は無機絶縁体膜や有機絶縁体膜であり、複数の層で構成することも可能である。また平坦化層７２は適宜ＣＭＰなどで平坦化することも可能である。平坦化層７２の上に樹脂からなるカラーフィルタアレイ７３、マイクロレンズアレイ７４をこの順で適宜形成する。その後、第２素子部３０側に設けていた支持基板を除去する。

再び第２素子部３０が上になるように反転させ、第１素子部３０の裏面側を図示しない支持基板に固定する。この支持基板は必須ではないが、薄化された第１半導体層３３および第２半導体層５５の剛性が不十分な場合には支持基板を用いることにより、この後の工程で第１半導体層３３および第２半導体層５５の反りや割れ等を防ぐことができる。絶縁体層５９ｃに、電極部７７を露出させる開口を設ける。この開口を介して電極部７７に接続する、はんだバンプや金バンプなどの外部端子７９を形成する。以上の様にして、図２（ａ）に示す半導体デバイス１を作製することが出来る。外部端子７９の形成を、光学部材４１の形成後に行った例を示したが、光学部材４１の形成前に行うこともできる。

その後は、半導体デバイス１を１次実装する際に、外部端子７９を用いてフリップチップ接続を行うことができる。以上によって、図１（ｄ）に示す構成が得られる。なお、電極部７７をボンディンパッドとしてワイヤボンディングにて１次実装を行ってもよい。

光電変換素子で生じうる暗電流の原因の一つとしては、光電変換素子が設けられた半導体層のエッチングによるダメージである。本実施形態では、導電部材６８の第１貫通部６５、第２貫通部６６、接続部材７８の貫通部７６が第１半導体層３３を貫通せず、第２半導体層５５を貫通する。そのため、光電変換素子が設けられた第１半導体層３３で生じる暗電流を低減することが出来る。

＜第２実施形態＞
図２（ｂ）に示した第２実施形態における導電部材６８について詳細に説明する。一方、第２実施形態では、第１貫通部６５については、第２半導体層５５を貫通する部分の径が、絶縁体層４９ａを貫通する部分の径よりも大きい。しかし、第２貫通部６６については、第２半導体層５５を貫通する部分の径が、絶縁体層４９ａを貫通する部分の径よりも小さい。なお、第１貫通部６５、第２貫通部６６の双方について、第２半導体層５５を貫通する部分の径と絶縁体層４９ａを貫通する部分の径は等しくてもよい。

図２（ｂ）に示した第２実施形態の半導体装置の製造方法を説明する。

第１部品１０ａの作製において、第１素子部３０の形成と第１配線部３１の形成は第１実施形態と同様に行うことが出来るため説明を省略する。

第２部品２０ａの作製において、第２素子部５０の形成は第１実施形態と同様に行うことが出来るため説明を省略する。

図５（ａ−２ａ）は第２配線部５１の形成途中の状態である。まず、第２素子部５０の上に絶縁体層４９ａを形成する。そして、絶縁体層４９ａを貫通し、第２半導体基板５５の位置２０４に達する（本例では位置２０４を通過する）第２接続孔６６２と第３接続孔７６２を形成する。第２接続孔６６２と第３接続孔７６２は別々に形成することができるが、同時に形成することが好ましい。第２接続孔６６２と第３接続孔７６２の底面および側面に沿った絶縁体膜を形成する。この絶縁体膜がのちに絶縁領域６６０、７６０となる。第２接続孔６６２と第３接続孔７６１に銅などの導電材料を埋め込み、第２接続孔６６２と第３接続孔７６２からはみ出た余分な導電材料をＣＭＰ法などで除去する。これにより、第２接続孔６６２の中に設けられた第２接続部６６３が形成される。第２接続部６６３については、絶縁体層４９ａを貫通する部分の径が第２半導体基板５５ａに位置する部分の径よりも大きい。また、第３接続孔７６２の中に設けられた接続部７６３が形成される。この時、絶縁領域６６０、７６０を形成するための第２接続孔６６２と第３接続孔７６２からはみ出た余分な絶縁体膜を本例では除去しているが、残しておいてもよい。この工程では、導電部材６８を形成する導電部材形成工程の一部である第２接続部６６３を形成する段階と、接続部材７８を形成する接続部材形成工程の一部である接続部７６３を形成する段階とを同時に行っている。また、この第２接続部６６３を形成する段階は、導電部材６８を形成する導電部材形成工程の内、後述する接合工程の前に行っている。

次に、絶縁体層４９ａにコンタクトプラグ５４ａを形成する。コンタクトプラグ５４ａに接続するように、シングルダマシン法を用いて配線パターン５３ａを形成する。この時、配線パターン５３ａの第２配線５１２の一部となる部分に関しては、第２接続部６６３に接触するように形成される。また、配線パターン５３ａの内、外部端子７９に接続されるべき部分は、第３接続部７６３に接触するように形成される。さらに層間絶縁層を形成した後、デュアルダマシン法を用いて配線パターン５３ｂおよびビアプラグ５４ｂ、配線パターン５３ｃおよびビアプラグ５４ｃを形成する。その後、絶縁体層４９ｂを平坦化する。このようにして、第２配線部５１を形成する。以上の様にして、第２部分２０となる第２部品２０ａを作成する。

このように、後に第２貫通部６６となる第２接続部６６３や、後に貫通部７６となる第３接続部７６３を第２部品２０ａの段階で形成することができる。ここでは、第２接続部６６３や第３接続部７６３に接触する配線パターンを配線パターン５３ａとした。そして、この配線パターン５３ａの形成に先立って形成されるプラグ（ここではコンタクトプラグ４４ａ）は、第２接続部６６３や第３接続部７６３が貫通する絶縁体層４９ａに設けられる。配線パターン５３ａの形成に先立って形成されるプラグを形成する前に、第２接続部６６３や第３接続部７６３を形成することができる。コンタクトプラグ４４ａを先に形成することもできるが、コンタクトプラグ４４ａの周辺ではエロージョンが生じる可能性がある。このエロージョンで生じた凹部に第２接続部６６３や第３接続部７６３を形成するための導電材料がＣＭＰで除去されずに残留すると、コンタクトプラグ４４ａ同士がショートする可能性がある。第２接続部６６３や第３接続部７６３を先に形成することで、コンタクトプラグ４４ａ同士がショートする可能性を低減できる。

ここでは、第２接続部６６３や第３接続部７６３が配線パターン５３ａに接触する例において、同じく配線パターン５３ａに先立って形成されるコンタクトプラグ４４ａの前に第２接続部６６３や第３接続部７６３を形成する例を示した。第２接続部６６３や第３接続部７６３が例えば配線パターン５３ｂ（または配線パターン５３ｃ）に接触する場合であっても同様である。つまり、同じく配線パターン５３ｂ（または配線パターン５３ｃ）に先立って形成されるビアプラグ４４ｂ（またはビアプラグ４４ｃ）の前に第２接続部６６３や第３接続部７６３を形成する。デュアルダマシン法を用いて配線パターン５３ｂとビアプラグ４４ｂが同時に形成される場合には、第２接続部６６３や第３接続部７６３を形成した後に、第２接続部６６３や第３接続部７６３に接触する配線パターン５３ｂとビアプラグ４４ｂを形成することができる。第２接続部６６３や第３接続部７６３が配線パターン５３ｃに接触する場合も同様である。

図５（ｂ）を参照して説明する。上述のようにして第１部品１０ａと第２部品２０ａを用意し、第１部品１０ａと第２部品２０ａとを、第１部品１０ａと第２部品２０ａとを、第１素子部３０と第２素子部５０との間に第１配線部３１および第２配線部５１が位置するように接合する。

次いで、第２半導体基板５５ａを、第２素子部３０の第２配線部３１側とは反対側（裏面側）から、位置２０４まで薄化することにより、第２半導体層５５を得る。この薄化によって、予め第２部品２０ａに形成されていた第２接続部６６３や第３接続部７６３が露出する。このことにより、第２接続部６６３や第３接続部７６３は第２半導体層５５を貫通する第２貫通部６６、貫通部７６になる。この第２貫通部６６を形成する段階は、導電部材６８を形成する導電部材形成工程の内、前述した接合工程の後に行っている。この薄化は、研磨や研削、エッチングなどの周知の方法で行われる。この薄化は、当初の第２半導体基板５５ａが７００μｍ以上の厚みを有するのに対して、第２半導体基板５５ａの薄化後における第２半導体層５５の厚みが５００μｍ以下、さらには２５０μｍ以下となるように行うことが出来る。

図５（ｃ）を参照して説明する。第２半導体層５５の裏面上に第２半導体層５５の保護層としての絶縁体層５９ａを形成する。次いで、第２半導体層５５および絶縁体層４９ａ、４９ｂを貫通し、配線パターン４０ｃに向かう第１接続孔を形成する。この段階で第１接続孔は絶縁体層３９ｂを貫通する必要はない。

第１接続孔を形成する際には、第２貫通部６６との位置関係および第１配線３１１との位置関係を正確に把握しておくことが求められる。そこで、予め第２接続部６６３を形成する際に、第２接続部６６３の形成と同時にアライメントマークを形成しておくことができる。このアライメントマークは、第２半導体層５５の薄化による第２貫通部６６の露出に伴って、第２半導体層５５から露出し得る。このアライメントマークを用いて第１接続孔を形成することで、第２半導体層５５が多少厚くても、第１接続孔の形成時のためのアライメント精度を十分に確保することができる。

第１接続孔の側面および底面に沿って酸化シリコンなどの絶縁体膜を形成する。エッチバック法を用いての絶縁体膜の第１接続孔の側面に形成された部分を残しつつ、底面に形成された部分を除去する。これにより、絶縁領域６５０が形成される。第１接続孔の底面に現れた絶縁体層３９ｂをエッチングして、絶縁体層３９ｂを貫通する第１貫通孔６５１を形成する。これにより、第１貫通孔６５１には配線パターン４０ｃが露出する。露出するのは、配線パターンの主導電層であってもよいし、副導電層であってもよい。

図５（ｄ）を参照して説明する。第１貫通孔６５１に銅などの導電材料を埋め込む。第１貫通孔６５１からはみだした余分な導電材料をＣＭＰ法などにより除去する。このようにして、導電材料を第１貫通孔６５１に埋め込むことにより第１貫通部６５が形成できる。また、この第１貫通部６５を形成する段階は、導電部材６８を形成する導電部材形成工程の内、前述した接合工程の後に行っている。

次いで、絶縁体層５９ｂを形成し、絶縁体層５９ｂに第１貫通部６５を露出するビアホールを形成し、絶縁体層５９ａと絶縁体層５９ｂに第２貫通部６６を露出するビアホールと貫通部７６を露出するビアホールを形成する。このビアホールにタングステンなどの導電材料を埋め込んでビアプラグを形成する。ビアプラグに接続するようにアルミニウムなどの導電層を形成して連結部６７および電極部７７を形成する。以上の様にして、第１貫通部６５と第２貫通部６６と連結部６７とを有する導電部材６８が形成される。また、電極部７７と貫通部７６とを有する接続部材７８が得られる。その後、図２（ａ）に示す様に、キャップ層として窒化シリコンや炭化シリコンなどからなる絶縁体層５９ｃを形成する。

この後の工程は、第１実施形態と同様であるので、説明を省略する。

３３ 第１半導体層
３０ 第１素子部
４０ｃ 配線パターン（導電体層）
３９ａ 絶縁体層
３１ 第１配線部
５５ 第２半導体層
５０ 第２素子部
５３ｃ 配線パターン（導電体層）
４９ａ 絶縁体層
５１ 第２配線部
６５ 第１貫通部
６６ 第２貫通部
６７ 連結部
６８ 導電部材

Claims (15)

1. 光電変換素子が設けられた、第１半導体層を含む第１素子部と、
   第１導電体層および前記第１半導体層と前記第１導電体層との間に位置する第１絶縁体層を含む第１配線部と、
   半導体素子が設けられた、第２半導体層を含む第２素子部と、
   第２導電体層および前記第２半導体層と前記第２導電体層との間に位置する第２絶縁体層を含む第２配線部と、
   前記第１導電体層と前記第２導電体層とを電気的に接続する導電部材と、
   を備え、前記第１素子部と前記第２素子部との間に前記第１配線部および前記第２配線部が位置し、前記第１配線部が前記第１素子部と前記第２配線部との間に位置する光電変換装置であって、
   前記導電部材は、前記第２素子部および前記第２配線部を貫通して前記第１導電体層に接触する貫通部を有し、前記貫通部と前記第１半導体層との間に前記第１絶縁体層が位置することを特徴とする光電変換装置。
2. 前記導電部材は、前記第２素子部および前記第２絶縁体層を貫通して前記第２導電体層に接触する貫通部をさらに有する請求項１に記載の光電変換装置。
3. 前記第２導電体層に接触する前記貫通部は、前記第２絶縁体層を貫通する部分の径が、前記第２半導体層を貫通する部分の径以上である請求項２に記載の光電変換装置。
4. 前記第１導電体層および前記第２導電体層の少なくとも一方と外部端子とを電気的に接続する接続部材を備え、前記接続部材は、前記第２半導体層および前記第２絶縁体層を貫通する貫通部を有する請求項１乃至３のいずれか１項に記載の光電変換装置。
5. 前記外部端子が、実装部材にフリップチップ接続された請求項４に記載の光電変換装置。
6. 前記第１素子部の前記第１配線部側とは反対側には、カラーフィルタが設けられており、前記カラーフィルタの正射影に前記導電部材が位置する請求項１乃至５のいずれか１項に記載の光電変換装置。
7. 第１半導体層を含む第１素子部と、第１導電体層および前記第１半導体層と前記第１導電体層との間に位置する第１絶縁体層を含む第１配線部と、を有する第１部品を用意し、第２半導体層を含む第２素子部と第２導電体層および前記第２半導体層と前記第２導電体層との間に位置する第２絶縁体層を含む第２配線部と、を有する第２部品を用意し、前記第１部品と前記第２部品とを、前記第１素子部と前記第２素子部との間に前記第１配線部および前記第２配線部が位置するように接合する接合工程と、
   前記第２半導体層を貫通して前記第１導電体層と前記第２導電体層とを電気的に接続する導電部材を形成する導電部材形成工程と、
   前記第２半導体層を貫通して前記第１導電体層および前記第２導電体層の少なくとも一方と外部端子とを電気的に接続する接続部材を形成する接続部材形成工程と、を備え、
   前記導電部材形成工程の少なくとも一部と前記接続部材形成工程の少なくとも一部とを並行して行うことを特徴とする半導体装置の製造方法。
8. 前記導電部材形成工程および前記接続部材形成工程は、前記導電部材の、前記第２絶縁体層を貫通して前記第１導電体層に接触する貫通部と、前記接続部材の、前記第２絶縁体層を貫通して前記第１導電体層に接触する接続部と、を並行して形成する段階を前記接合工程の後に有する請求項７に記載の半導体装置の製造方法。
9. 前記導電部材形成工程および前記接続部材形成工程は、前記導電部材の、前記第２絶縁体層を貫通して前記第２導電体層に接触する貫通部と、前記接続部材の、前記第２絶縁体層を貫通して前記第２導電体層に接触する接続部と、を並行して形成する段階を前記接合工程の後に有する請求項７に記載の半導体装置の製造方法。
10. 前記導電部材形成工程および前記接続部材形成工程は、前記導電部材の、前記第２絶縁体層を貫通して前記第２導電体層に接触する貫通部と、前記接続部材の前記第２絶縁体層を貫通して前記第２導電体層に接触する接続部と、を並行して形成する段階を前記接合工程の前に有する請求項７に記載の半導体装置の製造方法。
11. 前記導電部材形成工程および前記接続部材形成工程は、前記接合工程の後に前記第２半導体層を薄化することにより、前記貫通部および前記接続部に前記第２半導体層を貫通させる段階を有する請求項１０に記載の半導体装置の製造方法。
12. 第１半導体層を含む第１素子部と第１導電体層および前記第１半導体層と前記第１導電体層との間に位置する第１絶縁体層を含む第１配線部とを有する第１部品を用意し、第２半導体層を含む第２素子部と第２導電体層および前記第２半導体層と前記第２導電体層との間に位置する第２絶縁体層を含む第２配線部とを有する第２部品を用意し、前記第１部品と前記第２部品とを、前記第１素子部と前記第２素子部との間に前記第１配線部および前記第２配線部が位置するように接合する接合工程と、
    前記第２半導体層を貫通して前記第１導電体層と前記第２導電体層とを電気的に接続する導電部材を形成する導電部材形成工程と、を備え、
    前記導電部材の、前記第２絶縁体層を貫通して前記第１導電体層に接触する第１貫通部を、前記接合工程の後に形成し、
    前記導電部材の、前記第２絶縁体層を貫通して前記第２導電体層に接触する第２貫通部を、前記接合工程の前に形成することを特徴とする半導体装置の製造方法。
13. 前記接続工程では、前記第２半導体層を薄化することにより、前記第２貫通部を露出させる請求項１２に記載の半導体装置の製造方法。
14. 前記第２絶縁体層を貫通する前記第２貫通部を形成した後に、前記第２絶縁体層にプラグを形成する請求項１２または１３に記載の半導体装置の製造方法。
15. 前記第２貫通部の形成と同時にアライメントマークを形成し、前記アライメントマークを用いて前記第１貫通部を形成する請求項１２乃至１４のいずれか１項に記載の半導体装置の製造方法。

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