JP6905040B2 - 半導体デバイスの製造方法 - Google Patents

Description

複数の素子部を有する半導体デバイスに関する。

半導体装置の一種であるＣＭＯＳイメージセンサなどの光電変換装置では、複数の光電変換素子を有する光電変換ユニットと、光電変換ユニットからの電気信号を処理する信号処理ユニットとを１つの半導体基板にモノリシックに作り込んでいた。光電変換ユニットと信号処理ユニットとを別々の部品（チップ）に分けて形成し、これらの部品を重ね合せ、部品同士を導電部材で電気的に接続することが検討されている。このようにすることで、光電変換装置が搭載される電子機器における光電変換装置の占有面積（フットプリント）を効率的に活用することができる。このような構造は、いわゆるシステムインパッケージを実現する種々の半導体装置に応用が可能である。

特許文献１には、部品に相当する半導体基板（３４４５）同士の電気的接続を得るための導電部材として、貫通接続導体（６４）、接続導体（６５）、および接続用配線（７２）を設けることが記載されている（特許文献１の図３参照）。あるいは導電部材として、１つの貫通接続導体（８４）を設けることが記載されている（特許文献１の図１５参照）。

特開２０１０−２４５５０６号公報

特許文献１の技術では、電気的接続についての検討が十分でない。貫通接続導体（６４）と接続導体（６５）を設けて、これらを接続用配線（７２）で接続する場合、半導体層を２回貫通することにより配線容量や配線抵抗が大きくなり、配線遅延により半導体装置性能が低下し得るという問題がある。また、貫通接続導体（８４）を用いると、製造時のアライメントずれおよび／または使用時のクラックに起因して、貫通接続孔（８５）と配線（４０）と配線（５３）の接続不良が生じやすいという問題がある。

そこで本発明は、導電部材による電気的接続の性能および信頼性の高い半導体装置を提供することを目的とする。

課題を解決するための手段は、半導体デバイスの製造方法であって、第１半導体層を含む第１素子部と、第１配線パターンを含む第１配線部と、第２配線パターンを含む第２配線部と、第２半導体層を含む第２素子部と、が順に積層された部材を準備する準備工程と、前記第１配線パターンと前記第２配線パターンとが電気的に接続されるように前記第１配線パターンおよび前記第２配線パターンの両方に接触する導電部材を形成する形成工程を備え、前記形成工程は、前記第１配線パターンを貫通して前記第２配線パターンに到達する接続孔を形成する第１工程と、前記接続孔内に、前記第１配線パターンおよび前記第２配線パターンに接触するように、チタン層、チタン化合物層、タンタル層およびタンタル化合物層の少なくともいずれかを含む層を形成した後に、銅、アルミニウム、又はタングステンを設ける第２工程と、を備える。

また、課題を解決するための手段は、半導体デバイスの製造方法であって、１半導体層を含む第１素子部と、第１配線パターンを含む第１配線部と、第２配線パターンを含む第２配線部と、第２半導体層を含む第２素子部と、が順に積層された部材を準備する準備工程と、前記第１配線パターンと前記第２配線パターンとが電気的に接続されるように前記第１配線パターンおよび前記第２配線パターンの両方に接触する導電部材を形成する形成工程とを備え、前記形成工程は、前記第１配線パターンを貫通して前記第２配線パターンに到達する接続孔を形成する第１工程と、前記接続孔内に、前記第１配線パターンおよび前記第２配線パターンに接触するように、拡散防止の層を形成した後に、前記層とは異なる導電材料を形成する第２工程と、を備える。

本発明によれば、導電部材による電気的接続の性能および信頼性が高い半導体デバイスの製造方法を提供することができる。

半導体装置の一例の模式図。 半導体装置の一例の模式図。 半導体装置の製造方法の一例の模式図。 半導体装置の製造方法の一例の模式図。 半導体装置の製造方法の別の例の模式図。 半導体装置の製造方法を説明する模式図。

以下、本発明を実施するための形態を、図面を参照しながら説明する。なお、以下の説明において、複数の図面を相互に参照する場合がある。また、同一あるいは類似の構成については共通の符号を付しており、共通の符号を付した構成については適宜説明を省略する。

本実施形態の半導体装置の一例としての光電変換装置を、図１を用いて説明する。図１（ａ）は半導体装置の主要部である半導体デバイス１の斜視図である。図１（ｂ）、（ｃ）は半導体デバイス１の一例の分解斜視図である。図１（ｄ）は半導体デバイス１を含む半導体装置３および電子機器５の模式図である。

図１（ａ）に示した半導体デバイス１においては、図１（ｂ）または図１（ｃ）に示したように、第１部分１０と第２部分２０が重なっている。本実施形態は、主に、第１部分１０と第２部分２０との電気的接続を得るための導電部材に関する。第１部分１０は、第１素子部３０と第１配線部３１によりなる。第２部分２０は第２素子部５０と第２配線部５１よりなる。第２配線部５１が第１部分１０と第２素子部５０との間に位置する。本実施形態では、第１部分１０の第１配線部３１が第１素子部３０と第２素子部との間に位置するが、第１部分１０の第１素子部３０が第１配線部３１と第２素子部５０との間に位置してもよい。

本実施形態では、第１部分１０は入射光に応じて信号電荷が発生する光電変換ユニット１１を有する。光電変換ユニット１１は光電変換素子を含む。光電変換ユニット１１は光電変換素子で発生した信号電荷に基づく電気信号を生成する信号生成回路を含み得る。信号生成回路は、例えば、増幅トランジスタや転送トランジスタ、リセットトランジスタ、選択トランジスタを含む。他の例の光電変換ユニット１１は、光電変換素子と信号電荷を転送するためのＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ：電荷結合素子）を含み得る。

本実施形態では、第２部分２０は、信号処理ユニット２２を有する。信号処理ユニット２２は、光電変換ユニット１１で発生した信号電荷に基づく電気信号を処理する。信号処理ユニット２２は、ノイズ除去回路、増幅回路、変換回路、画像処理回路を含むことができる。ノイズ除去回路は、例えばＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ：相関二重サンプリング）回路である。増幅回路は、例えば列アンプ回路である。変換回路は、例えばコンパレータとカウンタで構成されたＡＤＣ（Ａｎａｌｏｇ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ：アナログデジタル変換）回路である。画像信号処理回路は、例えばメモリとプロセッサを含み、アナログデジタル変換されたデジタル信号から画像データを生成したり、画像データに画像処理を施したりする。

図１（ａ）では、光電変換ユニット１１の位置を一点鎖線で囲んで示し、信号処理ユニット２２の位置を二点鎖線で囲んで示している。ここでは光電変換ユニット１１の、第２部分２０への正射影領域の一部に信号処理ユニット２２の一部が位置している。しかし、光電変換ユニット１１の第２部分２０への正射影領域の全部に信号処理ユニット２２の全部または一部が位置していてもよい。あるいは、第２部分２０における光電変換ユニット１１の正射影領域の一部に、信号処理ユニット２２の全部または一部が位置していてもよい。なお、信号処理ユニット２２の一部が第１部分１０に設けられていてもよい。例えば、ノイズ除去回路や増幅回路などアナログ信号用の信号処理ユニットを第１部分１０に設け、変換回路や画像処理回路などデジタル信号用の信号処理ユニットを第２部分２０に設けることもできる。

図１（ｂ）、（ｃ）に示す様に、半導体デバイス１は、光電変換ユニット１１を制御する制御ユニット１２、および／または、信号処理ユニット２２を制御する制御ユニット２１を更に備えることができる。これら制御ユニットは、第１部分１０と第２部分２０の少なくとも一方に設けることができる。図１（ｂ）に示した例では制御ユニット１２が第１部分１０に設けられており、図１（ｃ）に示した例では制御ユニット２１が第２部分２０に設けられている。光電変換ユニット１１用の制御ユニットを第１部分１０に、信号処理ユニット２２用の制御ユニットを第２部分２０に分けて設けることもできる。制御ユニット１２は垂直走査線を介して画素回路に駆動信号を供給する垂直駆動回路や、電源回路を含み得る。制御ユニット２１は信号処理ユニット２２を駆動するためのタイミング発生回路や、変換回路へ参照信号を供給する参照信号供給回路、増幅回路あるいは変換回路から信号を順次読み出すための水平走査回路を含み得る。

図１（ｄ）に示す様に、半導体装置３は、半導体デバイス１の１次実装用の実装部材として、パッケージ２を含むことができる。半導体デバイス１はこのパッケージにダイボンドされ、収容されうる。パッケージ２はＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒｙａｙ）やＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒｙａｙ）、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒｙａｙ）、リードフレーム等の外部端子を含み得る。図１（ｄ）に示す様に、半導体装置３は、２次実装用の実装部材として、回路基板４を含むことができる。パッケージ２はこの回路基板４に実装されうる。回路基板４は、リジッド基板、フレキシブル基板あるいはリジッドフレキシブル基板等のプリント基板でありうる。光電変換装置としての半導体装置３は半導体デバイス１に光を導くための光学系を含みうる。

半導体装置３は、種々の電子機器に搭載が可能である。電子機器５は半導体装置３に加えて、演算装置、記憶装置、記録装置、通信装置あるいは表示装置などの周辺装置６を備える。これら周辺装置は、半導体装置３と接続されて、直接的にあるいは間接的に信号のやり取りをおこなう。電子機器５としては、携帯電話やパーソナルコンピュータなどの情報端末、カメラやディスプレイなどの映像機器などが挙げられる。勿論、カメラ付きの情報端末なども含まれる。

半導体デバイス１の一例の詳細を、図２を用いて説明する。図２は、図１（ａ）に示した点Ｐと点Ｑを含む面における半導体デバイス１の断面図である。なお、図２は図１（ｂ）の様に、制御ユニット１２を有する例である。

以下の説明において、導電体層は半導体層よりも導電率の高い材料からなるものとし、絶縁体層は半導体層よりも導電率の低い材料からなるものとする。

また、以下の半導体化合物や金属化合物の説明において、炭化窒化物および酸化窒化物は窒化物に含める。窒化炭化物および酸化炭化物は炭化物に含める。

まず、第１部分１０について、第１素子部３０と第１配線部３１のそれぞれの構成を説明する。

第１素子部３０は第１半導体層３０３を含む。第１半導体層３０３は例えばシリコン層である。第１素子部３０は、図１（ｂ）における光電変換ユニット１１を構成する半導体素子（光電変換素子）として第１半導体層３０３に設けられたフォトダイオードＰＤを有する。フォトダイオードＰＤは、第１半導体層３０３のｐ型半導体領域３２とｎ型半導体領域３４とｐ型半導体領域３５を含む。光電変換素子はフォトゲートでもよい。光電変換ユニット１１は光電変換素子で発生した信号電荷に基づく電気信号を生成する信号生成回路を含み得る。信号生成回路は、ＭＯＳトランジスタ等の半導体素子で構成することができる。図２には、第１部分１０の光電変換ユニット１１の転送トランジスタＴｒ１と、リセットトランジスタＴｒ２とを示している。また、図１（ｂ）における第１部分１０の制御ユニット１２の半導体素子として、トランジスタＴｒ３、Ｔｒ４とを示している。

本例では、第１素子部３０を構成する第１半導体層３０３の表面１０３の一部はＭＯＳトランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４のゲート絶縁膜と界面を成している。第１素子部３０にはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）やＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）などの素子分離３８が設けられている。第１半導体層３０３の上には、第１半導体層３０３の表面１０３を保護する、窒化シリコンや酸化シリコンなどの絶縁体層からなる第１保護膜（不図示）が設けられている。このように、第１素子部３０は第１半導体層３０３に加えて、素子分離３８やゲート絶縁膜、ゲート電極、第１保護膜を含み得る。

第１配線部３１は、導電体層および絶縁体層を含む。第１配線部３１は複数の配線レベルを有しうる。１つの配線レベルは、配線パターンとプラグを有しうる。典型的な導電体層は配線パターンを構成する。さらに典型的な導電体層は配線パターンの内で電流密度の大きい主導電層を構成するが、導電体層は配線パターンの内で主導電層よりも電流密度の小さい副導電層を構成する場合もある。導電体層は下の配線レベルとの導通を得るためのビアプラグ、あるいは第１素子部３０との導通を得るためのコンタクトプラグを構成する場合もある。

ビアプラグやコンタクトプラグもまた、主導電層と副導電層で構成され得る。これら副導電層は典型的にはバリアメタルでありうる。バリアメタルのバリア機能としては、主導電層と絶縁体層との間での拡散に対するバリア、或いは主導電層と絶縁体層との間の反応に対するバリアが挙げられる。しかし、「バリアメタル」は、副導電層に与えられる便宜的な呼称であって何らかのバリア機能を有しているとは限らない。バリアメタルは、これらのバリア機能を必要としない場合であっても、単に主導電層を形成する際の下地としてや、エレクトロマイグレーションやストレスマイグレーションの緩和などを目的として用いられうる。

絶縁体層は同じ配線レベルの配線パターン同士を絶縁する配線間絶縁層および／または異なる配線レベルの配線パターン同士を絶縁する層間絶縁層として機能し得る。第１配線部３１は１層以上の導電体層で構成された、多数の電気経路（配線）を有する。一つの配線は、コンタクトプラグ、ビアプラグおよび配線パターンで構成されうる。

第１配線部３１の詳細な構成を説明する。第１配線部３１には、コンタクトプラグ４４と、配線パターン４０ａ、４０ｂ、４０ｃおよびビアプラグが設けられている。導電体層で構成されたこれらコンタクトプラグ、配線パターン、ビアプラグが多数の電気経路を構成する。コンタクトプラグ４４は主にタングステン層からなり、タングステン層に加えて、チタン層および／または窒化チタン層を含むバリアメタルを有する。配線パターン４０ａ、４０ｂ、４０ｃおよびビアプラグは主に銅層からなり、銅層に加えて、窒化タンタル層および／またはタンタル層を含むバリアメタルを有する。配線パターン４０ａは１つの銅層で構成され、配線パターン４０ｂとビアプラグ、および配線パターン４０ｃとビアプラグは、それぞれ１つの銅層で一体的に構成される。本例の第１配線３１１は、配線パターン４０ｃを含んでおり、半導体素子とは、不図示の部分で、コンタクトプラグ４４と、配線パターン４０ａ、４０ｂおよびビアプラグを介して接続されている。

第１配線部３１には、層間絶縁層あるいは配線間絶縁層としての、主に酸化シリコンからなる絶縁体層を含む絶縁体膜３９が設けられている。典型的な絶縁体膜３９は複数の絶縁体層を有する多層膜である。第１配線部３１の絶縁体膜３９は、窒化シリコン、炭化シリコンなどからなる不図示の絶縁体層を、配線パターン４０ａ、４０ｂ、４０ｃに含有される銅の拡散防止層としてさらに有することができる。これらは、層間絶縁層と配線パターンの間に配され得る。

次に、第２部分２０について、第２素子部５０と第２配線部５１のそれぞれの構成を説明する。

第２素子部５０は第２半導体層５０５を含み、信号処理ユニット２２を構成する半導体素子としてのＭＯＳトランジスタＴｒ５、Ｔｒ６、Ｔｒ７、Ｔｒ８を有する。本例では、第２半導体層５０５の表面２０３の一部は、ＭＯＳトランジスタＴｒ５、Ｔｒ６、Ｔｒ７、Ｔｒ８のゲート絶縁膜と界面を成している。第２素子部５０にはＳＴＩやＬＯＣＯＳなどの素子分離５８が設けられている。第２半導体層５０５の上には、第２半導体層５０５の表面２０３を保護する窒化シリコンや酸化シリコンなどの絶縁体からなる第２保護膜（不図示）が設けられている。第２素子部５０は第２半導体層５０５に加えて、素子分離５８やゲート絶縁膜、ゲート電極、第２保護膜を含み得る。

第２配線部５１は、導電体層および絶縁体層を含む。第２配線部５１の導電体層および絶縁体層も、第１配線部３１の導電体層および絶縁体層と同様の機能を有する。

第２配線部５１の詳細な構成を説明する。第２配線部５１には、コンタクトプラグ５４ａと、複数の配線パターン５３ａ、５３ｂ、５３ｃおよびビアプラグ５４ｂ、５４ｃが設けられている。導電体層で構成されたこれらコンタクトプラグ、配線パターン、ビアプラグが多数の電気経路を構成する。コンタクトプラグ５４ａとビアプラグ５４ｃは主にタングステン層からなり、タングステン層に加えて、チタン層および／または窒化チタン層を含むバリアメタルを有する。配線パターン５３ａ、５３ｂおよびビアプラグ５４ｂは主に銅層からなり、銅層に加えて、窒化タンタル層および／またはタンタル層を含むバリアメタルを有する。配線パターン５３ａは１つの銅層を含み構成される。配線パターン５３ｂとビアプラグ５４ｂは、１つの銅層で一体的に構成される。配線パターン５３ｃは主にアルミニウム層からなり、アルニミウム層に加えて、チタン層および／または窒化チタン層を含むバリアメタルを有する。本例の第２配線５１２は、配線パターン５３ｃを含んでおり、半導体素子とは、不図示のコンタクトプラグ５４ａと、配線パターン５３ａ、５３ｂおよびビアプラグ５４ｂ、５４ｃを介して接続されている。

第２配線部５１には、層間絶縁層あるいは配線間絶縁層として、主に酸化シリコンからなる絶縁体層を含む絶縁体膜４９が設けられている。典型的な絶縁体膜４９は複数の絶縁体層を有する多層膜である。第２配線部５１の絶縁体膜４９は窒化シリコンや炭化シリコンからなる不図示の絶縁体層を、配線パターン５３ａ、５３ｂに含有される銅の拡散防止層としてさらに有することができる。これらは、層間絶縁層と配線パターンの間に配され得る。

第１配線部３１と第２配線部５１の配線パターン４０ａ、４０ｂ、４０ｃ、５３ａ、５３ｂやプラグにおいて、銅層やタングステン層、アルミニウム層は、配線における導電率の高い主導電層として機能する。主導電層は、バリアメタルに用いられるタンタル層や窒化タンタル層、チタン層、窒化チタン層などの副導電層よりも導電率の高い材料からなり、また、電流が流れる方向における断面積が小さく、低抵抗である。

配線パターン４０ａ、４０ｂ、４０ｃ、５３ａ、５３ｂが主に銅層からなる例を示したが、これらには、配線パターン５３ｃの様に、主にアルミニウム層からなる配線パターンを採用することもできる。なお、銅層やアルミニウム層は単体の銅のみならず、他の金属が添加された合金であってもよい。例えば、銅層は銅よりも少ないアルミニウムやシリコンなどを添加物として含み得るし、アルミニウム層はアルミニウムより少ない銅やシリコンなどを添加物として含み得る。絶縁体膜３９の主たる絶縁体層が酸化シリコンからなる例を挙げたが、ＢＳＧやＰＳＧ、ＢＰＳＧなどのケイ酸塩ガラスを用いることもできる。また、酸化シリコンよりも低誘電率の低い材料（ｌｏｗ−ｋ材料）を用いることもできる。

第１配線部３１の配線パターンを配線パターン４０ａ、４０ｂ、４０ｃの３レベル、第２配線部５１の配線パターンは５３ａ、５３ｂ、５３ｃの３レベルとする例を示した。しかし、配線パターンのレベル数は適宜設定可能であり、第１配線部３１と第２配線部５１とで異なっていてもよい。例えば、第２配線部５１の配線パターンのレベル数を第１配線部３１の配線パターンのレベル数よりも多くしてもよい。

続いて、電子デバイス１の他の構造について説明する。

第１部分１０と第２部分２０は、第１配線部３１と第２配線部５１とで接合されている。第１配線部３１の絶縁体膜３９と第２配線部５１の絶縁体膜４９が、接合面６０を介して接合されている。

本例の半導体デバイス１は、第１半導体層３０３のトランジスタＴｒ１〜４が設けられた面（表面１０３）とは反対側の面（裏面１０４）が受光面となる裏面照射型の光電変換装置を構成する。裏面照射型の光電変換装置において、第１部分１０の第１半導体層３０３の厚みは１０μｍ未満であり、例えば２〜５μｍである。第２半導体層５０５の厚みは第１半導体層３０３よりも厚く、第２半導体層５０５は第１半導体層３０３の支持体として機能する。第２半導体層５０５の厚みは１０μｍ以上であり、例えば２０〜５００μｍである。

第１半導体層３０３の裏面１０４側には、光学部材４１が設けられている。

光学部材４１は、反射防止層６１、絶縁体層６２、遮光層６３、絶縁体層６９、平坦化層７１、カラーフィルタアレイ７３およびマイクロレンズアレイ７４を含みうる。光学部材４１は第１素子部３０の受光面（裏面１０４）を構成するｐ型半導体領域３２に接触している。光学部材４１は第１素子部３０側とは反対側に光入射面４０１を有する。本例では光入射面４０１はマイクロレンズアレイ７４で構成されている。

電極パッド７８は配線パターン５３ｃと同レベルの層に配されている。電極パッド７８の上には、複数の絶縁体層、第１半導体層３０３、光学部材４１を貫通する開口７７が設けられている。開口７７には、電極パッド７８に接続するボンディングワイヤ７９が設けられている。ワイヤボンディングはパッケージの内部端子に接続される。なお、半導体デバイス１とパッケージの接続には、ワイヤボンディング接続に限らず、フリップチップ接続を用いることもできる。

半導体デバイス１には、第１配線３１１と第２配線５１２を相互に接続する導電部材６８が設けられている。導電部材６８を構成する導電材料は、金、銀、銅、アルミニウム、タングステン、タンタル、チタン、マンガン、或いはこれらの窒化物や炭化物などの化合物である。

導電部材６８は、第１素子部３０の第１半導体層３０３を貫通して第１配線部３１の第１配線３１１に接続し、さらに、第１配線部３１を貫通して第２配線部５１の第２配線５１２に接続する。本例では、導電部材６８は第１配線３１１の配線パターン４０ｃに接触し、第２配線５１２の配線パターン５３ｃに接触する。本実施形態では、導電部材６８は第１配線３１１の配線パターン４０ｃの複数の部分の間に位置しうる。換言すれば、配線パターン４０ｃの複数の部分が導電部材６８を挟む。配線パターン４０ｃの導電部材６８を挟む複数の部分は、導電部材６８に対向する部分（対向部分）である。導電部材６８の配線パターン４０ｃの複数の部分の間に位置する部分は、第１配線部３１を貫通する部分である。導電部材６８を挟む、配線パターン４０ｃの複数の部分（対向部分）は、第２配線５１２の配線パターン５３ｃに重なっていることが好ましいが、重なっていなくてもよい。２つの配線パターン４０ｃ、５３ｃの重なり合う部分は、一方の配線パターンの、他方の配線パターンに重なる部分である。ここで、配線パターンが重なり合うことは、第１半導体層３０３から第２半導体層５０５に向かう方向（第１半導体層３０３と第２半導体層５０５の法線方向）において、複数の配線パターンが位置することを意味する。

図２（ｂ−１）は導電部材６８が第１配線３１１に囲まれている場合の平面図であり、図２（ｃ−１）はその斜視図である。配線パターン４０ｃは、部分３１１１、３１１２、３１１３、３１１４を有している。導電部材６８は、部分３１１１と部分３１１３の間に位置し、部分３１１２と部分３１１４との間に位置する。また、導電部材６８は、部分３１１１と部分３１１２の間に位置し、部分３１１３と部分３１１４との間に位置する。これらの部分３１１１、３１１２、３１１３、３１１４は、第２配線５１２を構成する配線パターン５３ｃに重なっていることが望ましいが、重なっていなくてもよい。また、これらの部分３１１１、３１１２、３１１３、３１１４は、導電部材６８に接触している。本例では、導電部材６８は第１配線３１１の側面に接触している。この側面は、部分３１１１、３１１２、３１１３、３１１４で構成される。ここでは、導電部材６８は第１配線３１１の側面に接触している例を挙げたが、導電部材６８が第１配線３１１の側面ではなく第１配線３１１の上面に接触していてもよい。導電部材６８が第１配線３１１の側面および上面に接していてもよい。

図２（ｂ−２）は導電部材６８が第１配線３１１に挟まれている場合の平面図であり、図２（ｃ−２）はその斜視図である。配線パターン４０ｃは、部分３１１５、３１１６、３１１７を有している。導電部材６８は、部分３１１５と部分３１１７の間に位置する。また、導電部材６８は第１配線３１１の部分３１１５と部分３１１６との間に位置し、部分３１１６と部分３１１７との間に位置している。図２（ｂ−２）の例では、導電部材６８は、第１配線３１１の連続な３つの部分３１１５、３１１６、３１１７の側面に面している。そして、３つの部分のうちの２組の２部分（部分３１１５と部分３１１５、部分３１１６と部分３１１７）の側面が成す角度が９０°である。また、３つの部分のうちの１組の２部分（部分３１１５と部分３１１７）の側面が成す角度が０°（平行）である。図２（ｂ−１）の例と同様に、部分３１１５、３１１６、３１１７は第２配線５１２を構成する配線パターン５３ｃに重なっている。

図２（ｂ−３）は導電部材６８が第１配線３１１に挟まれている場合の平面図であり、図２（ｃ−３）はその斜視図である。配線パターン４０ｃは、部分３１１８、３１１９を有している。２つの部分３１１８、３１１９は第１配線３１１の配線パターン４０ｃの不連続な部分である。図２（ｂ−３）の例では、部分３１１８、３１１９は第２配線５１２の配線パターン５３ｃに重なっている。導電部材６８は部分３１１８、３１１９の側面に挟まれている。図２（ｂ−３）の例では、導電部材６８は、そして、２つの部分３１１８と部分３１１９の成す角度が０°（平行）である。図２（ｂ−３）、（ｃ−３）において、導電部材６８を挟む第１配線３１１の２つの部分３１１４、３１１５の双方は、仮に導電部材６８を絶縁部材に置き換えたとしても、第１配線３１１の一部であり得る。ここでは、２つの部分３１１８、３１１９が配線パターン４０ｃ内で電気的に連続している例を示している。しかし、配線パターン４０ｂ、４０ａなど、他の配線レベルを介して２つの部分が電気的に連続して一つの電気経路たる第１配線３１１を構成していてもよい。

導電部材６８が第１配線３１１の配線パターンの複数の部分の間に位置することは、複数の部分の、導電部材６８に向かう面（対向面）同士が成す、導電部材６８側の角度が１８０°未満であることを意味する。つまり、対向面が１つの平面のみで構成されていなければよい。ここでは、複数の平面を組み合わせて対向面を構成した例を示したが、滑らかな曲面等、明確な境界の無い側面に導電部材６８が面していてもよい。複数の部分の、導電部材６８に向かう面（対向面）が成す、導電部材６８側の角度は、９０°以下であることが好ましい。例えば、導電部材６８が円柱形状で、配線パターン４０ｃの側面が平面視して円弧状であれば、この円弧の中心角が９０°以上であることが好ましい。円弧の一端における接線と他端における接線の成す角が９０°以上になるためである。

導電部材６８は配線パターン４０ａ、４０ｂ、４０ｃの何れか、もしくは複数に接触しても良く、導電部材６８は配線パターン５３ａ、５３ｂ、５３ｃの何れか１つ、もしくは複数に接触しても良い。また、導電部材６８は、配線パターンの主導電層に接触する場合もあるし、配線パターンのバリアメタルなどの副導電層に接触する場合もある。また、配線パターンのバリアメタルの副導電層を貫通して、主導電層に接触する場合もある。本例では、配線パターン４０ｃの主導電層４２であるアルミニウム層の側面、副導電層４１ａ、４１ｂである窒化チタン層（およびチタン層）の側面に接触している。そして、導電部材６８は主導電層４２の側面に囲まれているか挟まれている。また、配線パターン５３ｃの主導電層５６であるアルミニウム層の上面、副導電層５５ａ、５５ｂである窒化チタン層（およびチタン層）の側面に接触している。

本実施形態では、第１配線３１１と第２配線５１２の電気経路が第１配線部３１と第２配線部５１の外を経由することなく、第１配線部３１および第２配線部５１内に形成されている。これにより、第１配線３１１と第２配線５１２との間の配線容量および／または配線抵抗の増大を抑制し、半導体装置を高速に動作させることが可能となる。

また、第１配線３１１と導電部材６８との電気的接続を、導電部材６８の両側に位置する複数の部分で確保することが可能である。そのため、第１配線３１１と導電部材６８との接続不良が生じにくい構造が得られる。接続不良の一因は、使用時の熱サイクルに起因するクラックや、導電部材６８や配線パターン４０ｃの腐食や拡散などの化学変化でありうる。また、接続不良の一因は、後述する製造時のアライメントずれでありうる。

導電部材６８は第１半導体層３０３に設けられた絶縁領域４５に囲まれている。本例の絶縁領域４５は固体の領域であるが、気体あるいは真空の領域であってもよい。導電部材６８により、光電変換ユニット１１と信号処理ユニット２２、光電変換ユニット１１と制御ユニット２１あるいは制御ユニット１２と信号処理ユニット２２とが電気的に接続されている。あるいは、第１部分１０に設けられた信号処理ユニットの一部と第２部分２０に設けられた信号処理ユニットの一部とが電気的に接続されている。

図２に示したブロック９０は部分間の接続に関わる導電部材６８、第１配線３１１、第２配線５１２、絶縁領域４２を含む領域を示している。このブロック９０は、複数個が並列に配されることが好ましい。ブロック９０が複数に並列に配されることにより、光電変換ユニット１１の列毎または行毎の信号を信号処理ユニット２２に受け渡し、信号処理ユニット２２は光電変換ユニット１１で発生した信号電荷に基づく電気信号を処理することが可能となる。またブロック９０は縦列に配されてもよいし、縦列と並列を併用してもよい。

以上が、半導体デバイス１の構成の一例である。これらの構成は、適宜変更することができる。

次に、図３、図４を参照しながら本実施形態の半導体装置の製造方法を説明する。図３、図４は、図２と同様の部分（図１の点Ｐと点Ｑを含む面）を示す断面図である。

図３（ａ−１）を参照して説明する。第１半導体基板３０３ａを準備する。第１半導体基板３０３ａは例えばシリコン基板である。第１半導体基板３０３ａの第１面（表面）１０３にＳＴＩなどの素子分離３８を形成する。次いで第１半導体基板３０３ａにフォトダイオードＰＤおよびトランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４を形成する。このようにして、第１素子部３０を形成する。

次いで、第１素子部３０の上に層間絶縁層を形成し、層間絶縁層にコンタクトプラグ４４を形成する。コンタクトプラグ４４に接続するように、シングルダマシン法を用いて配線パターン４０ａを形成する。さらに層間絶縁層を形成した後、デュアルダマシン法を用いて配線パターン４０ｂおよびビアプラグ、配線パターン４０ｃおよびビアプラグを形成する。その後、配線パターン４０ｃの上に絶縁体膜３９の表層となる絶縁体層を形成し、これを平坦化する。このようにして、第１配線部３１を形成する。第１配線部３１には第１配線３１１が形成されている。

以上の様にして、第１部分１０となる第１部品１０ａを作成する。

図３（ａ−２）を参照して説明する。第２半導体基板５０５ａを準備する。第２半導体基板５０５ａは例えばシリコン基板である。第２半導体基板５０５ａの第１面（表面）２０３にＳＴＩなどの素子分離３８を形成する。次いで第２半導体基板５０５ａにＴｒ５、Ｔｒ６、Ｔｒ７、Ｔｒ８を形成する。このようにして、第２素子部５０を形成する。

次いで、第２素子部５０の上に層間絶縁層を形成し、層間絶縁層にコンタクトプラグ５４ａを形成する。コンタクトプラグ５４ａに接続するように、シングルダマシン法を用いて配線パターン５３ａを形成する。さらに層間絶縁層を形成した後、デュアルダマシン法を用いて配線パターン５３ｂおよびビアプラグ５４ｂ、配線パターン５３ｃおよびビアプラグ５４ｃを形成する。その後、絶縁体膜４９の表層となる絶縁体層を形成し、これを平坦化する。このようにして、第２配線部５１を形成する。第２配線部５１には第２配線５１２が形成されている。

以上の様にして、第２部分２０となる第２部品２０ａを作成する。

図３（ｂ）を参照して説明する。上述のようにして第１部品１０ａと第２部品２０ａを用意し、第１部品１０ａと第２部品２０ａとを、第１部品１０ａと第２部品２０ａとを、第１素子部３０と第２素子部５０との間に第１配線部３１および第２配線部５１が位置するように接合する。この接合は、平坦化された絶縁体膜３９の表層および絶縁体膜４９の表層とのプラズマ接合の他、第１配線部３１と第２配線部５１の各々の表面に露出した金属層同士の金属接合、或いは接着剤層を介した接着で実現できる。この時、第１配線３１１の配線パターン４０ｃと第２配線５１２の配線パターン５３ｃとが重なり合うように接合することが好ましい。第１部品１０ａと第２部品２０ａの作製時点で、第１配線３１１と第２配線５１２の位置関係を設定しておく。第１配線３１１の配線パターン４０ｃと第２配線５１２の配線パターン５３ｃの一方の全部が、他方に重なっていてもよいし、一方の一部が他方に重なっていてもよい。第１配線３１１の配線パターン４０ｃと第２配線５１２の配線パターン５３ｃとの間には、平坦化された絶縁体膜３９の表層を成す絶縁体層と平坦化された絶縁体膜４９の表層を成す絶縁体層とが位置することになる。なお、第１配線部３１と第２配線部５１の絶縁体膜の少なくとも一方の表層をなす絶縁体層を省略してもよく、配線部の表面に配線パターンが露出していてもよい。

次いで、第１半導体基板３０３ａを、第１素子部３０の第１配線部３１側とは反対側（裏面側）から、位置１０４まで薄化することにより、第１半導体層３０３を得る。この薄化は、ＣＭＰなどの研磨やグラインドなどの研削、エッチングなどの周知の方法で行われる。この薄化は、当初の第１半導体基板３０３ａが７００μｍ以上の厚みを有するのに対して、第１半導体基板３０３ａの薄化後における第１半導体層３０３の厚みが５００μｍ以下、さらには１０μｍ以下となるように行うことが出来る。この時点で、第１半導体層３０３の厚みは第２半導体層５０５の厚みよりも小さくされうる。フリップチップ接続を用いる場合などには第２半導体基板５０５ａは薄化することが好ましいが、そのまま第２半導体層５０５として用いることも可能である。

このようにして接合工程が行われ、積層体が得られる。次に、積層体に導電部材を形成することにより、第１配線３１１と第２配線５１２とを接続する接続工程が行われる。接続工程は複数の段階を経て行われる。

図４（ｃ）を参照して説明する。第１段階として、絶縁領域４５の内側に、第１半導体層３０３側から接続孔を形成する。この接続孔は、第１半導体層３０３を貫通し、配線パターン４０ｃに達する直前の深さまで開口する。この接続孔の形成は、絶縁体膜３９の絶縁体層の内、配線パターン４０ｃと第１半導体層３０３との間に位置する絶縁体層のエッチングによって行われる。上述のように第１半導体基板３０３ａを薄化することで、接続孔のアスペクト比を小さくすることが可能となり、微細化が可能である。次に、接続孔の側壁及び底部を含む領域に、例えば酸化シリコンなどの絶縁膜を成膜する。この絶縁膜をエッチバックすることにより、接続孔の側壁のみに絶縁領域５９を残す。

さらに接続孔と配線パターン４０ｃの間に位置する残りの絶縁体層をエッチングして接続孔を深くする。接続孔が配線パターン４０ｃに達し、さらに配線パターン４０ｃの一部を、エッチングなどを用いて除去する。詳細には、副導電層４１ａ、主導電層４２、副導電層４１ｂの順でエッチングする。配線パターン４０ｃのエッチング条件は、絶縁体層のエッチング条件と異なるものを採用することができる。ここで、配線パターン４０ｃの除去される一部とは、第１配線３１１を構成する配線パターン４０ｃの、第２配線５１２の配線パターン５３ｃに重なる部分の一部または全部でありうる。本例では、配線パターン４０ｃの配線パターン５３ｃに重なる部分の一部を除去しており、除去後には、配線パターン５３ｃに重なる部分の残りの一部が残留している。

さらに絶縁体膜３９をエッチングすることにより、接続孔が第１配線部３１と第２配線部５１の接合面６０を通過して、第１部品１０ａを貫通する。さらに、第２配線部５１に形成された配線パターン５３ｃに達するまで絶縁体膜４９をエッチングする。この接続孔の形成は、絶縁体膜３９の絶縁体層および絶縁体膜４９の絶縁体層の内、配線パターン４０ｃと配線パターン５３ｃとの間に位置する絶縁体層のエッチングによって行われる。これらの絶縁体層には絶縁体膜３９や絶縁体膜４９の表層の絶縁体層が含まれうる。このようにして、第２配線５１２の配線パターン５３ｃに達する貫通孔６７を形成する。これにより、貫通孔６７には配線パターン４０ｃの側面が露出し、配線パターン５３ｃの上面が露出する。そして、配線パターン４０ｃの複数の部分の間に貫通孔６７が位置する。換言すれば、配線パターン４０ｃの複数の部分は、貫通孔６７を介して向かい合う。配線パターン５３ｃの露出される部分とは、接合工程の後の時点で、第２配線５１２を構成する配線パターン５３ｃの、第１配線３１１の配線パターン４０ｃに重なっていた部分の一部または全部でありうる。貫通孔６７の形成位置を配線パターン４０ｃの輪郭よりも内側に設定することができる。これにより、第１部品１０ａと第２部品２０ａとの接合工程あるいは貫通孔６７の形成時にアライメントズレが生じていたとしても、配線パターン４０ｃと配線パターン５３ｃの一方に貫通孔６７が達しないリスクが軽減される。次いで、薬液によるウェットエッチングにより、露出した配線パターン４０ｃ上の堆積物を除去する。ウェットエッチングとしたが、デポ物を除去できる手段であれば、ドライエッチングも可能である。

図４（ｄ）を参照して説明する。第２段階として、貫通孔６７に、例えば、銅などの導電材料を埋め込むことにより、導電部材６８が形成される。本例では、配線パターン４０ｃの側面と、配線パターン５３ｃの上面とに導電部材６８が接触する。なお、貫通孔６７の側面および底面に沿って導電材料を薄く堆積して、導電部材６８を導電膜としても第１配線３１１と第２配線５１２の導通を取ることも可能である。導電部材６８と第１半導体層３０３との間には絶縁領域５９が形成されている。このため、導電部材６８と第１半導体層３０３とが電気的に接続されることがない。また、第１半導体層３０３に形成された絶縁領域４５の内側に形成されるので、これによっても、導電部材６８と第１素子部３０の半導体素子が電気的に接続されることが防止される。なお、絶縁領域５９及び絶縁領域４５の一方を省略することもできる。絶縁領域４５を形成しない場合には、導電部材６８の配置密度を高めたり、ブロック９０の占有面積を低減したりすることが可能となる。本例では、貫通孔６７に埋め込まれる導電材料として銅を挙げたが、アルミニムやタングステンであってもよい。

第１素子部３０の第１配線部３１とは反対側に光学部材４１を形成する。まず、第１半導体層３０３の裏面１０４の上に反射防止層６１、絶縁体層６２を形成する。その後、遮光層６３を形成する。反射防止層６１はシリコンと酸化シリコンとの間の屈折率を有する材料、例えば窒化シリコンや酸化ハフニウム等で形成することが好ましい。反射防止層６１は複数の膜を積層する構成でも良い。絶縁体層６２は例えば酸化シリコン層である。遮光層６３はアルミニウムやタングステンを堆積し、パターニングすることで形成できる。遮光層６３は各画素間、オプティカルブラック画素上、および光の入射による影響を受ける素子の上に配するのが好ましい。遮光層６３を堆積する前に反射防止層６１、絶縁体層６２をパターニングしてから、遮光層６３を堆積することで遮光層６３と第１半導体層３０３とを接続させることも可能である。

さらに、遮光層６３の上に平坦化層７１を形成する。平坦化層７１は無機絶縁体膜や有機絶縁体膜であり、複数の層で構成することも可能である。また平坦化層７１は適宜ＣＭＰなどで平坦化することも可能である。平坦化層７１の上に樹脂からなるカラーフィルタアレイ７３、マイクロレンズアレイ７４をこの順で適宜形成する。この時、樹脂材料はスピンコートなどの塗布法を用いて成膜されるが、先に貫通孔６７が導電材料で埋め込まれているため、樹脂膜の成膜時にストリエーション等の膜ムラが生じることを抑制することができる。

その後電極パッド７８に開口７７を形成する。これにより図２に示す構成が得られる。本実施形態では開口７７の形成工程はカラーフィルタ７３、オンチップレンズ７４の形成の後とした例を示したが、カラーフィルタ７３、オンチップレンズ７４の形成前に行うことも可能である。カラーフィルタ７３、オンチップレンズ７４を形成した後では、樹脂であるカラーフィルタ７３、オンチップレンズ７４の保護のため、高温（４００℃程度）の熱処理はできない。開口７７の処理により半導体デバイス１にダメージが入ると、ダメージ回復のための熱処理が必要になる場合があり、工程順は適宜変更可能である。

その後、半導体デバイス１をパッケージにダイボンドを用いて接着する。そして、開口７７に、電極パッド７８に接続するボンディングワイヤ７９を形成する。パッケージを透明板で封止する。パッケージの外部端子であるＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）をリフローはんだ付けにより、回路基板に固着する。以上の様にして、半導体装置３を製造することができる。

図５（ａ）〜図５（ｄ）を参照して半導体装置の製造方法の他の例を説明する。

図５（ａ）は第１部品１０ａと第２部品２０ａとを接合した後の状態である。第１部品１０ａの配線パターン４０ｃは、貫通孔６７が設けられる位置に開口６７ｃを有する。この開口６７ｃは接合工程の前に、第１部品１０ａに予め設けられている。開口６７ｃは配線パターン４０ｃのパターニング時に形成できる。

図５（ｂ）を参照して説明する。第１半導体層３０３の裏面１０４側からパターニングを行い、大口径の接続孔６７ａを形成する。接続孔６７ａは配線パターン４０ｃに達するように形成される。接続孔６７ａが配線パターン４０ｃの上面である副導電層４１ａを露出させている。接続孔６７ａの形成に当たっては、副導電層４１ａが絶縁体膜３９のエッチングストッパとなるようなエッチング条件を採用することにより、配線パターン４０ｃの損傷を抑制できる。

図５（ｃ）を参照して説明する。続いて、接続孔６７ａよりも径（幅）の小さい小口径の接続孔６７ｂを形成する。接続孔６７ｂは配線パターン５３ｃに達するように形成される。接続孔６７ｂが配線パターン５３ｃの上面である副導電層５５ｂを露出させている。また、本例では接続孔６７ｂに配線パターン４０ｃ（主導電層４２）の側面が露出している。しかし、接続孔６７ａに配線パターン４０ｃの上面が露出していれば、接続孔６７ｂに配線パターン４０ｃ（主導電層４２）の側面が露出する必要はない。

接続孔６７ｂの形成に当たっては、副導電層５５ｂが絶縁体膜４９のエッチングストッパとなるようなエッチング条件を採用することにより、配線パターン５３ｃの損傷を抑制できる。

接続孔６７ｂの一部は予め配線パターン４０ｃに形成された開口６７ｃに形成されるため、接続孔６７ｂの形成に伴って配線パターン４０ｃの損傷を最小限に抑えるか、無くすことが可能となる。本例では、配線パターン４０ｃの主導電層４２はアルミニウム層であるが、主導電層４２が銅層である場合には、予め開口６７ｃを設けておくことは特に効果的である。銅はドライエッチングが難しいため、予め開口６７ｃを設けておくことで、接続孔６７ｂの開口を銅層のエッチングを伴わずに行うことが可能となる。なお、本例の様に、大口径の接続孔６７ａと小口径の接続孔６７ｂを形成する形態においては、予め開口６７ｃを設けておかずに、アルミニウム層などの主導電層４２のエッチングを行うことにより接続孔６７ｂを形成してもよい。

また、小口径の接続孔６７ｂの形成においては、配線パターン４０ｃと絶縁体膜３９との選択比の大きいエッチング方法を採用することで、配線パターン４０ｃをエッチングマスクとして、セルフアラインで、接続孔６７ａより小さな径の接続孔６７ｂを形成することができる。つまり、同じマスクパターンを用いることが出来る。なお、接続孔６７ｂの幅は開口６７ｃの幅より大きくてもよいし、開口６７ｃの幅より小さくてもよい。接続孔６７ｂの幅が開口６７の幅より大きい場合には、接続孔６７ｂの形成には配線パターン４０ｃの除去が伴い、配線パターン４０ｃの側面が露出しうる。接続孔６７ｂの幅が開口６７ｃの幅より小さい場合には、接続孔６７ｂの形成には配線パターン４０ｃの除去が生じず、配線パターン４０ｃの側面が露出しないことが考えられる。

図５（ｄ）を参照して説明する。次いで、接続孔６７ａ、６７ｂの底部にあたる、配線パターン４０ｃの副導電層４１ａ及び、配線パターン５３ｃの副導電層５５ｂをエッチングにより除去する。これにより、貫通孔６７に、第１配線３１１の主導電層４２と第２配線５１２の主導電層５６が露出する。なお、副導電層４１ａおよび／または配線パターン５３ｃの副導電層５５ｂの露出部分の除去は必須ではなく副導電層５５ｂが露出したままにしてもよい。

その後は、導電材料を貫通孔６７に埋め込む。導電材料に銅を用いる場合には、アルミニウム層である主導電層４２、５６の露出面から銅が拡散する場合があり、この銅の拡散が第１配線３１１と第２配線５１２の接続の信頼性を低下させる可能性がある。特にアルミニウム層の主導電層４２、５６の側面や上面が露出面となると、アルミニウム層の側面から銅が拡散する可能性がある。そこで、導電材料（銅）の埋め込みに先立って貫通孔６７の内面に沿って拡散防止膜６９を形成することが好ましい。この拡散防止膜６９の貫通孔６７からはみ出した部分は、導電材料を埋め込んだ後のＣＭＰによる平坦化時、導電材料と合せて除去が可能である。拡散防止膜６９の材料としては、チタン、窒化チタン、炭化チタン、タンタル、窒化タンタル、炭化タンタルなどの金属、金属化合物が利用可能である。拡散防止膜６９は、チタン層、チタン化合物層、タンタル層およびタンタル化合物層の単層、または、これらから選ばれた２つ以上の層を含む複層膜であってもよい。これにより、導電部材６８は、導電材料（銅）からなる埋め込み層と、配線パターンへの埋め込み材料の拡散に対する拡散防止層と、を有する構造となる。

図６を参照しながら貫通孔６７と第１配線３１１と第２配線５１２の位置関係について説明する。図６は図２の貫通孔６７形成時の状態を模式的に示す平面図である。

図６（ａ−１）、（ａ−２）、（ａ−３）を参照して説明する。貫通孔６７の一部が第２配線に接しているところを上面から示した模式図である。ここで貫通孔６７の幅をａとする。

図６（ａ−２）は、フォトマスクの設計通りに貫通孔６７が形成された場合を示している。図６（ａ−１）は、図６（ａ−２）の状態に対して、貫通孔６７が左方向に距離ｂだけシフトした状態である。図６（ａ−３）は、図６（ａ−２）の状態に対して、貫通孔６７が右方向に距離ｂだけシフトした状態である。右方向を正として左方向へのシフト量を負で示している。図６（ａ−１）と図６（ａ−３）の状態では、貫通孔６７に導電材料を埋め込んでも、導電部材６８は第２配線５１２と第１配線３１１の一方のみに接触するため、配線間接続が行えない。

図６（ｂ−２）は、図６（ａ−２）で説明したフォトマスクとは別のフォトマスクの設計通りに貫通孔６７が形成された場合を示している。図６（ｂ−１）は、図６（ｂ−２）の状態に対して、貫通孔６７が左方向に距離ｂだけシフトした状態である。図６（ｂ−３）は、図６（ｂ−２）の状態に対して、貫通孔６７が右方向に距離ｂだけシフトした状態である。右方向を正として左方向へのシフト量を負で示している。図６（ｂ−１）と図６（ｂ−２）と図６（ｂ−３）のいずれの状態でも、貫通孔６７に導電材料を埋め込むことで、導電部材６８は第２配線５１２と第１配線３１１の両方に接触するため、配線間接続を行うことが出来る。

このためには、仮に距離ｂのアライメントズレが生じたとしても、接合工程において第１配線３１１と第２配線５１２とが重なる領域（以下、接続領域と呼ぶ）から貫通孔６７がはみ出さないように、貫通孔６７を形成するためのフォトマスクを設計すればよい。つまり、貫通孔６７の理想的な形成位置を意味するフォトマスク上のマスクパターンにおいて、接続領域の端部から貫通孔６７の形成位置を距離ｃだけ離しておく。つまり、接続領域の幅を貫通孔の幅ａよりも大きくしておけばよい。距離ｃは想定されるアライメントズレの距離ｂ以上とすると良い。距離ｂは貫通孔６７の形成のためのフォトレジストのパターニングに用いる露光装置の性能に依存するが、例えば１μｍ未満でありうる。したがって距離ｃを１μｍ以上とすると良い。貫通孔６７の径との関連では、距離ｂはａ／１０未満である。したがって、距離ｃをａ／１０以上とすると良い。当然、接続領域の輪郭は、少なくとも第１配線３１１の輪郭で決定されるため、第１配線３１１の端部から距離ｃ以上はなして、貫通孔６７を形成するように、フォトマスクを設計すると良い。なお、理想的な形成位置を意味するフォトマスク上のマスクパターンを用いて貫通孔を形成する限りにおいては、貫通孔がマスクパターン通りの位置に形成されなくてもよい。例えば、マスクパターン上で貫通孔が第１配線３１１に囲まれるように設計されていることは、このマスクを用いる限り、貫通孔が第１配線３１１に囲まれるように形成することと実質的に同じである。

本実施形態で説明した接合工程と接続工程とを備える半導体装置の製造方法をまとめる。

接続工程では、第１部品１０ａと第２部品２０ａとを接合する。第１部品１０ａは、第１半導体層３０３を含む第１素子部３０と、第１素子部３０に電気的に接続された第１配線３１１を含む第１配線部３１と、を有する。第２部品２０ａは、第２半導体層５０５を含む第２素子部５０と、第２素子部５０に電気的に接続された第２配線５１２を含む第２配線部５１と、を有する。

接合工程は、第１素子部３０と第２素子部５０との間に第１配線部３１および第２配線部５１が位置するように行われる。接合工程では、配線パターン４０ｃ配線パターン５３ｃが重なり合うように行うことが出来る。

接続工程では、第１配線３１１を構成する配線パターン４０ｃおよび第２配線５１２を構成する配線パターン５３ｃの両方に接触する導電部材６８を形成して第１配線３１１と第２配線５１２とを電気的に接続する。

接続工程は、第１部品１０ａを貫通し、配線パターン５３ｃを露出する貫通孔６７を形成する第１段階を有する。また、この貫通孔６７は、接合工程の時点で配線パターン５３ｃの配線パターン４０ｃに重なる部分を、露出しうる。この貫通孔６７は、貫通孔６７が配線パターン４０ｃを露出するように形成されうる。この貫通孔６７は、配線パターン４０ｃの複数の部分の間に位置するように形成されうる。また、この貫通孔６７は、接合工程の時点で配線パターン４０ｃの配線パターン５３に重なる部分を、除去することで形成されうる。また、接続工程は、貫通孔６７に露出した配線パターン４０ｃおよび配線パターン５３ｃの両方に接触する導電部材６８を貫通孔６７内に形成する第２段階と、を有する。

このようにすることで、導電部材６８による第１配線３１１と第２配線５１２の電気的接続の性能および信頼性が高い半導体装置を提供することができる。

３０３ 第１半導体層
３０ 第１素子部
４０ｃ 配線パターン
３１ 第１配線部
３１１ 第１配線
５０５ 第２半導体層
５０ 第２素子部
５３ｃ 配線パターン
５１ 第２配線部
５１２ 第２配線
６７ 貫通孔
６８ 導電部材

Claims (16)

1. 第１半導体層を含む第１素子部と、第１配線パターンを含む第１配線部と、第２配線パターンを含む第２配線部と、第２半導体層を含む第２素子部と、が順に積層して接合された部材を準備する準備工程と、
   前記準備工程の後に、前記第１配線パターンと前記第２配線パターンとが電気的に接続されるように前記第１配線パターンおよび前記第２配線パターンの両方に接触する導電部材を形成する形成工程を備え、
   前記形成工程は、
   前記第１半導体層を除去して前記第１半導体層を貫通する工程と、
   前記第１半導体層を貫通する工程の後に、前記部材の前記第１半導体層側から前記第１配線パターンを除去して前記第１配線パターンを貫通させ、且つ、前記第２配線パターンに到達する接続孔を形成する第１工程と、
   前記接続孔内に、前記第１配線パターンおよび前記第２配線パターンに接触するように、チタン層、チタン化合物層、タンタル層およびタンタル化合物層の少なくともいずれかを含む層を形成した後に、銅、アルミニウム、又はタングステンを設ける第２工程と、を備えることを特徴とする半導体デバイスの製造方法。
2. 第１半導体層を含む第１素子部と、第１配線パターンを含む第１配線部と、第２配線パターンを含む第２配線部と、第２半導体層を含む第２素子部と、が順に積層して接合された部材を準備する準備工程と、
   前記準備工程の後に、前記第１配線パターンと前記第２配線パターンとが電気的に接続されるように前記第１配線パターンおよび前記第２配線パターンの両方に接触する導電部材を形成する形成工程とを備え、
   前記形成工程は、
   前記第１半導体層を除去して前記第１半導体層を貫通する工程と、
   前記第１半導体層を貫通する工程の後に、前記部材の前記第１半導体層側から前記第１配線パターンを除去して前記第１配線パターンを貫通させ、且つ、前記第２配線パターンに到達する接続孔を形成する第１工程と、
   前記接続孔内に、前記第１配線パターンおよび前記第２配線パターンに接触するように、拡散防止の層を形成した後に、前記層とは異なる導電材料を形成する第２工程と、を備えることを特徴とする半導体デバイスの製造方法。
3. 前記導電材料は、銅、アルミニウム、又はタングステンからなることを特徴とする請求項２に記載の半導体デバイスの製造方法。
4. 前記第１配線パターンは、第１導電層と、前記第１導電層とは異なる材料からなり、前記第１導電層と前記第１半導体層との間に配され、且つ、前記第１導電層に接する第２導電層と、を有することを特徴とする請求項１から３のいずれか１項に記載の半導体デバイスの製造方法。
5. 前記第１導電層は、銅、又はアルミニウムの少なくとも一方を含み、
   前記第２導電層は、タンタル、窒化タンタル、チタン、又は窒化チタンを含むことを特徴とする請求項４に記載の半導体デバイスの製造方法。
6. 前記第１半導体層には、光電変換素子が設けられていることを特徴とする請求項１から５のいずれか１項に記載の半導体デバイスの製造方法。
7. 前記接続孔は、前記第１配線パターンと前記第１半導体層との間に位置する第１絶縁体層と、前記第１配線パターンと前記第２配線パターンとの間に位置する第２絶縁体層と、を貫通して形成され、
   前記接続孔の前記第１絶縁体層を貫通する部分の幅が、前記接続孔の前記第２絶縁体層を貫通する部分の幅よりも大きい請求項１から６のいずれか１項に記載の半導体デバイスの製造方法。
8. 前記第２工程において、前記接続孔の内部に、銅、アルミニウム、又はタングステンを埋め込むことを特徴とする請求項１から７のいずれか１項に記載の半導体デバイスの製造方法。
9. 前記第２配線パターンは、チタン、窒化チタン、タンタルおよび窒化タンタルの少なくともいずれかを含む第３導電層と、前記第３導電層に接し、前記第３導電層とは異なる材料からなる第４導電層と、を有し、
   前記層は、前記第４導電層に接触する請求項１から８のいずれか１項に記載の半導体デバイスの製造方法。
10. 前記第４導電層は、銅、又はアルミニウムの少なくとも一方を含むことを特徴とする請求項９に記載の半導体デバイスの製造方法。
11. 前記第１配線パターンは、第１貫通部と、前記第１貫通部よりも前記第２配線パターン側に位置し、且つ、前記第１貫通部よりも幅の狭い第２貫通部と、を備えることを特徴とする請求項１から１０のいずれか１項に記載の半導体デバイスの製造方法。
12. 断面視で前記第１配線パターンの側面は曲面を含み、
    前記層と前記曲面とが接していることを特徴とする請求項１から１１のいずれか１項に記載の半導体デバイスの製造方法。
13. 前記形成工程の後に、前記第１素子部に対して前記第１配線部側とは反対側にマイクロレンズアレイを含む光学部材を配することを特徴とする請求項１から１２のいずれか１項に記載の半導体デバイスの製造方法。
14. 前記第２配線部は、第３配線パターンを含み、
    前記第２配線パターンと前記第３配線パターンとの間には絶縁材料が配されており、
    前記準備工程の後に、前記第３配線パターンと接続されるボンディングワイヤが配されることを特徴とする請求項１から１３のいずれか１項に記載の半導体デバイスの製造方法。
15. 前記形成工程の後に、断面視で前記第１配線パターンには前記接続孔が形成された第１部分と第２部分とが形成され、
    前記準備工程において、前記第１部分と前記第２部分との間には絶縁材料が配されていないことを特徴とする請求項１から１４のいずれか１項に記載の半導体デバイスの製造方法。
16. 前記形成工程は、前記第１半導体層を貫通する工程の前に、前記第１半導体層を薄化する工程を有し、
    前記第１工程において、エッチングにより前記接続孔を形成することを特徴とする請求項１から１５のいずれか１項に記載の半導体デバイスの製造方法。

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