KR20150108791A - 반도체 장치 - Google Patents

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KR20150108791A
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transistor
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oxygen
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KR1020150037423A
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순페이 야마자키
히데오미 스자와
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

(과제) 집적도가 높은 반도체 장치를 제공한다. 또는 용량 소자의 점유 면적에 대해 기억 용량이 큰 반도체 장치를 제공한다. 또는 기록 속도가 빠른 반도체 장치를 제공한다. 또는 판독 속도가 빠른 반도체 장치를 제공한다. 또는 소비 전력이 작은 반도체 장치를 제공한다. 또는, 신뢰성이 높은 반도체 장치를 제공한다.
(해결수단) 제 1 트랜지스터와, 제 2 트랜지스터와, 용량 소자를 가지며, 제 1 트랜지스터와, 용량 소자와, 제 2 트랜지스터를 관통하는 도전체에 의해, 제 1 트랜지스터와, 용량 소자와, 제 2 트랜지스터가 접속되고, 용량 소자를 관통하는 도전체의 측면에는 절연체를 가진다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 물건, 방법, 또는, 제조 방법에 관한 것이다. 또는, 본 발명은, 공정, 기계, 제품, 또는, 조성물(composition of matter)에 관한 것이다. 특히, 본 발명은, 예를 들면, 반도체, 반도체 장치, 표시 장치, 발광 장치, 조명 장치, 축전 장치, 기억 장치 또는 프로세서에 관한 것이다. 또는, 반도체, 반도체 장치, 표시 장치, 발광 장치, 조명 장치, 축전 장치, 기억 장치 또는 프로세서의 제조 방법에 관한 것이다. 또는, 반도체 장치, 표시 장치, 발광 장치, 조명 장치, 축전 장치, 기억 장치 또는 프로세서의 구동 방법에 관한 것이다.
또한, 본 명세서 등에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 표시 장치, 발광 장치, 조명 장치, 전기 광학 장치, 반도체 회로 및 전자 기기는, 반도체 장치를 갖는 경우가 있다.
절연 표면을 갖는 기판 위의 반도체를 사용하여, 트랜지스터를 구성하는 기술이 주목받고 있다. 상기 트랜지스터는 집적 회로나 표시 장치와 같은 반도체 장치에 널리 응용되고 있다. 트랜지스터에 적용 가능한 반도체로서 실리콘이 알려져 있다.
트랜지스터의 반도체에 사용되는 실리콘은, 용도에 따라 비정질 실리콘, 다결정 실리콘, 단결정 실리콘 등이 구분되어 사용되고 있다. 예를 들면, 대형 표시 장치를 구성하는 트랜지스터에 적용하는 경우, 대면적 기판으로의 성막 기술이 확립되어 있는 비정질 실리콘을 사용하면 적합하다. 한편, 표시 장치와 구동 회로를 일체 형성한 고기능의 표시 장치를 구성하는 트랜지스터에 적용하는 경우, 높은 전계 효과 이동도를 갖는 트랜지스터를 제작 가능한 다결정 실리콘을 사용하면 적합하다. 또한, 집적 회로 등을 구성하는 트랜지스터에 적용하는 경우, 더욱 높은 전계 효과 이동도를 갖는 단결정 실리콘을 사용하면 적합하다. 다결정 실리콘은, 비정질 실리콘에 대해 고온에서의 열처리, 또는 레이저광 처리를 행함으로써 형성하는 방법이 알려져 있다.
또한, 최근에는, 산화물 반도체가 주목받고 있다. 산화물 반도체는, 스퍼터링법 등을 사용하여 성막할 수 있기 때문에, 대형 표시 장치를 구성하는 트랜지스터의 반도체에 사용할 수 있다. 또한, 산화물 반도체를 사용한 트랜지스터는, 높은 전계 효과 이동도를 갖기 때문에, 표시 장치와 구동 회로를 일체 형성한 고기능의 표시 장치를 실현할 수 있다. 또한, 비정질 실리콘을 사용한 트랜지스터의 생산 설비의 일부를 개량하여 이용하는 것이 가능하기 때문에, 설비 투자를 억제할 수 있는 장점도 있다.
산화물 반도체를 사용한 트랜지스터에 안정된 전기 특성을 부여하는 방법으로서, 산화물 반도체와 접하는 절연체로의 산소 도핑 기술이 개시되어 있다(특허문헌 1 참조.). 특허문헌 1에 개시된 기술을 사용함으로써, 산화물 반도체 중의 산소 결손을 저감시킬 수 있다. 그 결과, 산화물 반도체를 사용한 트랜지스터의 전기 특성의 불균일을 저감시켜, 신뢰성을 향상시킬 수 있다.
그런데, 산화물 반도체를 사용한 트랜지스터는, 비도통 상태에 있어서 매우 누설 전류가 작은 것이 알려져 있다. 예를 들면, 산화물 반도체를 사용한 트랜지스터의 누설 전류가 낮다고 하는 특성을 응용한 저소비 전력의 CPU 등이 개시되어 있다(특허문헌 2 참조.).
또한, 반도체로 이루어지는 활성층으로 우물형 포텐셜을 구성함으로써, 높은 전계 효과 이동도를 갖는 트랜지스터가 얻어지는 것이 개시되어 있다(특허문헌 3 참조.).
일본 공개특허공보 2011-243974호 일본 공개특허공보 2012-257187호 일본 공개특허공보 2012-59860호
집적도가 높은 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는 용량 소자의 점유 면적에 대해 기억 용량이 큰 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는 기록 속도가 빠른 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는 판독 속도가 빠른 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는 소비 전력이 작은 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 신뢰성이 높은 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 신규 반도체 장치를 제공하는 것을 과제의 하나로 한다.
또한, 이러한 과제의 기재는, 다른 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는, 이들 과제 전체를 해결할 필요는 없는 것으로 한다. 또한, 이들 이외의 과제는, 명세서, 도면, 청구항 등의 기재로부터, 저절로 명확해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터, 이들 이외의 과제를 추출하는 것이 가능하다.
(1) 본 발명의 일 형태는, 제 1 트랜지스터와, 제 2 트랜지스터와, 용량 소자와, 제 1 절연체와, 제 2 절연체를 가지며, 제 1 트랜지스터는, 제 1 반도체와, 제 3 절연체와, 제 1 도전체를 가지며, 제 2 트랜지스터는, 제 2 반도체와, 제 4 절연체와, 제 2 도전체를 가지며, 용량 소자는, 제 3 도전체와, 제 4 도전체와, 제 5 절연체를 가지며, 제 1 절연체는 제 1 트랜지스터 위에 배치되고, 용량 소자는 제 1 절연체 위에 배치되고, 제 2 절연체는 용량 소자 위에 배치되고, 제 2 트랜지스터는 제 2 절연체 위에 배치되고, 제 1 반도체는, 제 3 절연체를 개재하여, 제 1 반도체와 제 1 도전체가 서로 중첩되는 영역을 가지며, 제 2 반도체는, 제 4 절연체를 개재하여, 제 2 반도체와 제 2 도전체가 서로 중첩되는 영역을 가지며, 제 3 도전체는, 제 5 절연체를 개재하여, 제 3 도전체와 제 4 도전체가 면하는 영역을 가지며, 제 3 도전체는, 제 1 절연체가 갖는 개구부를 개재하여, 제 1 도전체와 접하는 영역을 가지며, 제 3 도전체는, 제 2 절연체가 갖는 개구부를 개재하여, 제 2 반도체와 접하는 영역을 갖는 반도체 장치이다.
(2) 또는, 본 발명의 일 형태는, 제 5 절연체는, 제 4 도전체가 갖는 원소를 갖는 (1)에 기재된 반도체 장치이다.
(3) 또는, 본 발명의 일 형태는, 제 1 반도체는 실리콘을 갖는 (1) 또는 (2)에 기재된 반도체 장치이다.
(4) 또는, 본 발명의 일 형태는, 제 2 반도체는 인듐을 갖는 (1) 내지 (3) 중의 어느 하나에 기재된 반도체 장치이다.
집적도가 높은 반도체 장치를 제공할 수 있다. 또는 용량 소자의 점유 면적에 대해 기억 용량이 큰 반도체 장치를 제공할 수 있다. 또는 기록 속도가 빠른 반도체 장치를 제공할 수 있다. 또는 판독 속도가 빠른 반도체 장치를 제공할 수 있다. 또는 소비 전력이 작은 반도체 장치를 제공할 수 있다. 또는, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또는, 신규 반도체 장치를 제공할 수 있다.
또한, 이들 효과의 기재는, 다른 효과의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는, 이들 효과 전부를 가질 필요는 없다. 또한, 이들 이외의 효과는, 명세서, 도면, 청구항 등의 기재로부터, 저절로 명확해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터, 이들 이외의 효과를 추출하는 것이 가능하다.
도 1은 본 발명의 일 형태에 따른 반도체 장치를 도시하는 단면도.
도 2는 본 발명의 일 형태에 따른 반도체 장치를 도시하는 단면도.
도 3은 본 발명의 일 형태에 따른 반도체 장치를 도시하는 단면도.
도 4는 본 발명의 일 형태에 따른 반도체 장치를 도시하는 단면도.
도 5는 CAAC-OS의 단면에 있어서의 Cs 보정 고분해능 TEM상, 및 CAAC-OS의 단면 모식도.
도 6은 CAAC-OS의 평면에 있어서의 Cs 보정 고분해능 TEM상.
도 7은 CAAC-OS 및 단결정 산화물 반도체의 XRD에 의한 구조 해석을 설명하는 도면.
도 8은 CAAC-OS의 전자 회절 패턴을 도시하는 도면.
도 9는 In-Ga-Zn 산화물의 전자 조사에 의한 결정부의 변화를 도시하는 도면.
도 10은 반도체의 적층을 도시하는 단면도, 및 밴드 구조를 도시하는 도면.
도 11은 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 도시하는 단면도.
도 12는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 도시하는 단면도.
도 13은 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 도시하는 단면도.
도 14는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 도시하는 단면도.
도 15는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 도시하는 단면도.
도 16은 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 도시하는 단면도.
도 17은 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 도시하는 단면도.
도 18은 본 발명의 일 형태에 따른 반도체 장치의 회로도.
도 19는 본 발명의 일 형태에 따른 기억 장치의 회로도.
도 20은 본 발명의 일 형태에 따른 RFIC 태그의 블록도.
도 21은 본 발명의 일 형태에 따른 RFIC 태그의 사용예를 도시하는 도면.
도 22는 본 발명의 일 형태에 따른 CPU를 도시하는 블록도.
도 23은 본 발명의 일 형태에 따른 기억 소자의 회로도.
도 24는 본 발명의 일 형태에 따른 표시 장치의 상면도 및 회로도.
도 25는 본 발명의 일 형태에 따른 표시 모듈을 설명하는 도면.
도 26은 본 발명의 일 형태에 따른 전자 기기를 도시하는 도면.
도 27은 본 발명의 일 형태에 따른 전자 기기를 도시하는 도면.
본 발명의 실시형태에 관해서, 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명으로 한정되지 않으며, 그 형태 및 상세사항을 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해할 수 있다. 또한, 본 발명은 이하에 나타내는 실시형태의 기재 내용으로 한정하여 해석되는 것은 아니다. 또한, 도면을 사용하여 발명의 구성을 설명하는데 있어서, 동일한 것을 가리키는 부호는 상이한 도면간에도 공통적으로 사용한다. 한편, 같은 것을 가리킬 때는 해치 패턴을 동일하게 하여, 특별히 부호를 붙이지 않는 경우가 있다.
또한, 도면에 있어서, 크기, 막(층)의 두께, 또는 영역은, 명료화를 위해 과장되어 있는 경우가 있다.
또한, 전압은, 어떤 전위와, 기준 전위(예를 들면 접지 전위(GND) 또는 소스 전위)의 전위차를 나타내는 경우가 많다. 따라서, 전압을 전위로 바꿔 말하는 것이 가능하다.
또한, 제 1, 제 2로서 붙여지는 서수사는 편의적으로 사용하는 것이며, 공정순 또는 적층순을 나타내는 것은 아니다. 이로 인해, 예를 들면, 「제 1」을 「제 2」또는 「제 3」등과 적절히 치환하여 설명할 수 있다. 또한, 본 명세서 등에 기재되어 있는 서수사와, 본 발명의 일 형태를 특정하기 위해 사용되는 서수사는 일치하지 않는 경우가 있다.
또한, 「반도체」라고 표기한 경우에도, 예를 들면, 도전성이 충분히 낮은 경우에는 「절연체」로서의 특성을 갖는 경우가 있다. 또한, 「반도체」와 「절연체」는 경계가 애매하여, 엄밀하게 구별할 수 없는 경우가 있다. 따라서, 본 명세서에 기재된 「반도체」는, 「절연체」로 바꿔 말할 수 있는 경우가 있다. 마찬가지로, 본 명세서에 기재된 「절연체」는, 「반도체」로 바꿔 말할 수 있는 경우가 있다.
또한, 「반도체」라고 표기한 경우에도, 예를 들면, 도전성이 충분히 높은 경우에는 「도전체」로서의 특성을 갖는 경우가 있다. 또한, 「반도체」와 「도전체」는 경계가 애매하여, 엄밀하게 구별할 수 없는 경우가 있다. 따라서, 본 명세서에 기재된 「반도체」는, 「도전체」로 바꿔 말할 수 있는 경우가 있다. 마찬가지로, 본 명세서에 기재된 「도전체」는, 「반도체」로 바꿔 말할 수 있는 경우가 있다.
또한, 반도체의 불순물이란, 예를 들면, 반도체를 구성하는 주성분 이외를 말한다. 예를 들면, 농도가 0.1원자% 미만인 원소는 불순물이다. 불순물이 함유됨으로써, 예를 들면, 반도체에 DOS(Density of State)가 형성되는 경우나, 캐리어 이동도가 저하되는 경우나, 결정성이 저하되는 경우 등이 일어나는 경우가 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들면, 제 1 족 원소, 제 2 족 원소, 제 14 족 원소, 제 15 족 원소, 주성분 이외의 전이 금속 등이 있고, 특히, 예를 들면, 수소(물에도 함유된다), 리튬, 나트륨, 실리콘, 붕소, 인, 탄소, 질소 등이 있다. 산화물 반도체의 경우, 예를 들면 수소 등의 불순물의 혼입에 의해 산소 결손을 형성하는 경우가 있다. 또한, 반도체가 실리콘인 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들면, 산소, 수소를 제외한 제 1 족 원소, 제 2 족 원소, 제 13 족 원소, 제 15 족 원소 등이 있다.
또한, 이하에 나타내는 실시형태에서는, 특별히 언급하지 않는 경우, 절연체로서, 예를 들면, 붕소, 탄소, 질소, 산소, 불소, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 게르마늄, 이트륨, 지르코늄, 란탄, 네오디뮴, 하프늄 또는 탄탈럼을 1종 이상 함유하는 절연체를, 단층으로, 또는 적층으로 사용하면 좋다. 또는, 절연체로서, 수지를 사용해도 좋다. 예를 들면, 폴리이미드, 폴리아미드, 아크릴, 실리콘 등을 함유하는 수지를 사용하면 좋다. 수지를 사용함으로써, 절연체의 상면을 평탄화 처리하지 않아도 되는 경우가 있다. 또한, 수지는 짧은 시간에 두꺼운 막을 성막할 수 있기 때문에, 생산성을 높일 수 있다. 절연체로서는, 바람직하게는 산화 알루미늄, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄 또는 산화 탄탈럼을 함유하는 절연체를, 단층으로, 또는 적층으로 사용하면 좋다.
또한, 이하에 나타내는 실시형태에서는, 특별히 언급하지 않는 경우, 도전체로서, 예를 들면, 붕소, 질소, 산소, 불소, 실리콘, 인, 알루미늄, 티타늄, 크로뮴, 망간, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브덴, 루테늄, 은, 인듐, 주석, 탄탈럼 또는 텅스텐을 1종 이상 함유하는 도전체를, 단층으로, 또는 적층으로 사용하면 좋다. 또는, 상기의 원소를 함유하는 합금막이나 화합물막이라도 좋고, 알루미늄을 함유하는 도전체, 구리 및 티타늄을 함유하는 도전체, 구리 및 망간을 함유하는 도전체, 인듐, 주석 및 산소를 함유하는 도전체, 티타늄 및 질소를 함유하는 도전체 등을 사용해도 좋다.
또한, 본 명세서에 있어서, A가 농도 B의 영역을 갖는다, 라고 기재하는 경우, 예를 들면, A의 어떤 영역에 있어서의 깊이 방향 전체의 농도가 B인 경우, A의 어떤 영역에 있어서의 깊이 방향의 농도의 평균값이 B인 경우, A의 어떤 영역에 있어서의 깊이 방향의 농도의 중앙값이 B인 경우, A의 어떤 영역에 있어서의 깊이 방향의 농도의 최대값이 B인 경우, A의 어떤 영역에 있어서의 깊이 방향의 농도의 최소값이 B인 경우, A의 어떤 영역에 있어서의 깊이 방향의 농도의 수속값이 B인 경우, 측정상 A 그 자체의 확실한 값이 얻어지는 영역에 있어서의 농도가 B인 경우 등을 포함한다.
또한, 본 명세서에 있어서, A가 크기 B, 길이 B, 두께 B, 폭 B 또는 거리 B의 영역을 갖는다, 라고 기재하는 경우, 예를 들면, A의 어떤 영역에 있어서의 전체의 크기, 길이, 두께, 폭, 또는 거리가 B인 경우, A의 어떤 영역에 있어서의 크기, 길이, 두께, 폭, 또는 거리의 평균값이 B인 경우, A의 어떤 영역에 있어서의 크기, 길이, 두께, 폭, 또는 거리의 중앙값이 B인 경우, A의 어떤 영역에 있어서의 크기, 길이, 두께, 폭, 또는 거리의 최대값이 B인 경우, A의 어떤 영역에 있어서의 크기, 길이, 두께, 폭, 또는 거리의 최소값이 B인 경우, A의 어떤 영역에 있어서의 크기, 길이, 두께, 폭, 또는 거리의 수속값이 B인 경우, 측정상 A 그 자체의 확실한 값이 얻어지는 영역에서의 크기, 길이, 두께, 폭, 또는 거리가 B인 경우 등을 포함한다.
또한, 본 명세서에 있어서, 「평행」이란, 2개의 직선이 -10°이상 10°이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5°이상 5°이하인 경우도 포함된다. 또한, 「대략 평행」이란, 2개의 직선이 -30°이상 30°이하의 각도로 배치되어 있는 상태를 말한다. 또한, 「수직」이란, 2개의 직선이 80°이상 100°이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85°이상 95°이하인 경우도 포함된다. 또한, 「대략 수직」이란, 2개의 직선이 60°이상 120°이하의 각도로 배치되어 있는 상태를 말한다.
<반도체 장치의 구조>
도 1은, 본 발명의 일 형태에 따른 반도체 장치의 단면도이다. 도 1의 좌측 도면은, 트랜지스터(491)의 채널 길이 방향의 단면도와, 트랜지스터(492)의 채널 길이 방향의 단면도를 도시하고 있다. 도 1의 우측 도면은, 도 1의 좌측 도면 중에 일점 쇄선(a-a')에 있어서의 단면도이다. 따라서, 우측 도면은, 트랜지스터(492)의 도전체(404) 중심을 통과하는 평면에 있어서의, 트랜지스터(492)의 채널 폭 방향의 단면도를 도시하고 있다.
도 1에 도시하는 반도체 장치는, 트랜지스터(491)와, 트랜지스터(491) 위의 절연체(478), 도전체(469a) 및 도전체(469b)와, 절연체(478) 위에 있고, 도전체(469a)와 접하는 도전체(474a), 및 도전체(469b)와 접하는 도전체(474b)와, 절연체(478) 위, 도전체(474a) 위 및 도전체(474b) 위의 절연체(480)와, 절연체(480) 위의 절연체(482) 및 용량 소자(493)와, 절연체(482) 위 및 용량 소자(493) 위의 절연체(484), 도전체(413) 및 도전체(415)와, 절연체(484) 위, 도전체(413) 위 및 도전체(415) 위의 절연체(401)와, 절연체(401) 위의 절연체(402)와, 절연체(402) 위의 트랜지스터(492)와, 트랜지스터(492) 위의 절연체(408)와, 절연체(408) 위의 절연체(418)와, 절연체(418) 위의 도전체(424a) 및 도전체(424b)를 가진다. 또한, 절연체(401)는, 산소 및 수소를 차단하는 기능을 갖는 절연체이다. 또한, 도전체(413), 절연체(401) 및 절연체(402)를 트랜지스터(492)의 일부에 포함시켜도 상관없다.
또한, 본 발명의 일 형태에 따른 반도체 장치의 도 1 이외의 예를 도 3에 도시한다. 도 3에 도시하는 반도체 장치는, 트랜지스터(491)와, 트랜지스터(491) 위의 절연체(478), 도전체(469a) 및 도전체(469b)와, 절연체(478) 위에 있고, 도전체(469a)와 접하는 도전체(474a), 및 도전체(469b)와 접하는 도전체(474b)와, 절연체(478) 위, 도전체(474a) 위 및 도전체(474b) 위의 절연체(480)와, 절연체(480) 위의 절연체(484), 도전체(413) 및 도전체(415)와, 절연체(484) 위, 도전체(413) 위 및 도전체(415) 위의 절연체(401)와, 절연체(401) 위의 절연체(402)와, 절연체(402) 위의 트랜지스터(492)와, 트랜지스터(492) 위의 절연체(408)와, 절연체(408) 위의 절연체(418)와, 절연체(418) 위의 절연체(486) 및 용량 소자(494)와, 절연체(486) 위 및 용량 소자(494) 위의 도전체(424a) 및 도전체(424b)를 가진다. 또한, 절연체(401)는 산소 및 수소를 차단하는 기능을 갖는 절연체이다. 또한, 도전체(413), 절연체(401) 및 절연체(402)를 트랜지스터(492)의 일부에 포함시켜도 상관없다.
또한, 본 발명의 일 형태에 따른 반도체 장치의 도 1 및 도 3 이외의 예를 도 4에 도시한다. 도 4에 도시하는 반도체 장치는, 트랜지스터(491)와, 트랜지스터(491) 위의 절연체(478), 도전체(469a) 및 도전체(469b)와, 절연체(478) 위에 있고, 도전체(469a)와 접하는 도전체(474a), 및 도전체(469b)와 접하는 도전체(474b)와, 절연체(478) 위, 도전체(474a) 위 및 도전체(474b) 위의 절연체(480)와, 절연체(480) 위의 절연체(482) 및 용량 소자(493)와, 절연체(482) 위 및 용량 소자(493) 위의 절연체(484), 도전체(413) 및 도전체(415)와, 절연체(484) 위, 도전체(413) 위 및 도전체(415) 위의 절연체(401)와, 절연체(401) 위의 절연체(402)와, 절연체(402) 위의 트랜지스터(492)와, 트랜지스터(492) 위의 절연체(408)와, 절연체(408) 위의 절연체(418)와, 절연체(418) 위의 절연체(486) 및 용량 소자(494)와, 절연체(486) 위 및 용량 소자(494) 위의 도전체(424a) 및 도전체(424b)를 가진다. 또한, 절연체(401)는 산소 및 수소를 차단하는 기능을 갖는 절연체이다. 또한, 도전체(413), 절연체(401) 및 절연체(402)를 트랜지스터(492)의 일부에 포함시켜도 상관없다.
이하에서는, 도 1에 도시하는 반도체 장치에 관해서 설명한다. 단, 도 1에 도시하는 반도체 장치에 관한 설명을, 도 3 및 도 4에 도시하는 반도체 장치에 적용해도 상관없다. 트랜지스터(491)는, 반도체 기판(400)과, 반도체 기판(400) 위의 절연체(462)와, 절연체(462) 위의 도전체(454)와, 도전체(454)의 측면에 접하는 절연체(470)를 가진다. 또한, 반도체 기판(400)은, 영역(446a) 및 영역(446b)과, 영역(444a) 및 영역(444b)을 가진다. 영역(446a) 및 영역(446b)은, 반도체 기판(400)에 있어서, 도전체(454) 및 절연체(470)와 중첩되지 않는 영역이다. 또한, 영역(444a) 및 영역(444b)은, 반도체 기판(400)에 있어서, 절연체(470)와 중첩되는 영역이다.
반도체 기판(400)은, 예를 들면, 실리콘, 게르마늄 등의 단체 반도체, 또는 탄화 실리콘, 실리콘게르마늄, 비화 갈륨, 질화 갈륨, 인화 인듐, 산화 아연, 산화 갈륨 등의 화합물 반도체를 사용하면 좋다. 또한, 반도체 기판(400)은, 비정질 반도체 또는 결정질 반도체를 사용하면 좋으며, 결정질 반도체로서는, 단결정 반도체, 다결정 반도체, 미결정 반도체 등이 있다.
절연체(462)는 트랜지스터(491)의 게이트 절연체로서의 기능을 가진다. 또한, 도전체(454)는 트랜지스터(491)의 게이트 전극으로서의 기능을 가진다. 또한, 절연체(470)는 도전체(454)의 측벽 절연체(사이드월이라고도 한다.)로서의 기능을 가진다. 또한, 영역(446a) 및 영역(446b)은, 트랜지스터(491)의 소스 영역 또는 드레인 영역으로서의 기능을 가진다. 또한, 영역(444a) 및 영역(444b)은, 트랜지스터(491)의 LDD(Lightly Doped Drain) 영역으로서의 기능을 가진다.
또한, 영역(444a) 및 영역(444b)은, 도전체(454)를 마스크로 한 불순물 첨가에 의해 형성할 수 있다. 또한, 그 후, 절연체(470)를 형성하고, 도전체(454) 및 절연체(470)를 마스크로 한 불순물 주입에 의해, 영역(446a) 및 영역(446b)을 형성할 수 있다. 따라서, 영역(444a) 및 영역(444b)과 영역(446a) 및 영역(446b)을, 동종의 불순물에 의해 형성하는 경우, 영역(444a) 및 영역(444b)은 영역(446a) 및 영역(446b)보다 불순물 농도가 낮은 영역이 된다.
트랜지스터(491)는, 영역(444a) 및 영역(444b)을 가짐으로써, 단채널 효과를 억제할 수 있다. 따라서, 미세화에 적합한 구조인 것을 알 수 있다.
트랜지스터(491)는, 반도체 기판(400)에 설치된 다른 트랜지스터와, 절연체(442) 등에 의해 분리된다. 또한, 도 1에서는, 절연체(442)를, STI(Shallow Trench Isolation)라고 불리는 수법으로 형성한 예를 도시하지만, 이것으로 한정되지 않는다. 예를 들면, 절연체(442) 대신, LOCOS(Local Oxidation of Silicon)법에 의해 형성한 절연체를 사용하여, 트랜지스터간을 분리해도 상관없다.
또한, 트랜지스터(491)의 구조는, 도 1에 도시한 구조로 한정되지 않는다. 예를 들면, 도 2에 도시하는 트랜지스터(491)와 같이, 반도체 기판(400)에 볼록부(돌기, 핀 등이라고도 불린다.)를 갖는 구조라도 상관없다. 도 2에 도시하는 트랜지스터(491)의 구조는, 도 1에 도시한 트랜지스터(491)의 구조와 비교하여, 동일한 점유 면적에 대한 실효적인 채널 폭을 크게 할 수 있다. 따라서, 트랜지스터(491)의, 도통시의 전류(온 전류)를 크게 할 수 있다.
도 1에 도시하는 트랜지스터(492)는, 절연체(402) 위의 반도체(406a)와, 반도체(406a) 위의 반도체(406b)와, 반도체(406b)의 상면과 접하는, 도전체(416a) 및 도전체(416b)와, 반도체(406a)의 측면, 반도체(406b)의 상면 및 측면, 도전체(416a)의 상면 및 측면, 및 도전체(416b)의 상면 및 측면과 접하는 반도체(406c)와, 반도체(406c) 위의 절연체(412)와, 절연체(412) 위의 도전체(404)를 가진다. 또한, 여기에서는, 도전체(413), 절연체(401) 및 절연체(402)가 트랜지스터(492)와는 독립된 구성 요소로 하고 있지만, 이것으로 한정되지 않는다. 도전체(413), 절연체(401) 및 절연체(402)를 트랜지스터(492)의 일부에 포함시켜도 상관없다.
도전체(413), 절연체(401) 및 절연체(402)가 트랜지스터(492)의 일부에 포함되는 경우, 도전체(413)는 트랜지스터(492)의 게이트 전극으로서의 기능을 가진다. 또한, 절연체(402)는, 트랜지스터(492)의 게이트 절연체로서의 기능을 가진다. 또한, 도전체(416a) 및 도전체(416b)는 트랜지스터(492)의 소스 전극 및 드레인 전극으로서의 기능을 가진다. 또한, 절연체(412)는 트랜지스터(492)의 게이트 절연체로서의 기능을 가진다. 또한, 도전체(404)는 트랜지스터(492)의 게이트 전극으로서의 기능을 가진다.
또한, 도전체(413) 및 도전체(404)는，모두 트랜지스터(492)의 게이트 전극으로서의 기능을 갖지만, 각각에 인가하는 전위가 상이해도 상관없다. 예를 들면, 도전체(413)에 음 또는 양의 게이트 전압을 인가함으로써 트랜지스터(492)의 임계값 전압을 조정해도 상관없다. 또한, 도전체(404)만으로는 전계가 전해지기 어려운 영역까지, 도전체(413)로 커버할 수 있기 때문에, 트랜지스터(492)의 임계 미만 스윙값(S값이라고도 한다.)을 작게 할 수 있어, 트랜지스터(492)의 비도통시의 전류를 작게 할 수 있다. 또는, 트랜지스터(492)가 도전체(413)를 갖지 않아도 상관없다.
도 1에 도시하는 트랜지스터는, 도전체(416a) 및 도전체(416b)는, 반도체(406b)의 측면과 접하지 않는다. 따라서, 게이트 전극으로서의 기능을 갖는 도전체(404)로부터 반도체(406b)의 측면을 향하여 인가되는 전계가, 도전체(416a) 및 도전체(416b)에 의해 차폐되기 어려운 구조이다. 또한, 도전체(416a) 및 도전체(416b)는, 절연체(402)의 상면과 접하지 않는다. 이로 인해, 절연체(402)로부터 방출되는 과잉 산소(산소)가 도전체(416a) 및 도전체(416b)를 산화시키기 위해서 소비되지 않는다. 따라서, 도 1에 도시하는 트랜지스터는, 절연체(402)로부터 방출되는 과잉 산소(산소)를, 반도체(406b)의 산소 결손을 저감시키기 위해서 효율적으로 이용할 수 있는 구조이다. 즉, 도 1에 도시하는 구조의 트랜지스터는, 높은 온 전류, 높은 전계 효과 이동도, 낮은 임계 미만 스윙값, 높은 신뢰성 등을 갖는 우수한 전기 특성의 트랜지스터이다.
도 1 등에서는 소스 전극 및 드레인 전극으로서 기능하는 도전체(416a) 및 도전체(416b)가 반도체(406b)의 상면과만 접하는 예를 도시했지만, 본 발명의 일 형태에 따른 트랜지스터의 구조는 이것으로 한정되지 않는다. 예를 들면, 도전체(416a) 및 도전체(416b)가 반도체(406b)의 상면 및 측면, 절연체(402)의 상면 등과 접하는 구조라도 상관없다.
또한, 절연체(402)는 과잉 산소를 함유하는 절연체이면 바람직하다.
예를 들면, 과잉 산소를 함유하는 절연체는, 가열 처리에 의해 산소를 방출하는 기능을 갖는 절연체이다. 예를 들면, 과잉 산소를 함유하는 산화 실리콘은, 가열 처리 등에 의해 산소를 방출할 수 있는 산화 실리콘이다. 따라서, 절연체(402)는 막 중을 산소가 이동 가능한 절연체이다. 즉, 절연체(402)는 산소 투과성을 갖는 절연체로 하면 좋다. 예를 들면, 절연체(402)는 반도체(406a)보다 산소 투과성이 높은 절연체로 하면 좋다.
과잉 산소를 함유하는 절연체는, 반도체(406b) 중의 산소 결손을 저감시키는 기능을 갖는 경우가 있다. 반도체(406b) 중에서 산소 결손은, DOS를 형성하고, 정공 트랩 등이 된다. 또한, 산소 결손의 사이트에 수소가 들어감으로써, 캐리어인 전자를 생성하는 경우가 있다. 따라서, 반도체(406b) 중의 산소 결손을 저감시킴으로써, 트랜지스터(492)에 안정된 전기 특성을 부여할 수 있다.
여기에서, 가열 처리에 의해 산소를 방출하는 절연체는, 승온 탈리 가스 분광법(TDS: Thermal Desorption Spectroscopy) 분석으로, 100℃ 이상 700℃ 이하 또는 100℃ 이상 500℃ 이하의 표면 온도의 범위에서 1×1018atoms/㎤ 이상, 1×1019atoms/㎤ 이상 또는 1×1020atoms/㎤ 이상의 산소(산소 원자수 환산)를 방출하는 경우도 있다.
여기에서, TDS 분석을 사용한 산소의 방출량 측정 방법에 관해서, 이하에 설명한다.
측정 시료를 TDS 분석했을 때의 기체의 전 방출량은, 방출 가스의 이온 강도의 적분값에 비례한다. 그리고 표준 시료와의 비교에 의해, 기체의 전 방출량을 계산할 수 있다.
예를 들면, 표준 시료인 소정 밀도의 수소를 함유하는 실리콘 기판의 TDS 분석 결과, 및 측정 시료의 TDS 분석 결과로부터, 측정 시료의 산소 분자의 방출량(NO2)은, 이하에 나타내는 식으로 구할 수 있다. 여기에서, TDS 분석으로 얻어진 질량 전하비 32로 검출되는 가스 전체가 산소 분자 유래라고 가정한다. CH3OH는 질량 전하비가 32이지만, 존재할 가능성이 낮은 것으로서 여기에서는 고려하지 않는다. 또한, 산소 원자의 동위체인 질량 전하비 17의 산소 원자 및 질량 전하비 18의 산소 원자를 함유하는 산소 분자에 관해서도, 자연계에 있어서의 존재 비율이 극미량이기 때문에 고려하지 않는다.
여기에서, 식 NO2=NH2/SH2×SO2×α를 사용한다.
NH2는, 표준 시료로부터 탈리된 수소 분자를 밀도로 환산한 값이다. SH2는, 표준 시료를 TDS 분석했을 때의 이온 강도의 적분값이다. 여기에서, 표준 시료의 기준값을, NH2/SH2로 한다. SO2는, 측정 시료를 TDS 분석했을 때의 이온 강도의 적분값이다. α는, TDS 분석에 있어서의 이온 강도에 영향을 주는 계수이다. 위에 나타내는 식의 상세사항에 관해서는, 일본 공개특허공보 제(평)6-275697호를 참조한다. 또한, 상기 산소의 방출량은, 덴시가가쿠 가부시키가이샤 제조의 승온 탈리 분석 장치 EMD-WA1000S/W를 사용하고, 표준 시료로서 일정량의 수소 원자를 함유하는 실리콘 기판을 사용하여 측정하였다.
또한, TDS 분석에 있어서, 산소의 일부는 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은, 산소 분자의 이온화율로부터 산출할 수 있다. 또한, 상기의 α는 산소 분자의 이온화율을 포함하기 때문에, 산소 분자의 방출량을 평가함으로써, 산소 원자의 방출량에 관해서도 견적할 수 있다.
또한, NO2는 산소 분자의 방출량이다. 산소 원자로 환산했을 때의 방출량은, 산소 분자의 방출량의 2배가 된다.
또는, 가열 처리에 의해 산소를 방출하는 절연체는, 과산화 라디칼을 함유하는 경우도 있다. 구체적으로는, 과산화 라디칼에 기인하는 스핀 밀도가, 5×1017spins/㎤ 이상인 것을 말한다. 또한, 과산화 라디칼을 함유하는 절연체는, ESR로, g값이 2.01 근방에 비대칭의 신호를 갖는 경우도 있다.
또는, 과잉 산소를 함유하는 절연체는, 산소가 과잉인 산화 실리콘(SiOX(X>2))이라도 좋다. 산소가 과잉인 산화 실리콘(SiOX(X>2))은, 실리콘 원자수의 2배보다 많은 산소 원자를 단위 체적당 함유하는 것이다. 단위 체적당 실리콘 원자수 및 산소 원자수는, 러더포드 후방 산란법(RBS: Rutherford Backscattering Spectrometry)에 의해 측정한 값이다.
도전체(404)의 전계에 의해, 반도체(406b)를 전기적으로 둘러쌀 수 있다(도전체의 전계에 의해, 반도체를 전기적으로 둘러싸는 트랜지스터의 구조를, surrounded channel(s-channel) 구조라고 부른다.). 이로 인해, 반도체(406b)의 전체(벌크)에 채널이 형성되는 경우가 있다. s-channel 구조에서는, 트랜지스터의 소스-드레인간에 대전류를 흘려보낼 수 있어, 도통시의 전류를 높게 할 수 있다.
높은 온 전류가 얻어지기 때문에, s-channel 구조는, 미세화된 트랜지스터에 적합한 구조라고 할 수 있다. 트랜지스터를 미세화할 수 있기 때문에, 상기 트랜지스터를 갖는 반도체 장치는, 집적도가 높은, 고밀도화된 반도체 장치로 하는 것이 가능해진다. 예를 들면, 트랜지스터는, 채널 길이가 바람직하게는 40nm 이하, 더욱 바람직하게는 30nm 이하, 보다 바람직하게는 20nm 이하의 영역을 가지며, 또한, 트랜지스터는, 채널 폭이 바람직하게는 40nm 이하, 더욱 바람직하게는 30nm 이하, 보다 바람직하게는 20nm 이하의 영역을 가진다.
또한, 채널 길이란, 예를 들면, 트랜지스터의 상면도에 있어서, 반도체(또는 트랜지스터가 온 상태일 때에 반도체 중에서 전류가 흐르는 부분)와 게이트 전극이 중첩되는 영역, 또는 채널이 형성되는 영역에 있어서의, 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 또한, 1개의 트랜지스터에 있어서, 채널 길이가 모든 영역에서 동일한 값을 취한다고는 한정하지 않는다. 즉, 1개의 트랜지스터의 채널 길이는, 하나의 값으로 정해지지 않는 경우가 있다. 이로 인해, 본 명세서에서는, 채널 길이는, 채널이 형성되는 영역에 있어서의, 어느 하나의 값, 최대값, 최소값 또는 평균값으로 한다.
채널 폭이란, 예를 들면, 트랜지스터의 상면도에 있어서, 반도체(또는 트랜지스터가 온 상태일 때에 반도체 중에서 전류가 흐르는 부분)와 게이트 전극이 중첩되는 영역, 또는 채널이 형성되는 영역에 있어서의, 소스와 드레인이 마주 보고 있는 부분의 길이를 말한다. 또한, 1개의 트랜지스터에 있어서, 채널 폭이 모든 영역에서 동일한 값을 취한다고는 한정하지 않는다. 즉, 1개의 트랜지스터의 채널 폭은, 하나의 값으로 정해지지 않는 경우가 있다. 이로 인해, 본 명세서에서는, 채널 폭은, 채널이 형성되는 영역에 있어서의, 어느 하나의 값, 최대값, 최소값 또는 평균값으로 한다.
또한, 트랜지스터의 구조에 따라서는, 실제로 채널이 형성되는 영역에 있어서의 채널 폭(이하, 실효적인 채널 폭이라고 부른다.)과, 트랜지스터의 상면도에 있어서 나타내는 채널 폭(이하, 겉보기상의 채널 폭이라고 부른다.)이 상이한 경우가 있다. 예를 들면, 입체적인 구조를 갖는 트랜지스터에서는, 실효적인 채널 폭이, 트랜지스터의 상면도에 있어서 나타나는 겉보기상의 채널 폭보다 커져, 그 영향을 무시할 수 없게 되는 경우가 있다. 예를 들면, 미세하고 입체적인 구조를 갖는 트랜지스터에서는, 반도체의 상면에 형성되는 채널 영역의 비율에 대해, 반도체의 측면에 형성되는 채널 영역의 비율이 커지는 경우가 있다. 그 경우는, 상면도에 있어서 나타나는 겉보기상의 채널 폭보다, 실제로 채널이 형성되는 실효적인 채널 폭 쪽이 커진다.
그런데, 입체적인 구조를 갖는 트랜지스터에 있어서는, 실효적인 채널 폭의, 실측에 의한 견적이 곤란해지는 경우가 있다. 예를 들면, 설계값으로부터 실효적인 채널 폭을 견적하기 위해서는, 반도체의 형상을 이미 알고 있다는 가정이 필요하다. 따라서, 반도체의 형상을 정확하게 모르는 경우에는, 실효적인 채널 폭을 정확하게 측정하는 것은 곤란하다.
그래서, 본 명세서에서는, 트랜지스터의 상면도에 있어서, 반도체와 게이트 전극이 중첩되는 영역에 있어서의, 소스와 드레인이 마주 보고 있는 부분의 길이인 겉보기상의 채널 폭을, 「서라운드 채널 폭(SCW: Surrounded Channel Width)」이라고 부르는 경우가 있다. 또한, 본 명세서에서는, 단순히 채널 폭이라고 기재한 경우에는, 서라운드 채널 폭 또는 겉보기상의 채널 폭을 가리키는 경우가 있다. 또는, 본 명세서에서는, 단순히 채널 폭이라고 기재한 경우에는, 실효적인 채널 폭을 가리키는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 겉보기상의 채널 폭, 서라운드 채널 폭 등은, 단면 TEM상 등을 취득하여, 그 화상을 해석하는 것 등에 의해, 값을 결정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도나, 채널 폭당 전류값 등을 계산하여 구하는 경우, 서라운드 채널 폭을 사용하여 계산하는 경우가 있다. 그 경우에는, 실효적인 채널 폭을 사용하여 계산하는 경우와는 상이한 값을 취하는 경우가 있다.
이하에서는, 반도체(406a), 반도체(406b), 반도체(406c) 등에 적용 가능한 산화물 반도체의 구조에 관해서 설명한다. 또한, 본 명세서에 있어서, 결정이 삼방정 또는 능면체정인 경우, 육방정계로서 나타낸다.
<산화물 반도체의 구조>
이하에서는, 산화물 반도체의 구조에 관해서 설명한다.
산화물 반도체는, 단결정 산화물 반도체와, 그 이외의 비단결정 산화물 반도체로 나뉜다. 비단결정 산화물 반도체로서는, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline Oxide Semiconductor), 유사 비정질 산화물 반도체(a-like OS: amorphous like Oxide Semiconductor), 비정질 산화물 반도체 등이 있다.
또한 다른 관점에서는, 산화물 반도체는, 비정질 산화물 반도체와, 그 이외의 결정성 산화물 반도체로 나뉘어진다. 결정성 산화물 반도체로서는, 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, nc-OS 등이 있다.
비정질 구조의 정의로서는, 일반적으로, 준안정 상태로 고정화되어 있지 않은 것, 등방적이며 불균질 구조를 갖지 않는 것 등이 알려져 있다. 또한, 결합 각도가 유연하고, 단거리 질서성은 갖지만, 장거리 질서성을 갖지 않는 구조라고 바꿔 말할 수도 있다.
반대로 보면, 본질적으로 안정된 산화물 반도체인 경우, 완전한 비정질(completely amorphous) 산화물 반도체라고 부를 수는 없다. 또한, 등방적이 아닌(예를 들면, 미소한 영역에 있어서 주기 구조를 가진다) 산화물 반도체를, 완전한 비정질 산화물 반도체라고 부를 수는 없다. 단, a-like OS는, 미소한 영역에 있어서 주기 구조를 갖지만, 공동(보이드라고도 한다.)을 가져, 불안정한 구조이다. 이로 인해, 물성적으로는 비정질 산화물 반도체에 가깝다고 할 수 있다.
<CAAC-OS>
우선은, CAAC-OS에 관해서 설명한다.
CAAC-OS는 c축 배향한 복수의 결정부(펠릿이라고도 한다.)를 갖는 산화물 반도체의 하나이다.
투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의해, CAAC-OS의 명시야상과 회절 패턴의 복합 해석상(고분해능 TEM상이라고도 한다.)을 관찰하면, 복수의 펠릿을 확인할 수 있다. 한편, 고분해능 TEM상에서는 펠릿끼리의 경계, 즉 결정립계(그레인 바운더리라고도 한다.)를 명확하게 확인할 수 없다. 이로 인해, CAAC-OS는, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
이하에서는, TEM에 의해 관찰한 CAAC-OS에 관해서 설명한다. 도 5의 (A)에, 시료면과 대략 평행한 방향에서 관찰한 CAAC-OS 단면의 고분해능 TEM상을 나타낸다. 고분해능 TEM상의 관찰에는, 구면 수차 보정(Spherical Aberration Corrector) 기능을 사용하였다. 구면 수차 보정 기능을 사용한 고분해능 TEM상을, 특히 Cs 보정 고분해능 TEM상이라고 부른다. Cs 보정 고분해능 TEM상의 취득은, 예를 들면, 니혼덴시 가부시키가이샤 제조 원자 분해능 분석 전자 현미경 JEM-ARM200F 등에 의해 행할 수 있다.
도 5의 (A)의 영역 (1)을 확대한 Cs 보정 고분해능 TEM상을 도 5의 (B)에 도시한다. 도 5의 (B)로부터, 펠릿에 있어서, 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층의 배열은, CAAC-OS의 막을 형성하는 면(피형성면이라고도 한다.) 또는 상면의 요철을 반영하고 있고, CAAC-OS의 피형성면 또는 상면과 평행해진다.
도 5의 (B)에 도시하는 바와 같이, CAAC-OS는 특징적인 원자 배열을 가진다. 도 5의 (C)는, 특징적인 원자 배열을, 보조선으로 나타낸 것이다. 도 5의 (B) 및 도 5의 (C)로부터, 펠릿 1개의 크기는 1nm 이상인 것이나, 3nm 이상인 것이 있고, 펠릿과 펠릿의 기울기에 의해 발생하는 틈의 크기는 0.8nm 정도인 것을 알 수 있다. 따라서, 펠릿을, 나노 결정(nc: nanocrystal)이라고 부를 수도 있다. 또한, CAAC-OS를, CANC(C-Axis Aligned nanocrystals)를 갖는 산화물 반도체라고 부를 수도 있다.
여기에서, Cs 보정 고분해능 TEM상을 바탕으로, 기판(5120) 위의 CAAC-OS의 펠릿(5100)의 배치를 모식적으로 나타내면, 벽돌 또는 블록이 중첩된 것 같은 구조가 된다(도 5의 (D) 참조.). 도 5의 (C)에서 관찰된 펠릿과 펠릿 사이에서 기울기가 발생하고 있는 부분은, 도 5의 (D)에 도시하는 영역(5161)에 상당한다.
또한, 도 6의 (A)에, 시료면과 대략 수직인 방향에서 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM상을 도시한다. 도 6의 (A)의 영역(1), 영역(2) 및 영역(3)을 확대한 Cs 보정 고분해능 TEM상을, 각각 도 6의 (B), 도 6의 (C) 및 도 6의 (D)에 도시한다. 도 6의 (B), 도 6의 (C) 및 도 6의 (D)로부터, 펠릿은, 금속 원자가 삼각 형상, 사각 형상 또는 육각 형상으로 배열되어 있는 것을 확인할 수 있다. 그러나, 상이한 펠릿간에, 금속 원자의 배열에 규칙성은 나타나지 않는다.
다음에, X선 회절(XRD: X-Ray Diffraction)에 의해 해석한 CAAC-OS에 관해서 설명한다. 예를 들면, InGaZnO4의 결정을 갖는 CAAC-OS에 대해, 아웃-오브-플레인(out-of-plane)법에 의한 구조 해석을 행하면, 도 7의 (A)에 도시하는 바와 같이 회절각(2θ)이 31°근방에 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS의 결정이 c축 배향성을 가지며, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 확인할 수 있다.
또한, CAAC-OS의 out-of-plane법에 의한 구조 해석에서는, 2θ가 31°근방인 피크 이외에, 2θ가 36°근방에도 피크가 나타나는 경우가 있다. 2θ가 36°근방인 피크는, CAAC-OS 중의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 나타내고 있다. 보다 바람직한 CAAC-OS는, out-of-plane법에 의한 구조 해석에서는, 2θ가 31°근방에 피크를 나타내고, 2θ가 36°근방에 피크를 나타내지 않는다.
한편, CAAC-OS에 대해, c축에 대략 수직인 방향에서 X선을 입사시키는 인-플레인(in-plane)법에 따른 구조 해석을 행하면, 2θ가 56°근방에 피크가 나타난다. 이 피크는, InGaZnO4의 결정의 (110)면에 귀속된다. CAAC-OS의 경우에는, 2θ를 56°근방에 고정시키고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ스캔)을 행해도, 도 7의 (B)에 도시하는 바와 같이 명료한 피크는 나타나지 않는다. 이것에 대해, InGaZnO4의 단결정 산화물 반도체이면, 2θ를 56°근방에 고정시키고 φ스캔한 경우, 도 7의 (C)에 도시하는 바와 같이 (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 따라서, XRD를 사용한 구조 해석으로부터, CAAC-OS는, a축 및 b축의 배향이 불규칙한 것을 확인할 수 있다.
다음에, 전자 회절에 의해 해석한 CAAC-OS에 관해서 설명한다. 예를 들면, InGaZnO4의 결정을 갖는 CAAC-OS에 대해, 시료면에 평행하게 프로브 직경이 300nm인 전자선을 입사시키면, 도 8의 (A)에 도시하는 바와 같은 회절 패턴(제한 시야 투과 전자 회절 패턴라고도 한다.)이 나타나는 경우가 있다. 이 회절 패턴에는, InGaZnO4의 결정의 (009)면에 기인하는 스폿이 포함된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿이 c축 배향성을 가지며, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 알 수 있다. 한편, 동일한 시료에 대해, 시료면에 수직으로 프로브 직경이 300nm인 전자선을 입사시켰을 때의 회절 패턴을 도 8의 (B)에 도시한다. 도 8의 (B)로부터, 링상의 회절 패턴이 확인된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿의 a축 및 b축은 배향성을 갖지 않는 것을 알 수 있다. 또한, 도 8의 (B)에 있어서의 제 1 링은, InGaZnO4의 결정의 (010)면 및 (100)면 등에 기인하는 것으로 생각된다. 또한, 도 8의 (B)에 있어서의 제 2 링은 (110)면 등에 기인하는 것으로 생각된다.
상기한 바와 같이, CAAC-OS는 결정성이 높은 산화물 반도체이다. 산화물 반도체의 결정성은 불순물의 혼입이나 결함의 생성 등에 의해 저하되는 경우가 있기 때문에, 반대로 보면 CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고도 할 수 있다.
또한, 불순물은, 산화물 반도체의 주성분 이외의 원소로, 수소, 탄소, 실리콘, 전이 금속 원소 등이 있다. 예를 들면, 실리콘 등의, 산화물 반도체를 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는, 산화물 반도체로부터 산소를 빼앗음으로써 산화물 반도체의 원자 배열을 흩뜨려, 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은, 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 흩뜨려, 결정성을 저하시키는 요인이 된다.
산화물 반도체가 불순물이나 결함을 갖는 경우, 광이나 열 등에 의해 특성이 변동되는 경우가 있다. 예를 들면, 산화물 반도체에 함유되는 불순물은, 캐리어 트랩이 되는 경우나, 캐리어 발생원이 되는 경우가 있다. 또한, 산화물 반도체 중의 산소 결손은, 캐리어 트랩이 되는 경우나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 및 산소 결손이 적은 CAAC-OS는, 캐리어 밀도가 낮은 산화물 반도체이다. 구체적으로는, 8×1011/㎤ 미만, 바람직하게는 1×1011/㎤ 미만, 더욱 바람직하게는 1×1010/㎤ 미만이며, 1×10-9/㎤ 이상의 캐리어 밀도의 산화물 반도체로 할 수 있다. 그러한 산화물 반도체를, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 부른다. CAAC-OS는, 불순물 농도가 낮고, 결함 준위 밀도가 낮다. 즉, 안정된 특성을 갖는 산화물 반도체라고 할 수 있다.
<nc-OS>
다음에, nc-OS에 관해서 설명한다.
nc-OS는, 고분해능 TEM상에 있어서, 결정부를 확인할 수 있는 영역과, 명확한 결정부를 확인할 수 없는 영역을 가진다. nc-OS에 포함되는 결정부는, 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 크기인 경우가 많다. 또한, 결정부의 크기가 10nm보다 크고 100nm 이하인 산화물 반도체를 미결정 산화물 반도체라고 부르는 경우가 있다. nc-OS는, 예를 들면, 고분해능 TEM상에서는, 결정립계를 명확하게 확인할 수 없는 경우가 있다. 또한, 나노 결정은, CAAC-OS에 있어서의 펠릿과 기원을 동일하게 할 가능성이 있다. 이로 인해, 이하에서는 nc-OS의 결정부를 펠릿이라고 부르는 경우가 있다.
nc-OS는, 미소한 영역(예를 들면, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에 있어서 원자 배열에 주기성을 가진다. 또한, nc-OS는, 상이한 펠릿간에 결정 방위에 규칙성이 나타나지 않는다. 이로 인해, 막 전체에서 배향성이 나타나지 않는다. 따라서, nc-OS는, 분석 방법에 따라서는, a-like OS나 비정질 산화물 반도체와 구별이 되지 않는 경우가 있다. 예를 들면, nc-OS에 대해, 펠릿보다 큰 직경의 X선을 사용한 경우, out-of-plane법에 의한 해석에서는, 결정면을 나타내는 피크는 검출되지 않는다. 또한, nc-OS에 대해, 펠릿보다 큰 프로브 직경(예를 들면 50nm 이상)의 전자선을 사용하는 전자 회절을 행하면, 헤일로 패턴과 같은 회절 패턴이 관측된다. 한편, nc-OS에 대해, 펠릿의 크기와 가깝거나 펠릿보다 작은 프로브 직경의 전자선을 사용하는 나노 빔 전자 회절을 행하면, 스폿이 관측된다. 또한, nc-OS에 대해 나노 빔 전자 회절을 행하면, 원을 그리듯이(링상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, 링상의 영역내에 복수의 스폿이 관측되는 경우가 있다.
이와 같이, 펠릿(나노 결정)간에는 결정 방위가 규칙성을 갖지 않기 때문에, nc-OS를, RANC(Random Aligned nanocrystals)를 갖는 산화물 반도체, 또는 NANC(Non-Aligned nanocrystals)를 갖는 산화물 반도체라고 부를 수도 있다.
nc-OS는, 비정질 산화물 반도체보다 규칙성이 높은 산화물 반도체이다. 이로 인해, nc-OS는, a-like OS나 비정질 산화물 반도체보다 결함 준위 밀도가 낮아진다. 단, nc-OS는 상이한 펠릿간에 결정 방위에 규칙성이 나타나지 않는다. 이로 인해, nc-OS는, CAAC-OS와 비교하여 결함 준위 밀도가 높아진다.
<a-like OS>
a-like OS는, nc-OS와 비정질 산화물 반도체 사이의 구조를 갖는 산화물 반도체이다.
a-like OS는, 고분해능 TEM상에 있어서 공동이 관찰되는 경우가 있다. 또한, 고분해능 TEM상에 있어서, 명확하게 결정부를 확인할 수 있는 영역과, 결정부를 확인할 수 없는 영역을 가진다.
공동을 갖기 때문에, a-like OS는 불안정한 구조이다. 이하에서는, a-like OS가, CAAC-OS 및 nc-OS와 비교하여 불안정한 구조인 것을 나타내기 위해, 전자 조사에 의한 구조의 변화를 나타낸다.
전자 조사를 행하는 시료로서, a-like OS(시료 A라고 표기한다.), nc-OS(시료 B라고 표기한다.) 및 CAAC-OS(시료 C라고 표기한다.)를 준비한다. 어느 시료도 In-Ga-Zn 산화물이다.
우선, 각 시료의 고분해능 단면 TEM상을 취득한다. 고분해능 단면 TEM상에 의해, 각 시료는 어느 것이나 결정부를 갖는 것을 알 수 있다.
또한, 어느 부분을 1개의 결정부라고 간주할지의 판정은, 이하와 같이 행하면 좋다. 예를 들면, InGaZnO4 결정의 단위 격자는, In-O층을 3층 가지며, 또한 Ga-Zn-O층을 6층 갖는, 합계 9층이 c축 방향에 층상으로 중첩된 구조를 갖는 것이 알려져 있다. 이들 근접하는 층끼리의 간격은, (009)면의 격자면 간격(d값이라고도 한다.)과 동일한 정도이며, 결정 구조 해석으로부터 그 값은 0.29nm로 구해지고 있다. 따라서, 격자 줄무늬의 간격이 0.28nm 이상 0.30nm 이하인 부분을, InGaZnO4의 결정부라고 간주할 수 있다. 또한, 격자 줄무늬는, InGaZnO4의 결정의 a-b면에 대응한다.
도 9는, 각 시료의 결정부(22부분에서 45부분)의 평균 크기를 조사한 예이다. 단, 상기한 격자 줄무늬의 길이를 결정부의 크기로 하고 있다. 도 9로부터, a-like OS는, 전자의 누적 조사량에 따라 결정부가 커져 가는 것을 알 수 있다. 구체적으로는, 도 9 중에 (1)에서 도시하는 바와 같이, TEM에 의한 관찰 초기에 있어서는 1.2nm 정도의 크기였던 결정부(초기 핵이라고도 한다.)가, 누적 조사량이 4.2×108e-/nm2에 있어서는 2.6nm 정도의 크기까지 성장하고 있는 것을 알 수 있다. 한편, nc-OS 및 CAAC-OS는, 전자 조사 개시시부터 전자의 누적 조사량이 4.2×108e-/nm2까지의 범위에서, 결정부의 크기에 변화가 나타나지 않는 것을 알 수 있다. 구체적으로는, 도 9 중의 (2) 및 (3)에서 도시하는 바와 같이, 전자의 누적 조사량에 상관없이, nc-OS 및 CAAC-OS의 결정부의 크기는, 각각 1.4nm 정도 및 2.1nm 정도인 것을 알 수 있다.
이와 같이, a-like OS는, 전자 조사에 의해 결정부의 성장이 나타나는 경우가 있다. 한편, nc-OS 및 CAAC-OS는, 전자 조사에 의한 결정부의 성장이 거의 나타나지 않는 것을 알 수 있다. 즉, a-like OS는, nc-OS 및 CAAC-OS와 비교하여, 불안정한 구조인 것을 알 수 있다.
또한, 공동을 갖기 때문에, a-like OS는, nc-OS 및 CAAC-OS와 비교하여 밀도가 낮은 구조이다. 구체적으로는, a-like OS의 밀도는, 동일한 조성의 단결정 밀도의 78.6% 이상 92.3% 미만이 된다. 또한, nc-OS의 밀도 및 CAAC-OS의 밀도는, 동일한 조성의 단결정 밀도의 92.3% 이상 100% 미만이 된다. 단결정 밀도의 78% 미만이 되는 산화물 반도체는, 성막하는 것 자체가 곤란하다.
예를 들면, In:Ga:Zn=1:1:1[원자수비]을 충족시키는 산화물 반도체에 있어서, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/㎤이 된다. 따라서, 예를 들면, In:Ga:Zn=1:1:1[원자수비]을 충족시키는 산화물 반도체에 있어서, a-like OS의 밀도는 5.0g/㎤ 이상 5.9g/㎤ 미만이 된다. 또한, 예를 들면, In:Ga:Zn=1:1:1[원자수비]을 충족시키는 산화물 반도체에 있어서, nc-OS의 밀도 및 CAAC-OS의 밀도는 5.9g/㎤ 이상 6.3g/㎤ 미만이 된다.
또한, 동일한 조성의 단결정이 존재하지 않는 경우가 있다. 그 경우, 임의의 비율로 조성이 상이한 단결정을 조합함으로써, 원하는 조성에 있어서의 단결정에 상당하는 밀도를 견적할 수 있다. 원하는 조성의 단결정에 상당하는 밀도는, 조성이 상이한 단결정을 조합하는 비율에 대해, 가중 평균을 사용하여 견적하면 좋다. 단, 밀도는, 가능한 한 적은 종류의 단결정을 조합하여 견적하는 것이 바람직하다.
이상과 같이, 산화물 반도체는, 다양한 구조를 취하고, 각각이 다양한 특성을 가진다. 또한, 산화물 반도체는, 예를 들면, 비정질 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중, 2종 이상을 갖는 적층막이라도 좋다.
이상이, 반도체(406a), 반도체(406b), 반도체(406c) 등에 적용 가능한 산화물 반도체의 구조이다.
다음에, 반도체(406a), 반도체(406b), 반도체(406c) 등에 적용 가능한 반도체의, 그 밖의 요소에 관해서 설명한다.
반도체(406b)는, 예를 들면, 인듐을 함유하는 산화물 반도체이다. 반도체(406b)는, 예를 들면, 인듐을 함유하면, 캐리어 이동도(전자 이동도)가 높아진다. 또한, 반도체(406b)는, 원소 M을 함유하면 바람직하다. 원소 M은, 바람직하게는, 알루미늄, 갈륨, 이트륨 또는 주석 등으로 한다. 그밖의 원소 M에 적용 가능한 원소로서는, 붕소, 실리콘, 티타늄, 철, 니켈, 게르마늄, 이트륨, 지르코늄, 몰리브덴, 란탄, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐 등이 있다. 단, 원소 M으로서, 상기의 원소를 복수 조합해도 상관없는 경우가 있다. 원소 M은, 예를 들면, 산소와의 결합 에너지가 높은 원소이다. 예를 들면, 산소와의 결합 에너지가 인듐보다 높은 원소이다. 또한, 원소 M은, 예를 들면, 산화물 반도체의 에너지 갭을 크게 하는 기능을 갖는 원소이다. 또한, 반도체(406b)는, 아연을 함유하면 바람직하다. 산화물 반도체는, 아연을 함유하면 결정화하기 쉬워지는 경우가 있다.
단, 반도체(406b)는, 인듐을 함유하는 산화물 반도체로 한정되지 않는다. 반도체(406b)는, 예를 들면, 아연 주석 산화물, 갈륨 주석 산화물 등의, 인듐을 함유하지 않고, 아연을 함유하는 산화물 반도체, 갈륨을 함유하는 산화물 반도체, 주석을 함유하는 산화물 반도체 등이라도 상관없다.
반도체(406b)는, 예를 들면, 에너지 갭이 큰 산화물을 사용한다. 반도체(406b)의 에너지 갭은, 예를 들면, 2.5eV 이상 4.2eV 이하, 바람직하게는 2.8eV 이상 3.8eV 이하, 더욱 바람직하게는 3eV 이상 3.5eV 이하로 한다.
예를 들면, 반도체(406a) 및 반도체(406c)는, 반도체(406b)를 구성하는 산소이외의 원소 1종 이상, 또는 2종 이상으로 구성되는 산화물 반도체이다. 반도체(406b)를 구성하는 산소 이외의 원소 1종 이상, 또는 2종 이상으로 반도체(406a) 및 반도체(406c)가 구성되기 때문에, 반도체(406a)와 반도체(406b)의 계면, 및 반도체(406b)와 반도체(406c)의 계면에 있어서, 계면 준위가 형성되기 어렵다.
반도체(406a), 반도체(406b) 및 반도체(406c)는, 적어도 인듐을 함유하면 바람직하다. 또한, 반도체(406a)가 In-M-Zn 산화물일 때, In 및 M의 합을 100atomic%로 했을 때, 바람직하게는 In이 50atomic% 미만, M이 50atomic%보다 높고, 더욱 바람직하게는 In이 25atomic% 미만, M이 75atomic%보다 높게 한다. 또한, 반도체(406b)가 In-M-Zn 산화물일 때, In 및 M의 합을 100atomic%로 했을 때, 바람직하게는 In이 25atomic%보다 높고, M이 75atomic% 미만, 더욱 바람직하게는 In이 34atomic%보다 높고, M이 66atomic% 미만으로 한다. 또한, 반도체(406c)가 In-M-Zn 산화물일 때, In 및 M의 합을 100atomic%로 했을 때, 바람직하게는 In이 50atomic% 미만, M이 50atomic%보다 높고, 더욱 바람직하게는 In이 25atomic% 미만, M이 75atomic%보다 높게 한다. 또한, 반도체(406c)는, 반도체(406a)와 동종의 산화물을 사용해도 상관없다.
반도체(406b)는 반도체(406a) 및 반도체(406c)보다 전자 친화력이 큰 산화물을 사용한다. 예를 들면, 반도체(406b)로서, 반도체(406a) 및 반도체(406c)보다 전자 친화력이 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더욱 바람직하게는 0.15eV 이상 0.4eV 이하 큰 산화물을 사용한다. 또한, 전자 친화력은, 진공 준위와 전도대 하단의 에너지의 차이다.
또한, 인듐갈륨 산화물은, 작은 전자 친화력과, 높은 산소 차단성을 가진다. 이로 인해, 반도체(406c)가 인듐갈륨 산화물을 함유하면 바람직하다. 갈륨 원자 비율[Ga/(In+Ga)]은, 예를 들면, 70% 이상, 바람직하게는 80% 이상, 더욱 바람직하게는 90% 이상으로 한다.
이 때, 게이트 전압을 인가하면, 반도체(406a), 반도체(406b), 반도체(406c) 중, 전자 친화력이 큰 반도체(406b)에 채널이 형성된다.
여기에서, 반도체(406a)와 반도체(406b) 사이에는, 반도체(406a)와 반도체(406b)의 혼합 영역을 갖는 경우가 있다. 또한, 반도체(406b)와 반도체(406c) 사이에는, 반도체(406b)와 반도체(406c)의 혼합 영역을 갖는 경우가 있다. 혼합 영역은, 계면 준위 밀도가 낮아진다. 이로 인해, 반도체(406a), 반도체(406b) 및 반도체(406c)의 적층체는, 각각의 계면 근방에 있어서, 에너지가 연속적으로 변화되는(연속 접합이라고도 한다.) 밴드 구조가 된다. 또한, 도 10의 (A)는, 반도체(406a), 반도체(406b) 및 반도체(406c)가, 이 순서로 적층된 단면도이다. 도 10의 (B)는, 도 10의 (A)의 일점 쇄선 P1-P2에 대응하는 전도대 하단의 에너지(Ec)이고, 반도체(406a)보다 반도체(406c)의 전자 친화력이 큰 경우를 나타낸다. 또한, 도 10의 (C)는, 도 10의 (A)의 일점 쇄선 P1-P2에 대응하는 전도대 하단의 에너지(Ec)이며, 반도체(406a)보다 반도체(406c)의 전자 친화력이 작은 경우를 나타낸다.
이 때, 전자는 반도체(406a) 중 및 반도체(406c) 중이 아니며, 반도체(406b) 중을 주로 이동한다. 상기한 바와 같이, 반도체(406a) 및 반도체(406b)의 계면에 있어서의 계면 준위 밀도, 반도체(406b)와 반도체(406c)의 계면에 있어서의 계면 준위 밀도를 낮게 함으로써, 반도체(406b) 중에서 전자의 이동이 저해되는 경우가 적어, 트랜지스터(492)의 온 전류를 높게 할 수 있다.
트랜지스터(492)의 온 전류는, 전자의 이동을 저해하는 요인을 저감시킬수록, 높게 할 수 있다. 예를 들면, 전자의 이동을 저해하는 요인이 없는 경우, 효율적으로 전자가 이동하는 것으로 추정된다. 전자의 이동 저해는, 예를 들면, 채널 형성 영역의 물리적인 요철이 큰 경우에도 일어난다.
따라서, 트랜지스터(492)의 온 전류를 높게 하기 위해서는, 예를 들면, 반도체(406b)의 상면 또는 하면(피형성면, 여기에서는 반도체(406a))의, 1㎛×1㎛의 범위에 있어서의 자승 평균 평방근(RMS: Root Mean Square) 거칠기가 1nm 미만, 바람직하게는 0.6nm 미만, 더욱 바람직하게는 0.5nm 미만, 보다 바람직하게는 0.4nm 미만으로 하면 좋다. 또한, 1㎛×1㎛의 범위에 있어서의 평균면 거칠기(Ra라고도 한다.)가 1nm 미만, 바람직하게는 0.6nm 미만, 더욱 바람직하게는 0.5nm 미만, 보다 바람직하게는 0.4nm 미만으로 하면 좋다. 또한, 1㎛×1㎛의 범위에 있어서의 최대 고저차(Peak-Valley(P-V)라고도 한다.)가 10nm 미만, 바람직하게는 9nm 미만, 더욱 바람직하게는 8nm 미만, 보다 바람직하게는 7nm 미만으로 하면 좋다. RMS 거칠기, Ra 및 P-V는, 에스아이아이·나노테크놀로지 가부시키가이샤 제조 주사형 프로브 현미경 시스템 SPA-500 등을 사용하여 측정할 수 있다.
또는, 예를 들면, 채널이 형성되는 영역 중의 결함 준위 밀도가 높은 경우에도, 전자의 이동은 저해된다.
예를 들면, 반도체(406b)가 산소 결손(Vo라고도 표기.)을 갖는 경우, 산소 결손 사이트에 수소가 들어감으로써 도너 준위를 형성하는 경우가 있다. 이하에서는 산소 결손 사이트에 수소가 들어간 상태를 VoH라고 표기하는 경우가 있다. VoH는 전자를 산란시키기 때문에, 트랜지스터(492)의 온 전류를 저하시키는 요인이 된다. 또한, 산소 결손 사이트는, 수소가 들어가는 것보다 산소가 들어가는 편이 안정된다. 따라서, 반도체(406b) 중의 산소 결손을 저감시킴으로써, 트랜지스터(492)의 온 전류를 높게 할 수 있는 경우가 있다.
반도체(406b)의 산소 결손을 저감시키기 위해서, 예를 들면, 절연체(402)에 함유되는 과잉 산소를, 반도체(406a)를 개재하여 반도체(406b)까지 이동시키는 방법 등이 있다. 이 경우, 반도체(406a)는, 산소 투과성을 갖는 층(산소를 통과 또는 투과시키는 층)인 것이 바람직하다.
산소는, 가열 처리 등에 의해 절연체(402)로부터 방출되어, 반도체(406a) 중으로 받아들여진다. 또한, 산소는, 반도체(406a) 중의 원자간에 유리하여 존재하는 경우나, 산소 등과 결합하여 존재하는 경우가 있다. 반도체(406a)는, 밀도가 낮을수록, 즉 원자 사이에 틈이 많을수록 산소 투과성이 높아진다. 예를 들면, 또한, 반도체(406a)가 층상의 결정 구조를 가지고, 층을 가로지르는 산소의 이동이 일어나기 어려운 경우, 반도체(406a)는 적절히 결정성이 낮은 층이면 바람직하다.
절연체(402)로부터 방출된 과잉 산소(산소)를 반도체(406b)까지 도달시키기 위해서는, 반도체(406a)가 과잉 산소(산소)를 투과할 정도의 결정성을 가지면 좋다. 예를 들면, 반도체(406a)가 CAAC-OS인 경우, 층 전체가 CAAC화되어 버리면, 과잉 산소(산소)를 투과하기 어렵기 때문에, 일부에 틈을 갖는 구조로 하면 바람직하다.
도 1 등에 도시하지만, 트랜지스터(492)가 s-channel 구조를 갖는 경우, 반도체(406b) 전체에 채널이 형성된다. 따라서, 반도체(406b)가 두꺼울수록 채널 영역은 커진다. 즉, 반도체(406b)가 두꺼울수록, 트랜지스터(492)의 온 전류를 높게 할 수 있다. 예를 들면, 20nm 이상, 바람직하게는 40nm 이상, 더욱 바람직하게는 60nm 이상, 보다 바람직하게는 100nm 이상의 두께 영역을 갖는 반도체(406b)로 하면 좋다. 단, 반도체 장치의 생산성이 저하되는 경우가 있기 때문에, 예를 들면, 300nm 이하, 바람직하게는 200nm 이하, 더욱 바람직하게는 150nm 이하의 두께 영역을 갖는 반도체(406b)로 하면 좋다.
또한, 트랜지스터(492)의 온 전류를 높게 하기 위해서는, 반도체(406c)의 두께는 작을수록 바람직하다. 예를 들면, 10nm 미만, 바람직하게는 5nm 이하, 더욱 바람직하게는 3nm 이하의 영역을 갖는 반도체(406c)로 하면 좋다. 한편, 반도체(406c)는, 채널이 형성되는 반도체(406b)로, 인접하는 절연체를 구성하는 산소 이외의 원소(수소, 실리콘 등)가 들어가지 않도록 차단하는 기능을 가진다. 이로 인해, 반도체(406c)는 어느 정도의 두께를 갖는 것이 바람직하다. 예를 들면, 0.3nm 이상, 바람직하게는 1nm 이상, 더욱 바람직하게는 2nm 이상의 두께 영역을 갖는 반도체(406c)로 하면 좋다. 또한, 반도체(406c)는 절연체(402) 등으로부터 방출되는 산소의 외방 확산을 억제하기 위해서, 산소를 차단하는 성질을 가지면 바람직하다.
또한, 신뢰성을 높게 하기 위해서는, 반도체(406a)는 두껍고, 반도체(406c)는 얇은 것이 바람직하다. 예를 들면, 10nm 이상, 바람직하게는 20nm 이상, 더욱 바람직하게는 40nm 이상, 보다 바람직하게는 60nm 이상의 두께 영역을 갖는 반도체(406a)로 하면 좋다. 반도체(406a)의 두께를, 두껍게 함으로써, 인접하는 절연체와 반도체(406a)의 계면으로부터 채널이 형성되는 반도체(406b)까지의 거리를 떼어 놓을 수 있다. 단, 반도체 장치의 생산성이 저하되는 경우가 있기 때문에, 예를 들면, 200nm 이하, 바람직하게는 120nm 이하, 더욱 바람직하게는 80nm 이하의 두께 영역을 갖는 반도체(406a)로 하면 좋다.
또한, 채널이 형성되는 반도체(406b)와, 인접하는 반도체(406a)의 계면의 실리콘 농도는, 트랜지스터(492)의 전기 특성에 크게 영향을 주기 때문에, 충분히 낮은 것이 바람직하다.
예를 들면, 반도체(406b)와 반도체(406a) 사이에, 예를 들면, 2차 이온 질량분석법(SIMS: Secondary Ion Mass Spectrometry)에 있어서, 1×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 미만, 더욱 바람직하게는 2×1018atoms/㎤ 미만의 실리콘 농도가 되는 영역을 가진다. 또한, 반도체(406b)와 반도체(406c) 사이에, SIMS에 있어서, 1×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 미만, 더욱 바람직하게는 2×1018atoms/㎤ 미만의 실리콘 농도가 되는 영역을 가진다.
또한, 반도체(406b)의 수소 농도를 저감시키기 위해서, 반도체(406a) 및 반도체(406c)의 수소 농도를 저감시키면 바람직하다. 반도체(406a) 및 반도체(406c)는, SIMS에 있어서, 2×1020atoms/㎤ 이하, 바람직하게는 5×1019atoms/㎤ 이하, 보다 바람직하게는 1×1019atoms/㎤ 이하, 더욱 바람직하게는 5×1018atoms/㎤ 이하의 수소 농도가 되는 영역을 가진다. 또한, 반도체(406b)의 질소 농도를 저감시키기 위해서, 반도체(406a) 및 반도체(406c)의 질소 농도를 저감시키면 바람직하다. 반도체(406a) 및 반도체(406c)는, SIMS에 있어서, 5×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 이하, 보다 바람직하게는 1×1018atoms/㎤ 이하, 더욱 바람직하게는 5×1017atoms/㎤ 이하의 질소 농도가 되는 영역을 가진다.
상기의 3층 구조는 일례이다. 예를 들면, 반도체(406a) 또는 반도체(406c)가 없는 2층 구조로 해도 상관없다. 또는, 반도체(406a) 위 또는 아래, 또는 반도체(406c) 위 또는 아래에, 반도체(406a), 반도체(406b) 및 반도체(406c)로서 예시한 반도체 중 어느 하나를 갖는 4층 구조로 해도 상관없다. 또는, 반도체(406a) 위, 반도체(406a) 아래, 반도체(406c) 위, 반도체(406c) 아래의 어느 2부분 이상에, 반도체(406a), 반도체(406b) 및 반도체(406c)로서 예시한 반도체 중 어느 하나를 갖는 n층 구조(n은 5 이상의 정수)로 해도 상관없다.
도전체(416a)(및/또는 도전체(416b))의, 적어도 일부(또는 전부)는, 반도체(406b) 등의 반도체의, 표면, 측면, 상면, 및/또는 하면의 적어도 일부(또는 전부)에 설치되어 있다.
또는, 도전체(416a)(및/또는 도전체(416b))의, 적어도 일부(또는 전부)는, 반도체(406b) 등의 반도체의, 표면, 측면, 상면, 및/또는, 하면의 적어도 일부(또는 전부)와 접하고 있다. 또는, 도전체(416a)(및/또는 도전체(416b))의, 적어도 일부(또는 전부)는, 반도체(406b) 등의 반도체의 적어도 일부(또는 전부)와, 접하고 있다.
또는, 도전체(416a)(및/또는 도전체(416b))의, 적어도 일부(또는 전부)는, 반도체(406b) 등의 반도체의, 표면, 측면, 상면, 및/또는, 하면의 적어도 일부(또는 전부)와, 전기적으로 접속되어 있다. 또는, 도전체(416a)(및/또는 도전체(416b))의, 적어도 일부(또는 전부)는, 반도체(406b) 등의 반도체의 적어도 일부(또는 전부)와, 전기적으로 접속되어 있다.
또는, 도전체(416a)(및/또는 도전체(416b))의, 적어도 일부(또는 전부)는, 반도체(406b) 등의 반도체의, 표면, 측면, 상면, 및/또는 하면의 적어도 일부(또는 전부)에, 근접하여 배치되어 있다. 또는, 도전체(416a)(및/또는 도전체(416b))의, 적어도 일부(또는 전부)는, 반도체(406b) 등의 반도체의 적어도 일부(또는 전부)에, 근접하여 배치되어 있다.
또는, 도전체(416a)(및/또는 도전체(416b))의, 적어도 일부(또는 전부)는, 반도체(406b) 등의 반도체의, 표면, 측면, 상면, 및/또는 하면의 적어도 일부(또는 전부)의 옆측에 배치되어 있다. 또는, 도전체(416a)(및/또는 도전체(416b))의, 적어도 일부(또는 전부)는, 반도체(406b) 등의 반도체의 적어도 일부(또는 전부)의 옆측에 배치되어 있다.
또는, 도전체(416a)(및/또는 도전체(416b))의, 적어도 일부(또는 전부)는, 반도체(406b) 등의 반도체의, 표면, 측면, 상면, 및/또는 하면의 적어도 일부(또는 전부)에 대해 비스듬한 상측에 배치되어 있다. 또는, 도전체(416a)(및/또는 도전체(416b))의, 적어도 일부(또는 전부)는, 반도체(406b) 등의 반도체의 적어도 일부(또는 전부)에 대해 비스듬한 상측에 배치되어 있다.
또는, 도전체(416a)(및/또는 도전체(416b))의, 적어도 일부(또는 전부)는, 반도체(406b) 등의 반도체의, 표면, 측면, 상면, 및/또는 하면의 적어도 일부(또는 전부)의 상측에 배치되어 있다. 또는, 도전체(416a)(및/또는 도전체(416b))의, 적어도 일부(또는 전부)는, 반도체(406b) 등의 반도체의 적어도 일부(또는 전부)의 상측에 배치되어 있다.
도 1 등에서는 소스 전극 및 드레인 전극으로서 기능하는 도전체(416a) 및 도전체(416b)가 반도체(406b)의 상면에만 접하는 예를 도시했지만, 본 발명의 일 형태에 따른 트랜지스터의 구조는 이것으로 한정되지 않는다. 예를 들면, 도전체(416a) 및 도전체(416b)가 반도체(406b)의 상면 및 측면, 절연체(402)의 상면 등과 접하는 구조라도 상관없다.
도 1에 도시하는 트랜지스터는, 도전체(416a) 및 도전체(416b)는, 반도체(406b)의 측면과 접하지 않는다. 따라서, 게이트 전극으로서의 기능을 갖는 도전체(404)로부터 반도체(406b)의 측면을 향하여 인가되는 전계가, 도전체(416a) 및 도전체(416b)에 의해 차폐되기 어려운 구조이다. 또한, 도전체(416a) 및 도전체(416b)는 절연체(402)의 상면과 접하지 않는다. 이로 인해, 절연체(402)로부터 방출되는 과잉 산소(산소)가 도전체(416a) 및 도전체(416b)를 산화시키기 위해서 소비되지 않는다. 따라서, 도 1에 도시하는 트랜지스터는, 절연체(402)로부터 방출되는 과잉 산소(산소)를, 반도체(406b)의 산소 결손을 저감시키기 위해서 효율적으로 이용할 수 있는 구조이다. 즉, 도 1에 도시하는 구조의 트랜지스터는, 높은 온 전류, 높은 전계 효과 이동도, 낮은 임계 미만 스윙값, 높은 신뢰성 등을 갖는 우수한 전기 특성의 트랜지스터이다.
도 1 등에 도시하는 절연체(401)는, 트랜지스터(491)와, 트랜지스터(492) 등 사이에 설치된다. 절연체(401)로서는, 예를 들면, 알루미늄을 함유하는 산화물, 예를 들면 산화 알루미늄을 사용한다. 절연체(401)는, 산소 및 수소를 차단하는 절연체이지만, 밀도가 3.2g/㎤ 미만인 산화 알루미늄은, 특히 수소를 차단하는 기능이 높기 때문에 바람직하다. 또는, 결정성이 낮은 산화 알루미늄은, 특히 수소를 차단하는 기능이 높기 때문에 바람직하다.
예를 들면, 트랜지스터(491)가 실리콘을 사용한 트랜지스터인 경우, 수소를 외부에서 공급함으로써 실리콘의 댕글링 본드를 저감시킬 수 있기 때문에, 트랜지스터의 전기 특성이 향상되는 경우가 있다. 수소의 공급은, 예를 들면, 수소를 함유하는 분위기 하에 있어서의 가열 처리에 의해 행하면 좋다. 또는, 예를 들면, 수소를 함유하는 절연체를 트랜지스터(491)의 근방에 배치하고, 가열 처리를 행함으로써, 상기 수소를 확산시켜 트랜지스터(491)에 공급해도 상관없다. 구체적으로는, 트랜지스터(491) 위의 절연체(478)를 수소를 함유하는 절연체로 하면 바람직하다. 또한, 절연체(478)는 단층 구조 또는 적층 구조로 해도 상관없다. 예를 들면, 산화 질화 실리콘 또는 산화 실리콘과, 질화 산화 실리콘 또는 질화 실리콘을 갖는 적층 구조 등으로 하면 좋다.
수소를 함유하는 절연체는, 예를 들면, TDS 분석으로, 100℃ 이상 700℃ 이하 또는 100℃ 이상 500℃ 이하의 표면 온도의 범위에서 1×1018atoms/㎤ 이상, 1×1019atoms/㎤ 이상 또는 1×1020atoms/㎤ 이상의 수소(수소 원자수 환산)를 방출하는 경우도 있다.
그런데, 절연체(478)로부터 확산된 수소는, 절연체(478)의 개구부에 설치된 도전체(469), 절연체(478) 위의 도전체(474a) 및 도전체(474b), 도전체(474) 위의 도전체(421) 등을 개재하여, 트랜지스터(492)의 근방까지 도달하는 경우가 있지만, 절연체(401)가 수소를 차단하는 기능을 갖기 때문에, 트랜지스터(492)까지 도달하는 수소는 근소하다. 수소는, 산화물 반도체 중에서 캐리어 트랩이나 캐리어 발생원이 되어 트랜지스터(492)의 전기 특성을 열화시키는 경우가 있다. 이로 인해, 절연체(401)에 의해 수소를 차단하는 것은 반도체 장치의 성능 및 신뢰성을 높이기 위해 중요한 의미를 가진다. 또한, 도전체(469) 등의 개구부를 매립하여 설치되는 도전체는, 트랜지스터, 용량 소자 등의 각 소자간을 전기적으로 접속하는 기능을 가진다.
한편, 예를 들면, 트랜지스터(492)에 외부에서 산소를 공급함으로써, 산화물 반도체의 산소 결손을 저감시킬 수 있기 때문에, 트랜지스터의 전기 특성이 향상되는 경우가 있다. 산소의 공급은, 예를 들면, 산소를 함유하는 분위기 하에 있어서의 가열 처리에 의해 행하면 좋다. 또는, 예를 들면, 과잉 산소(산소)를 함유하는 절연체를 트랜지스터(492)의 근방에 배치하고, 가열 처리를 행함으로써, 상기 산소를 확산시켜, 트랜지스터(492)에 공급해도 상관없다. 여기에서는, 트랜지스터(492)의 절연체(402)가 과잉 산소를 함유하는 절연체를 사용한다.
확산된 산소는, 각 층을 개재하여 트랜지스터(491)까지 도달하는 경우가 있지만, 절연체(401)가 산소를 차단하는 기능을 갖기 때문에, 트랜지스터(491)까지 도달하는 산소는 근소하다. 트랜지스터(491)가 실리콘을 사용한 트랜지스터인 경우, 실리콘 중에 산소가 혼입됨으로써 실리콘의 결정성을 저하시키는 경우나, 캐리어의 이동을 저해시키는 요인이 되는 경우가 있다. 이로 인해, 절연체(401)에 의해 산소를 차단하는 것은 반도체 장치의 성능 및 신뢰성을 높이기 위해 중요한 의미를 가진다.
또한, 도 1 등에 있어서, 반도체 장치는, 트랜지스터(492) 위에 절연체(408)를 가지면 바람직하다. 절연체(408)는 산소 및 수소를 차단하는 기능을 가진다. 절연체(408)는, 예를 들면, 절연체(401)에 관한 기재를 참조한다. 절연체(408)는 예를 들면, 반도체(406a) 및/또는 반도체(406c)보다, 산소 및 수소를 차단하는 기능이 높다.
반도체 장치가 절연체(408)를 가짐으로써, 산소가 트랜지스터(492)로부터 외방 확산되는 것을 억제할 수 있다. 따라서, 절연체(402) 등에 함유되는 과잉 산소(산소)의 양에 대해, 트랜지스터(492)로 효과적으로 산소를 공급할 수 있다. 또한, 절연체(408)는 절연체(408)보다 위에 설치된 층이나 반도체 장치의 외부로부터 혼입되는 수소를 함유하는 불순물을 차단하기 때문에, 불순물의 혼입에 의해 트랜지스터(492)의 전기 특성이 열화되는 것을 억제할 수 있다.
또한, 편의상, 절연체(401) 및/또는 절연체(408)를 트랜지스터(492)와 구별하여 설명했지만, 트랜지스터(492)의 일부라도 상관없다.
또한, 도전체(421a)와 도전체(417)는, 절연체(419)를 사이에 개재하여 용량 소자(493)의 양 전극을 형성한다.
또한, 반도체 장치는, 절연체(408) 위에는, 절연체(418)를 가져도 상관없다. 또한, 반도체 장치는 절연체(418)에 형성된 개구부에 설치된 도전체(421a) 및 도전체(421b)를 개재하여 트랜지스터(492)와 각각 전기적으로 접속하는, 도전체(424a) 및 도전체(424b)를 가져도 상관없다.
<반도체 장치의 제작 방법>
다음에, 도 1에 도시하는 반도체 장치의 제작 방법에 관해서 도 11 내지 도 17을 사용하여 설명한다. 한편, 도 1의 좌측 도면은, 트랜지스터(491)와, 트랜지스터(492)의 채널 길이 방향의 단면도를 도시하고 있다. 도 1의 우측 도면은, 도 1의 좌측 도면 중에 일점 쇄선(a-a')에 있어서의 단면도이다. 따라서, 우측 도면은, 트랜지스터(492)의 도전체(404)의 중심을 통과하는 평면에 있어서의, 트랜지스터(492)의 채널 폭 방향의 단면도를 도시하고 있다.
우선, 반도체 기판(400) 위에 트랜지스터(491)를 형성한다. 트랜지스터(491) 위에 절연체(478)를 성막하고, 화학적 기계 연마(Chemical Mechanical Polishing: CMP)를 사용하여 절연체 표면의 평탄화 처리를 행한다. 평탄화 처리는, CMP 처리를 사용했지만, 다른 처리를 사용해도 좋다. 또는, CMP 처리와, 에칭(드라이 에칭, 웨트 에칭) 처리나 플라즈마 처리 등을 조합해도 좋다(도 11의 (A) 참조).
또한, 반도체 기판(400)은, 실리콘이나 탄화 실리콘을 재료로 한 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등으로 이루어지는 화합물 반도체 기판, SOI(Silicon On Insulators) 기판 등을 사용할 수도 있다.
절연체(478)에 접촉 홀을 포토리소그래피법과 드라이 에칭법을 사용하여 형성한다. 다음에 접촉 홀 내에 도전체(469)를 매립하고, CMP 처리를 행하여, 절연체(478) 위의 도전체를 제거한다. 도전체는 스퍼터링법, 화학 기상 성장(CVD: Chemical Vapor Deposition)법, 원자층 퇴적(ALD: Atomic Layer Deposition))법 등을 사용하여 성막하면 좋다. 절연체(478) 위의 도전체를 제거하는데, CMP 처리를 사용했지만, 다른 처리를 사용해도 좋다. 또는, CMP 처리와, 에칭(드라이 에칭, 웨트 에칭) 처리나 플라즈마 처리 등을 조합해도 좋다. 다음에, 절연체(478) 위에 도전체(474)를 성막하고, 포토리소그래피법과 드라이 에칭법에 의해 도전체(474a) 및 도전체(474b)를 형성한다. 도전체(474)는 스퍼터링법, CVD법, ALD법 등을 사용하여 성막하면 좋다. 또한 도전체(474) 위에 절연체(480)를 성막하고, CMP 처리를 사용하여 절연체 표면의 평탄화 처리를 행한다. 평탄화 처리는, CMP 처리를 사용했지만, 다른 처리를 사용해도 좋다. 또는, CMP 처리와, 에칭(드라이 에칭, 웨트 에칭) 처리나 플라즈마 처리 등을 조합해도 좋다(도 11의 (B) 참조).
다음에 절연체(480) 위에 도전체를 성막하고, 포토리소그래피법과, 드라이 에칭법에 의해 도전체(417)를 형성한다. 도전체(417)는 스퍼터링법, CVD법, ALD법 등을 사용하여 성막하면 좋다. 다음에, 절연체(482)를 성막하고, CMP 처리를 사용하여 절연체 표면의 평탄화 처리를 행한다. 평탄화 처리 등에 의해, 도전체(417) 상면의 일부를 노출시킨다. 구체적으로는, 도전체(417)의 상면이 절연체(482)의 상면과 동일 평면이 되도록 평탄화 처리를 행하면 좋다. 이와 같이, 예를 들면, 기판 이면 등의 기준면과 평행이 되도록 절연체 등을 상면으로부터 제거하여, 도전체 등 상면의 일부를 노출시키는 것을, 상단면 노출이라고 부르는 경우가 있다. 평탄화 처리는, CMP 처리를 사용했지만, 다른 처리를 사용해도 좋다. 또는, CMP 처리와, 에칭(드라이 에칭, 웨트 에칭) 처리나 플라즈마 처리 등을 조합해도 좋다(도 11의 (C) 참조).
다음에 절연체(482) 위에 도전체를 성막한다. 포토리소그래피법과, 드라이 에칭법에 의해 도전체(413)와, 도전체(445)를 형성한다. 도전체는 스퍼터링법, CVD법, ALD법 등을 사용하여 성막하면 좋다. 다음에, 절연체(484)를 성막하고, CMP 처리를 사용하여 절연체 표면의 평탄화 처리를 행한다. 이 때, 도전체(413)와 도전체(445)의 상면이 절연체(484)의 상면과 동일 평면이 되도록, 도전체(413)와 도전체(445)의 상단면 노출을 행한다. 도전체(417)와 도전체(445)가 전기적으로 접속된다. 평탄화 처리는, CMP 처리를 사용했지만, 다른 처리를 사용해도 좋다. 또는, CMP 처리와, 에칭(드라이 에칭, 웨트 에칭) 처리나 플라즈마 처리 등을 조합해도 좋다(도 12의 (A) 참조.).
다음에, 절연체(401)와, 절연체(402)를 성막한다. 절연체(401)와, 절연체(402)는, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 사용하여 성막하면 좋다. 또한, 여기에서는, 절연체(402)는, CMP 처리 등에 의해, 상면부터 평탄화하는 경우에 관해서 설명한다. 절연체(402)의 상면을 평탄화함으로써, 나중의 공정이 용이해져, 트랜지스터(492)의 제조 수율을 높게 할 수 있다. 예를 들면, CMP법에 의해, 절연체(402)의 RMS 거칠기를 1nm 이하, 바람직하게는 0.5nm 이하, 더욱 바람직하게는 0.3nm 이하로 한다. 또는, 1㎛×1㎛의 범위에 있어서의 Ra를 1nm 미만, 바람직하게는 0.6nm 미만, 더욱 바람직하게는 0.5nm 미만, 보다 바람직하게는 0.4nm 미만으로 한다. 또는, 1㎛×1㎛의 범위에 있어서의 P-V를 10nm 미만, 바람직하게는 9nm 미만, 더욱 바람직하게는 8nm 미만, 보다 바람직하게는 7nm 미만으로 한다. 단, 본 발명의 일 형태에 따른 트랜지스터(492)는, 절연체(402)의 상면을 평탄화한 경우로 한정되지 않는다.
절연체(402)는 과잉 산소를 함유시키도록 성막하면 좋다. 또는, 절연체(402)의 성막후에 산소를 첨가해도 상관없다. 산소의 첨가는, 예를 들면, 이온 주입법에 의해, 가속 전압을 2kV 이상 100kV 이하로 하고, 도즈량을 5×1014ions/㎠이상 5×1016ions/㎠ 이하로 하여 행하면 좋다.
또한, 절연체(402)를 적층막으로 구성하는 경우에는, 각각의 막을, 상기와 같은 성막 방법을 사용하고, 상이한 성막 방법으로 성막해도 좋다. 예를 들면, 1층째의 막을 CVD법으로 성막하고, 2층째의 막을 ALD법으로 성막해도 좋다. 또는, 1층째의 막을 스퍼터링법으로 성막하고, 2층째의 막을 ALD법으로 성막해도 좋다. 이와 같이, 각각 상이한 성막 방법을 사용함으로써, 각 층의 막에 상이한 기능이나 성질을 갖게 할 수 있다. 그리고, 이들 막을 적층함으로써, 적층막 전체로서, 보다 적절한 막을 구성할 수 있다.
즉, n층째(n은 자연수)의 막을, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등 중 적어도 하나의 방법으로 성막하고, n+1층째의 막을, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등 중 적어도 하나의 방법으로 성막한다. 또한, n층째의 막과, n+1층째의 막에서, 성막 방법이 동일해도 상이해도 좋다. 또한, n층째의 막과 n+2층째의 막에서, 성막 방법이 동일해도 좋다. 또는, 모든 막에 있어서, 성막 방법이 동일해도 좋다(도 12의 (B) 참조).
다음에, 반도체(406a)와, 반도체(406b)를 이 순서로 성막한다. 반도체(406a)와, 반도체(406b)는 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 사용하여 성막하면 좋다.
또한, 반도체(406a) 및 반도체(406b)로서, In-Ga-Zn 산화물층을 MOCVD법에 의해 성막하는 경우, 원료 가스로서 트리메틸인듐, 트리메틸갈륨 및 디메틸아연 등을 사용하면 좋다. 또한, 상기 원료 가스의 조합으로 한정되지 않으며, 트리메틸인듐 대신 트리에틸인듐 등을 사용해도 좋다. 또한, 트리메틸갈륨 대신 트리에틸갈륨 등을 사용해도 좋다. 또한, 디메틸아연 대신 디에틸아연 등을 사용해도 좋다.
다음에, 제 1 가열 처리를 행하면 바람직하다. 제 1 가열 처리는, 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하로 행하면 좋다. 제 1 가열 처리는, 불활성 가스 분위기, 또는 산화성 가스를 10ppm 이상, 1% 이상 또는 10% 이상 함유하는 분위기에서 행한다. 제 1 가열 처리는 감압 상태에서 행해도 좋다. 또는, 제 1 가열 처리는, 불활성 가스 분위기에서 가열 처리한 후에, 탈리된 산소를 보충하기 위해서 산화성 가스를 10ppm 이상, 1% 이상 또는 10% 이상 함유하는 분위기에서 가열 처리를 행해도 좋다. 제 1 가열 처리에 의해, 반도체(406a), 및 반도체(406b)의 결정성을 높이는 것이나, 수소나 물 등의 불순물을 제거하는 것 등을 할 수 있다.
다음에, 도전체(416)를 성막한다. 도전체(416)는 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 사용하여 성막하면 좋다.
도전체(416a) 및 도전체(416b)는, 도전체(416)를 성막한 후에, 도전체(416)의 일부를 에칭함으로써 형성된다. 따라서, 도전체(416)의 성막시에, 반도체(406b)에 손상를 부여하지 않는 성막 방법을 사용하면 바람직하다. 즉, 도전체(416)의 성막에는, MCVD법 등을 사용하면 바람직하다.
또한, 도전체(416)를 적층막으로 구성하는 경우에는, 각각의 막을, 스퍼터링법, CVD법(플라즈마 CVD법, 열 CVD법, MCVD법, MOCVD법 등), MBE법, PLD법, ALD법 등과 같은 성막 방법을 사용하고, 상이한 성막 방법으로 성막해도 좋다. 예를 들면, 1층째의 막을 MOCVD법으로 성막하고, 2층째의 막을 스퍼터링법으로 성막해도 좋다. 또는, 1층째의 막을 ALD법으로 성막하고, 2층째의 막을 MOCVD법으로 성막해도 좋다. 또는, 1층째의 막을 ALD법으로 성막하고, 2층째의 막을 스퍼터링법으로 성막해도 좋다. 또는, 1층째의 막을 ALD법으로 성막하고, 2층째의 막을 스퍼터링법으로 성막하고, 3층째의 막을 ALD법으로 성막해도 좋다. 이와 같이, 각각, 상이한 성막 방법을 사용함으로써, 각 층의 막에 상이한 기능이나 성질을 갖게 할 수 있다. 그리고, 이들 막을 적층함으로써, 적층막 전체적으로, 보다 적절한 막을 구성할 수 있다.
즉, 도전체(416)를 적층막으로 구성하는 경우에는, 예를 들면, n층째의 막을, 스퍼터링법, CVD법(플라즈마 CVD법, 열 CVD법, MCVD법, MOCVD법 등), MBE법, PLD법, ALD법 등 중 적어도 하나의 방법으로 성막하고, n+1층째의 막을, 스퍼터링법, CVD법(플라즈마 CVD법, 열 CVD법, MCVD법, MOCVD법 등), MBE법, PLD법, ALD법 등 중 적어도 하나의 방법으로 성막하고, n층째의 막과, n+1층째의 막에서, 성막 방법이 상이해도 좋다(n은 자연수). 또한, n층째의 막과 n+2층째의 막에서, 성막 방법이 동일해도 좋다. 또는, 모든 막에 있어서, 성막 방법이 동일해도 좋다.
또한, 도전체(416), 또는 도전체(416)의 적층막 중의 적어도 1개의 막과, 반도체(406a)가 되는 반도체, 또는 반도체(406b)가 되는 반도체는, 동일한 성막 방법을 사용해도 좋다. 예를 들면, 어느 쪽도, ALD법을 사용해도 좋다. 이것에 의해, 대기에 접촉시키지 않고 성막할 수 있다. 그 결과, 불순물의 혼입을 방지할 수 있다.
또한, 도전체(416), 또는 도전체(416)의 적층막 중의 적어도 1개의 막과, 반도체(406a)가 되는 반도체, 또는 반도체(406b)가 되는 반도체와, 절연체(402), 또는 절연체(402)의 적층막 중의 적어도 1개의 막은, 동일한 성막 방법을 사용해도 좋다. 예를 들면, 어느 것이나, 스퍼터링법을 사용해도 좋다. 이것에 의해, 대기에 접촉시키지 않고 성막할 수 있다. 그 결과, 불순물의 혼입을 방지할 수 있다. 단, 본 발명의 일 형태에 따른 반도체 장치의 제작 방법은, 이들로 한정되지 않는다.
다음에, 포토리소그래피법과 드라이 에칭법에 의해 도전체를 에칭하고, 도전체(416)를 형성한다. 도전체(416)는, 나중에 트랜지스터(492)의 소스 전극 및 드레인 전극으로서의 기능을 갖는 도전체(416a) 및 도전체(416b)가 되기 때문에, 트랜지스터(492)의 온 전류를 크게 하기 위해서는 어느 정도의 두께가 있는 편이 바람직하다. 따라서, 예를 들면, 5nm 이상 30nm 이하, 바람직하게는 5nm 이상 20nm 이하, 더욱 바람직하게는 5nm 이상 15nm 이하의 두께 영역을 갖는 도전체(416)로 하면 좋다.
다음에, 도전체(416)를 마스크로 사용하여, 반도체(406b) 및 반도체(406a)를 에칭하고, 반도체(406a) 및 반도체(406b)를 형성한다. 이 때, 절연체(402)까지 에칭하면, s-channel 구조가 형성되기 쉬워진다(도 13 참조).
다음에, 도전체(416)의 일부를 에칭하고, 도전체(416a) 및 도전체(416b)를 형성한다. 이와 같이, 반도체(406a) 및 반도체(406b)를 에칭하기 위한 마스크로서 형성된 도전체(416)는, 트랜지스터(492)의 소스 전극 및 드레인 전극으로서의 기능을 갖는 도전체(416a) 및 도전체(416b)가 된다. 도전체(416a) 및 도전체(416b)가 되는 도전체(416)를 마스크로서도 사용하기 때문에, 트랜지스터(492)를 제작하기 위한 공정수를 저감시킬 수 있다. 또한, 트랜지스터(492)는 도전체(416a) 및 도전체(416b)의 점유 면적을 작게 할 수 있기 때문에, 미세한 반도체 장치에 적합한 구조이다.
다음에, 반도체(406c)가 되는 반도체를 성막한다. 반도체(406c)가 되는 반도체는, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 사용하여 성막하면 좋다.
또한, 반도체(406c)가 되는 반도체로서, In-Ga-Zn 산화물층을 MOCVD법에 의해 성막하는 경우, 원료 가스로서 트리메틸인듐, 트리메틸갈륨 및 디메틸아연 등을 사용하면 좋다. 또한, 상기 원료 가스의 조합으로 한정되지 않고, 트리메틸인듐 대신 트리에틸인듐 등을 사용해도 좋다. 또한, 트리메틸갈륨 대신 트리에틸갈륨 등을 사용해도 좋다. 또한, 디메틸아연 대신 디에틸아연 등을 사용해도 좋다.
다음에, 제 2 가열 처리를 행해도 상관없다. 예를 들면, 반도체(406a)로서, 반도체(406c)가 되는 반도체보다 산소 투과성이 높은 반도체를 선택한다. 즉, 반도체(406c)가 되는 반도체로서, 반도체(406a)보다 산소 투과성이 낮은 반도체를 선택한다. 환언하면, 반도체(406a)로서, 산소를 투과하는 기능을 갖는 반도체를 선택한다. 또한, 반도체(406c)가 되는 반도체로서, 산소를 차단하는 기능을 갖는 반도체를 선택한다. 이 때, 제 2 가열 처리를 행으로써, 반도체(406a)를 개재하여, 절연체(402)에 함유되는 과잉 산소가 반도체(406b)까지 이동한다. 반도체(406b)는 반도체(406c)가 되는 반도체로 피복되어 있기 때문에, 과잉 산소의 외방 확산이 일어나기 어렵다. 이로 인해, 이 타이밍으로 제 2 가열 처리를 행함으로써, 효율적으로 반도체(406b)의 결함(산소 결손)을 저감시킬 수 있다. 또한, 제 2 가열 처리는, 절연체(402) 중의 과잉 산소(산소)가 반도체(406b)까지 확산되는 온도로 행하면 좋다. 예를 들면, 제 1 가열 처리에 관한 기재를 참조해도 상관없다. 또는, 제 2 가열 처리는, 제 1 가열 처리보다 낮은 온도가 바람직하다. 제 1 가열 처리와 제 2 가열 처리의 온도차는, 20℃ 이상 150℃ 이하, 바람직하게는 40℃ 이상 100℃ 이하로 한다. 이것에 의해, 절연체(402)로부터 여분으로 과잉 산소(산소)가 방출되는 것을 억제할 수 있다.
다음에, 절연체(412)가 되는 절연체를 성막한다. 절연체(412)가 되는 절연체는, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 사용하여 성막하면 좋다.
또한, 절연체(412)가 되는 절연체를 적층막으로 구성하는 경우에는, 각각의 막을, 스퍼터링법, CVD법(플라즈마 CVD법, 열 CVD법, MCVD법, MOCVD법 등), MBE법, PLD법, ALD법 등과 같은 성막 방법을 사용하고, 상이한 성막 방법으로 성막해도 좋다. 예를 들면, 1층째의 막을 MOCVD법으로 성막하고, 2층째의 막을 스퍼터링법으로 성막해도 좋다. 또는, 1층째의 막을 ALD법으로 성막하고, 2층째의 막을 MOCVD법으로 성막해도 좋다. 또는, 1층째의 막을 ALD법으로 성막하고, 2층째의 막을 스퍼터링법으로 성막해도 좋다. 또는, 1층째의 막을 ALD법으로 성막하고, 2층째의 막을 스퍼터링법으로 성막하고, 3층째의 막을 ALD법으로 성막해도 좋다. 이와 같이, 각각, 상이한 성막 방법을 사용함으로써, 각 층의 막에 상이한 기능이나 성질을 갖게 할 수 있다. 그리고, 이들 막을 적층함으로써, 적층막 전체적으로, 보다 적절한 막을 구성할 수 있다.
즉, 절연체(412)가 되는 절연체를 적층막으로 구성하는 경우에는, 예를 들면, n층째의 막을, 스퍼터링법, CVD법(플라즈마 CVD법, 열 CVD법, MCVD법, MOCVD법 등), MBE법, PLD법, ALD법 등 중 적어도 하나의 방법으로 성막하고, n+1층째의 막을, 스퍼터링법, CVD법(플라즈마 CVD법, 열 CVD법, MCVD법, MOCVD법 등), MBE법, PLD법, ALD법 등 중 적어도 하나의 방법으로 성막하고, n층째의 막과, n+1층째의 막에서, 성막 방법이 상이해도 좋다(n은 자연수). 또한, n층째의 막과 n+2층째의 막에서, 성막 방법이 동일해도 좋다. 또는, 모든 막에 있어서, 성막 방법이 동일해도 좋다.
다음에, 제 3 가열 처리를 행해도 상관없다. 예를 들면, 반도체(406a)로서, 반도체(406c)가 되는 반도체보다 산소 투과성이 높은 반도체를 선택한다. 즉, 반도체(406c)가 되는 반도체로서, 반도체(406a)보다 산소 투과성이 낮은 반도체를 선택한다. 또한, 반도체(406c)가 되는 반도체로서, 산소를 차단하는 기능을 갖는 반도체를 선택한다. 또는, 예를 들면, 반도체(406a)로서, 절연체(412)가 되는 절연체보다 산소 투과성이 높은 반도체를 선택한다. 즉, 절연체(412)가 되는 절연체로서, 반도체(406a)보다 산소 투과성이 낮은 반도체를 선택한다. 환언하면, 반도체(406a)로서, 산소를 투과하는 기능을 갖는 반도체를 선택한다. 또한, 절연체(412)가 되는 절연체로서, 산소를 차단하는 기능을 갖는 절연체를 선택한다. 이 때, 제 3 가열 처리를 행함으로써, 반도체(406a)를 개재하여, 절연체(402)에 함유되는 과잉 산소가 반도체(406b)까지 이동한다. 반도체(406b)는 반도체(406c)가 되는 반도체 및 절연체(412)가 되는 절연체로 피복되어 있기 때문에, 과잉 산소의 외방 확산이 일어나기 어렵다. 이로 인해, 이 타이밍에 제 3 가열 처리를 행함으로써, 효율적으로 반도체(406b)의 결함(산소 결손)을 저감시킬 수 있다. 또한, 제 3 가열 처리는, 절연체(402) 중의 과잉 산소(산소)가 반도체(406b)까지 확산되는 온도로 행하면 좋다. 예를 들면, 제 1 가열 처리에 관한 기재를 참조해도 상관없다. 또는, 제 3 가열 처리는, 제 1 가열 처리보다 낮은 온도가 바람직하다. 제 1 가열 처리와 제 3 가열 처리의 온도차는, 20℃ 이상 150℃ 이하, 바람직하게는 40℃ 이상 100℃ 이하로 한다. 이것에 의해, 절연체(402)로부터 여분으로 과잉 산소(산소)가 방출되는 것을 억제할 수 있다. 또한, 절연체(412)가 되는 절연체가 산소를 차단하는 기능을 갖는 경우, 반도체(406c)가 되는 반도체가 산소를 차단하는 기능을 갖지 않아도 상관없다.
다음에, 도전체(404)가 되는 도전체를 성막한다. 도전체(404)가 되는 도전체는, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 사용하여 성막하면 좋다.
절연체(412)가 되는 절연체는, 트랜지스터(492)의 게이트 절연체로서 기능한다. 따라서 도전체(404)가 되는 도전체의 성막시에, 절연체(412)가 되는 절연체에 손상를 주지 않는 성막 방법을 사용하면 바람직하다. 즉, 상기 도전체의 성막에는, MCVD법 등을 사용하면 바람직하다.
또한, 도전체(404)가 되는 도전체를 적층막으로 구성하는 경우에는, 각각의 막을, CVD법(플라즈마 CVD법, 열 CVD법, MCVD법, MOCVD법 등), MBE법, PLD법, ALD법 등과 같은 성막 방법을 사용하고, 상이한 성막 방법으로 성막해도 좋다. 예를 들면, 1층째의 막을 MOCVD법으로 성막하고, 2층째의 막을 스퍼터링법으로 성막해도 좋다. 또는, 1층째의 막을 ALD법으로 성막하고, 2층째의 막을 MOCVD법으로 성막해도 좋다. 또는, 1층째의 막을 ALD법으로 성막하고, 2층째의 막을 스퍼터링법으로 성막해도 좋다. 또는, 1층째의 막을 ALD법으로 성막하고, 2층째의 막을 스퍼터링법으로 성막하고, 3층째의 막을 ALD법으로 성막해도 좋다. 이와 같이, 각각, 상이한 성막 방법을 사용함으로써, 각 층의 막에 상이한 기능이나 성질을 갖게 할 수 있다. 그리고, 이들 막을 적층함으로써, 적층막 전체적으로, 보다 적절한 막을 구성할 수 있다.
즉, 도전체(404)가 되는 도전체를 적층막으로 구성하는 경우에는, 예를 들면, n층째의 막을, CVD법(플라즈마 CVD법, 열 CVD법, MCVD법, MOCVD법 등), MBE법, PLD법, ALD법 등 중 적어도 하나의 방법으로 성막하고, n+1층째의 막을, CVD법(플라즈마 CVD법, 열 CVD법, MCVD법, MOCVD법 등), MBE법, PLD법, ALD법 등 중 적어도 하나의 방법으로 성막하고, n층째의 막과, n+1층째의 막에서, 성막 방법이 상이해도 좋다(n은 자연수). 또한, n층째의 막과 n+2층째의 막에서, 성막 방법이 동일해도 좋다. 또는, 모든 막에 있어서, 성막 방법이 동일해도 좋다.
또한, 도전체(404)가 되는 도전체, 또는 도전체(404)가 되는 도전체의 적층막 중 적어도 하나의 막과, 절연체(412)가 되는 절연체, 또는 절연체(412)가 되는 절연체의 적층막 중의 적어도 하나의 막은, 동일한 성막 방법을 사용해도 좋다. 예를 들면, 어느 쪽도, ALD법을 사용해도 좋다. 이것에 의해, 대기에 접촉시키지 않고 성막할 수 있다. 그 결과, 불순물의 혼입을 방지할 수 있다. 또는, 예를 들면, 절연체(412)가 되는 절연체와 접하는 도전체(404)가 되는 도전체와, 도전체(404)가 되는 도전체와 접하는 절연체(412)가 되는 절연체는, 동일한 성막 방법을 사용해도 좋다. 이것에 의해, 동일한 챔버에서 성막할 수 있다. 그 결과, 불순물의 혼입을 방지할 수 있다.
또한, 도전체(404)가 되는 도전체, 또는 도전체(404)가 되는 도전체의 적층막 중의 적어도 하나의 막과, 절연체(412)가 되는 절연체, 또는 절연체(412)가 되는 절연체의 적층막 중의 적어도 하나의 막은 동일한 성막 방법을 사용해도 좋다. 예를 들면, 어느 것이나, 스퍼터링법을 사용해도 좋다. 이것에 의해, 대기에 접촉시키지 않고 성막할 수 있다. 그 결과, 불순물의 혼입을 방지할 수 있다.
다음에, 도전체(404)가 되는 도전체의 일부를 에칭하여 도전체(404)를 형성한다. 또한, 도전체(404)는, 반도체(406b)의 적어도 일부와 중첩되도록 형성한다.
다음에, 도전체(404)가 되는 도전체와 같이, 절연체(412)가 되는 절연체의 일부를 에칭하여 절연체(412)를 형성한다.
다음에, 도전체(404)가 되는 도전체 및 절연체(412)가 되는 절연체와 같이, 반도체(406c)가 되는 반도체의 일부를 에칭하여 반도체(406c)를 형성한다.
또한, 도전체(404)가 되는 도전체, 절연체(412)가 되는 절연체 및 반도체(406c)가 되는 반도체의 일부를 에칭할 때는, 동일한 포토리소그래피 공정 등을 사용해도 좋다. 또는, 도전체(404)를 마스크로서 사용하여 절연체(412)가 되는 절연체 및 반도체(406c)가 되는 반도체를 에칭해도 좋다. 이로 인해, 도전체(404), 절연체(412) 및 반도체(406c)는, 상면도에 있어서 같은 형상이 된다. 또한, 도전체(404)보다 절연체(412) 및/또는 반도체(406c)가 돌출된(밀려 나온) 형상이 되는 경우나, 도전체(404)가 절연체(412) 및/또는 반도체(406c)보다 돌출된(밀려 나온) 형상이 되는 경우가 있다. 이들에 나타내는 바와 같은 형상으로 함으로써, 형상 불량이 저감되어, 게이트 누설 전류를 저감시킬 수 있는 경우가 있다.
다음에, 절연체(408)를 성막한다. 절연체(408)는 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 사용하여 성막하면 좋다.
다음에, 제 4 가열 처리를 행해도 상관없다. 예를 들면, 반도체(406a)로서, 반도체(406c)보다 산소 투과성이 높은 반도체를 선택한다. 즉, 반도체(406c)로서, 반도체(406a)보다 산소 투과성이 낮은 반도체를 선택한다. 또한, 반도체(406c)로서, 산소를 차단하는 기능을 갖는 반도체를 선택한다. 또는, 예를 들면, 반도체(406a)로서, 절연체(412)보다 산소 투과성이 높은 반도체를 선택한다. 즉, 절연체(412)로서, 반도체(406a)보다 산소 투과성이 낮은 반도체를 선택한다. 또는, 예를 들면, 반도체(406a)로서, 절연체(408)보다 산소 투과성이 높은 반도체를 선택한다. 즉, 절연체(408)로서, 반도체(406a)보다 산소 투과성이 낮은 반도체를 선택한다. 환언하면, 반도체(406a)로서, 산소를 투과하는 기능을 갖는 반도체를 선택한다. 또한, 절연체(408)로서, 산소를 차단하는 기능을 갖는 절연체를 선택한다. 이 때, 제 4 가열 처리를 행함으로써, 반도체(406a)를 개재하여, 절연체(402)에 함유되는 과잉 산소가 반도체(406b)까지 이동한다. 반도체(406b)는 반도체(406c), 절연체(412), 절연체(408) 중 어느 하나로 피복되어 있기 때문에, 과잉 산소의 외방 확산이 일어나기 어렵다. 이로 인해, 이 타이밍에 제 4 가열 처리를 행함으로써, 효율적으로 반도체(406b)의 결함(산소 결손)을 저감시킬 수 있다. 또한, 제 4 가열 처리는, 절연체(402) 중의 과잉 산소(산소)가 반도체(406b)까지 확산되는 온도로 행하면 좋다. 예를 들면, 제 1 가열 처리에 관한 기재를 참조해도 상관없다. 또는, 제 4 가열 처리는, 제 1 가열 처리보다 낮은 온도가 바람직하다. 제 1 가열 처리와 제 4 가열 처리의 온도차는, 20℃ 이상 150℃ 이하, 바람직하게는 40℃ 이상 100℃ 이하로 한다. 이것에 의해, 절연체(402)로부터 여분으로 과잉 산소(산소)가 방출되는 것을 억제할 수 있다. 또한, 절연체(408)가 산소를 차단하는 기능을 갖는 경우, 반도체(406c) 및/또는 절연체(412)가 산소를 차단하는 기능을 갖지 않아도 상관없다.
또한, 제 1 가열 처리, 제 2 가열 처리, 제 3 가열 처리 및 제 4 가열 처리 모두 또는 일부를 행하지 않아도 상관없다.
다음에, 절연체(418)를 성막한다. 절연체(418)는, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 사용하여 성막하면 좋다(도 14 참조).
다음에, 포토리소그래피법과 드라이 에칭법을 사용하여, 절연체(418)로부터, 절연체(408), 절연체(412), 반도체(406c), 도전체(416a), 반도체(406b), 반도체(406a), 절연체(402), 절연체(401), 절연체(484), 도전체(417), 절연체(480)를 관통하여, 도전체(454)의 상면에 도달하는 접촉 홀을 형성한다. 동시에, 절연체(418)로부터, 절연체(408), 절연체(412), 반도체(406c), 도전체(416b), 반도체(406b), 반도체(406a), 절연체(402), 절연체(401), 절연체(484), 절연체(482), 절연체(480)를 관통하여, 도전체(474)의 상면에 도달하는 접촉 홀을 형성한다. 동시에 접촉 홀을 형성함으로써, 사용 마스크 매수의 삭감과 제조 공정의 삭감 효과가 있다. 또한, 회로 구성에 따라서는, 개별적인 마스크를 사용하여, 개별적으로 접촉 홀을 형성하는 편이, 접촉 홀의 드라이 에칭에 있어서의 차지-업 손상에 대해 유리해지는 경우도 있다. 또한, 도시하고 있지 않지만, 각 절연체, 각 도전체마다, 각각 포토리소그래피법과 드라이 에칭법을 사용하여 접촉 홀을 형성해도 좋다. 또한, 접촉 홀 내에 매립된 도전체를 개재하여 각 소자가 전기적으로 연결되어 있으면, 각 소자에 형성되는 접촉 홀은 반드시 일직선의 형상일 필요는 없다(도 15 참조).
다음에, 용량 소자(493)를 형성한다. 도전체(417)를 관통한 접촉 홀 측면부에 절연체(419)를 형성한다. 절연체(419)는, 도전체(417)를 관통한 접촉 홀 측면부를 산화함으로써 형성할 수 있다. 산화 방법으로서는, 열 산화, 라디칼 산화 등을 사용할 수 있다. 절연체막 두께와, 산화막 두께가 일정하면, 접촉 홀의 직경을 제어함으로써, 용량 소자(493)의 용량값을 제어할 수 있다. 또한, 접촉 홀의 직경과 산화 막 두께가 일정하면, 절연체(482)의 막 두께에 의해 용량값을 제어할 수 있다. 보다 큰 용량값이 필요하면, 절연체(482)의 막 두께를 보다 두껍게 하면 되고, 용량 소자(493)의 용량값을 제어함으로써, 집적도가 높은 반도체 장치를 제공할 수 있다. 또는 용량 소자(493)의 점유 면적에 대해 기억 용량이 큰 반도체 장치를 제공할 수 있다(도 16 참조).
다음에, 접촉 홀 내에 도전체(421)를 매립하고, CMP 처리를 행하여, 절연체(418) 위의 도전체를 제거한다. 도전체는 스퍼터링법, CVD법, ALD법 등을 사용하여 성막하면 좋다. 절연체(418) 위의 도전체를 제거하는데, CMP 처리를 사용했지만, 다른 처리를 사용해도 좋다. 또는, CMP 처리와, 에칭(드라이 에칭, 웨트 에칭) 처리나 플라즈마 처리 등을 조합해도 좋다. 다음에, 절연체(418) 위에 도전체(424)를 성막하고, 포토리소그래피법과 드라이 에칭법에 의해 도전체(424a) 및 도전체(424b)를 형성한다. 도전체(424)는 스퍼터링법, CVD법, ALD법 등을 사용하여 성막하면 좋다(도 17 참조). 이상과 같이 하여, 도 1에 도시한 반도체 장치를 제작할 수 있다.
용량 소자는, 트랜지스터(492)의 상방에 형성할 수도 있다(도 3 참조). 또는, 용량 소자는, 트랜지스터(492)의 하방과, 상방과, 양쪽에 형성할 수도 있다(도 4 참조).
<반도체 장치>
이하에서는, 본 발명의 일 형태에 따른 반도체 장치를 예시한다.
도 18의 (A)에 도시하는 회로도는, p채널형의 트랜지스터(2200)와 n채널형의 트랜지스터(2100)를 직렬로 접속하고, 또한 각각의 게이트를 접속한, 소위 CMOS 회로의 구성을 나타내고 있다.
또한 도 18의 (B)에 도시하는 회로도는, 트랜지스터(2100)와 트랜지스터(2200)의 각각의 소스와 드레인을 접속한 구성을 나타내고 있다. 이러한 구성으로 함으로써, 소위 아날로그 스위치로서 기능시킬 수 있다.
예를 들면, 트랜지스터(2100)로서, 상기한 트랜지스터(492) 등을 사용하면 좋다. 또한, 예를 들면, 트랜지스터(2200)로서, 상기한 트랜지스터(491) 등을 사용하면 좋다. 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고, 또한, 기록 횟수에도 제한이 없는 반도체 장치(기억 장치)의 일례를 도 19에 도시한다.
도 19의 (A)에 도시하는 반도체 장치는, 제 1 반도체를 사용한 트랜지스터(3200)와 제 2 반도체를 사용한 트랜지스터(3300), 및 용량 소자(3400)를 가지고 있다. 또한, 트랜지스터(3300)로서는, 상기한 트랜지스터(492) 등을 사용하면 좋다. 또한, 트랜지스터(3200)로서는, 상기한 트랜지스터(491) 등을 사용하면 좋다. 또한, 용량 소자(3400)로서는, 상기한 용량 소자(493, 494) 등을 사용하면 좋다.
트랜지스터(3300)는, 산화물 반도체를 사용한 트랜지스터인 경우, 트랜지스터(3300)의 오프 전류가 작은 것에 의해, 반도체 장치의 특정한 노드에 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작을 필요로 하지 않거나, 또는 리프레시 동작의 빈도를 매우 적게 하는 것이 가능해지기 때문에, 소비 전력이 낮은 반도체 장치가 된다.
도 19의 (A)에 있어서, 제 1 배선(3001)은 트랜지스터(3200)의 소스와 전기적으로 접속되고, 제 2 배선(3002)은 트랜지스터(3200)의 드레인과 전기적으로 접속된다. 또한, 제 3 배선(3003)은 트랜지스터(3300)의 소스, 드레인의 한쪽과 전기적으로 접속되고, 제 4 배선(3004)은 트랜지스터(3300)의 게이트와 전기적으로 접속되어 있다. 그리고, 트랜지스터(3200)의 게이트, 및 트랜지스터(3300)의 소스, 드레인의 다른쪽은, 용량 소자(3400)의 제 1 단자와 전기적으로 접속되고, 제 5 배선(3005)은 용량 소자(3400)의 제 2 단자와 전기적으로 접속되어 있다.
도 19의 (A)에 도시하는 반도체 장치는, 트랜지스터(3200)의 게이트의 전위가 유지 가능하다고 하는 특성을 가짐으로써, 이하에 나타내는 바와 같이, 정보의 기록, 유지, 판독이 가능하다.
정보의 기록 및 유지에 관해서 설명한다. 우선, 제 4 배선(3004)의 전위를, 트랜지스터(3300)가 도통 상태가 되는 전위로 하여, 트랜지스터(3300)를 도통 상태로 한다. 이것에 의해, 제 3 배선(3003)의 전위가, 트랜지스터(3200)의 게이트, 및 용량 소자(3400)의 제 1 단자와 전기적으로 접속하는 노드(FG)에 부여된다. 즉, 트랜지스터(3200)의 게이트에는, 소정의 전하가 부여된다(기록). 여기에서는, 상이한 2개의 전위 레벨을 부여하는 전하(이하 Low 레벨 전하, High 레벨 전하라고 한다.)의 어느 한쪽이 부여되는 것으로 한다. 그 후,제 4 배선(3004)의 전위를, 트랜지스터(3300)가 비도통 상태가 되는 전위로 함으로써, 노드(FG)에 전하가 유지된다(유지).
트랜지스터(3300)의 오프 전류는 매우 작기 때문에, 노드(FG)의 전하는 장기간에 걸쳐 유지된다.
다음에 정보의 판독에 관해서 설명한다. 제 1 배선(3001)에 소정의 전위(정전위)를 부여한 상태에서, 제 5 배선(3005)에 적절한 전위(판독 전위)를 부여하면, 제 2 배선(3002)은, 노드(FG)에 유지된 전하량에 따른 전위를 취한다. 이것은, 트랜지스터(3200)를 n채널형으로 하면, 트랜지스터(3200)의 게이트에 High 레벨 전하가 부여되어 있는 경우의 겉보기상의 임계값 전압(Vth_H)은, 트랜지스터(3200)의 게이트에 Low 레벨 전하가 부여되어 있는 경우의 겉보기상의 임계값 전압(Vth_L)보다 낮아지기 때문이다. 여기에서, 겉보기상의 임계값 전압이란, 트랜지스터(3200)를 「도통 상태」로 하기 위해 필요한 제 5 배선(3005)의 전위를 말하는 것으로 한다. 따라서, 제 5 배선(3005)의 전위를 Vth_H와 Vth_L 사이의 전위 V0로 함으로써, 노드(FG)에 부여된 전하를 판별할 수 있다. 예를 들면, 기록에 있어서, 노드(FG)에 High 레벨 전하가 부여되어 있는 경우에는, 제 5 배선(3005)의 전위가 V0(>Vth_H)가 되면, 트랜지스터(3200)는 「도통 상태」가 된다. 한편, 노드(FG)에 Low 레벨 전하가 부여되어 있는 경우에는, 제 5 배선(3005)의 전위가 V0(<Vth_L)가 되어도, 트랜지스터(3200)는 「비도통 상태」그대로이다. 이로 인해, 제 2 배선(3002)의 전위를 판별함으로써, 노드(FG)에 유지되어 있는 정보를 판독할 수 있다.
또한, 메모리 셀을 어레이상으로 배치하는 경우, 판독시에는, 원하는 메모리 셀의 정보를 판독하지 않으면 안된다. 다른 메모리 셀의 정보를 판독하지 않기 위해서는, 노드(FG)에 부여된 전하에 상관없이 트랜지스터(3200)가 「비도통 상태」가 되는 전위, 즉, Vth _H보다 낮은 전위를 제 5 배선(3005)에 부여하면 좋다. 또는, 노드(FG)에 부여된 전하에 상관없이 트랜지스터(3200)가 「도통 상태」가 되는 전위, 즉, Vth _L보다 높은 전위를 제 5 배선(3005)에 부여하면 좋다.
도 19의 (B)에 도시하는 반도체 장치는, 트랜지스터(3200)를 갖지 않는 점에서 도 19의 (A)에 도시한 반도체 장치와 상이하다. 이 경우도 도 19의 (A)에 도시한 반도체 장치와 같은 동작에 의해 정보의 기록 및 유지 동작이 가능하다.
도 19의 (B)에 도시하는 반도체 장치에 있어서의, 정보의 판독에 관해서 설명한다. 트랜지스터(3300)가 도통 상태가 되면, 부유 상태인 제 3 배선(3003)과 용량 소자(3400)가 도통하여, 제 3 배선(3003)과 용량 소자(3400) 사이에서 전하가 재분배된다. 그 결과, 제 3 배선(3003)의 전위가 변화된다. 제 3 배선(3003)의 전위의 변화량은, 용량 소자(3400)의 전극의 제 1 단자의 전위(또는 용량 소자(3400)에 축적된 전하)에 의해, 상이한 값을 취한다.
예를 들면, 용량 소자(3400)의 전극의 제 1 단자의 전위를 V, 용량 소자(3400)의 용량을 C, 제 3 배선(3003)이 갖는 용량 성분을 CB, 전하가 재분배되기 전의 제 3 배선(3003)의 전위를 VB0로 하면, 전하가 재분배된 후의 제 3 배선(3003)의 전위는, (CB×VB0+C×V)/(CB+C)가 된다. 따라서, 메모리 셀의 상태로서, 용량 소자(3400)의 제 1 단자의 전위가 V1과 V0(V1>V0)의 2 상태를 취한다고 하면, 전위 V1을 유지하고 있는 경우의 제 3 배선(3003)의 전위(=(CB×VB0+C×V1)/(CB+C))는, 전위 V0을 유지하고 있는 경우의 제 3 배선(3003)의 전위(=(CB×VB0+C×V0)/(CB+C))보다 높아지는 것을 알 수 있다.
그리고, 제 3 배선(3003)의 전위를 소정의 전위와 비교함으로써, 정보를 판독할 수 있다.
이 경우, 메모리 셀을 구동시키기 위한 구동 회로에 상기 제 1 반도체가 적용된 트랜지스터를 사용하고, 트랜지스터(3300)로서 제 2 반도체가 적용된 트랜지스터를 구동 회로 위에 적층하여 배치하는 구성으로 하면 좋다.
이상에 나타낸 반도체 장치는, 산화물 반도체를 사용한 오프 전류가 매우 작은 트랜지스터를 적용함으로써, 장기간에 걸쳐 기억 내용을 유지하는 것이 가능해진다. 즉, 리프레시 동작이 불필요해지거나, 또는 리프레시 동작의 빈도를 매우 낮게 하는 것이 가능해지기 때문에, 소비 전력이 낮은 반도체 장치를 실현할 수 있다. 또한, 전력의 공급이 없는 경우(단, 전위는 고정되어 있는 것이 바람직하다)라도, 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다.
또한, 상기 반도체 장치는, 정보의 기록에 높은 전압이 불필요하기 때문에, 소자의 열화가 일어나기 어렵다. 예를 들면, 종래의 불휘발성 메모리와 같이, 플로우팅 게이트로의 전자의 주입이나, 플로우팅 게이트로부터의 전자의 추출을 행하지 않기 때문에, 절연체의 열화와 같은 문제가 발생하지 않는다. 즉, 본 발명의 일 형태에 따른 반도체 장치는, 종래의 불휘발성 메모리에서 문제가 되고 있는 재기록 가능 횟수에 제한은 없어, 신뢰성이 비약적으로 향상된 반도체 장치이다. 또한, 트랜지스터의 도통 상태, 비도통 상태에 의해, 정보의 기록이 행해지기 때문에, 고속 동작이 가능해진다.
<RFIC 태그>
이하에서는, 상기한 트랜지스터, 또는 기억 장치를 포함하는 RFIC 태그에 관해서, 도 20을 사용하여 설명한다.
본 발명의 일 형태에 따른 RFIC 태그는, 내부에 기억 회로를 가지며, 기억 회로에 정보를 기억하고, 비접촉 수단, 예를 들면 무선 통신을 사용하여 외부와 정보의 수수를 행하는 것이다. 이러한 특징으로부터, RFIC 태그는, 물품 등의 개체 정보를 판독함으로써 물품의 식별을 행하는 개체 인증 시스템 등에 사용하는 것이 가능하다. 또한, 이들 용도에 사용하기 위해서는 신뢰성이 요구된다.
RFIC 태그의 구성에 관해서 도 20을 사용하여 설명한다. 도 20은, RFIC 태그의 구성예를 도시하는 블록도이다.
도 20에 도시하는 바와 같이 RFIC 태그(800)는, 통신기(801)(질문기, 리더/라이터 등이라고도 한다)에 접속된 안테나(802)로부터 송신되는 무선 신호(803)를 수신하는 안테나(804)를 가진다. 또한 RFIC 태그(800)는, 정류 회로(805), 정전압 회로(806), 복조 회로(807), 변조 회로(808), 논리 회로(809), 기억 회로(810), ROM(811)을 가지고 있다. 또한, 복조 회로(807)에 포함되는 정류 작용을 나타내는 트랜지스터의 반도체에는, 역방향 전류를 충분히 억제하는 것이 가능한, 예를 들면, 산화물 반도체를 사용해도 좋다. 이것에 의해, 역방향 전류에 기인하는 정류 작용의 저하를 억제하여, 복조 회로의 출력이 포화하는 것을 방지할 수 있다. 즉, 복조 회로의 입력에 대한 복조 회로의 출력을 선형에 가깝게 할 수 있다. 또한, 데이터의 전송 형식은, 1쌍의 코일을 대향 배치하여 상호 유도에 의해 교신을 행하는 전자 결합 방식, 유도 전자계에 의해 교신하는 전자 유도 방식, 전파를 이용 하여 교신하는 전파 방식의 3개로 대별된다. RFIC 태그(800)는, 그 어느 방식에 사용하는 것도 가능하다.
다음에 각 회로의 구성에 관해서 설명한다. 안테나(804)는, 통신기(801)에 접속된 안테나(802)와의 사이에서 무선 신호(803)의 송수신을 행하기 위한 것이다. 또한, 정류 회로(805)는, 안테나(804)로부터 무선 신호를 수신함으로써 생성되는 입력 교류 신호를 정류, 예를 들면, 반파 2배압 정류하고, 후단의 용량 소자에 의해, 정류된 신호를 평활화함으로써 입력 전위를 생성하기 위한 회로이다. 또한, 정류 회로(805)의 입력측 또는 출력측에는, 리미터 회로를 가져도 좋다. 리미터 회로란, 입력 교류 신호의 진폭이 크고, 내부 생성 전압이 큰 경우에, 일정 전력 이상의 전력을 후단의 회로에 입력하지 않도록 제어하기 위한 회로이다.
정전압 회로(806)는, 입력 전위로부터 안정된 전원 전압을 생성하고, 각 회로에 공급하기 위한 회로이다. 또한, 정전압 회로(806)는, 내부에 리셋 신호 생성 회로를 가지고 있어도 좋다. 리셋 신호 생성 회로는, 안정된 전원 전압의 상승을 이용하여, 논리 회로(809)의 리셋 신호를 생성하기 위한 회로이다.
복조 회로(807)는, 입력 교류 신호를 포락선 검출함으로써 복조하고, 복조 신호를 생성하기 위한 회로이다. 또한, 변조 회로(808)는, 안테나(804)로부터 출력하는 데이터에 따라 변조를 행하기 위한 회로이다.
논리 회로(809)는 복조 신호를 해석하여, 처리를 행하기 위한 회로이다. 기억 회로(810)는, 입력된 정보를 유지하는 회로이며, 로우 디코더, 칼럼 디코더, 기억 영역 등을 가진다. 또한, ROM(811)은 고유 번호(ID) 등을 저장하고, 처리에 따라 출력을 행하기 위한 회로이다.
또한, 상기의 각 회로는, 적절히, 취사할 수 있다.
여기에서, 상기한 기억 장치를, 기억 회로(810)에 사용할 수 있다. 본 발명의 일 형태에 따른 기억 장치는, 전원이 차단된 상태라도 정보를 유지할 수 있기 때문에, RFIC 태그에 적합하다. 또한 본 발명의 일 형태에 따른 기억 장치는, 데이터의 기록에 필요한 전력(전압)이 종래의 불휘발성 메모리에 비해 낮기 때문에, 데이터의 판독시와 기록시의 최대 통신 거리의 차를 발생시키지 않는 것도 가능하다. 또한, 데이터의 기록시에 전력이 부족하여, 오동작 또는 오기록이 일어나는 것을 억제할 수 있다.
또한, 본 발명의 일 형태에 따른 기억 장치는, 불휘발성 메모리로서 사용하는 것이 가능하기 때문에, ROM(811)에 적용할 수도 있다. 그 경우에는, 생산자가 ROM(811)에 데이터를 기록하기 위한 코맨드를 별도 준비하고, 유저가 자유롭게 재기록할 수 없도록 해 두는 것이 바람직하다. 생산자가 출하전에 고유 번호를 기록한 후에 제품을 출하함으로써, 제작한 RFIC 태그 전체에 대해서 고유 번호를 부여하는 것이 아니라, 출하하는 우량품에만 고유 번호를 할당하는 것이 가능해져, 출하후의 제품의 고유 번호가 불연속적으로 되지 않아 출하후의 제품에 대응한 고객 관리가 용이해진다.
<RFIC 태그의 사용예>
이하에서는, 본 발명의 일 형태에 따른 RFIC 태그의 사용예에 관해서 도 21을 사용하여 설명한다. RFIC 태그의 용도는 광범위하지만, 예를 들면, 지폐, 동전, 유가 증권류, 무기명 채권류, 증서류(운전 면허증이나 주민표 등, 도 21의 (A) 참조.), 포장용 용기류(포장지나 보틀 등, 도 21의 (C) 참조.), 기록 매체(DVD나 비디오 테이프 등, 도 21의 (B) 참조.), 탈것류(자전거 등, 도 21의 (D) 참조.), 신변의 일상용품(가방이나 안경 등), 식품류, 식물류, 동물류, 인체, 의류, 생활용품류, 약품이나 약제를 포함하는 의료품, 또는 전자 기기(액정 표시 장치, EL 표시 장치, 텔레비전 장치, 또는 휴대 전화) 등의 물품, 또는 각 물품에 붙이는 꼬리표(도 21의 (E) 및 도 21의 (F) 참조.) 등에 설치하여 사용할 수 있다.
본 발명의 일 형태에 따른 RFIC 태그(4000)는, 표면에 붙이거나, 또는 매립함으로써, 물품에 고정된다. 예를 들면, 책이면 종이에 매립하고, 유기 수지로 이루어지는 패키지라면 상기 유기 수지의 내부에 매립하여, 각 물품에 고정된다. 본 발명의 일 형태에 따른 RFIC 태그(4000)는, 소형, 박형, 경량을 실현하기 위해서, 물품에 고정시킨 후에도 그 물품 자체의 디자인성을 손상시키는 경우가 없다. 또한, 지폐, 동전, 유가 증권류, 무기명 채권류, 또는 증서류 등에 본 발명의 일 형태에 따른 RFIC 태그(4000)에 의해, 인증 기능을 부여할 수 있고, 이 인증 기능을 활용하면, 위조를 방지할 수 있다. 또한, 포장용 용기류, 기록 매체, 신변의 일상용품, 식품류, 의류, 생활용품류, 또는 전자 기기 등에 본 발명의 일 형태에 따른 RFIC 태그(4000)를 부착함으로써, 검품 시스템 등의 시스템의 효율화를 도모할 수 있다. 또한, 탈것류라도, 본 발명의 일 형태에 따른 RFIC 태그(4000)를 붙임으로써, 도난 등에 대한 보안성을 높일 수 있다.
이상과 같이, 본 발명의 일 형태에 따른 RFIC 태그는, 상기한 바와 같은 각 용도에 사용할 수 있다.
<CPU>
이하에서는, 상기한 트랜지스터나 상기한 기억 장치 등의 반도체 장치를 포함하는 CPU에 관해서 설명한다.
도 22는, 상기한 트랜지스터를 일부에 사용한 CPU의 일례의 구성을 도시하는 블록도이다.
도 22에 도시하는 CPU는, 기판(1190) 위에, ALU(1191)(ALU: Arithmetic logic unit, 연산 회로), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198)(Bus I/F), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(1189)(ROM I/F)를 가지고 있다. 기판(1190)은 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는, 별도의 칩에 설치해도 좋다. 물론, 도 22에 도시하는 CPU는, 그 구성을 간략화하여 나타낸 일례에 지나지 않으며, 실제 CPU는 그 용도에 따라 다종 다양한 구성을 가지고 있다. 예를 들면, 도 22에 도시하는 CPU 또는 연산 회로를 포함하는 구성을 하나의 코어로 하고, 상기 코어를 복수 포함하고, 각각의 코어가 병렬로 동작하는 구성으로 해도 좋다. 또한, CPU가 내부 연산 회로나 데이터 버스에서 취급할 수 있는 비트수는, 예를 들면 8비트, 16비트, 32비트, 64비트 등으로 할 수 있다.
버스 인터페이스(1198)를 개재하여 CPU에 입력된 명령은, 인스트럭션 디코더(1193)에 입력되고, 디코드된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는, 디코드된 명령에 기초하여, 각종 제어를 행한다. 구체적으로 ALU 컨트롤러(1192)는, ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)는, CPU의 프로그램 실행중에, 외부의 입출력 장치나, 주변 회로로부터의 인터럽트 요구를, 그 우선도나 마스크 상태로부터 판단하여, 처리한다. 레지스터 컨트롤러(1197)는, 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)의 판독이나 기록을 행한다.
또한, 타이밍 컨트롤러(1195)는, ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작 타이밍을 제어하는 신호를 생성한다. 예를 들면 타이밍 컨트롤러(1195)는, 기준 클록 신호(CLK1)를 바탕으로, 내부 클록 신호(CLK2)를 생성하는 내부 클록 생성부를 구비하고 있고, 내부 클록 신호(CLK2)를 상기 각종 회로에 공급한다.
도 22에 도시하는 CPU에서는, 레지스터(1196)에, 메모리 셀이 설치되어 있다. 레지스터(1196)의 메모리 셀로서, 상기한 트랜지스터나 기억 장치 등을 사용할 수 있다.
도 22에 도시하는 CPU에 있어서, 레지스터 컨트롤러(1197)는, ALU(1191)로부터의 지시에 따라, 레지스터(1196)에 있어서의 유지 동작의 선택을 행한다. 즉, 레지스터(1196)가 갖는 메모리 셀에 있어서, 플립플롭에 의한 데이터의 유지를 행할지, 용량 소자에 의한 데이터의 유지를 행할지를, 선택한다. 플립플롭에 의한 데이터의 유지가 선택되고 있는 경우, 레지스터(1196) 내의 메모리 셀로의, 전원 전압의 공급이 행해진다. 용량 소자에 있어서의 데이터의 유지가 선택되고 있는 경우, 용량 소자로의 데이터의 재기록이 행해져, 레지스터(1196) 내의 메모리 셀로의 전원 전압의 공급을 정지시킬 수 있다.
도 23은, 레지스터(1196)로서 사용할 수 있는 기억 소자의 회로도의 일례이다. 기억 소자(1200)는, 전원 차단으로 기억 데이터가 휘발되는 회로(1201)와, 전원 차단으로 기억 데이터가 휘발되지 않는 회로(1202)와, 스위치(1203)와, 스위치(1204)와, 논리 소자(1206)와, 용량 소자(1207)와, 선택 기능을 갖는 회로(1220)를 가진다. 회로(1202)는 용량 소자(1208)와, 트랜지스터(1209)와, 트랜지스터(1210)를 가진다. 또한, 기억 소자(1200)는, 필요에 따라, 다이오드, 저항 소자, 인덕터 등의 그 밖의 소자를 추가로 갖고 있어도 좋다.
여기에서, 회로(1202)에는, 상기한 기억 장치를 사용할 수 있다. 기억 소자(1200)로의 전원 전압의 공급이 정지되었을 때, 회로(1202)의 트랜지스터(1209)의 게이트에는 GND(0V), 또는 트랜지스터(1209)가 오프되는 전위가 계속 입력되는 구성으로 한다. 예를 들면, 트랜지스터(1209)의 게이트가 저항 등의 부하를 개재하여 접지되는 구성으로 한다.
스위치(1203)는, 일 도전형(예를 들면, n채널형)의 트랜지스터(1213)를 사용하여 구성되고, 스위치(1204)는, 일 도전형과는 반대의 도전형(예를 들면, p채널형)의 트랜지스터(1214)를 사용하여 구성한 예를 나타낸다. 여기에서, 스위치(1203)의 제 1 단자는 트랜지스터(1213)의 소스와 드레인의 한쪽에 대응하고, 스위치(1203)의 제 2 단자는 트랜지스터(1213)의 소스와 드레인의 다른쪽에 대응하고, 스위치(1203)는 트랜지스터(1213)의 게이트에 입력되는 제어 신호(RD)에 의해, 제 1 단자와 제 2 단자 사이의 도통 또는 비도통(즉, 트랜지스터(1213)의 도통 상태 또는 비도통 상태)이 선택된다. 스위치(1204)의 제 1 단자는 트랜지스터(1214)의 소스와 드레인의 한쪽에 대응하고, 스위치(1204)의 제 2 단자는 트랜지스터(1214)의 소스와 드레인의 다른쪽에 대응하고, 스위치(1204)는 트랜지스터(1214)의 게이트에 입력되는 제어 신호(RD)에 의해, 제 1 단자와 제 2 단자 사이의 도통 또는 비도통(즉, 트랜지스터(1214)의 도통 상태 또는 비도통 상태)이 선택된다.
트랜지스터(1209)의 소스와 드레인의 한쪽은, 용량 소자(1208)의 1쌍의 전극 중 한쪽, 및 트랜지스터(1210)의 게이트와 전기적으로 접속된다. 여기에서, 접속 부분을 노드(M2)로 한다. 트랜지스터(1210)의 소스와 드레인의 한쪽은, 저전원 전위를 공급할 수 있는 배선(예를 들면 GND선)에 전기적으로 접속되고, 다른쪽은, 스위치(1203)의 제 1 단자(트랜지스터(1213)의 소스와 드레인의 한쪽)와 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스와 드레인의 다른쪽)는 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스와 드레인의 한쪽)와 전기적으로 접속된다. 스위치(1204)의 제 2 단자(트랜지스터(1214)의 소스와 드레인의 다른쪽)는 전원 전위(VDD)를 공급할 수 있는 배선과 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스와 드레인의 다른쪽)와, 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스와 드레인의 한쪽)와, 논리 소자(1206)의 입력 단자와, 용량 소자(1207)의 한 쌍의 전극 중 한쪽은 전기적으로 접속된다. 여기에서, 접속 부분을 노드(M1)로 한다. 용량 소자(1207)의 한 쌍의 전극 중 다른쪽은, 일정한 전위가 입력되는 구성으로 할 수 있다. 예를 들면, 저전원 전위(GND 등) 또는 고전원 전위(VDD 등)가 입력되는 구성으로 할 수 있다. 용량 소자(1207)의 한 쌍의 전극 중 다른쪽은, 저전원 전위를 공급할 수 있는 배선(예를 들면 GND선)과 전기적으로 접속된다. 용량 소자(1208)의 한 쌍의 전극 중 다른쪽은, 일정한 전위가 입력되는 구성으로 할 수 있다. 예를 들면, 저전원 전위(GND 등) 또는 고전원 전위(VDD 등)가 입력되는 구성으로 할 수 있다. 용량 소자(1208)의 한 쌍의 전극 중 다른쪽은, 저전원 전위를 공급할 수 있는 배선(예를 들면 GND선)과 전기적으로 접속된다.
또한, 용량 소자(1207) 및 용량 소자(1208)는, 트랜지스터나 배선의 기생 용량 등을 적극적으로 이용함으로써 생략하는 것도 가능하다.
트랜지스터(1209)의 제 1 게이트(제 1 게이트 전극)에는, 제어 신호(WE)가 입력된다. 스위치(1203) 및 스위치(1204)는, 제어 신호(WE)와는 상이한 제어 신호(RD)에 의해 제 1 단자와 제 2 단자 사이의 도통 상태 또는 비도통 상태가 선택되고, 한쪽의 스위치의 제 1 단자와 제 2 단자 사이가 도통 상태일 때 다른쪽의 스위치의 제 1 단자와 제 2 단자 사이는 비도통 상태가 된다.
트랜지스터(1209)의 소스와 드레인의 다른쪽에는, 회로(1201)에 유지된 데이터에 대응하는 신호가 입력된다. 도 23에서는, 회로(1201)로부터 출력된 신호가, 트랜지스터(1209)의 소스와 드레인의 다른쪽에 입력되는 예를 도시하였다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스와 드레인의 다른쪽)로부터 출력되는 신호는, 논리 소자(1206)에 의해 그 논리값이 반전된 반전 신호가 되고, 회로(1220)를 개재하여 회로(1201)에 입력된다.
또한, 도 23에서는, 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스와 드레인의 다른쪽)로부터 출력되는 신호는, 논리 소자(1206) 및 회로(1220)를 개재하여 회로(1201)에 입력하는 예를 도시했지만 이것으로 한정되지 않는다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스와 드레인의 다른쪽)로부터 출력되는 신호가, 논리값을 반전시키지 않고, 회로(1201)에 입력되어도 좋다. 예를 들면, 회로(1201) 내에, 입력 단자로부터 입력된 신호의 논리값이 반전된 신호가 유지되는 노드가 존재하는 경우에, 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스와 드레인의 다른쪽)로부터 출력되는 신호를 상기 노드에 입력할 수 있다.
또한, 도 23에 있어서, 기억 소자(1200)에 사용되는 트랜지스터 중, 트랜지스터(1209)로서는, 예를 들면, 트랜지스터(492) 등을 사용하면 좋다. 또한 트랜지스터(1209) 이외의 트랜지스터로서는, 예를 들면, 트랜지스터(491) 등을 사용하면 좋다.
도 23에 있어서의 회로(1201)에는, 예를 들면 플립플롭 회로를 사용할 수 있다. 또한, 논리 소자(1206)로서는, 예를 들면 인버터나 클록드 인버터 등을 사용할 수 있다.
본 발명의 일 형태에 따른 반도체 장치에서는, 기억 소자(1200)에 전원 전압이 공급되지 않는 동안에는, 회로(1201)에 기억되어 있던 데이터를, 회로(1202)에 설치된 용량 소자(1208)에 의해 유지할 수 있다.
또한, 산화물 반도체에 채널이 형성되는 트랜지스터는 오프 전류가 매우 작다. 예를 들면, 산화물 반도체에 채널이 형성되는 트랜지스터의 오프 전류는, 결정성을 갖는 실리콘에 채널이 형성되는 트랜지스터의 오프 전류에 비해 현저하게 낮다. 이로 인해, 상기 트랜지스터를 트랜지스터(1209)로서 사용함으로써, 기억 소자(1200)에 전원 전압이 공급되지 않는 동안에도 용량 소자(1208)에 유지된 신호는 장기간에 걸쳐 유지된다. 이와 같이 하여, 기억 소자(1200)는 전원 전압의 공급이 정지된 동안에도 기억 내용(데이터)을 유지하는 것이 가능하다.
또한, 스위치(1203) 및 스위치(1204)를 설치함으로써, 프리차지 동작을 행하는 것을 특징으로 하는 기억 소자이기 때문에, 전원 전압 공급 재개후에, 회로(1201)가 원래의 데이터를 다시 유지할 때까지의 시간을 짧게 할 수 있다.
또한, 회로(1202)에 있어서, 용량 소자(1208)에 의해 유지된 신호는 트랜지스터(1210)의 게이트에 입력된다. 이로 인해, 기억 소자(1200)로의 전원 전압의 공급이 재개된 후, 용량 소자(1208)에 의해 유지된 신호를, 트랜지스터(1210)의 상태(도통 상태, 또는 비도통 상태)로 변환하여, 회로(1202)로부터 판독할 수 있다. 이로 인해, 용량 소자(1208)에 유지된 신호에 대응하는 전위가 다소 변동되어 있어도, 원래의 신호를 정확하게 판독하는 것이 가능하다.
이러한 기억 소자(1200)를, 프로세서가 갖는 레지스터나 캐시 메모리 등의 기억 장치에 사용함으로써, 전원 전압의 공급 정지에 의한 기억 장치 내의 데이터의 소실을 방지할 수 있다. 또한, 전원 전압의 공급을 재개한 후, 단시간에 전원공급 정지전의 상태로 복귀할 수 있다. 따라서, 프로세서 전체, 또는 프로세서를 구성하는 하나, 또는 복수의 논리 회로에 있어서, 짧은 시간이라도 전원 정지를 행할 수 있기 때문에, 소비 전력을 억제할 수 있다.
기억 소자(1200)를 CPU에 사용하는 예로서 설명했지만, 기억 소자(1200)는, DSP(Digital Signal Processor), 커스텀 LSI, PLD(Programmable Logic Device) 등의 LSI, RF-IC(Radio Frequency Integrated Circuit)에도 응용 가능하다.
<표시 장치>
이하에서는, 본 발명의 일 형태에 따른 표시 장치의 구성예에 관해서 설명한다.
[구성예]
도 24의 (A)에는, 본 발명의 일 형태에 따른 표시 장치의 상면도를 도시한다. 또한, 도 24의 (B)에는, 본 발명의 일 형태에 따른 표시 장치의 화소에 액정 소자를 사용한 경우에 있어서의 화소 회로를 도시한다. 또한, 도 24의 (C)에는, 본 발명의 일 형태에 따른 표시 장치의 화소에 유기 EL 소자를 사용한 경우에 있어서의 화소 회로를 도시한다.
화소에 사용하는 트랜지스터는, 상기한 트랜지스터(492) 등을 사용할 수 있다. 여기에서는, n채널형의 트랜지스터를 사용한 예를 나타낸다. 또한, 화소에 사용한 트랜지스터와, 동일 공정을 거쳐 제작한 트랜지스터를 구동 회로로서 사용해도 상관없다. 이와 같이, 화소나 구동 회로에 상기한 트랜지스터를 사용함으로써, 표시 품위가 높고, 및/또는 신뢰성이 높은 표시 장치가 된다.
액티브 매트릭스형 표시 장치의 상면도의 일례를 도 24의 (A)에 도시한다. 표시 장치의 기판(5000) 위에는, 화소부(5001), 제 1 주사선 구동 회로(5002), 제 2주사선 구동 회로(5003), 신호선 구동 회로(5004)가 배치된다. 화소부(5001)는, 복수의 신호선에 의해 신호선 구동 회로(5004)와 전기적으로 접속되고, 복수의 주사선에 의해 제 1 주사선 구동 회로(5002), 및 제 2 주사선 구동 회로(5003)와 전기적으로 접속된다. 또한, 주사선과 신호선에 의해 구획되는 영역에는, 각각 표시 소자를 갖는 화소가 배치되어 있다. 또한, 표시 장치의 기판(5000)은, FPC(Flexible Printed Circuit) 등의 접속부를 개재하여, 타이밍 제어 회로(컨트롤러, 제어 IC라고도 한다)에 전기적으로 접속되어 있다.
제 1 주사선 구동 회로(5002), 제 2 주사선 구동 회로(5003) 및 신호선 구동 회로(5004)는, 화소부(5001)와 동일한 기판(5000) 위에 형성된다. 이로 인해, 구동 회로를 별도 제작하는 경우와 비교하여, 표시 장치를 제작하는 비용을 저감시킬 수 있다. 또한, 구동 회로를 별도 제작한 경우, 배선간의 접속수가 증가한다. 따라서, 동일 기판(5000) 위에 구동 회로를 설치함으로써, 배선간의 접속수를 감소시킬 수 있어, 신뢰성의 향상, 및/또는 제조 수율의 향상을 도모할 수 있다.
〔액정 표시 장치〕
또한, 화소의 회로 구성의 일례를 도 24의 (B)에 도시한다. 여기에서는, VA형 액정 표시 장치의 화소 등에 적용할 수 있는 화소 회로를 나타낸다.
이 화소 회로는, 1개의 화소에 복수의 화소 전극을 갖는 구성에 적용할 수 있다. 각각의 화소 전극은 상이한 트랜지스터에 접속되고, 각 트랜지스터는 상이한 게이트 신호로 구동할 수 있도록 구성되어 있다. 이것에 의해, 멀티 도메인 설계된 화소의 개개의 화소 전극에 인가하는 신호를, 독립적으로 제어할 수 있다.
트랜지스터(5016)의 게이트 배선(5012)과, 트랜지스터(5017)의 게이트 배선(5013)에는, 상이한 게이트 신호를 부여할 수 있도록 분리되어 있다. 한편, 데이터선으로서 기능하는 소스 전극 또는 드레인 전극(5014)은, 트랜지스터(5016)와 트랜지스터(5017)에서 공통적으로 사용되고 있다. 트랜지스터(5016)와 트랜지스터(5017)는 상기한 트랜지스터를 적절히 사용할 수 있다. 이것에 의해, 표시 품위가 높고, 및/또는 신뢰성이 높은 액정 표시 장치를 제공할 수 있다.
또한, 트랜지스터(5016)에는, 제 1 화소 전극이 전기적으로 접속되고, 트랜지스터(5017)에는, 제 2 화소 전극이 전기적으로 접속된다. 제 1 화소 전극과 제 2 화소 전극은 분리되어 있다. 또한, 제 1 화소 전극 및 제 2 화소 전극의 형상으로서는, 특별히 한정은 없다. 예를 들면 제 1 화소 전극은, V자상으로 하면 좋다.
트랜지스터(5016)의 게이트 전극은 게이트 배선(5012)과 전기적으로 접속되고, 트랜지스터(5017)의 게이트 전극은 게이트 배선(5013)과 전기적으로 접속되어 있다. 게이트 배선(5012)과 게이트 배선(5013)에 상이한 게이트 신호를 부여하여 트랜지스터(5016)와 트랜지스터(5017)의 동작 타이밍을 상이하게 하여, 액정의 배향을 제어할 수 있다.
또한, 용량 배선(5010)과, 유전체로서 기능하는 게이트 절연체와, 제 1 화소 전극 또는 제 2 화소 전극과 전기적으로 접속하는 용량 전극으로 용량 소자를 형성해도 좋다.
멀티 도메인 구조는, 일 화소에 제 1 액정 소자(5018)와 제 2 액정 소자(5019)를 구비한다. 제 1 액정 소자(5018)는 제 1 화소 전극과 대향 전극과 그 사이의 액정층으로 구성되고, 제 2 액정 소자(5019)는 제 2 화소 전극과 대향 전극과 그 사이의 액정층으로 구성된다.
또한, 본 발명의 일 형태에 따른 표시 장치는, 도 24의 (B)에 도시하는 화소 회로로 한정되지 않는다. 예를 들면, 도 24의 (B)에 도시하는 화소에 새롭게 스위치, 저항 소자, 용량 소자, 트랜지스터, 센서, 또는 논리 회로 등을 추가해도 좋다.
〔유기 EL 표시 장치〕
화소의 회로 구성의 다른 일례를 도 24의 (C)에 도시한다. 여기에서는, 유기 EL 소자를 사용한 표시 장치의 화소 구조를 나타낸다.
유기 EL 소자는, 발광 소자에 전압을 인가함으로써, 유기 EL 소자가 갖는 한 쌍의 전극의 한쪽으로부터 전자가, 다른쪽으로부터 정공이 각각 발광성의 유기 화합물을 함유하는 층에 주입되어, 전류가 흐른다. 그리고, 전자 및 정공이 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 되돌아올 때에 발광한다. 이러한 메커니즘으로부터, 이러한 발광 소자는, 전류 여기형의 발광 소자라고 불린다.
도 24의 (C)는, 화소 회로의 일례를 도시하는 도면이다. 여기에서는 1개의 화소에 n채널형의 트랜지스터를 2개 사용하는 예를 나타낸다. 또한, n채널형의 트랜지스터에는, 상기한 트랜지스터(490) 등을 사용할 수 있다. 또한, 상기 화소 회로는, 디지털 시간 계조 구동을 적용할 수 있다.
적용 가능한 화소 회로의 구성 및 디지털 시간 계조 구동을 적용한 경우의 화소의 동작에 관해서 설명한다.
화소(5020)는, 스위칭용 트랜지스터(5021), 구동용 트랜지스터(5022), 발광 소자(5024) 및 용량 소자(5023)를 가진다. 스위칭용 트랜지스터(5021)는 게이트 전극이 주사선(5026)에 접속되고, 제 1 전극(소스 전극, 드레인 전극의 한쪽)이 신호선(5025)에 접속되고, 제 2 전극(소스 전극, 드레인 전극의 다른쪽)이 구동용 트랜지스터(5022)의 게이트 전극에 접속되어 있다. 구동용 트랜지스터(5022)는, 게이트 전극이 용량 소자(5023)를 개재하여 전원선(5027)에 접속되고, 제 1 전극이 전원선(5027)에 접속되고, 제 2 전극이 발광 소자(5024)의 제 1 전극(화소 전극)에 접속되어 있다. 발광 소자(5024)의 제 2 전극은 공통 전극(5028)에 상당한다. 공통 전극(5028)은 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다.
스위칭용 트랜지스터(5021) 및 구동용 트랜지스터(5022)는 상기한 트랜지스터(490) 등을 사용할 수 있다. 이것에 의해, 표시 품위가 높고, 및/또는 신뢰성이 높은 유기 EL 표시 장치가 된다.
발광 소자(5024)의 제 2 전극(공통 전극(5028))의 전위는 저전원 전위로 설정한다. 또한, 저전원 전위란, 전원선(5027)에 공급되는 고전원 전위보다 낮은 전위이며, 예를 들면 GND, 0V 등을 저전원 전위로서 설정할 수 있다. 발광 소자(5024)의 순방향의 임계값 전압 이상이 되도록 고전원 전위와 저전원 전위를 설정하고, 그 전위차를 발광 소자(5024)에 인가함으로써, 발광 소자(5024)에 전류를 흘려보내 발광시킨다. 또한, 발광 소자(5024)의 순방향 전압이란, 원하는 휘도로 하는 경우의 전압을 가리키고 있고, 적어도 순방향 임계값 전압을 포함한다.
또한, 용량 소자(5023)는 구동용 트랜지스터(5022)의 게이트 용량을 대용함으로써 생략할 수 있는 경우가 있다. 구동용 트랜지스터(5022)의 게이트 용량에 관해서는, 채널 형성 영역과 게이트 전극 사이에서 용량이 형성되어 있어도 좋다.
다음에, 구동용 트랜지스터(5022)에 입력하는 신호에 관해서 설명한다. 전압 입력 전압 구동 방식의 경우, 구동용 트랜지스터(5022)가 온 또는 오프의 2개의 상태가 되는 비디오 신호를, 구동용 트랜지스터(5022)에 입력한다. 또한, 구동용 트랜지스터(5022)를 선형 영역에서 동작시키기 위해서, 전원선(5027)의 전압보다 높은 전압을 구동용 트랜지스터(5022)의 게이트 전극에 부여한다. 또한, 신호선(5025)에는, 전원선 전압에 구동용 트랜지스터(5022)의 임계값 전압(Vth)을 더한 값 이상의 전압을 가한다.
아날로그 계조 구동을 행하는 경우, 구동용 트랜지스터(5022)의 게이트 전극에 발광 소자(5024)의 순방향 전압에 구동용 트랜지스터(5022)의 임계값 전압(Vth)을 더한 값 이상의 전압을 가한다. 또한, 구동용 트랜지스터(5022)가 포화 영역에서 동작하도록 비디오 신호를 입력하고, 발광 소자(5024)에 전류를 흘려보낸다. 또한, 구동용 트랜지스터(5022)를 포화 영역에서 동작시키기 위해서, 전원선(5027)의 전위를, 구동용 트랜지스터(5022)의 게이트 전위보다 높게 한다. 비디오 신호를 아날로그로 함으로써, 발광 소자(5024)에 비디오 신호에 따른 전류를 흘려보내고, 아날로그 계조 구동을 행할 수 있다.
또한, 본 발명의 일 형태에 따른 표시 장치는, 도 24의 (C)에 도시하는 화소 구성으로 한정되지 않는다. 예를 들면, 도 24의 (C)에 도시하는 화소 회로에 스위치, 저항 소자, 용량 소자, 센서, 트랜지스터 또는 논리 회로 등을 추가해도 좋다.
도 24에 예시한 회로에 상기한 트랜지스터(490) 등을 적용하는 경우, 저전위측에 소스 전극(제 1 전극), 고전위측에 드레인 전극(제2 전극)이 각각 전기적으로 접속되는 구성으로 한다. 또한, 제어 회로 등에 의해 제 1 게이트 전극의 전위를 제어하고, 제 2 게이트 전극에는 소스 전극에 부여하는 전위보다 낮은 전위 등, 상기에서 예시한 전위를 입력 가능한 구성으로 하면 좋다.
예를 들면, 본 명세서 등에 있어서, 표시 소자, 표시 소자를 갖는 장치인 표시 장치, 발광 소자, 및 발광 소자를 갖는 장치인 발광 장치는, 여러 가지 형태를 사용하는 것, 또는 여러 가지 소자를 갖는 것이 가능하다. 표시 소자, 표시 장치, 발광 소자 또는 발광 장치는, EL 소자(유기물 및 무기물을 함유하는 EL 소자, 유기 EL 소자, 무기 EL 소자), LED(백색 LED, 적색 LED, 녹색 LED, 청색 LED 등), 트랜지스터(전류에 따라 발광하는 트랜지스터), 전자 방출 소자, 액정 소자, 전자 잉크, 전기 영동 소자, 회절 광 밸브(GLV), 플라즈마 디스플레이 패널(PDP), MEMS(마이크로·일렉트로·메커니컬·시스템), 디지털 마이크로 미러 디바이스(DMD), DMS(디지털·마이크로·셔터), IMOD(인터페어런스·모듈레이션) 소자, 일렉트로 웨팅 소자, 압전 세라믹 디스플레이, 카본 나노 튜브를 사용한 표시 소자 등의 적어도 하나를 가지고 있다. 이들 이외에도, 전기적 또는 자기적 작용에 의해, 콘트라스트, 휘도, 반사율, 투과율 등이 변화되는 표시 매체를 가지고 있어도 좋다. EL 소자를 사용한 표시 장치의 일례로서는, EL 디스플레이 등이 있다. 전자 방출 소자를 사용한 표시 장치의 일례로서는, 필드 에미션 디스플레이(FED) 또는 SED 방식 평면형 디스플레이(SED: Surface-conduction Electron-emitter Display) 등이 있다. 액정 소자를 사용한 표시 장치의 일례로서는, 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크 또는 전기 영동 소자를 사용한 표시 장치의 일례로서는, 전자 페이퍼 등이 있다.
또한, 백 라이트(유기 EL 소자, 무기 EL 소자, LED, 형광등 등)에 백색광(W)을 사용하여 표시 장치를 풀컬러 표시시키기 위해서, 착색층(컬러 필터라고도 한다.)을 사용해도 좋다. 착색층은, 예를 들면, 레드(R), 그린(G), 블루(B), 옐로우(Y) 등을 적절히 조합하여 사용할 수 있다. 착색층을 사용으로써, 착색층을 사용하지 않는 경우와 비교하여 색의 재현성을 높게 할 수 있다. 이 때, 착색층을 갖는 영역과, 착색층을 갖지 않는 영역을 배치함으로써, 착색층을 갖지 않는 영역에 있어서의 백색광을 직접 표시에 이용해도 상관없다. 일부에 착색층을 갖지 않는 영역을 배치함으로써, 밝은 표시시에, 착색층에 의한 휘도의 저하를 적게 할 수 있고, 소비 전력을 2할에서 3할 정도 저감시킬 수 있는 경우가 있다. 단, 유기 EL 소자나 무기 EL 소자 등의 자체 발광 소자를 사용하여 풀컬러 표시하는 경우, R, G, B, Y, W를, 각각의 발광색을 갖는 소자로부터 발광시켜도 상관없다. 자체 발광 소자를 사용함으로써, 착색층을 사용한 경우보다, 더욱 소비 전력을 저감시킬 수 있는 경우가 있다.
<모듈>
이하에서는, 본 발명의 일 형태에 따른 반도체 장치를 적용한 표시 모듈에 관해서, 도 25를 사용하여 설명한다.
도 25에 도시하는 표시 모듈(8000)은, 상부 커버(8001)와 하부 커버(8002) 사이에, FPC(8003)에 접속된 터치 패널(8004), FPC(8005)에 접속된 셀(8006), 백 라이트 유닛(8007), 프레임(8009), 프린트 기판(8010), 배터리(8011)를 가진다. 또한, 백 라이트 유닛(8007), 배터리(8011), 터치 패널(8004) 등을 갖지 않는 경우도 있다.
본 발명의 일 형태에 따른 반도체 장치는, 예를 들면, 셀(8006)에 사용할 수 있다.
상부 커버(8001) 및 하부 커버(8002)는, 터치 패널(8004) 및 셀(8006)의 사이즈에 맞추어, 형상이나 치수를 적절히 변경할 수 있다.
터치 패널(8004)은, 저항막 방식 또는 정전 용량 방식의 터치 패널을 셀(8006)에 중첩하여 사용할 수 있다. 또한, 셀(8006)의 대향 기판(밀봉 기판)에, 터치 패널 기능을 갖도록 하는 것도 가능하다. 또는, 셀(8006)의 각 화소 내에 광 센서를 설치하고, 광학식의 터치 패널로 하는 것도 가능하다. 또는, 셀(8006)의 각 화소 내에 터치 센서용 전극을 설치하고, 정전 용량 방식의 터치 패널로 하는 것도 가능하다. 또는, 셀(8006)의 각 화소 내에 터치 센서용 전극을 설치하고, 정전 용량 방식의 터치 패널로 하는 것도 가능하다.
백 라이트 유닛(8007)은 광원(8008)을 가진다. 광원(8008)을 백 라이트 유닛(8007)의 단부에 설치하고, 광 확산판을 사용하는 구성으로 해도 좋다.
프레임(8009)은 셀(8006)의 보호 기능 외에, 프린트 기판(8010)의 동작에 의해 발생하는 전자파를 차단하기 위한 전자 실드로서의 기능을 가져도 좋다. 또한 프레임(8009)은 방열판으로서의 기능을 갖고 있어도 좋다.
프린트 기판(8010)은, 전원 회로, 비디오 신호 및 클록 신호를 출력하기 위한 신호 처리 회로를 가진다. 전원 회로에 전력을 공급하는 전원으로서는, 외부의 상용 전원이라도 좋고, 별도 설치한 배터리(8011)에 의한 전원이라도 좋다. 상용 전원을 사용하는 경우에는, 배터리(8011)를 갖지 않아도 좋다.
또한, 표시 모듈(8000)에는, 편광판, 위상차판, 프리즘 시트 등의 부재를 추가하여 설치해도 좋다.
<전자 기기>
본 발명의 일 형태에 따른 반도체 장치는, 표시 기기, PC, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD: Digital Versatile Disc 등의 기록 매체를 재생하여, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 사용할 수 있다. 그 밖에, 본 발명의 일 형태에 따른 반도체 장치를 사용할 수 있는 전자 기기로서, 휴대 전화, 휴대형을 포함하는 게임기, 휴대 데이터 단말, 전자 서적 단말, 비디오 카메라, 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체예를 도 26에 도시한다.
도 26의 (A)는 휴대형 게임기이며, 하우징(901), 하우징(902), 표시부(903), 표시부(904), 마이크로폰(905), 스피커(906), 조작 키(907), 스타일러스(908) 등을 가진다. 또한, 도 26의 (A)에 도시한 휴대형 게임기는, 2개의 표시부(903)와 표시부(904)를 가지고 있지만, 휴대형 게임기가 갖는 표시부의 수는, 이것으로 한정되지 않는다.
도 26의 (B)는 휴대 데이터 단말이며, 제 1 하우징(911), 제 2 하우징(912), 제 1 표시부(913), 제 2 표시부(914), 접속부(915), 조작 키(916) 등을 가진다. 제 1 표시부(913)는 제 1 하우징(911)에 설치되어 있고, 제 2 표시부(914)는 제 2 하우징(912)에 설치되어 있다. 그리고, 제 1 하우징(911)과 제 2 하우징(912)은, 접속부(915)에 의해 접속되어 있고, 제 1 하우징(911)과 제 2 하우징(912) 사이의 각도는, 접속부(915)에 의해 변경이 가능하다. 제 1 표시부(913)에 있어서의 영상을, 접속부(915)에 있어서의 제 1 하우징(911)과 제 2 하우징(912) 사이의 각도에 따라, 전환하는 구성으로 해도 좋다. 또한, 제 1 표시부(913) 및 제 2 표시부(914)의 적어도 한쪽에, 위치 입력 장치로서의 기능이 부가된 표시 장치를 사용하도록 해도 좋다. 또한, 위치 입력 장치로서의 기능은, 표시 장치에 터치 패널 을 설치함으로써 부가할 수 있다. 또는, 위치 입력 장치로서의 기능은, 포토 센서라고도 불리는 광전 변환 소자를 표시 장치의 화소부에 설치함으로써도, 부가할 수 있다.
도 26의 (C)는 노트형 PC이며, 하우징(921), 표시부(922), 키보드(923), 포인팅 디바이스(924) 등을 가진다.
도 26의 (D)는 전기 냉동 냉장고이며, 하우징(931), 냉장실용 도어(932), 냉동실용 도어(933) 등을 가진다.
도 26의 (E)는 비디오 카메라이며, 제 1 하우징(941), 제 2 하우징(942), 표시부(943), 조작 키(944), 렌즈(945), 접속부(946) 등을 가진다. 조작 키(944) 및 렌즈(945)는 제 1 하우징(941)에 설치되어 있고, 표시부(943)는 제 2 하우징(942)에 설치되어 있다. 그리고, 제 1 하우징(941)과 제 2 하우징(942)은, 접속부(946)에 의해 접속되어 있고, 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도는, 접속부(946)에 의해 변경이 가능하다. 표시부(943)에 있어서의 영상을, 접속부(946)에 있어서의 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도에 따라 전환하는 구성으로 해도 된다.
도 26의 (F)는 보통 자동차이며, 차체(951), 차륜(952), 계기판(953), 라이트(954) 등을 가진다.
<표시 영역 또는 발광 영역에 곡면을 갖는 전자 기기>
이하에서는, 본 발명의 일 형태에 따른 전자 기기의 일례인 표시 영역 또는 발광 영역에 곡면을 갖는 전자 기기에 관해서, 도 27을 참조하면서 설명한다. 또한, 여기에서는, 전자 기기의 일례로서, 정보 기기, 특히 휴대성을 갖는 정보 기기(휴대 기기)에 관해서 설명한다. 휴대성을 갖는 정보 기기로서는, 예를 들면, 휴대 전화기(패블릿, 스마트폰), 태블릿 단말(슬레이트 PC) 등도 포함된다.
도 27의 (A-1)은, 휴대 기기(1300A)의 외형을 설명하는 사시도이다. 도 27의 (A-2)는, 휴대 기기(1300A) 상면도이다. 도 27의 (A-3)은, 휴대 기기(1300A)의 사용 상태를 설명하는 도면이다.
도 27의 (B-1) 및 도 27의 (B-2)는, 휴대 기기(1300B)의 외형을 설명하는 사시도이다.
도 27의 (C-1) 및 도 27의 (C-2)는, 휴대 기기(1300C)의 외형을 설명하는 사시도이다.
<휴대 기기>
휴대 기기(1300A)는, 예를 들면 전화, 전자 메일 작성 열람, 수첩 또는 정보 열람 등의 기능으로부터 선택된 하나 또는 복수의 기능을 가진다.
휴대 기기(1300A)는, 하우징의 복수의 면을 따라 표시부가 설치되어 있다. 예를 들면, 가요성을 갖는 표시 장치를, 하우징의 내측을 따르도록 배치함으로써 표시부를 설치하면 좋다. 이것에 의해, 문자 정보나 화상 정보 등을 제 1 영역(1311) 및/또는 제 2 영역(1312)에 표시할 수 있다.
예를 들면, 3개의 조작용으로 제공하는 화상을 제 1 영역(1311)에 표시할 수 있다(도 27의 (A-1) 참조.). 또한, 도면 중에 파선의 직사각형으로 나타내는 바와 같이 문자 정보 등을 제 2 영역(1312)에 표시할 수 있다(도 27의 (A-2) 참조.).
휴대 기기(1300A)의 상부에 제 2 영역(1312)을 배치한 경우, 휴대 기기(1300A)를 양복의 가슴 포켓에 수납한 그 상태에서, 휴대 기기(1300A)의 제 2 영역(1312)에 표시된 문자나 화상 정보를, 사용자는 용이하게 확인할 수 있다(도 27의 (A-3) 참조.). 예를 들면, 착신된 전화의 발신자의 전화번호 또는 이름 등을, 휴대 기기(1300A) 상방에서 관찰할 수 있다.
또한, 휴대 기기(1300A)는, 표시 장치와 하우징 사이, 표시 장치 내 또는 하우징 위에 입력 장치 등을 가져도 좋다. 입력 장치는, 예를 들면, 터치 센서, 광 센서, 초음파 센서 등을 사용하면 좋다. 입력 장치를 표시 장치와 하우징 사이 또는 하우징 위에 배치하는 경우, 매트릭스 스위치 방식, 저항막 방식, 초음파 표면 탄성파 방식, 적외선 방식, 전자 유도 방식, 정전 용량 방식 등의 터치 패널을 사용하면 좋다. 또한, 입력 장치를 표시 장치 내에 배치하는 경우, 인셀 타입의 센서, 또는 온셀 타입의 센서 등을 사용하면 좋다.
또한, 휴대 기기(1300A)는, 진동 센서 등과, 상기 진동 센서 등에 검지된 진동에 기초하여, 착신을 거부하는 모드로 이행하는 프로그램을 기억한 기억 장치를 구비할 수 있다. 이것에 의해, 사용자는 휴대 기기(1300A)를 양복 위에서 가볍게 두드려 진동을 줌으로써 착신을 거부하는 모드로 이행시킬 수 있다.
휴대 기기(1300B)는, 제 1 영역(1311) 및 제 2 영역(1312)을 갖는 표시부와, 표시부를 지지하는 하우징(1310)을 가진다.
하우징(1310)은 복수의 굴곡부를 구비하고, 하우징(1310)이 구비하는 가장 긴 굴곡부가, 제 1 영역(1311)과 제 2 영역(1312) 사이에 개재된다.
휴대 기기(1300B)는, 가장 긴 굴곡부를 따라 설치된 제 2 영역(1312)을 측면을 향하여 사용할 수 있다.
휴대 기기(1300C)는, 제 1 영역(1311) 및 제 2 영역(1312)을 갖는 표시부와, 표시부를 지지하는 하우징(1310)을 가진다.
하우징(1310)은 복수의 굴곡부를 구비하고, 하우징(1310)이 구비하는 두번째로 긴 굴곡부가, 제 1 영역(1311)과 제 2 영역(1312) 사이에 개재된다.
휴대 기기(1300C)는 제 2 영역(1312)을 상부를 향하게 하여 사용할 수 있다.
또한, 명세서 중의 도면이나 문장에 있어서 규정되어 있지 않은 내용에 관해서, 그 내용을 제외하는 것을 규정한 발명의 일 형태를 구성할 수 있다. 또는, 어떤 값에 관해서, 상한값과 하한값 등으로 나타내는 수치 범위가 기재되어 있는 경우, 그 범위를 임의로 좁힘으로써, 또는, 그 범위 중의 일점을 제외함으로써, 그 범위를 일부 제외한 발명의 일 형태를 규정할 수 있다. 이들에 의해, 예를 들면, 종래 기술이 본 발명의 일 형태의 기술적 범위내에 들어가지 않는 것을 규정할 수 있다.
다른 구체예로서는, 어떤 물질의 성질에 관해서, 예를 들면, 「어떤 막은, 절연체이다」라고 기재되어 있는 것으로 한다. 그 경우, 예를 들면, 그 절연체가, 유기 절연체인 경우를 제외한다, 라고 발명의 일 형태를 규정하는 것이 가능하다. 또는, 예를 들면, 그 절연체가, 무기 절연체인 경우를 제외한다, 라고 발명의 일 형태를 규정하는 것이 가능하다. 또는, 예를 들면, 그 막이, 도전체인 경우를 제외한다, 라고 발명의 일 형태를 규정하는 것이 가능하다. 또는, 예를 들면, 그 막이, 반도체인 경우를 제외한다, 라고 발명의 일 형태를 규정하는 것이 가능하다.
다른 구체예로서는, 어떤 적층 구조에 관해서, 예를 들면, 「A막과 B막 사이에, 어떤 막이 설치되어 있다」라고 기재되어 있는 것으로 한다. 그 경우, 예를 들면, 그 막이, 4층 이상의 적층막인 경우를 제외한다, 라고 발명을 규정하는 것이 가능하다. 또는, 예를 들면, A막과 그 막 사이에, 도전체가 설치되어 경우를 제외한다, 라고 발명을 규정하는 것이 가능하다.
또한, 본 명세서 등에 있어서 기재되어 있는 발명의 일 형태는, 다양한 사람이 실시할 수 있다. 그러나, 그 실시는, 복수의 사람에 걸쳐 실시되는 경우가 있다. 예를 들면, 송수신 시스템의 경우에 있어서, A사가 송신기를 제조 및 판매하고, B사가 수신기를 제조 및 판매하는 경우가 있다. 다른 예로서는, 트랜지스터 및 발광 소자를 갖는 발광 장치의 경우에 있어서, 트랜지스터가 형성된 반도체 장치는, A사가 제조 및 판매한다. 그리고, B사가 그 반도체 장치를 구입하여, 그 반도체 장치에 발광 소자를 성막하고, 발광 장치로서 완성시킨다, 라고 하는 경우가 있다.
이러한 경우, A사 또는 B사 중 어디에 대해서도, 특허 침해를 주장할 수 있는 발명의 일 형태를, 구성할 수 있다. 즉, A사만이 실시하는 것과 같은 발명의 일 형태를 구성하는 것이 가능하고, 다른 발명의 일 형태로서, B사만이 실시하는 것과 같은 발명의 일 형태를 구성하는 것이 가능하다. 또한, A사 또는 B사에 대해, 특허 침해를 주장할 수 있는 발명의 일 형태는, 명확하여, 본 명세서 등에 기재되어 있는 것으로 판단할 수 있다. 예를 들면, 송수신 시스템의 경우에 있어서, 송신기뿐인 경우의 기재나, 수신기뿐인 경우의 기재가 본 명세서 등에 없다고 해도, 송신기만으로 발명의 일 형태를 구성할 수 있고, 수신기만으로 다른 발명의 일 형태를 구성할 수 있고, 이들 발명의 일 형태는, 명확하여, 본 명세서 등에 기재되어 있다고 판단할 수 있다. 다른 예로서는, 트랜지스터 및 발광 소자를 갖는 발광 장치의 경우에 있어서, 트랜지스터가 형성된 반도체 장치뿐인 경우의 기재나, 발광 소자를 갖는 발광 장치뿐인 경우의 기재가 본 명세서 등에 없다고 해도, 트랜지스터가 형성된 반도체 장치만으로 발명의 일 형태를 구성할 수 있고, 발광 소자를 갖는 발광 장치만으로 발명의 일 형태를 구성할 수 있고, 이들 발명의 일 형태는, 명확하여, 본 명세서 등에 기재되어 있는 것으로 판단할 수 있다.
또한, 본 명세서 등에 있어서는, 능동 소자(트랜지스터, 다이오드 등), 수동소자(용량 소자, 저항 소자 등) 등이 갖는 모든 단자에 관해서, 그 접속처를 특정하지 않아도, 당업자라면 발명의 일 형태를 구성하는 것은 가능한 경우가 있다. 즉, 접속처를 특정하지 않아도, 발명의 일 형태가 명확하다고 할 수 있다. 그리고, 접속처가 특정된 내용이, 본 명세서 등에 기재되어 있는 경우, 접속처를 특정하지 않는 발명의 일 형태가, 본 명세서 등에 기재되어 있다고 판단하는 것이 가능한 경우가 있다. 특히, 단자의 접속처가 복수의 케이스 고려되는 경우에는, 그 단자의 접속처를 특정한 부분로 한정할 필요는 없다. 따라서, 능동 소자(트랜지스터, 다이오드 등), 수동 소자(용량 소자, 저항 소자 등) 등이 갖는 일부의 단자에 관해서만, 그 접속처를 특정함으로써, 발명의 일 형태를 구성하는 것이 가능한 경우가 있다.
또한, 본 명세서 등에 있어서는, 어떤 회로에 관해서, 적어도 접속처를 특정하면, 당업자라면, 본 발명을 특정하는 것이 가능한 경우가 있다. 또는, 어떤 회로에 관해서, 적어도 기능을 특정하면, 당업자라면, 발명을 특정하는 것이 가능한 경우가 있다. 즉, 기능을 특정하면, 발명의 일 형태가 명확하다고 할 수 있다. 그리고, 기능이 특정된 발명의 일 형태가, 본 명세서 등에 기재되어 있다고 판단하는 것이 가능한 경우가 있다. 따라서, 어떤 회로에 관해서, 기능을 특정하지 않아도, 접속처를 특정하면, 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능하다. 또는, 어떤 회로에 관해서, 접속처를 특정하지 않아도, 기능을 특정하면, 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능하다.
또한, 본 명세서 등에 있어서는, 적어도 도면에 기재한 내용(도면 중의 일부라도 좋다)은, 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능하다. 따라서, 어떤 내용에 관해서, 도면에 기재되어 있으면, 문장을 사용하여 서술하고 있지 않아도, 그 내용은, 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능하다. 마찬가지로, 도면의 일부를 취출한 도면에 관해서도, 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능하다. 그리고, 그 발명의 일 형태는 명확하다고 할 수 있다.
400 반도체 기판
401 절연체
402 절연체
404 도전체
406a 반도체
406b 반도체
406c 반도체
408 절연체
412 절연체
413 도전체
415 도전체
416 도전체
416a 도전체
416b 도전체
417 도전체
418 절연체
419 절연체
421 도전체
421a 도전체
421b 도전체
424 도전체
424a 도전체
424b 도전체
442 절연체
444a 영역
444b 영역
445 도전체
446a 영역
446b 영역
454 도전체
462 절연체
469 도전체
469a 도전체
469b 도전체
470 절연체
474 도전체
474a 도전체
474b 도전체
478 절연체
480 절연체
482 절연체
484 절연체
486 절연체
490 트랜지스터
491 트랜지스터
492 트랜지스터
493 용량 소자
494 용량 소자
800 RFIC 태그
801 통신기
802 안테나
803 무선 신호
804 안테나
805 정류 회로
806 정전압 회로
807 복조 회로
808 변조 회로
809 논리 회로
810 기억 회로
811 ROM
901 하우징
902 하우징
903 표시부
904 표시부
905 마이크로폰
906 스피커
907 조작 키
908 스타일러스
911 하우징
912 하우징
913 표시부
914 표시부
915 접속부
916 조작 키
921 하우징
922 표시부
923 키보드
924 포인팅 디바이스
931 하우징
932 냉장실용 도어
933 냉동실용 도어
941 하우징
942 하우징
943 표시부
944 조작 키
945 렌즈
946 접속부
951 차체
952 차륜
953 계기판
954 라이트
1189 ROM 인터페이스
1190 기판
1191 ALU
1192 ALU 컨트롤러
1193 인스트럭션 디코더
1194 인터럽트 컨트롤러
1195 타이밍 컨트롤러
1196 레지스터
1197 레지스터 컨트롤러
1198 버스 인터페이스
1199 ROM
1200 기억 소자
1201 회로
1202 회로
1203 스위치
1204 스위치
1206 논리 소자
1207 용량 소자
1208 용량 소자
1209 트랜지스터
1210 트랜지스터
1213 트랜지스터
1214 트랜지스터
1220 회로
1300A 휴대 기기
1300B 휴대 기기
1300C 휴대 기기
1310 하우징
1311 영역
1312 영역
2100 트랜지스터
2200 트랜지스터
3001 배선
3002 배선
3003 배선
3004 배선
3005 배선
3200 트랜지스터
3300 트랜지스터
3400 용량 소자
4000 RFIC 태그
5000 기판
5001 화소부
5002 주사선 구동 회로
5003 주사선 구동 회로
5004 신호선 구동 회로
5010 용량 배선
5012 게이트 배선
5013 게이트 배선
5014 드레인 전극
5016 트랜지스터
5017 트랜지스터
5018 액정 소자
5019 액정 소자
5020 화소
5021 스위칭용 트랜지스터
5022 구동용 트랜지스터
5023 용량 소자
5024 발광 소자
5025 신호선
5026 주사선
5027 전원선
5028 공통 전극
5100 펠릿
5120 기판
5161 영역
8000 표시 모듈
8001 상부 커버
8002 하부 커버
8003 FPC
8004 터치 패널
8005 FPC
8006 셀
8007 백 라이트 유닛
8008 광원
8009 프레임
8010 프린트 기판
8011 배터리

Claims (12)

  1. 반도체 장치에 있어서:
    제 1 트랜지스터로서,
    제 1 반도체,
    제 1 절연체, 및
    제 1 도전체를 포함하는, 상기 제 1 트랜지스터;
    상기 제 1 트랜지스터 위의 제 2 절연체;
    상기 제 2 절연체 위의 용량 소자로서,
    제 2 도전체,
    제 3 도전체, 및
    제 3 절연체를 포함하는, 상기 용량 소자;
    상기 용량 소자 위의 제 4 절연체; 및
    상기 제 4 절연체 위의 제 2 트랜지스터로서,
    제 2 반도체,
    제 5 절연체, 및
    제 4 도전체를 포함하는, 상기 제 2 트랜지스터를 포함하고,
    상기 제 1 도전체의 일부는 상기 제 1 절연체를 개재하여 상기 제 1 반도체와 중첩하고,
    상기 제 4 도전체의 일부는 상기 제 5 절연체를 개재하여 상기 제 2 반도체와 중첩하고,
    상기 제 2 도전체의 일부는 상기 제 3 절연체를 개재하여 상기 제 3 도전체와 대향하고,
    상기 제 2 도전체는 상기 제 2 절연체 내의 제 1 개구부를 통해 상기 제 1 도전체와 전기적으로 연결되고,
    상기 제 2 도전체는 상기 제 4 절연체 내의 제 2 개구부를 통해 상기 제 2 반도체와 전기적으로 연결되는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 3 절연체는 상기 제 2 도전체 내에 포함된 원소를 포함하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 반도체는 실리콘을 포함하는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 2 반도체는 인듐을 포함하는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 반도체는 반도체 기판의 일부인, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 반도체는 반도체 기판상에 제공된 돌출부를 갖는, 반도체 장치.
  7. 반도체 장치에 있어서:
    제 1 트랜지스터로서,
    제 1 반도체,
    제 1 절연체, 및
    제 1 도전체를 포함하는, 상기 제 1 트랜지스터;
    상기 제 1 트랜지스터 위의 제 2 절연체;
    상기 제 2 절연체 위의 제 2 트랜지스터로서,
    제 2 반도체,
    제 3 절연체, 및
    제 2 도전체를 포함하는, 상기 제 2 트랜지스터;
    상기 제 2 트랜지스터 위의 제 4 절연체; 및
    상기 제 4 절연체 위의 용량 소자로서,
    제 3 도전체,
    제 4 도전체, 및
    제 5 절연체를 포함하는, 상기 용량 소자를 포함하고,
    상기 제 1 도전체의 일부는 상기 제 1 절연체를 개재하여 상기 제 1 반도체와 중첩하고,
    상기 제 2 도전체의 일부는 상기 제 3 절연체를 개재하여 상기 제 2 반도체와 중첩하고,
    상기 제 3 도전체의 일부는 상기 제 5 절연체를 개재하여 상기 제 4 도전체와 대향하고,
    상기 제 3 도전체는 상기 제 2 절연체 내의 제 1 개구부 및 상기 제 4 절연체 내의 제 2 개구부를 통해 상기 제 1 도전체와 전기적으로 연결되고,
    상기 제 3 도전체는 상기 제 4 절연체 내의 제 2 개구부를 통해 상기 제 2 반도체와 전기적으로 연결되는, 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 5 절연체는 상기 제 4 도전체 내에 포함된 원소를 포함하는, 반도체 장치.
  9. 제 7 항에 있어서,
    상기 제 1 반도체는 실리콘을 포함하는, 반도체 장치.
  10. 제 7 항에 있어서,
    상기 제 2 반도체는 인듐을 포함하는, 반도체 장치.
  11. 제 7 항에 있어서,
    상기 제 1 반도체는 반도체 기판의 일부인, 반도체 장치.
  12. 제 7 항에 있어서,
    상기 제 1 반도체는 반도체 기판상에 제공된 돌출부를 갖는, 반도체 장치.
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