JP2012256408A5 - 半導体記憶装置 - Google Patents

Description

ゲート電極２１０は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷ、それらの窒化物、酸化物ならびに合金から一種以上選択し、単層でまたは積層で用いればよい。

一対の電極２１４は、ゲート電極２１０と同様の方法および同様の材料によって形成すればよい。

Claims (3)

1. マトリクス状に設けられた複数のメモリセルを有するメモリセルアレイと、
   前記メモリセルアレイと電気的に接続されるリフレッシュタイミング検出回路と、を有し、
   前記メモリセルは、第１の酸化物半導体をチャネルとして有する第１のトランジスタと、前記第１のトランジスタと電気的に接続される第１のキャパシタとを有し、
   前記リフレッシュタイミング検出回路は、参照セルとコンパレータとを有し、
   前記参照セルは、第２の酸化物半導体をチャネルとして有する第２のトランジスタと、前記第２のトランジスタと電気的に接続される第２のキャパシタと、前記第２のキャパシタと電気的に接続される第３のトランジスタとを有し、
   前記参照セルは、前記コンパレータに電気的に接続される半導体記憶装置。
2. マトリクス状に設けられた複数のメモリセルを有するメモリセルアレイと、
   前記メモリセルアレイと電気的に接続されるリフレッシュタイミング検出回路と、を有し、
   前記メモリセルは、第１の酸化物半導体をチャネルとして有する第１のトランジスタと、前記第１のトランジスタと電気的に接続される第１のキャパシタとを有し、
   前記リフレッシュタイミング検出回路は、参照セルと、コンパレータと、抵抗とを有し、
   前記参照セルは、第２の酸化物半導体をチャネルとして有する第２のトランジスタと、前記第２のトランジスタと電気的に接続される第２のキャパシタと、前記第２のキャパシタと電気的に接続される第３のトランジスタとを有し、
   前記参照セルは、前記コンパレータの入力端子及び前記抵抗に電気的に接続される半導体記憶装置。
3. 請求項１または請求項２において、
   前記第２のキャパシタの保持容量は、前記第１のキャパシタの保持容量よりも小さいことを特徴とする半導体記憶装置。