JP2012231455A5 - - Google Patents

Claims (1)

1. 複数のロジックエレメントを有し、
   前記複数のロジックエレメントそれぞれは、コンフィギュレーションメモリと、前記コンフィギュレーションメモリに記憶されたコンフィギュレーションデータに応じて、異なる演算処理を行い、且つ、前記ロジックエレメント間の電気的接続を変更する手段と、を有し、
   前記コンフィギュレーションメモリは、揮発性の第１の記憶回路と、前記揮発性の第１の記憶回路に保持されたデータを記憶する第２の記憶回路と、の組を有し、
   前記第１の記憶回路は、チャネルがシリコンに形成される第１のトランジスタを有し、
   前記第２の記憶回路は、チャネルが酸化物半導体層に形成される第２のトランジスタと、前記第２のトランジスタがオフ状態となることによってフローティングとなるノードに一対の電極のうちの一方が電気的に接続された容量素子と、を有し、
   前記第１のトランジスタのゲート電極上方に、第１の絶縁層を有し、
   前記第１の絶縁層上方に、前記第２のトランジスタを有し、
   前記第２のトランジスタ上方に、第２の絶縁層を有し、
   前記第２の絶縁層上方に、前記容量素子を有することを特徴とするプログラマブルＬＳＩ。