JP3849956B2 - プログラマブル集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、論理構成が変更自在であるプログラマブル論理素子と強誘電体メモリを備えたプログラマブル集積回路に関する。
【０００２】
【従来の技術】
近年、携帯電話、ＰＤＡ（パーソナル情報端末）等の電子回路にフィールドプログラマブルロジックアレイ（ＦＰＬＡ）又はプログラマブルロジックエレメント（ＲＬＥ）と呼ばれるプログラマブル論理素子が使用されるようになってきた。このプログラマブル論理素子は、外部から与えるデータに応じて種々の論理回路を構成することができる。
【０００３】
例えば複数の通信規格に対応する通信機器を構成する場合、論理回路構成がハードウェアで固定されるワイヤードロジックを用いる場合は、複数の規格に応じた複数の論理回路を用意しておき、使用する規格に応じて論理回路を切り替える必要がある。これに対して、プログラマブル論理素子を用いた回路では、規格に応じた論理構成用データを与えることにより、プログラマブル論理素子の内部論理を構成し直す。したがって、必要なチップサイズを小さくすることができる等のメリットが得られる。
【０００４】
図１０にプログラマブル論理素子（ＲＬＥ）を用いて構成した従来のプログラマブル集積回路の一例を示す。図１０において、１０１はプログラマブル論理素子、１０２は相互接続用配線、１０３はアクセス接続部、１０４は一般相互接続部、１０５はデータバス、１０６はＥＥＰＲＯＭ（電気的に消去可能なＰＲＯＭ）、１０７はＲＡＭ（ランダムアクセスメモリ）、１０８は入出力回路である。
【０００５】
プログラマブル論理素子１０１は、インバータ、ＮＡＮＤゲート、ＮＯＲゲート、ＥＯＲ（排他的論理和）ゲート、フリップフロップ、ラッチ等を含み、あらゆる種類の論理回路を構成することができる。それぞれのプログラマブル論理素子によって実行される特定の機能は、ＥＥＰＲＯＭ１０６からプログラマブル論理素子１０１へ与えられる論理構成用データによって決定される。
【０００６】
プログラマブル論理素子１０１は、論理構成用データが与えられると、内部のＡＮＤゲート、ＯＲゲート、ＮＡＮＤゲート、ＮＯＲゲート、ＥＯＲゲート等の相互接続を変更し、特定の機能を実行する。プログラマブル論理素子１０１の論理構成用データを記憶するＥＥＰＲＯＭ１０６は、複数のプログラマブル論理素子と共に１チップの集積回路に内蔵される。論理構成用データを記憶するＥＥＰＲＯＭ等のメモリを集積回路の外部に設けてもよいが、機器全体の回路構成の簡略化のためには、このメモリを集積回路に内蔵することが好ましい。
【０００７】
各プログラマブル論理素子１０１の入出力ポートは、アクセス接続部１０３を介して一般相互接続部１０４に接続されている。アクセス接続部１０３はパストランジスタとラッチ回路を備え、バストランジスタのオン・オフをラッチ回路を介してプログラミングすることにより、一般相互接続部１０３との接続又は遮断が制御される。
【０００８】
上記のように、従来のプログラマブル論理回路では論理構成用データをＥＥＰＲＯＭに記憶しておき、電源をオンにしたときにＥＥＰＲＯＭからロードした論理構成用データに基づいてプログラマブル論理素子の論理構成を行う。外部に紫外線消去型のＥＰＲＯＭを設けて、これにプログラマブル論理素子の論理構成用データを記憶しておくこともできるが、この場合は論理構成を変える場合にＥＰＲＯＭを取り替える手間がかかる。これに対して、上述のようにＥＥＰＲＯＭを用いる場合は、ＥＥＰＲＯＭを取り替える必要はなく、ＥＥＰＲＯＭの旧データを電気的に消去して新たな論理構成用データを記憶させればよい。しかも、上記のようにＥＥＰＲＯＭがプログラマブル集積回路に内蔵されておれば、その周辺の回路が簡素化されるメリットも得られる。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記のＥＥＰＲＯＭはプログラマブル論理素子の論理構成用データの保存用としてのみ用いられ、プログラマブル論理素子が動作中はＲＡＭ１０７が動作し、ＥＥＰＲＯＭは動作しない。つまり、プログラマブル集積回路のチップ面積に対してＥＥＰＲＯＭの占める面積はかなり大きいが、プログラマブル論理素子が動作中はＥＥＰＲＯＭが占める面積は有効に活用されていないことになる。
【００１０】
そこで、本発明は上記のような従来の課題に鑑み、プログラマブル論理素子の論理構成用データを記憶及びロードするための効率的なメモリ構成を備えたプログラマブル集積回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明によるプログラマブル集積回路の第１の構成は、プログラマブル論理素子と強誘電体メモリを備え、非通電状態では強誘電体メモリにプログラマブル論理素子の論理構成用データが記憶され、通電状態では強誘電体メモリがランダムアクセスメモリとして使用されることを特徴とする。
【００１２】
最近実用化され、現在も研究開発が続けられている強誘電体メモリは、ＥＥＰＲＯＭと同様に不揮発性メモリであるが、ＥＥＰＲＯＭと異なり高速の書き込み、読み出しが可能である。そこで、本発明によれば、強誘電体メモリを用いてプログラマブル論理素子の論理構成用データを記憶する。そして、強誘電体メモリの記憶データをロードしてプログラマブル論理素子の論理構成を行った後は、強誘電体メモリをランダムアクセスメモリ（ＲＡＭ）として使用する。
【００１３】
これにより、プログラマブル論理素子の論理構成用データを記憶するためのメモリが、プログラマブル論理素子の動作中も有効に活用されることになる。この結果、従来は論理構成用データを記憶するためのＥＥＰＲＯＭと別に備える必要があったＲＡＭが、本発明のプログラマブル集積回路では不要になる。したがって、プログラマブル集積回路のチップサイズの低減に貢献することができる。
【００１４】
上記のような本発明のプログラマブル集積回路は、実際の動作において、非通電状態から通電状態に変化した直後に強誘電体メモリの記憶データに基づいてプログラマブル論理素子の論理構成が実行され、かつ、通電状態から非通電状態に変化する直前にプログラマブル論理素子の論理構成用データが強誘電体メモリに再記憶されることが好ましい。
【００１５】
具体的な用途の一例として、通信機器に使用され、プログラマブル論理素子の論理を構成する前に、通信により各種通信環境に応じて与えられた最適アルゴリズムを実現するためのプログラマブル論理素子の論理構成用データを強誘電体メモリに記憶しておき、非通電状態から通電状態に変化した直後に、強誘電体メモリの記憶データに基づいてプログラマブル論理素子の論理を選択・構成し、その後、強誘電体メモリをＲＡＭとして使用し、かつ、通電状態から非通電状態に変化する直前に、プログラマブル論理素子の論理構成用データを強誘電体メモリに再記憶させることが好ましい。
【００１６】
更に好ましくは、通信機器において各種通信環境に応じて与えられた最適の画像・音声圧縮アルゴリズムを実現するためにこのようなプログラマブル集積回路を用いることができる。そして、プログラマブル集積回路が無線通信インターフェースを備えていることも好ましい。例えば、基地局から無線で送信された通信環境情報にしたがって、強誘電体メモリの記憶データ、すなわち論理構成用データを書き換えることができる。
【００１７】
上記構成の一変形例として、順番に実行すべき複数の処理のそれぞれに対応する複数の論理構成用データが強誘電体メモリに記憶され、通電状態でそれぞれの処理に対応する論理構成用データに基づいてプログラマブル論理素子の論理を順次再構成しながら複数の処理を実行し、現在実行中の処理に対応する論理構成データが記憶されていた強誘電体メモリの領域をＲＡＭとして使用し、その処理が終了するに伴って、ＲＡＭとして使用していた強誘電体メモリの領域に論理構成データを再記憶させ、つぎに実行すべき処理に移行することも好ましい。
【００１８】
つまり、強誘電体メモリを複数の領域（メモリブロック）に分割し、複数の処理に対応する複数種類の論理構成用データを各メモリブロックに分けて記憶しておく。１又は複数のメモリブロックからロードした論理構成用データに基づいてプログラマブル論理素子の論理を構成すれば、その後、そのメモリブロックはＲＡＭとして使用することができる。次の処理に移行するときは、論理構成用データを元のメモリブロックに書き戻した後、次の処理に対応する論理構成用データを別のメモリブロックからロードする。そのメモリブロックの記憶データに基づいてプログラマブル論理素子の論理を構成した後は、そのメモリブロックを新たなＲＡＭとして使用する。このようにして、処理が順番に進むにつれて、ＲＡＭとして使用されるメモリブロックも順番に移動することになる。
【００１９】
また、別の変形例として、プログラマブル論理素子及び強誘電体メモリセルを含む複数の機能ブロックが配列されている構成が好ましい。つまり、プログラマブル論理素子の各ブロックごとに強誘電体セルが内蔵され、各ブロックがプログラマブル論理素子により構成された回路としてもＲＡＭとしても動作する。更に、複数の機能ブロックがマトリックス状に配列され、マトリックスを構成する列ごとに複数の機能ブロックの強誘電体メモリセルに共通のセンスアンプを備えていることが好ましい。この構成において、複数の機能ブロックの一部をＲＡＭとして使用する場合、センスアンプに近い機能ブロックから優先的にランダムアクセスメモリとして使用することが好ましい。
【００２０】
また、マトリックスを構成する列ごとに複数の機能ブロックの強誘電体メモリセルを接続するビットラインを各機能ブロックのプログラマブル論理素子間の相互接続用配線として兼用している構成も好ましい。各機能ブロックは論理回路又はＲＡＭの動作を選択的に行うので、各ブロック間の接続ラインを上記のように兼用することにより、構造が簡素化される。
【００２１】
上記のように、センスアンプに近い機能ブロックから優先的にＲＡＭとして使用することに関連して、ビットラインを用いてプログラマブル論理素子間の相互接続を行う場合、センスアンプから遠い機能ブロックから順番にビットラインを相互接続用配線に用いることが好ましい。
【００２２】
複数の機能ブロックを配列したプログラマブル集積回路の具体構成として、機能ブロックのメモリセルが、１つの強誘電体キャパシタと第１及び第２のアクセストランジスタを備え、強誘電体キャパシタの一端はセルプレートに接続され、他端は各アクセストランジスタの一端に接続され、各アクセストランジスタの他端及びゲートは第１又は第２のビットライン及び第１又は第２のワードラインに接続され、第１及び第２のビットラインにはセンスアンプと共に演算回路が接続される。そして、セルプレートを低（Ｌ）レベルから高（Ｈ）レベルに変化させた後、Ｌレベルに戻す１回の駆動で強誘電体キャパシタからの読み出し、演算、及び書き込みの一連の処理を実行する。
【００２３】
更に具体的には、セルプレートをＬレベルからＨレベルに変化させ、第１のアクセストランジスタをオンにして、強誘電体キャパシタの記憶電位を第１のビットラインに読み出し、センスアンプで増幅、検出した論理レベルを演算回路に与えた後、セルプレートをＨレベルに維持した状態で第１のアクセストランジスタをオフにして演算を行い、演算回路の出力が第２のビットラインに出力された後、第２のビットラインに接続された第２のアクセストランジスタをオンにし、セルプレート線をＬレベルに戻すことによって、演算回路の出力が強誘電体キャパシタへ書き込まれる。
【００２４】
本発明によるプログラマブル集積回路の第２の構成は、１つのメモリセルに複数ビットを記憶する強誘電体メモリとプログラマブル論理素子とを備え、複数ビットのうちの一部を用いてプログラマブル論理素子の論理構成用データを記憶し、残りのビットを用いて強誘電体メモリがＲＡＭとして動作することを特徴とする。この構成によれば、上記の第１の構成と同様に、プログラマブル集積回路に別途ＲＡＭを内蔵する必要がなく、チップサイズの低減に貢献することができる。しかも、強誘電体メモリがＲＡＭとして動作しているときも、プログラマブル論理素子の論理構成用データは強誘電体メモリに記憶されているので、電源オフ時等に論理構成用データを強誘電体メモリに書き戻す必要はない。
【００２５】
例えば、１つのメモリセルに２ビットに相当する４つの状態を記憶する強誘電体メモリとプログラマブル論理素子とを備え、４つの状態のうちの２つの状態を用いてプログラマブル論理素子の論理構成用データを記憶し、残りの２つの状態を用いて強誘電体メモリがランダムアクセスメモリとして動作する。
【００２６】
さらに具体的には、１つのメモリセルに２ビットを記憶する強誘電体メモリとプログラマブル論理素子とを備え、プログラマブル論理素子の論理構成用データの記憶に割り当てられた１ビットを強誘電体メモリから読み出し、又は書き込むときは、強誘電体メモリがＲＡＭとして動作するときより高い電圧で強誘電体メモリを駆動する。
【００２７】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
（実施形態１）
本発明の第１の実施形態に係るプログラマブル集積回路の構成を図１に示す。図１において、１０１はプログラマブル論理素子、１０２は相互接続用配線、１０３はアクセス接続部、１０４は一般相互接続部、１０５はデータバス、１０８は入出力回路、１０９は強誘電体メモリ（以下、ＦＥＲＡＭと略記する）である。図１０の従来構成におけるＥＥＰＲＯＭ１０６とＲＡＭ１０７が図１の本実施形態の構成ではＦＥＲＡＭ１０９に置き換えられている。他の構成については同じである。
【００２８】
図１の構成において強誘電体メモリ（ＦＥＲＡＭ）１０９は、図２に示すような順序で動作する。まず、プログラマブル集積回路に電源が供給されると、イニシャル処理として、プログラマブル論理素子（ＲＬＥ）１０１の論理構成用データがＦＥＲＡＭ１０９からロードされ、そのデータに基づいて各ＲＬＥ１０１の論理構成、アクセス接続部１０３の接続、一般相互接続部１０４の接続が実行される（Ｓ１１，Ｓ１２）。この後、ＦＥＲＡＭ１０９は通常のＲＡＭエリアとして解放される（Ｓ１３）。プログラマブル集積回路は、ＦＥＲＡＭ１０９をＲＡＭエリアとして用いながら通常動作を実行する（Ｓ１４）。
【００２９】
つぎに、電源オフ時の処理として、プログラマブル論理素子１０１にロードされていた論理構成用データがＦＥＲＡＭ１０９に再記憶される（Ｓ１５）。この後、プログラマブル集積回路への電源供給が停止される（Ｓ１６）。
【００３０】
上記のような電源オン時のイニシャル処理及び電源オフ時の処理を行うことによって、不揮発性メモリであるＦＥＲＡＭ１０９に一度記憶された論理構成用データは消失することなく、しかも、プログラマブル集積回路の定常動作中はＦＥＲＡＭ１０９が通常のＲＡＭエリアとして有効活用される。特に、ＦＥＲＡＭは低電圧・低消費電力で動作することができるため、携帯用機器に使用される集積回路として最適である。また、高速動作が可能であることから、画像処理用メモリとして使用することもできる。
【００３１】
なお、プログラマブル論理素子１０１の論理構成用データは、あらかじめＦＥＲＡＭ１０９に記憶させておいても良いし、機器の使用時に適宜外部からロードした論理構成用データをＦＥＲＡＭ１０９に記憶させても良い。例えば、通信機器に使用されるプログラマブル集積回路の場合、通信手段を介して与えられる情報にしたがって、ＦＥＲＡＭ１０９の記憶データを更新することができる。
【００３２】
本実施形態によるプログラマブル集積回路の具体的な用途として、携帯通信端末における画像又は音声の圧縮用ＬＳＩがある。本実施形態によれば、複数の通信環境に自動的に対応する携帯通信端末用の小さなチップサイズのＬＳＩを提供することができる。例えば、通信環境によって通信レートが異なる場合、データ転送スピードが速いものにも遅いものにも対応する必要がある。リアルタイムで画像・音声データの通信を行う場合、データ転送スピードが遅い通信環境では、圧縮率の高い画像・音声圧縮アルゴリズムを用いる必要がある。また、データ転送スピードの速い通信環境では、圧縮率の低い画像・音声圧縮アルゴリズムを使用したほうが歪の少ない高品質の画像・音声を伝達できる。
【００３３】
複数種類の画像・音声圧縮アルゴリズムを用意しておき、通信環境に応じて選択して利用するために、ワイアードロジックでＬＳＩを構成すると、チップ面積が増大する。本発明のプログラマブル集積回路は、プログラマブル論理素子を用いて通信環境に応じた最適の画像・音声圧縮アルゴリズムを実現することができる。そして、そのアルゴリズムを構成するためのデータが不揮発性メモリであるＦＥＲＡＭに記憶され、そのデータを通信環境に応じて更新することができる。通信環境が変わらない限り、ＦＥＲＡＭの記憶データを更新する必要はなく、電源をオフにしてもその記憶データは保持される。
【００３４】
更に、前述のように、ＦＥＲＡＭは低電圧・低消費電力で、かつ、高速の動作が可能であるので、プログラマブル集積回路の通常動作時には画像処理用を含む通常のＲＡＭエリアとして機能させることができる。その結果、別途ＲＡＭを内蔵させる必要がないので、プログラマブル集積回路のチップサイズを低減することができる。また、ＲＡＭエリアの一部を用いて、他の不揮発性データを保存しておくことも可能である。
【００３５】
（実施形態２）
つぎに、本発明の第２の実施形態に係るプログラマブル集積回路について説明する。例えば、プログラマブル集積回路に実行させたい一連の処理が、順番に実行することができる複数の処理から構成されている場合に本実施形態のプログラマブル集積回路が適用される。このような場合に、すべての処理に対応する論理構成を集積回路に備えさせようとすれば、集積回路のチップサイズが大きくなる。そこで、本実施形態のプログラマブル集積回路は、プログラマブル論理素子を内蔵し、順番に実行する処理に応じてプログラマブル論理素子の論理構成を順番に再構成しながら、複数の処理を順番に実行する。
【００３６】
一例として、一連の処理が３つの処理から構成されている場合を図３（ａ）及び（ｂ）に基づいて説明する。プログラマブル論理素子の論理構成用データを記憶するＦＥＲＡＭは図３（ａ）に示すように、３つの領域に分けられ、３つの処理に対応する論理構成用データが記憶されている。図３（ｂ）のフローチャートに示すように、電源が供給された直後のイニシャル処理で、まず、ＦＥＲＡＭの領域１に記憶された論理構成用データがロードされ（Ｓ２１）、このデータに基づいてプログラマブル論理素子（ＲＬＥ）の論理構成が実行される（Ｓ２２）。この後、ＦＥＲＡＭの領域１はＲＡＭエリアとして解放され（Ｓ２３）、処理１が実行される（Ｓ２４）。
【００３７】
処理１の実行が完了すると、論理構成用データがＦＥＲＡＭの領域１に再記憶され（Ｓ２５）、つぎに領域２の論理構成用データがロードされる（Ｓ２６）。そして、ロードされたデータに基づいてＲＬＥの論理構成が実行される（Ｓ２７）。この後、ＦＥＲＡＭの領域２はＲＡＭエリアとして解放され（Ｓ２８）、処理２が実行される（Ｓ２９）。
【００３８】
処理２の実行が完了すると、論理構成用データがＦＥＲＡＭの領域２に再記憶され（Ｓ３０）、領域３の論理構成用データがロードされる（Ｓ３１）。そして、ロードされたデータに基づいてＲＬＥの論理構成が実行される（Ｓ３２）。この後、ＦＥＲＡＭの領域３はＲＡＭエリアとして解放され（Ｓ３３）、処理３が実行される（Ｓ３４）。すべての処理が完了して電源をオフにする際は、ＲＬＥにロードされている論理構成用データがＦＥＲＡＭの領域３に再記憶された後（Ｓ３５）、電源がオフになる（Ｓ３６）。
【００３９】
このように、ＦＥＲＡＭの複数の領域に記憶された複数の論理構成用データを順番にロードしてＲＬＥを再構成しながら複数の処理を順番に実行することにより、小さなチップ面積のプログラマブル集積回路で大規模な処理を行うことができる。また、ＦＥＲＡＭの複数の領域のうち、ＲＬＥが現在実行中の処理に対応する論理構成用データを記憶していた領域を通常のＲＡＭ（ランダムアクセスメモリ）として使用することができるので、別途ＲＡＭを内蔵する必要がない。
【００４０】
（実施形態３）
つぎに、本発明の第３の実施形態に係るプログラマブル集積回路について説明する。図４に示すように、プログラマブル論理素子（ＲＬＥ）及び強誘電体メモリセルを含む機能ブロック（ＲＬＢ）が複数個マトリックス状に配列されている。図４において、１つの機能ブロック１は、１つのＲＬＥ２と６組の強誘電体メモリセルを内蔵している。各強誘電体メモリセルは、強誘電体キャパシタ３とアクセストランジスタ４からなる。
【００４１】
このような機能ブロック１は、プログラムによって論理構成素子としても強誘電体メモリすなわち不揮発性ＲＡＭとしても動作する。したがって、プログラマブル集積回路が内蔵する複数の機能ブロックのうちの一部をプログラマブル論理素子として動作させ、他の機能ブロックを不揮発性ＲＡＭとして使用することができる。しかも、プログラマブル論理素子として動作する機能ブロックと不揮発性ＲＡＭとして使用する機能ブロックとの比率を任意に変えることができるので、実行する処理に応じて最適の比率にプログラムすることにより、プログラマブル集積回路を効率良く動作させることができる。
【００４２】
また、図４に示されているように、マトリックス状に配列された複数の機能ブロックのうち、列ごとの複数の機能ブロック１の強誘電体メモリセル３、４に共通のセンスアンプ１０が設けられている。各センスアンプ１０はイネーブル制御信号（ＳＡＥ）１１によって各別に能動化される。このように、各機能ブロックごとにセンスアンプを備えるのではなく、複数の機能ブロックに共通のセンスアンプを１つ設けることにより、集積回路全体に必要なセンスアンプの数を低減し、集積回路のチップサイズを低減することができる。
【００４３】
上記のような構成において、強誘電体メモリセルから読み出された電圧はセンスアンプで増幅されて論理レベル０又は１が検出される。この際、センスアンプから遠い機能ブロックほど、その機能ブロックからセンスアンプまでの配線の抵抗と寄生容量が大きいため、強誘電体メモリセルからセンスアンプに信号が届くまでの時間が長くなると共に、消費電力が大きくなる。そこで、不揮発性ＲＡＭとして動作させたい機能ブロックをセンスアンプに近い機能ブロックから優先的に割り当てることが好ましい。これによって、集積回路の高速動作と低消費電力が可能になる。
【００４４】
また、１つの機能ブロック１が含むＲＬＥ１及びメモリセル３，４の数は、図４の構成に限らない。例えば、１つの機能ブロック１内に８×８＝６４個の強誘電体キャパシタと８個のＲＬＥを含むように構成すれば、画像圧縮に用いられるＤＣＴ（離散コサイン変換）等の処理に適したプログラマブル集積回路を提供することができる。
【００４５】
つぎに、図４の構成を更に詳しく説明する。図４において、５はアクセス接続部、６は接続情報格納用又は論理構成用のラッチ回路、７はビットライン（ＢＬ）、８はワード線（ＷＬ）、９はセルプレート線である。１０及び１１は既に説明したセンスアンプ及びそのイネーブル制御信号（ＳＡＥ）であり、１２は入出力回路、１３はラッチ回路用ワード線（ＬＷＬ）である。１４は機能ブロック（ＲＬＢ）間接続部であり、第１トランジスタ１５、第２トランジスタ１６、及び第３トランジスタ１７で構成されている。
【００４６】
上記のような構成により、各機能ブロック１のメモリセル３，４に接続されたビットライン７を各機能ブロック１のプログラマブル論理素子間の相互接続用配線として兼用することができる。集積回路の電源をオンにした後、図５のタイミングチャートに示すように各信号を変化させ、論理構成用データをラッチ回路６にロードすることによって各ＲＬＥの論理構成を行う。その後、接続情報データをロードしてビットライン（ＢＬ）７を相互接続用配線として利用する。
【００４７】
例えば、ビットラインＢＬ０を機能ブロック間の接続に使用する場合、まず、ＲＬＢ間接続部１４の第２トランジスタ１６のゲートをＨレベルにして第２トランジスタ１６をオンにし、接続情報を強誘電体キャパシタ３から読み出して、ラッチ回路６にロードする。その手順について、図６（ａ）の回路図を参照しながら説明を加える。
【００４８】
図６（ａ）において、ワード線（ＷＬ）２４をＨレベルにして、アクセストランジスタ２１をオンにした後、セルプレート（ＣＰ）をＨレベルにすることにより、強誘電体キャパシタ２２の電荷をビットライン（ＢＬ）２５上に読み出す。この読み出された電荷は、ビットライン２５の寄生容量に充電されて電圧に変換される。この電圧はセンスアンプ２６で増幅され、リファレンス電圧と比較されて論理レベル０又は１が検出される。
【００４９】
続いて、図４のラッチ回路用ワード線（ＬＷＬ）１３をオンにすることにより、検出された論理レベルが論理構成用のラッチ回路６に保持される。この後、ＬＷＬはオフにされる。アクセス接続部５の接続データについても、同様の手順でロードすることができる。このように、強誘電体メモリセルのビットラインを機能ブロック間（プログラマブル論理素子間）の相互接続用配線として兼用することにより、チップ面積を小さくすることができる。
【００５０】
上記のように、メモリセルのビットラインを機能ブロック間の相互接続用配線として兼用する場合、ビットライン上に出力されるデータの衝突を避けるために、つぎに説明するような順序で接続を実行する。図４において、ＲＬＥ１の出力をビットラインＢＬ０に接続する場合、信号の衝突を避けるために機能ブロック間接続部１４の第２トランジスタ１６と第３トランジスタ１７をオフにしておく。そしてセンスアンプに近いほうの隣接機能ブロックとビットラインＢＬ０との接続データをロードする。最後に、 機能ブロック間接続部１４の第３トランジスタ１７をオンにすることによって接続が完了する。
【００５１】
このように、センスアンプから遠い機能ブロックから順番に相互接続用配線（ビットライン）に接続していくことにより、ビットラインを相互接続用配線として問題なく使用することが可能になり、集積回路全体として必要な配線の数を低減することができる。この接続方法は、前述のように一部の機能ブロックをランダムアクセスメモリとして使用する場合に、センスアンプに近い側の機能ブロックから優先的にＲＡＭに割り当てる方法と整合する。
【００５２】
（実施形態４）
つぎに、本発明の第４の実施形態に係るプログラマブル集積回路について説明する。第３の実施形態の説明において、強誘電体メモリセルの読み出し回路の構成を図６（ａ）に示した。これに対して、第４の実施形態に係る読み出し回路とその周辺の回路構成を示す図６（ｂ）では、ビットラインが１本から２本に増え、ワードラインも１本から２本に増えている。そして、ビットラインＢＬ０，ＢＬ１のセンスアンプ３６と反対側には加算器又は乗算器を含む演算回路３８が接続されている。
【００５３】
強誘電体メモリセルは１個の強誘電体キャパシタ３０と２個のアクセストランジスタ２８，２９からなる。強誘電体キャパシタ３０の一端はセルプレート（ＣＰ）３１に接続され、他端は各アクセストランジスタ２８，２９の一端に接続され、各アクセストランジスタ２８，２９の他端はそれぞれのビットラインＢＬ０又はＢＬ１に接続されている。各アクセストランジスタ２８，２９のゲートはそれぞれのワードラインＷＬ０又はＷＬ１に接続されている。
【００５４】
図６（ｂ）の構成によれば、強誘電体キャパシタ３０の記憶情報を読み出し、読み出された情報を用いて演算処理を実行し、演算結果を強誘電体キャパシタ３０に書き戻す一連の処理を１サイクルで行うことができる。つまり、セルプレート（ＣＰ）３１をＬレベルからＨレベルに変化させた後、Ｌレベルに戻す１サイクルの間に上記の処理を完了することができる。この処理の手順を、図７に示すタイミングチャートに基づいて説明する。
【００５５】
まず、セルプレートＣＰ及び第１ワードラインＷＬ０がＬレベルで第１アクセストランジスタがオフの状態から、第１ワードラインＷＬ０をＨレベルに変化させて第１アクセストランジスタ２８をオンにすると共にセルプレートＣＰをＨレベルにする。この結果、強誘電体キャパシタ３０の記憶情報が第１ビットライン３４に読み出される。ＳＡＥ信号３７をＨレベルにすることによってセンスアンプ３６を能動化し、第１ビットライン３４上の信号をセンスアンプ３６で増幅、検出した論理レベルを演算回路３８に与える。
【００５６】
この後、第１ワードラインＷＬ０がＬレベルに戻されて第１アクセストランジスタ２８がオフになり、やがて演算回路３８の演算結果が第２ビットラインＢＬ１に出力される。つぎに、第２ワードラインＷＬ１をＨレベルに変化させて第２アクセストランジスタ２９をオンにした後、セルプレートＣＰをＬレベルに戻すことによって、第２ビットラインＢＬ１上にある演算結果が強誘電体キャパシタ３０に書き込まれる。
【００５７】
上記のような手順を採用することにより、強誘電体キャパシタ３０の記憶情報を読み出し、読み出された情報を用いて演算処理を実行し、演算結果を強誘電体キャパシタ３０に書き戻す一連の処理を１サイクルで行うことができる。つまり上記の処理を完了するまでに、セルプレートＣＰをＬレベルからＨレベルに変化させ、Ｌレベルに戻す駆動を１サイクル行うだけでよい。
【００５８】
一方、図６（ａ）に示した通常のメモリセル読み取り回路及び同様の書き込み回路を用いる場合は、読み出しに１サイクル、書き込みに１サイクル、計２サイクルのレベル変化を伴うセルプレート駆動を行う必要がある。一般にセルプレートＣＰには多数の強誘電体キャパシタが接続されているため、セルプレートＣＰのレベルを変化させる駆動には大きな電力が消費されると共に、レベルが安定するまでの時間も必要となる。本実施形態によれば、読み出し、演算、書き込みを１サイクルのレベル変化で完了することができるので、消費電力を低減すると共に高速処理を実現することができる。したがって、本実施形態は、加算、乗算等の演算処理が多く必要な画像処理用のプログラマブル集積回路に特に有効である。
【００５９】
（実施形態５）
つぎに、本発明の第５の実施形態に係るプログラマブル集積回路について説明する。本実施形態では、プログラマブル集積回路に内蔵する強誘電体メモリとして、１つのメモリセルに複数ビットを記憶することができるメモリを使用し、複数ビットのうちの一部を用いてプログラマブル論理素子の論理構成用データを記憶し、残りのビットを用いてＲＡＭとして動作させる。例えば、１つのメモリセルに２ビットの情報を記憶する場合、２ビットのうち１ビットをプログラマブル論理素子の論理構成用データの保存用に割り当て、他の１ビットをＲＡＭを構成する１ビットとして割り当てる。
【００６０】
１つのメモリセルに２ビットデータを記憶させるには、１つのメモリセルに４つの値を識別可能に記憶させなければならない。例えば、強誘電体メモリにおいて、４つのエネルギー状態を記憶させ、最も低いエネルギー状態から順に状態０、状態１、状態２、そして状態３とする。この場合、状態０を状態１に書き換えるのには小さいエネルギーをメモリセルに与えればよいが、状態０を状態３に書き換えるには非常に大きなエネルギーが必要となる。
そこで、例えば通常動作時は、状態０及び１を用いて、又は、状態２及び３を用いて、論理レベル０及び１に対応させる。この場合、論理レベル０と１との間の書き換えは小さいエネルギーで行うことができる。これによって低消費電力及び高速動作を実現することができる。一方、プログラマブル論理素子の論理構成用データの保存には、状態０又は１を用いて論理レベル０に対応させ、状態２又は３を用いて論理レベル１に対応させる。この場合、論理レベル０と１との間の書き換えには大きいエネルギーが必要である。しかし、論理構成用データの読み書きの頻度は非常に少ないので、集積回路の動作全体の消費電力に与える影響は小さい。更に、４ビット、８ビットといった多ビットのデータを１つのメモリセルに記憶させる場合も、同様の考え方により、ＲＡＭを構成するビットを小さなエネルギーで読み書きできるようにしておけばい。
【００６１】
上記のような１つのメモリセルに複数ビットのデータを記憶する強誘電体メモリの構成について、図８（ａ）及び（ｂ）を用いて更に説明する。図８（ａ）及び（ｂ）は共に１つのメモリセルに２ビットのデータ（状態０、１、２、３）を記憶する場合のヒステリシス特性を示している。まず、図８（ａ）において、４０は状態０の残留分極電荷、４１は状態１の残留分極電荷、４２は状態２の残留分極電荷、４３は状態３の残留分極電荷をそれぞれ示している。４４は強誘電体キャパシタの飽和ヒステリシスループである。
【００６２】
このように４種類の状態が記憶されている場合、ヒステリシスループが飽和する電圧よりも十分高い電圧で読み出しを行い、放電された電荷の量を比較することにより、安定した読み出しが可能である。しかし、ヒステリシスループが飽和する電圧より低い電源電圧で回路を動作させたい場合は、この方法では正常な読み出しが行われない可能性が高い。なぜなら、強誘電体キャパシタの分極子は、その物理的状態によって、同じ電界をかけても反転しやすいものと反転しにくいものがあり、強誘電体キャパシタの放電曲線が過去の書き込みの履歴に影響されるからである。
【００６３】
もう少し詳しく説明すると、低電圧を印加した場合は反転しやすい分極子だけが反転し、反転しにくい分極子は反転しない。高電圧を印加した場合は反転しやすい分極子も反転しにくい分極子も反転する。例えば、図９において、状態ｃを読み出す場合に、状態ｃに至る履歴が違えば読み出し時の電荷放出ルートが異なることになる。つまり、状態ａから状態ｂを経て状態ｃに移行した場合、読み出し時には、状態ｃから状態ｂを経て状態ｄに至る経路で電荷が放出される。状態ｅから状態ｆを経て状態ｃに移行した場合、読み出し時には、状態ｃから状態ｄに直接至る経路で電荷が放出される。前者の場合は、反転しやすい分極子のみが反転されてｃという状態になっているので、残りは反転しにくい分極子のみであり、ある一定電圧以上をかけなければ、電荷は放出されない。これに対して後者の場合は、やはり反転しやすい分極子から反転してｃの状態になっているのであるが、読み出す時には直前に反転された反転しやすい分極子をもう一度反転することになり、小さな電圧をかけてもある程度の電荷は出てくる。このように、直前にどのようなヒステリシス経路を経てその状態が書き込まれたかによって、次の読み出し時における電荷放出がたどるヒステリシス経路が変化する。これによって、特に１メモリセルに記憶させる状態が多くなると正確な読み出しができなくなる。
【００６４】
そこで、低電圧動作での正確な読み出しを可能にするために、図８（ｂ）に示すような複数ビットの割当方式が好ましい。図８（ｂ）において、４５は状態０の残留分極電荷、４６は状態１の残留分極電荷、４７は状態２の残留分極電荷、４８は状態３の残留分極電荷をそれぞれ示している。４９は強誘電体キャパシタの飽和ヒステリシスループである。５０はＬ側ヒステリシスループであり、５１はＨ側ヒステリシスループである。
【００６５】
本実施形態では、強誘電体メモリを通常のＲＡＭとして使用する場合は低電圧で読み出し・書き込みを行い、２ビット（４状態）のうちの１ビット（２状態）だけを使用する。低電圧の場合は状態０及び状態１はＬ側ヒステリシスループ上にあり、状態２及び状態３はＨ側ヒステリシスループ上にある。したがって、強誘電体メモリがＲＡＭとして動作するときは、状態０又は状態２が論理レベル０として読み出され、状態１又は状態３が論理レベル１として読み出される。
【００６６】
２ビットのうちの他の１ビットは論理構成用データの保存用に割り当てられ、論理構成用データをプログラマブル論理素子にロードする際、つまり電源オンの直後に高い電圧で強誘電体メモリの読み出しを行う。このときは、状態０又は状態１が論理レベル０として読み出され、状態２又は状態３が論理レベル１として読み出される。また、新しい論理構成用データが外部から与えられ、これによって強誘電体メモリの記憶データを更新する場合も高い電圧で書き込みを行う必要がある。このようなビット割当方法を採ることにより、通常動作時には低電圧動作を実現することができる。
【００６７】
【発明の効果】
以上のように本発明によれば、強誘電体メモリをプログラマブル論理素子と共に集積回路に内蔵し、強誘電体メモリをプログラマブル論理素子の論理構成用データの記憶に用いるだけでなく、ＲＡＭとしても用いることができるので、チップサイズの利用効率が高く、高速で低消費電力のプログラマブル集積回路を提供することができる。このような集積回路は、高速演算の必要な画像処理用集積回路又は低消費電力が必須の携帯機器用集積回路に特に適している。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るプログラマブル集積回路の構成を示すブロック図
【図２】図１のプログラマブル集積回路の動作を示すフローチャート
【図３】本発明の第２の実施形態に係るプログラマブル集積回路に関し、（ａ）は強誘電体メモリのメモリマップ、（ｂ）は動作を示すフローチャート
【図４】本発明の第３の実施形態に係るプログラマブル集積回路の構成を示す回路図
【図５】図４のプログラマブル集積回路の動作を示すタイミングチャート
【図６】（ａ）図４のプログラマブル集積回路におけるメモリセル読み出し回路を示す回路図（ｂ）本発明の第４の実施形態に係るプログラマブル集積回路におけるメモリセルとその周辺の回路図
【図７】図６（ｂ）のメモリセル及びその周辺回路の動作を示すタイミングチャート
【図８】本発明の第５の実施形態に係るプログラマブル集積回路に使用される強誘電体キャパシタのヒステリシス特性を示すグラフ
【図９】強誘電体キャパシタの別のヒステリシス特性を示すグラフ
【図１０】プログラマブル論理素子を用いて構成した従来のプログラマブル集積回路の一例を示すブロック図
【符号の説明】
１ 機能ブロック
２ プログラマブル論理素子
３ 強誘電体キャパシタ
４ アクセストランジスタ
５ アクセス接続部
６ ラッチ回路
７ ビットライン
８ ワードライン
９ セルプレート
１０ センスアンプ
１２ 入出力回路
１３ ラッチ回路用ワード線
１４ 機能ブロック間接続部
２１ アクセストランジスタ
２２ 強誘電体キャパシタ
２３ セルプレート
２４ ワードライン
２５ ビットライン
２６ センスアンプ
２８ 第１アクセストランジスタ
２９ 第２アクセストランジスタ
３０ 強誘電体キャパシタ
３１ セルプレート
３２ 第１ワードライン
３３ 第２ワードライン
３４ 第１ビットライン
３５ 第２ビットライン
３６ センスアンプ
３８ 演算回路
４４，４９ 強誘電体キャパシタの飽和ヒステリシスループ
１０１ プログラマブル論理素子
１０２ 相互接続用配線
１０３ アクセス接続部
１０４ 一般相互接続部
１０５ データバス
１０７ 入出力回路
１０９ 強誘電体メモリ
【発明の属する技術分野】
本発明は、論理構成が変更自在であるプログラマブル論理素子と強誘電体メモリを備えたプログラマブル集積回路に関する。
【０００２】
【従来の技術】
近年、携帯電話、ＰＤＡ（パーソナル情報端末）等の電子回路にフィールドプログラマブルロジックアレイ（ＦＰＬＡ）又はプログラマブルロジックエレメント（ＲＬＥ）と呼ばれるプログラマブル論理素子が使用されるようになってきた。このプログラマブル論理素子は、外部から与えるデータに応じて種々の論理回路を構成することができる。
【０００３】
例えば複数の通信規格に対応する通信機器を構成する場合、論理回路構成がハードウェアで固定されるワイヤードロジックを用いる場合は、複数の規格に応じた複数の論理回路を用意しておき、使用する規格に応じて論理回路を切り替える必要がある。これに対して、プログラマブル論理素子を用いた回路では、規格に応じた論理構成用データを与えることにより、プログラマブル論理素子の内部論理を構成し直す。したがって、必要なチップサイズを小さくすることができる等のメリットが得られる。
【０００４】
図１０にプログラマブル論理素子（ＲＬＥ）を用いて構成した従来のプログラマブル集積回路の一例を示す。図１０において、１０１はプログラマブル論理素子、１０２は相互接続用配線、１０３はアクセス接続部、１０４は一般相互接続部、１０５はデータバス、１０６はＥＥＰＲＯＭ（電気的に消去可能なＰＲＯＭ）、１０７はＲＡＭ（ランダムアクセスメモリ）、１０８は入出力回路である。
【０００５】
プログラマブル論理素子１０１は、インバータ、ＮＡＮＤゲート、ＮＯＲゲート、ＥＯＲ（排他的論理和）ゲート、フリップフロップ、ラッチ等を含み、あらゆる種類の論理回路を構成することができる。それぞれのプログラマブル論理素子によって実行される特定の機能は、ＥＥＰＲＯＭ１０６からプログラマブル論理素子１０１へ与えられる論理構成用データによって決定される。
【０００６】
プログラマブル論理素子１０１は、論理構成用データが与えられると、内部のＡＮＤゲート、ＯＲゲート、ＮＡＮＤゲート、ＮＯＲゲート、ＥＯＲゲート等の相互接続を変更し、特定の機能を実行する。プログラマブル論理素子１０１の論理構成用データを記憶するＥＥＰＲＯＭ１０６は、複数のプログラマブル論理素子と共に１チップの集積回路に内蔵される。論理構成用データを記憶するＥＥＰＲＯＭ等のメモリを集積回路の外部に設けてもよいが、機器全体の回路構成の簡略化のためには、このメモリを集積回路に内蔵することが好ましい。
【０００７】
各プログラマブル論理素子１０１の入出力ポートは、アクセス接続部１０３を介して一般相互接続部１０４に接続されている。アクセス接続部１０３はパストランジスタとラッチ回路を備え、バストランジスタのオン・オフをラッチ回路を介してプログラミングすることにより、一般相互接続部１０３との接続又は遮断が制御される。
【０００８】
上記のように、従来のプログラマブル論理回路では論理構成用データをＥＥＰＲＯＭに記憶しておき、電源をオンにしたときにＥＥＰＲＯＭからロードした論理構成用データに基づいてプログラマブル論理素子の論理構成を行う。外部に紫外線消去型のＥＰＲＯＭを設けて、これにプログラマブル論理素子の論理構成用データを記憶しておくこともできるが、この場合は論理構成を変える場合にＥＰＲＯＭを取り替える手間がかかる。これに対して、上述のようにＥＥＰＲＯＭを用いる場合は、ＥＥＰＲＯＭを取り替える必要はなく、ＥＥＰＲＯＭの旧データを電気的に消去して新たな論理構成用データを記憶させればよい。しかも、上記のようにＥＥＰＲＯＭがプログラマブル集積回路に内蔵されておれば、その周辺の回路が簡素化されるメリットも得られる。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記のＥＥＰＲＯＭはプログラマブル論理素子の論理構成用データの保存用としてのみ用いられ、プログラマブル論理素子が動作中はＲＡＭ１０７が動作し、ＥＥＰＲＯＭは動作しない。つまり、プログラマブル集積回路のチップ面積に対してＥＥＰＲＯＭの占める面積はかなり大きいが、プログラマブル論理素子が動作中はＥＥＰＲＯＭが占める面積は有効に活用されていないことになる。
【００１０】
そこで、本発明は上記のような従来の課題に鑑み、プログラマブル論理素子の論理構成用データを記憶及びロードするための効率的なメモリ構成を備えたプログラマブル集積回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明によるプログラマブル集積回路の第１の構成は、プログラマブル論理素子と強誘電体メモリを備え、非通電状態では強誘電体メモリにプログラマブル論理素子の論理構成用データが記憶され、通電状態では強誘電体メモリがランダムアクセスメモリとして使用されることを特徴とする。
【００１２】
最近実用化され、現在も研究開発が続けられている強誘電体メモリは、ＥＥＰＲＯＭと同様に不揮発性メモリであるが、ＥＥＰＲＯＭと異なり高速の書き込み、読み出しが可能である。そこで、本発明によれば、強誘電体メモリを用いてプログラマブル論理素子の論理構成用データを記憶する。そして、強誘電体メモリの記憶データをロードしてプログラマブル論理素子の論理構成を行った後は、強誘電体メモリをランダムアクセスメモリ（ＲＡＭ）として使用する。
【００１３】
これにより、プログラマブル論理素子の論理構成用データを記憶するためのメモリが、プログラマブル論理素子の動作中も有効に活用されることになる。この結果、従来は論理構成用データを記憶するためのＥＥＰＲＯＭと別に備える必要があったＲＡＭが、本発明のプログラマブル集積回路では不要になる。したがって、プログラマブル集積回路のチップサイズの低減に貢献することができる。
【００１４】
上記のような本発明のプログラマブル集積回路は、実際の動作において、非通電状態から通電状態に変化した直後に強誘電体メモリの記憶データに基づいてプログラマブル論理素子の論理構成が実行され、かつ、通電状態から非通電状態に変化する直前にプログラマブル論理素子の論理構成用データが強誘電体メモリに再記憶されることが好ましい。
【００１５】
具体的な用途の一例として、通信機器に使用され、プログラマブル論理素子の論理を構成する前に、通信により各種通信環境に応じて与えられた最適アルゴリズムを実現するためのプログラマブル論理素子の論理構成用データを強誘電体メモリに記憶しておき、非通電状態から通電状態に変化した直後に、強誘電体メモリの記憶データに基づいてプログラマブル論理素子の論理を選択・構成し、その後、強誘電体メモリをＲＡＭとして使用し、かつ、通電状態から非通電状態に変化する直前に、プログラマブル論理素子の論理構成用データを強誘電体メモリに再記憶させることが好ましい。
【００１６】
更に好ましくは、通信機器において各種通信環境に応じて与えられた最適の画像・音声圧縮アルゴリズムを実現するためにこのようなプログラマブル集積回路を用いることができる。そして、プログラマブル集積回路が無線通信インターフェースを備えていることも好ましい。例えば、基地局から無線で送信された通信環境情報にしたがって、強誘電体メモリの記憶データ、すなわち論理構成用データを書き換えることができる。
【００１７】
上記構成の一変形例として、順番に実行すべき複数の処理のそれぞれに対応する複数の論理構成用データが強誘電体メモリに記憶され、通電状態でそれぞれの処理に対応する論理構成用データに基づいてプログラマブル論理素子の論理を順次再構成しながら複数の処理を実行し、現在実行中の処理に対応する論理構成データが記憶されていた強誘電体メモリの領域をＲＡＭとして使用し、その処理が終了するに伴って、ＲＡＭとして使用していた強誘電体メモリの領域に論理構成データを再記憶させ、つぎに実行すべき処理に移行することも好ましい。
【００１８】
つまり、強誘電体メモリを複数の領域（メモリブロック）に分割し、複数の処理に対応する複数種類の論理構成用データを各メモリブロックに分けて記憶しておく。１又は複数のメモリブロックからロードした論理構成用データに基づいてプログラマブル論理素子の論理を構成すれば、その後、そのメモリブロックはＲＡＭとして使用することができる。次の処理に移行するときは、論理構成用データを元のメモリブロックに書き戻した後、次の処理に対応する論理構成用データを別のメモリブロックからロードする。そのメモリブロックの記憶データに基づいてプログラマブル論理素子の論理を構成した後は、そのメモリブロックを新たなＲＡＭとして使用する。このようにして、処理が順番に進むにつれて、ＲＡＭとして使用されるメモリブロックも順番に移動することになる。
【００１９】
また、別の変形例として、プログラマブル論理素子及び強誘電体メモリセルを含む複数の機能ブロックが配列されている構成が好ましい。つまり、プログラマブル論理素子の各ブロックごとに強誘電体セルが内蔵され、各ブロックがプログラマブル論理素子により構成された回路としてもＲＡＭとしても動作する。更に、複数の機能ブロックがマトリックス状に配列され、マトリックスを構成する列ごとに複数の機能ブロックの強誘電体メモリセルに共通のセンスアンプを備えていることが好ましい。この構成において、複数の機能ブロックの一部をＲＡＭとして使用する場合、センスアンプに近い機能ブロックから優先的にランダムアクセスメモリとして使用することが好ましい。
【００２０】
また、マトリックスを構成する列ごとに複数の機能ブロックの強誘電体メモリセルを接続するビットラインを各機能ブロックのプログラマブル論理素子間の相互接続用配線として兼用している構成も好ましい。各機能ブロックは論理回路又はＲＡＭの動作を選択的に行うので、各ブロック間の接続ラインを上記のように兼用することにより、構造が簡素化される。
【００２１】
上記のように、センスアンプに近い機能ブロックから優先的にＲＡＭとして使用することに関連して、ビットラインを用いてプログラマブル論理素子間の相互接続を行う場合、センスアンプから遠い機能ブロックから順番にビットラインを相互接続用配線に用いることが好ましい。
【００２２】
複数の機能ブロックを配列したプログラマブル集積回路の具体構成として、機能ブロックのメモリセルが、１つの強誘電体キャパシタと第１及び第２のアクセストランジスタを備え、強誘電体キャパシタの一端はセルプレートに接続され、他端は各アクセストランジスタの一端に接続され、各アクセストランジスタの他端及びゲートは第１又は第２のビットライン及び第１又は第２のワードラインに接続され、第１及び第２のビットラインにはセンスアンプと共に演算回路が接続される。そして、セルプレートを低（Ｌ）レベルから高（Ｈ）レベルに変化させた後、Ｌレベルに戻す１回の駆動で強誘電体キャパシタからの読み出し、演算、及び書き込みの一連の処理を実行する。
【００２３】
更に具体的には、セルプレートをＬレベルからＨレベルに変化させ、第１のアクセストランジスタをオンにして、強誘電体キャパシタの記憶電位を第１のビットラインに読み出し、センスアンプで増幅、検出した論理レベルを演算回路に与えた後、セルプレートをＨレベルに維持した状態で第１のアクセストランジスタをオフにして演算を行い、演算回路の出力が第２のビットラインに出力された後、第２のビットラインに接続された第２のアクセストランジスタをオンにし、セルプレート線をＬレベルに戻すことによって、演算回路の出力が強誘電体キャパシタへ書き込まれる。
【００２４】
本発明によるプログラマブル集積回路の第２の構成は、１つのメモリセルに複数ビットを記憶する強誘電体メモリとプログラマブル論理素子とを備え、複数ビットのうちの一部を用いてプログラマブル論理素子の論理構成用データを記憶し、残りのビットを用いて強誘電体メモリがＲＡＭとして動作することを特徴とする。この構成によれば、上記の第１の構成と同様に、プログラマブル集積回路に別途ＲＡＭを内蔵する必要がなく、チップサイズの低減に貢献することができる。しかも、強誘電体メモリがＲＡＭとして動作しているときも、プログラマブル論理素子の論理構成用データは強誘電体メモリに記憶されているので、電源オフ時等に論理構成用データを強誘電体メモリに書き戻す必要はない。
【００２５】
例えば、１つのメモリセルに２ビットに相当する４つの状態を記憶する強誘電体メモリとプログラマブル論理素子とを備え、４つの状態のうちの２つの状態を用いてプログラマブル論理素子の論理構成用データを記憶し、残りの２つの状態を用いて強誘電体メモリがランダムアクセスメモリとして動作する。
【００２６】
さらに具体的には、１つのメモリセルに２ビットを記憶する強誘電体メモリとプログラマブル論理素子とを備え、プログラマブル論理素子の論理構成用データの記憶に割り当てられた１ビットを強誘電体メモリから読み出し、又は書き込むときは、強誘電体メモリがＲＡＭとして動作するときより高い電圧で強誘電体メモリを駆動する。
【００２７】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
（実施形態１）
本発明の第１の実施形態に係るプログラマブル集積回路の構成を図１に示す。図１において、１０１はプログラマブル論理素子、１０２は相互接続用配線、１０３はアクセス接続部、１０４は一般相互接続部、１０５はデータバス、１０８は入出力回路、１０９は強誘電体メモリ（以下、ＦＥＲＡＭと略記する）である。図１０の従来構成におけるＥＥＰＲＯＭ１０６とＲＡＭ１０７が図１の本実施形態の構成ではＦＥＲＡＭ１０９に置き換えられている。他の構成については同じである。
【００２８】
図１の構成において強誘電体メモリ（ＦＥＲＡＭ）１０９は、図２に示すような順序で動作する。まず、プログラマブル集積回路に電源が供給されると、イニシャル処理として、プログラマブル論理素子（ＲＬＥ）１０１の論理構成用データがＦＥＲＡＭ１０９からロードされ、そのデータに基づいて各ＲＬＥ１０１の論理構成、アクセス接続部１０３の接続、一般相互接続部１０４の接続が実行される（Ｓ１１，Ｓ１２）。この後、ＦＥＲＡＭ１０９は通常のＲＡＭエリアとして解放される（Ｓ１３）。プログラマブル集積回路は、ＦＥＲＡＭ１０９をＲＡＭエリアとして用いながら通常動作を実行する（Ｓ１４）。
【００２９】
つぎに、電源オフ時の処理として、プログラマブル論理素子１０１にロードされていた論理構成用データがＦＥＲＡＭ１０９に再記憶される（Ｓ１５）。この後、プログラマブル集積回路への電源供給が停止される（Ｓ１６）。
【００３０】
上記のような電源オン時のイニシャル処理及び電源オフ時の処理を行うことによって、不揮発性メモリであるＦＥＲＡＭ１０９に一度記憶された論理構成用データは消失することなく、しかも、プログラマブル集積回路の定常動作中はＦＥＲＡＭ１０９が通常のＲＡＭエリアとして有効活用される。特に、ＦＥＲＡＭは低電圧・低消費電力で動作することができるため、携帯用機器に使用される集積回路として最適である。また、高速動作が可能であることから、画像処理用メモリとして使用することもできる。
【００３１】
なお、プログラマブル論理素子１０１の論理構成用データは、あらかじめＦＥＲＡＭ１０９に記憶させておいても良いし、機器の使用時に適宜外部からロードした論理構成用データをＦＥＲＡＭ１０９に記憶させても良い。例えば、通信機器に使用されるプログラマブル集積回路の場合、通信手段を介して与えられる情報にしたがって、ＦＥＲＡＭ１０９の記憶データを更新することができる。
【００３２】
本実施形態によるプログラマブル集積回路の具体的な用途として、携帯通信端末における画像又は音声の圧縮用ＬＳＩがある。本実施形態によれば、複数の通信環境に自動的に対応する携帯通信端末用の小さなチップサイズのＬＳＩを提供することができる。例えば、通信環境によって通信レートが異なる場合、データ転送スピードが速いものにも遅いものにも対応する必要がある。リアルタイムで画像・音声データの通信を行う場合、データ転送スピードが遅い通信環境では、圧縮率の高い画像・音声圧縮アルゴリズムを用いる必要がある。また、データ転送スピードの速い通信環境では、圧縮率の低い画像・音声圧縮アルゴリズムを使用したほうが歪の少ない高品質の画像・音声を伝達できる。
【００３３】
複数種類の画像・音声圧縮アルゴリズムを用意しておき、通信環境に応じて選択して利用するために、ワイアードロジックでＬＳＩを構成すると、チップ面積が増大する。本発明のプログラマブル集積回路は、プログラマブル論理素子を用いて通信環境に応じた最適の画像・音声圧縮アルゴリズムを実現することができる。そして、そのアルゴリズムを構成するためのデータが不揮発性メモリであるＦＥＲＡＭに記憶され、そのデータを通信環境に応じて更新することができる。通信環境が変わらない限り、ＦＥＲＡＭの記憶データを更新する必要はなく、電源をオフにしてもその記憶データは保持される。
【００３４】
更に、前述のように、ＦＥＲＡＭは低電圧・低消費電力で、かつ、高速の動作が可能であるので、プログラマブル集積回路の通常動作時には画像処理用を含む通常のＲＡＭエリアとして機能させることができる。その結果、別途ＲＡＭを内蔵させる必要がないので、プログラマブル集積回路のチップサイズを低減することができる。また、ＲＡＭエリアの一部を用いて、他の不揮発性データを保存しておくことも可能である。
【００３５】
（実施形態２）
つぎに、本発明の第２の実施形態に係るプログラマブル集積回路について説明する。例えば、プログラマブル集積回路に実行させたい一連の処理が、順番に実行することができる複数の処理から構成されている場合に本実施形態のプログラマブル集積回路が適用される。このような場合に、すべての処理に対応する論理構成を集積回路に備えさせようとすれば、集積回路のチップサイズが大きくなる。そこで、本実施形態のプログラマブル集積回路は、プログラマブル論理素子を内蔵し、順番に実行する処理に応じてプログラマブル論理素子の論理構成を順番に再構成しながら、複数の処理を順番に実行する。
【００３６】
一例として、一連の処理が３つの処理から構成されている場合を図３（ａ）及び（ｂ）に基づいて説明する。プログラマブル論理素子の論理構成用データを記憶するＦＥＲＡＭは図３（ａ）に示すように、３つの領域に分けられ、３つの処理に対応する論理構成用データが記憶されている。図３（ｂ）のフローチャートに示すように、電源が供給された直後のイニシャル処理で、まず、ＦＥＲＡＭの領域１に記憶された論理構成用データがロードされ（Ｓ２１）、このデータに基づいてプログラマブル論理素子（ＲＬＥ）の論理構成が実行される（Ｓ２２）。この後、ＦＥＲＡＭの領域１はＲＡＭエリアとして解放され（Ｓ２３）、処理１が実行される（Ｓ２４）。
【００３７】
処理１の実行が完了すると、論理構成用データがＦＥＲＡＭの領域１に再記憶され（Ｓ２５）、つぎに領域２の論理構成用データがロードされる（Ｓ２６）。そして、ロードされたデータに基づいてＲＬＥの論理構成が実行される（Ｓ２７）。この後、ＦＥＲＡＭの領域２はＲＡＭエリアとして解放され（Ｓ２８）、処理２が実行される（Ｓ２９）。
【００３８】
処理２の実行が完了すると、論理構成用データがＦＥＲＡＭの領域２に再記憶され（Ｓ３０）、領域３の論理構成用データがロードされる（Ｓ３１）。そして、ロードされたデータに基づいてＲＬＥの論理構成が実行される（Ｓ３２）。この後、ＦＥＲＡＭの領域３はＲＡＭエリアとして解放され（Ｓ３３）、処理３が実行される（Ｓ３４）。すべての処理が完了して電源をオフにする際は、ＲＬＥにロードされている論理構成用データがＦＥＲＡＭの領域３に再記憶された後（Ｓ３５）、電源がオフになる（Ｓ３６）。
【００３９】
このように、ＦＥＲＡＭの複数の領域に記憶された複数の論理構成用データを順番にロードしてＲＬＥを再構成しながら複数の処理を順番に実行することにより、小さなチップ面積のプログラマブル集積回路で大規模な処理を行うことができる。また、ＦＥＲＡＭの複数の領域のうち、ＲＬＥが現在実行中の処理に対応する論理構成用データを記憶していた領域を通常のＲＡＭ（ランダムアクセスメモリ）として使用することができるので、別途ＲＡＭを内蔵する必要がない。
【００４０】
（実施形態３）
つぎに、本発明の第３の実施形態に係るプログラマブル集積回路について説明する。図４に示すように、プログラマブル論理素子（ＲＬＥ）及び強誘電体メモリセルを含む機能ブロック（ＲＬＢ）が複数個マトリックス状に配列されている。図４において、１つの機能ブロック１は、１つのＲＬＥ２と６組の強誘電体メモリセルを内蔵している。各強誘電体メモリセルは、強誘電体キャパシタ３とアクセストランジスタ４からなる。
【００４１】
このような機能ブロック１は、プログラムによって論理構成素子としても強誘電体メモリすなわち不揮発性ＲＡＭとしても動作する。したがって、プログラマブル集積回路が内蔵する複数の機能ブロックのうちの一部をプログラマブル論理素子として動作させ、他の機能ブロックを不揮発性ＲＡＭとして使用することができる。しかも、プログラマブル論理素子として動作する機能ブロックと不揮発性ＲＡＭとして使用する機能ブロックとの比率を任意に変えることができるので、実行する処理に応じて最適の比率にプログラムすることにより、プログラマブル集積回路を効率良く動作させることができる。
【００４２】
また、図４に示されているように、マトリックス状に配列された複数の機能ブロックのうち、列ごとの複数の機能ブロック１の強誘電体メモリセル３、４に共通のセンスアンプ１０が設けられている。各センスアンプ１０はイネーブル制御信号（ＳＡＥ）１１によって各別に能動化される。このように、各機能ブロックごとにセンスアンプを備えるのではなく、複数の機能ブロックに共通のセンスアンプを１つ設けることにより、集積回路全体に必要なセンスアンプの数を低減し、集積回路のチップサイズを低減することができる。
【００４３】
上記のような構成において、強誘電体メモリセルから読み出された電圧はセンスアンプで増幅されて論理レベル０又は１が検出される。この際、センスアンプから遠い機能ブロックほど、その機能ブロックからセンスアンプまでの配線の抵抗と寄生容量が大きいため、強誘電体メモリセルからセンスアンプに信号が届くまでの時間が長くなると共に、消費電力が大きくなる。そこで、不揮発性ＲＡＭとして動作させたい機能ブロックをセンスアンプに近い機能ブロックから優先的に割り当てることが好ましい。これによって、集積回路の高速動作と低消費電力が可能になる。
【００４４】
また、１つの機能ブロック１が含むＲＬＥ１及びメモリセル３，４の数は、図４の構成に限らない。例えば、１つの機能ブロック１内に８×８＝６４個の強誘電体キャパシタと８個のＲＬＥを含むように構成すれば、画像圧縮に用いられるＤＣＴ（離散コサイン変換）等の処理に適したプログラマブル集積回路を提供することができる。
【００４５】
つぎに、図４の構成を更に詳しく説明する。図４において、５はアクセス接続部、６は接続情報格納用又は論理構成用のラッチ回路、７はビットライン（ＢＬ）、８はワード線（ＷＬ）、９はセルプレート線である。１０及び１１は既に説明したセンスアンプ及びそのイネーブル制御信号（ＳＡＥ）であり、１２は入出力回路、１３はラッチ回路用ワード線（ＬＷＬ）である。１４は機能ブロック（ＲＬＢ）間接続部であり、第１トランジスタ１５、第２トランジスタ１６、及び第３トランジスタ１７で構成されている。
【００４６】
上記のような構成により、各機能ブロック１のメモリセル３，４に接続されたビットライン７を各機能ブロック１のプログラマブル論理素子間の相互接続用配線として兼用することができる。集積回路の電源をオンにした後、図５のタイミングチャートに示すように各信号を変化させ、論理構成用データをラッチ回路６にロードすることによって各ＲＬＥの論理構成を行う。その後、接続情報データをロードしてビットライン（ＢＬ）７を相互接続用配線として利用する。
【００４７】
例えば、ビットラインＢＬ０を機能ブロック間の接続に使用する場合、まず、ＲＬＢ間接続部１４の第２トランジスタ１６のゲートをＨレベルにして第２トランジスタ１６をオンにし、接続情報を強誘電体キャパシタ３から読み出して、ラッチ回路６にロードする。その手順について、図６（ａ）の回路図を参照しながら説明を加える。
【００４８】
図６（ａ）において、ワード線（ＷＬ）２４をＨレベルにして、アクセストランジスタ２１をオンにした後、セルプレート（ＣＰ）をＨレベルにすることにより、強誘電体キャパシタ２２の電荷をビットライン（ＢＬ）２５上に読み出す。この読み出された電荷は、ビットライン２５の寄生容量に充電されて電圧に変換される。この電圧はセンスアンプ２６で増幅され、リファレンス電圧と比較されて論理レベル０又は１が検出される。
【００４９】
続いて、図４のラッチ回路用ワード線（ＬＷＬ）１３をオンにすることにより、検出された論理レベルが論理構成用のラッチ回路６に保持される。この後、ＬＷＬはオフにされる。アクセス接続部５の接続データについても、同様の手順でロードすることができる。このように、強誘電体メモリセルのビットラインを機能ブロック間（プログラマブル論理素子間）の相互接続用配線として兼用することにより、チップ面積を小さくすることができる。
【００５０】
上記のように、メモリセルのビットラインを機能ブロック間の相互接続用配線として兼用する場合、ビットライン上に出力されるデータの衝突を避けるために、つぎに説明するような順序で接続を実行する。図４において、ＲＬＥ１の出力をビットラインＢＬ０に接続する場合、信号の衝突を避けるために機能ブロック間接続部１４の第２トランジスタ１６と第３トランジスタ１７をオフにしておく。そしてセンスアンプに近いほうの隣接機能ブロックとビットラインＢＬ０との接続データをロードする。最後に、 機能ブロック間接続部１４の第３トランジスタ１７をオンにすることによって接続が完了する。
【００５１】
このように、センスアンプから遠い機能ブロックから順番に相互接続用配線（ビットライン）に接続していくことにより、ビットラインを相互接続用配線として問題なく使用することが可能になり、集積回路全体として必要な配線の数を低減することができる。この接続方法は、前述のように一部の機能ブロックをランダムアクセスメモリとして使用する場合に、センスアンプに近い側の機能ブロックから優先的にＲＡＭに割り当てる方法と整合する。
【００５２】
（実施形態４）
つぎに、本発明の第４の実施形態に係るプログラマブル集積回路について説明する。第３の実施形態の説明において、強誘電体メモリセルの読み出し回路の構成を図６（ａ）に示した。これに対して、第４の実施形態に係る読み出し回路とその周辺の回路構成を示す図６（ｂ）では、ビットラインが１本から２本に増え、ワードラインも１本から２本に増えている。そして、ビットラインＢＬ０，ＢＬ１のセンスアンプ３６と反対側には加算器又は乗算器を含む演算回路３８が接続されている。
【００５３】
強誘電体メモリセルは１個の強誘電体キャパシタ３０と２個のアクセストランジスタ２８，２９からなる。強誘電体キャパシタ３０の一端はセルプレート（ＣＰ）３１に接続され、他端は各アクセストランジスタ２８，２９の一端に接続され、各アクセストランジスタ２８，２９の他端はそれぞれのビットラインＢＬ０又はＢＬ１に接続されている。各アクセストランジスタ２８，２９のゲートはそれぞれのワードラインＷＬ０又はＷＬ１に接続されている。
【００５４】
図６（ｂ）の構成によれば、強誘電体キャパシタ３０の記憶情報を読み出し、読み出された情報を用いて演算処理を実行し、演算結果を強誘電体キャパシタ３０に書き戻す一連の処理を１サイクルで行うことができる。つまり、セルプレート（ＣＰ）３１をＬレベルからＨレベルに変化させた後、Ｌレベルに戻す１サイクルの間に上記の処理を完了することができる。この処理の手順を、図７に示すタイミングチャートに基づいて説明する。
【００５５】
まず、セルプレートＣＰ及び第１ワードラインＷＬ０がＬレベルで第１アクセストランジスタがオフの状態から、第１ワードラインＷＬ０をＨレベルに変化させて第１アクセストランジスタ２８をオンにすると共にセルプレートＣＰをＨレベルにする。この結果、強誘電体キャパシタ３０の記憶情報が第１ビットライン３４に読み出される。ＳＡＥ信号３７をＨレベルにすることによってセンスアンプ３６を能動化し、第１ビットライン３４上の信号をセンスアンプ３６で増幅、検出した論理レベルを演算回路３８に与える。
【００５６】
この後、第１ワードラインＷＬ０がＬレベルに戻されて第１アクセストランジスタ２８がオフになり、やがて演算回路３８の演算結果が第２ビットラインＢＬ１に出力される。つぎに、第２ワードラインＷＬ１をＨレベルに変化させて第２アクセストランジスタ２９をオンにした後、セルプレートＣＰをＬレベルに戻すことによって、第２ビットラインＢＬ１上にある演算結果が強誘電体キャパシタ３０に書き込まれる。
【００５７】
上記のような手順を採用することにより、強誘電体キャパシタ３０の記憶情報を読み出し、読み出された情報を用いて演算処理を実行し、演算結果を強誘電体キャパシタ３０に書き戻す一連の処理を１サイクルで行うことができる。つまり上記の処理を完了するまでに、セルプレートＣＰをＬレベルからＨレベルに変化させ、Ｌレベルに戻す駆動を１サイクル行うだけでよい。
【００５８】
一方、図６（ａ）に示した通常のメモリセル読み取り回路及び同様の書き込み回路を用いる場合は、読み出しに１サイクル、書き込みに１サイクル、計２サイクルのレベル変化を伴うセルプレート駆動を行う必要がある。一般にセルプレートＣＰには多数の強誘電体キャパシタが接続されているため、セルプレートＣＰのレベルを変化させる駆動には大きな電力が消費されると共に、レベルが安定するまでの時間も必要となる。本実施形態によれば、読み出し、演算、書き込みを１サイクルのレベル変化で完了することができるので、消費電力を低減すると共に高速処理を実現することができる。したがって、本実施形態は、加算、乗算等の演算処理が多く必要な画像処理用のプログラマブル集積回路に特に有効である。
【００５９】
（実施形態５）
つぎに、本発明の第５の実施形態に係るプログラマブル集積回路について説明する。本実施形態では、プログラマブル集積回路に内蔵する強誘電体メモリとして、１つのメモリセルに複数ビットを記憶することができるメモリを使用し、複数ビットのうちの一部を用いてプログラマブル論理素子の論理構成用データを記憶し、残りのビットを用いてＲＡＭとして動作させる。例えば、１つのメモリセルに２ビットの情報を記憶する場合、２ビットのうち１ビットをプログラマブル論理素子の論理構成用データの保存用に割り当て、他の１ビットをＲＡＭを構成する１ビットとして割り当てる。
【００６０】
１つのメモリセルに２ビットデータを記憶させるには、１つのメモリセルに４つの値を識別可能に記憶させなければならない。例えば、強誘電体メモリにおいて、４つのエネルギー状態を記憶させ、最も低いエネルギー状態から順に状態０、状態１、状態２、そして状態３とする。この場合、状態０を状態１に書き換えるのには小さいエネルギーをメモリセルに与えればよいが、状態０を状態３に書き換えるには非常に大きなエネルギーが必要となる。
そこで、例えば通常動作時は、状態０及び１を用いて、又は、状態２及び３を用いて、論理レベル０及び１に対応させる。この場合、論理レベル０と１との間の書き換えは小さいエネルギーで行うことができる。これによって低消費電力及び高速動作を実現することができる。一方、プログラマブル論理素子の論理構成用データの保存には、状態０又は１を用いて論理レベル０に対応させ、状態２又は３を用いて論理レベル１に対応させる。この場合、論理レベル０と１との間の書き換えには大きいエネルギーが必要である。しかし、論理構成用データの読み書きの頻度は非常に少ないので、集積回路の動作全体の消費電力に与える影響は小さい。更に、４ビット、８ビットといった多ビットのデータを１つのメモリセルに記憶させる場合も、同様の考え方により、ＲＡＭを構成するビットを小さなエネルギーで読み書きできるようにしておけばい。
【００６１】
上記のような１つのメモリセルに複数ビットのデータを記憶する強誘電体メモリの構成について、図８（ａ）及び（ｂ）を用いて更に説明する。図８（ａ）及び（ｂ）は共に１つのメモリセルに２ビットのデータ（状態０、１、２、３）を記憶する場合のヒステリシス特性を示している。まず、図８（ａ）において、４０は状態０の残留分極電荷、４１は状態１の残留分極電荷、４２は状態２の残留分極電荷、４３は状態３の残留分極電荷をそれぞれ示している。４４は強誘電体キャパシタの飽和ヒステリシスループである。
【００６２】
このように４種類の状態が記憶されている場合、ヒステリシスループが飽和する電圧よりも十分高い電圧で読み出しを行い、放電された電荷の量を比較することにより、安定した読み出しが可能である。しかし、ヒステリシスループが飽和する電圧より低い電源電圧で回路を動作させたい場合は、この方法では正常な読み出しが行われない可能性が高い。なぜなら、強誘電体キャパシタの分極子は、その物理的状態によって、同じ電界をかけても反転しやすいものと反転しにくいものがあり、強誘電体キャパシタの放電曲線が過去の書き込みの履歴に影響されるからである。
【００６３】
もう少し詳しく説明すると、低電圧を印加した場合は反転しやすい分極子だけが反転し、反転しにくい分極子は反転しない。高電圧を印加した場合は反転しやすい分極子も反転しにくい分極子も反転する。例えば、図９において、状態ｃを読み出す場合に、状態ｃに至る履歴が違えば読み出し時の電荷放出ルートが異なることになる。つまり、状態ａから状態ｂを経て状態ｃに移行した場合、読み出し時には、状態ｃから状態ｂを経て状態ｄに至る経路で電荷が放出される。状態ｅから状態ｆを経て状態ｃに移行した場合、読み出し時には、状態ｃから状態ｄに直接至る経路で電荷が放出される。前者の場合は、反転しやすい分極子のみが反転されてｃという状態になっているので、残りは反転しにくい分極子のみであり、ある一定電圧以上をかけなければ、電荷は放出されない。これに対して後者の場合は、やはり反転しやすい分極子から反転してｃの状態になっているのであるが、読み出す時には直前に反転された反転しやすい分極子をもう一度反転することになり、小さな電圧をかけてもある程度の電荷は出てくる。このように、直前にどのようなヒステリシス経路を経てその状態が書き込まれたかによって、次の読み出し時における電荷放出がたどるヒステリシス経路が変化する。これによって、特に１メモリセルに記憶させる状態が多くなると正確な読み出しができなくなる。
【００６４】
そこで、低電圧動作での正確な読み出しを可能にするために、図８（ｂ）に示すような複数ビットの割当方式が好ましい。図８（ｂ）において、４５は状態０の残留分極電荷、４６は状態１の残留分極電荷、４７は状態２の残留分極電荷、４８は状態３の残留分極電荷をそれぞれ示している。４９は強誘電体キャパシタの飽和ヒステリシスループである。５０はＬ側ヒステリシスループであり、５１はＨ側ヒステリシスループである。
【００６５】
本実施形態では、強誘電体メモリを通常のＲＡＭとして使用する場合は低電圧で読み出し・書き込みを行い、２ビット（４状態）のうちの１ビット（２状態）だけを使用する。低電圧の場合は状態０及び状態１はＬ側ヒステリシスループ上にあり、状態２及び状態３はＨ側ヒステリシスループ上にある。したがって、強誘電体メモリがＲＡＭとして動作するときは、状態０又は状態２が論理レベル０として読み出され、状態１又は状態３が論理レベル１として読み出される。
【００６６】
２ビットのうちの他の１ビットは論理構成用データの保存用に割り当てられ、論理構成用データをプログラマブル論理素子にロードする際、つまり電源オンの直後に高い電圧で強誘電体メモリの読み出しを行う。このときは、状態０又は状態１が論理レベル０として読み出され、状態２又は状態３が論理レベル１として読み出される。また、新しい論理構成用データが外部から与えられ、これによって強誘電体メモリの記憶データを更新する場合も高い電圧で書き込みを行う必要がある。このようなビット割当方法を採ることにより、通常動作時には低電圧動作を実現することができる。
【００６７】
【発明の効果】
以上のように本発明によれば、強誘電体メモリをプログラマブル論理素子と共に集積回路に内蔵し、強誘電体メモリをプログラマブル論理素子の論理構成用データの記憶に用いるだけでなく、ＲＡＭとしても用いることができるので、チップサイズの利用効率が高く、高速で低消費電力のプログラマブル集積回路を提供することができる。このような集積回路は、高速演算の必要な画像処理用集積回路又は低消費電力が必須の携帯機器用集積回路に特に適している。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るプログラマブル集積回路の構成を示すブロック図
【図２】図１のプログラマブル集積回路の動作を示すフローチャート
【図３】本発明の第２の実施形態に係るプログラマブル集積回路に関し、（ａ）は強誘電体メモリのメモリマップ、（ｂ）は動作を示すフローチャート
【図４】本発明の第３の実施形態に係るプログラマブル集積回路の構成を示す回路図
【図５】図４のプログラマブル集積回路の動作を示すタイミングチャート
【図６】（ａ）図４のプログラマブル集積回路におけるメモリセル読み出し回路を示す回路図（ｂ）本発明の第４の実施形態に係るプログラマブル集積回路におけるメモリセルとその周辺の回路図
【図７】図６（ｂ）のメモリセル及びその周辺回路の動作を示すタイミングチャート
【図８】本発明の第５の実施形態に係るプログラマブル集積回路に使用される強誘電体キャパシタのヒステリシス特性を示すグラフ
【図９】強誘電体キャパシタの別のヒステリシス特性を示すグラフ
【図１０】プログラマブル論理素子を用いて構成した従来のプログラマブル集積回路の一例を示すブロック図
【符号の説明】
１ 機能ブロック
２ プログラマブル論理素子
３ 強誘電体キャパシタ
４ アクセストランジスタ
５ アクセス接続部
６ ラッチ回路
７ ビットライン
８ ワードライン
９ セルプレート
１０ センスアンプ
１２ 入出力回路
１３ ラッチ回路用ワード線
１４ 機能ブロック間接続部
２１ アクセストランジスタ
２２ 強誘電体キャパシタ
２３ セルプレート
２４ ワードライン
２５ ビットライン
２６ センスアンプ
２８ 第１アクセストランジスタ
２９ 第２アクセストランジスタ
３０ 強誘電体キャパシタ
３１ セルプレート
３２ 第１ワードライン
３３ 第２ワードライン
３４ 第１ビットライン
３５ 第２ビットライン
３６ センスアンプ
３８ 演算回路
４４，４９ 強誘電体キャパシタの飽和ヒステリシスループ
１０１ プログラマブル論理素子
１０２ 相互接続用配線
１０３ アクセス接続部
１０４ 一般相互接続部
１０５ データバス
１０７ 入出力回路
１０９ 強誘電体メモリ
Claims (17)
- プログラマブル論理素子と強誘電体メモリを備え、非通電状態では前記強誘電体メモリに前記プログラマブル論理素子の論理構成用データが記憶され、通電状態では前記強誘電体メモリがランダムアクセスメモリとして使用されることを特徴とするプログラマブル集積回路。
- 非通電状態から通電状態に変化した直後に、前記強誘電体メモリの記憶データに基づいてプログラマブル論理素子の論理構成が実行され、かつ、通電状態から非通電状態に変化する直前に、前記プログラマブル論理素子の論理構成用データが前記強誘電体メモリに再記憶される請求項１記載のプログラマブル集積回路。
- 通信機器に使用されるプログラマブル集積回路であって、プログラマブル論理素子と強誘電体メモリを備え、前記プログラマブル論理素子の論理を構成する前に、各種通信環境に応じて与えられた最適アルゴリズムを実現するための前記プログラマブル論理素子の論理構成用データを前記強誘電体メモリに記憶しておき、非通電状態から通電状態に変化した直後に、前記強誘電体メモリの記憶データに基づいて前記プログラマブル論理素子の論理を構成し、その後、前記強誘電体メモリをランダムアクセスメモリとして使用し、かつ、通電状態から非通電状態に変化する直前に、前記プログラマブル論理素子の論理構成用データを前記強誘電体メモリに再記憶させることを特徴とするプログラマブル集積回路。
- 無線通信インターフェース回路を更に備えている請求項３記載のプログラマブル集積回路。
- 通信機器に使用されるプログラマブル集積回路であって、プログラマブル論理素子と強誘電体メモリを備え、前記プログラマブル論理素子の論理を構成する前に、各種通信環境に応じて与えられた最適の画像・音声圧縮アルゴリズムを実現するための前記プログラマブル論理素子の論理構成用データを前記強誘電体メモリに記憶しておき、非通電状態から通電状態に変化した直後に、前記強誘電体メモリの記憶データに基づいて前記プログラマブル論理素子を構成し、その後、前記強誘電体メモリをランダムアクセスメモリとして使用し、かつ、通電状態から非通電状態に変化する直前に、前記プログラマブル論理素子の論理構成用データを前記強誘電体メモリに再記憶させることを特徴とするプログラマブル集積回路。
- 無線通信インターフェース回路を更に備えている請求項５記載のプログラマブル集積回路。
- 順番に実行すべき複数の処理のそれぞれに対応する複数の論理構成用データが前記強誘電体メモリに記憶され、通電状態でそれぞれの処理に対応する論理構成用データに基づいて前記プログラマブル論理素子の論理を順次再構成しながら複数の処理を実行し、現在実行中の処理に対応する論理構成データが記憶されていた強誘電体メモリの領域をランダムアクセスメモリとして使用し、その処理が終了するに伴って、ランダムアクセスメモリとして使用していた強誘電体メモリの領域に前記論理構成データを再記憶させ、つぎに実行すべき処理に移行する請求項１記載のプログラマブル集積回路。
- プログラマブル論理素子及び強誘電体メモリセルを含む複数の機能ブロックが配列された請求項１記載のプログラマブル集積回路。
- 前記複数の機能ブロックがマトリックス状に配列され、前記マトリックスを構成する列ごとに複数の機能ブロックの強誘電体メモリセルに共通のセンスアンプを備えている請求項８記載のプログラマブル集積回路。
- 前記複数の機能ブロックの一部をランダムアクセスメモリとして使用する場合、前記センスアンプに近い機能ブロックから優先的にランダムアクセスメモリとして使用する請求項９記載のプログラマブル集積回路。
- 前記マトリックスを構成する列ごとに複数の機能ブロックの強誘電体メモリセルを接続するビットラインを各機能ブロックのプログラマブル論理素子間の相互接続用配線として兼用している請求項９記載のプログラマブル集積回路。
- 前記ビットラインを用いて前記プログラマブル論理素子間の相互接続を行う場合、前記センスアンプから遠い機能ブロックから順番に前記ビットラインを前記相互接続用配線に用いる請求項１１記載のプログラマブル集積回路。
- 前記機能ブロックの強誘電体メモリセルが、１つの強誘電体キャパシタと第１及び第２のアクセストランジスタを備え、前記強誘電体キャパシタの一端はセルプレートに接続され、他端は各アクセストランジスタの一端に接続され、各アクセストランジスタの他端及びゲートは第１又は第２のビットライン及び第１又は第２のワードラインに接続され、前記第１及び第２のビットラインにはセンスアンプと共に演算回路が接続され、前記セルプレートを低レベルから高レベルに変化させた後、低レベルに戻す１回の駆動で強誘電体キャパシタからの読み出し、演算、及び書き込みの一連の処理を実行する請求項９記載のプログラマブル集積回路。
- 前記セルプレートを低レベルから高レベルに変化させ、第１のアクセストランジスタをオンにして、前記強誘電体キャパシタの記憶情報を第１のビットラインに読み出し、センスアンプで増幅、検出した論理レベルを前記演算回路に与えた後、前記セルプレートを高レベルに維持した状態で前記第１のアクセストランジスタをオフにして演算を行い、前記演算回路の出力が第２のビットラインに出力された後、前記第２のビットラインに接続された第２のアクセストランジスタをオンにし、前記セルプレート線を低レベルに戻すことによって、前記演算回路の出力が前記強誘電体キャパシタへ書き込まれる請求項１３記載のプログラマブル集積回路。
- １つのメモリセルに複数ビットを記憶する強誘電体メモリとプログラマブル論理素子とを備え、前記複数ビットのうちの一部を用いて前記プログラマブル論理素子の論理構成用データを記憶し、残りのビットを用いて前記強誘電体メモリがランダムアクセスメモリとして動作することを特徴とするプログラマブル集積回路。
- １つのメモリセルに２ビットに相当する４つの状態を記憶する強誘電体メモリとプログラマブル論理素子とを備え、前記４つの状態のうちの２つの状態を用いて前記プログラマブル論理素子の論理構成用データを記憶し、残りの２つの状態を用いて前記強誘電体メモリがランダムアクセスメモリとして動作することを特徴とする請求項１５記載のプログラマブル集積回路。
- １つのメモリセルに２ビットを記憶する強誘電体メモリとプログラマブル論理素子とを備え、前記プログラマブル論理素子の論理構成用データの記憶に割り当てられた１ビットを前記強誘電体メモリから読み出し、又は書き込むときは、強誘電体メモリがランダムアクセスメモリとして動作するときより高い電圧で前記強誘電体メモリが駆動される請求項１６のプログラマブル集積回路。
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