JP4887824B2 - メモリシステム - Google Patents

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Description

本発明は、フィールドプログラム部を有するメモリシステムに関する。
所定の回路機能を実現するための論理をプログラムにより変更可能にするために、フィールドプログラマブル部を有するロジックデバイスが提案されている。この種のロジックデバイスは、論理を構成するためのプログラムを格納するプログラム記憶部とともに使用される。
一方、フィールドプログラマブル部と半導体メモリとで構成されたプログラム記憶部とを有するプログラマブル回路が提案されている（例えば、特許文献１参照）。この半導体メモリは、プログラマブル回路の非動作時に、フィールドプログラマブル部の論理を構成するためのプログラムを記憶している。半導体メモリに記憶されたプログラムは、フィールドプログラマブル部の論理を構成するためにフィールドプログラマブル部に転送される。半導体メモリは、プログラマブル回路の動作時、すなわち、プログラムがフィールドプログラマブル部に転送された後に、ランダムアクセスメモリとして使用される。これにより、プログラムを格納するための専用メモリが不要になる。論理が構成されたフィールドプログラマブル部は、例えば、画像の圧縮処理等を実施する。
特開平１１−２０５１２５号公報
しかしながら、フィールドプログラマブル部と半導体メモリとを有する従来のメモリシステムでは、半導体メモリの動作仕様は固定であり、フィールドプログラマブル部の論理によっては変更できない。
本発明の目的は、多種のメモリ機能を１つの半導体メモリで実現し、半導体メモリの開発コストを削減することにある。
本発明の一形態では、半導体メモリは、メモリシステムに入出力される外部信号とメモリセルアレイに入出力される内部信号とを相互に変換するための論理がプログラムされるフィールドプログラマブル部を有する。フィールドプログラマブル部の論理を構成するためのプログラムは、不揮発性のプログラム記憶部に格納される。フィールドプログラマブル部により、半導体メモリをアクセスするコントローラのインタフェースが、メモリセルアレイをアクセスするためのインタフェースと異なる場合にも、コントローラはメモリセルアレイをアクセスできる。フィールドプログラマブル部の論理は、プログラムに応じて変更できる。すなわち、インタフェースの変換部分の仕様を半導体メモリに接続されるコントローラに合わせて変えることができる。このため、１種類の半導体メモリを複数種の半導体メモリとして利用できる。この結果、複数種の半導体メモリを開発する必要がなくなり、開発コストを削減できる。
本発明の一形態における好ましい例では、外部信号が入出力される複数の外部端子は、データ信号のエラー訂正コード体系が互いに異なる複数のコントローラに接続される。メモリセルアレイに形成されたエラーコード領域は、コントローラのうちメインコントローラに対応するメインエラー訂正コードを記憶する。フィールドプログラマブル部にプログラムされる論理は、エラーコード変換部を有する。エラーコード変換部は、コントローラのうちサブコントローラから外部端子を介してデータ信号とともに供給されるサブエラー訂正コードをメインエラー訂正コードに変換し、エラーコード領域に書き込む。これにより、１つの半導体メモリを、エラー訂正コードの体系が異なる複数のコントローラにより共有できる。したがって、システム内の半導体メモリの数を減らすことができ、システムコストを削減できる。
本発明の一形態における好ましい例では、エラーコード変換部は、サブコントローラからの読み出しアクセス要求に応じてデータ信号とともにメモリセルアレイから読み出されたメインエラー訂正コードをサブエラー訂正コードに変換し、外部端子を介してサブコントローラに出力する。これにより、サブコントローラは、インタフェースが異なることを意識することなく、半導体メモリをアクセスできる。すなわち、１つの半導体メモリを、エラー訂正コードの体系が異なる複数のコントローラにより共有できる。
本発明の一形態における好ましい例では、エラーコード変換部は、書き込みアクセス要求に応じてコントローラから外部端子を介して供給されるデータ信号およびエラー訂正コードから、データ信号の誤りを検出し、訂正する機能を有する。そして、エラーコード変換部は、誤りが訂正されたデータ信号およびそのデータ信号に対応するメインエラー訂正コードをメモリセルアレイに書き込む。これにより、コントローラとメモリシステム間で発生したエラーを検出し、訂正できる。したがって、メモリシステムを搭載するシステムの信頼性を向上できる。
本発明の一形態における好ましい例では、フィールドプログラマブル部にプログラムされる論理は、メモリパトロール部を有する。メモリパトロール部は、メモリセルアレイの
非アクセス中に、メモリセルアレイからデータ信号とこのデータ信号に対応するメインエラー訂正コードとを読み出し、読み出したデータ信号のエラーを訂正し、メインエラー訂正コードとともにメモリセルアレイに書き戻す。これにより、エラー訂正コードの体系が異なる複数のコントローラにより共有される半導体メモリにおいて、ソフトエラーやノイズ等に起因して破壊されたデータを自動的に復元できる。この結果、半導体メモリの信頼性を向上できる。
本発明では、多種のメモリ機能を１つの半導体メモリで実現できる。この結果、半導体メモリの開発コストを削減できる。
以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部信号を受ける外部端子を示している。太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。
図１は、本発明のメモリシステムの第１の実施形態におけるメモリシステムＭＳＹＳを示している。メモリシステムＭＳＹＳは、半導体メモリＭＥＭおよびプログラム記憶部ＰＲＧを有している。半導体メモリＭＥＭおよびプログラム記憶部ＰＲＧは、半導体チップとしてそれぞれ形成されている。半導体メモリＭＥＭは、フィールドプログラマブル部ＦＰ、メモリセルアレイＡＲＹおよび動作制御部ＯＰＣを有している。例えば、半導体メモリＭＥＭは、ＤＲＡＭのメモリセル（ダイナミックメモリセル）を有し、ＳＲＡＭのインタフェースを有するＦＣＲＡＭ（Ｆａｓｔ Ｃｙｃｌｅ ＲＡＭ）として形成されている。ＦＣＲＡＭは、擬似ＳＲＡＭの一種であり、外部からリフレッシュコマンドを受けることなく、チップ内部で定期的にリフレッシュ動作を実行し、メモリセルに書き込まれたデータを保持する。
フィールドプログラマブル部ＦＰは、例えば、多数の論理素子と、論理素子間を接続するための多数のスイッチング素子とで構成されている。スイッチング素子は、揮発性のメモリセルを用いて形成されている。フィールドプログラマブル部ＦＰのスイッチング素子は、プログラム記憶部ＰＲＧからロードされるプログラムに応じてプログラムされる。プログラムにより、所定のハードウエア機能が実現される。
この実施形態では、プログラムにより、アドレス信号ＡＤを受ける入力バッファＩＢ、兼用信号ＭＰを受ける入出力バッファＩＯＢ、データ信号ＤＴを受ける入出力バッファＩＯＢ、アドレス変換部ＡＤＣおよびデータ変換部ＤＴＣが、フィールドプログラマブル部ＦＰに形成される。そして、プログラムに応じて、メモリセルアレイＡＲＹに接続される
データ信号線ＩＤＴのビット数と、アドレス信号線ＩＡＤのビット数が設定される。すなわち、データのビット幅とアドレス空間とを変更可能な半導体メモリＭＥＭを実現できる。
なお、特に図示していないが、フィールドプログラマブル部ＦＰは、データ信号線ＩＤＴおよびアドレス信号線ＩＡＤが接続されるデータ入出力回路およびアドレスデコーダ等の論理の一部を含んでいる。そして、これ等回路の論理を、データ信号線ＤＴおよびアドレス信号線ＡＤのビット数に応じて変更することで、データ信号ＤＴのビット幅およびアドレス信号ＡＤによりアクセス可能なアドレス空間が設定される。
兼用端子ＭＰは、プログラムに応じてアドレス端子ＡＤ、データ端子ＤＴおよび未使用端子のいずれかとして機能する。兼用端子ＭＰがアドレス端子ＡＤとして使用されるとき、兼用端子ＭＰに接続された入出力バッファＩＯＢは、信号の出力機能を無効にする。アドレス変換部ＡＤＣは、兼用端子ＭＰから供給されるアドレス信号を選択し、選択したアドレス信号およびアドレス端子ＡＤを介して供給されるアドレス信号ＡＤ（外部アドレス信号）を内部アドレス信号ＩＡＤとしてメモリセルアレイＡＲＹに出力する。データ変換部ＤＴＣは、兼用端子ＭＰから供給されるデータ信号を選択し、選択したデータ信号およびデータ端子ＤＴを介して供給されるデータ信号ＤＴを、内部データ信号ＩＤＴとしてメモリセルアレイＡＲＹに出力する。このように、アドレス変換部ＡＤＣおよびデータ変換部ＤＴＣは、外部信号ＡＤ、ＭＰ、ＤＴを内部アドレス信号ＩＡＤまたは内部データ信号ＩＤＴのいずれかとしてメモリセルアレイＡＲＹに出力する信号切替部として動作する。
プログラム記憶部ＰＲＧは、ＥＥＰＲＯＭ、フラッシュメモリ等の不揮発性の半導体メモリで構成されている。プログラム記憶部ＰＲＧは、プログラム入力端子ＰＩＮを介して外部から供給されるプログラムを記憶する。この例では、プログラム記憶部ＰＲＧは、２種類のプログラムを記憶可能である。プログラム記憶部ＰＲＧは、例えば、モード端子ＭＤを介して外部から供給されるモード信号ＭＤの論理レベルに応じて、記憶しているプログラムの一方をフィールドプログラマブル部ＦＰに出力する。プログラムのフィールドプログラマブル部ＦＰへの転送は、例えば、ＪＴＡＧ（Joint Test Action Group）、Ｉ２Ｃ（Inter Integrated Circuit）などの規格の専用ポートを介して実施される。
例えば、モード信号ＭＤは、メモリシステムＭＳＹＳが搭載されるシステムのパワーオン時に、システムにより供給される。あるいは、モード信号ＭＤは、プログラム記憶部ＰＲＧをアクセスするためのアドレス信号の最上位ビットである。プログラム記憶部ＰＲＧへのプログラムの書き込みは、メモリＭＥＭを製造するメーカにより実施される。
動作制御回路ＯＰＣは、コマンド端子ＣＭＤを介してメモリＭＥＭの外部から供給されるコマンド信号ＣＭＤ（外部アクセス要求）をデコードし、メモリセルアレイＡＲＹをアクセスするためのアクセス信号を出力する。メモリセルアレイＡＲＹは、アドレスデコーダ、メモリセルをアクセスするためのワード線、ビット線、センスアンプなどを有している。メモリセルアレイＡＲＹは、アクセス信号に応じて読み出し動作または書き込み動作を実行する。
また、動作制御回路ＯＰＣは、メモリセルをリフレッシュするためのアクセス信号（内部アクセス要求）を周期的に出力する。このために、動作制御回路ＯＰＣは、図示しない内部リフレッシュ要求を発生するリフレッシュタイマ、リフレッシュアドレス生成器およびアービタを有している。アービタは、外部アクセス要求および内部アクセス要求に対するアクセス動作の優先順を決める。なお、リフレッシュ動作が実行されるとき、リフレッシュアドレス生成器からのリフレッシュアドレス信号が、外部アドレス信号ＡＤに代わってメモリセルアレイＡＲＹに供給される。
図２は、図１に示したメモリシステムＭＳＹＳの使用例を示している。この例では、メモリシステムＭＳＹＳと、メモリＭＥＭをアクセスするメモリコントローラＭＣＮＴ（チップ）によりシステムＳＹＳが形成されている。システムＳＹＳは、メモリＭＥＭ、プログラム記憶部ＰＲＧおよびメモリコントローラＭＣＮＴを基板に搭載し、ＳＩＰ（システムインパッケージ）として構成されている。なお、メモリＭＥＭ、プログラム記憶部ＰＲＧおよびメモリコントローラＭＣＮＴを積層し、基板を介さずに端子を直接接続して、ＳＩＰを形成してもよい。
メモリコントローラＭＣＮＴは、１８ビットのアドレス信号ＡＤ１７−０およびメモリＭＥＭをアクセスするためのコマンド信号ＣＭＤを出力し、３２ビットのデータ信号ＤＴ３１−０を入出力する。メモリコントローラＭＣＮＴは、上位のコントローラに接続される外部端子を有している。
プログラム記憶部ＰＲＧのモード端子ＭＤは、電源線ＶＤＤに接続される。プログラム記憶部ＰＲＧは、システムＳＹＳのパワーオン時に、高論理レベルのモード信号ＭＤに応じて、２５６ｋワードのアドレス空間と３２ビットのデータ幅とを有するメモリＭＥＭを構成するためのプログラムを、フィールドプログラマブル部ＦＰに転送する。なお、メモリＭＥＭの出荷後にプログラムが変更される可能性がある場合、プログラム入力端子ＰＩＮは、システムＳＹＳに接続されてもよい。この場合、システムＳＹＳ上でプログラムをアップデートできる。
フィールドプログラマブル部ＦＰにおいて、兼用端子ＭＰに接続された入出力バッファＩＯＢは、データ信号ＤＴ３１−１を入出力するために使用される。アドレス変換部ＡＤＣは、アドレス端子ＡＤで受けるアドレス信号ＡＤのみをメモリセルアレイＡＲＹに出力する。アドレス変換部ＡＤＣは、兼用端子ＭＰからの信号を受けない。データ変換部ＤＴＣは、データ端子ＤＴおよび兼用端子ＭＰに入出力されるデータ信号ＤＴ３１−０を、メモリセルアレイＡＲＹに対して入出力する。そして、２５６ｋワードのアドレス空間と３２ビットのデータ幅とを有するメモリＭＥＭが構成される。
図３は、図１に示したメモリシステムＭＳＹＳの別の使用例を示している。図２と同様に、メモリシステムＭＳＹＳと、メモリＭＥＭをアクセスするメモリコントローラＭＣＮＴによりシステムＳＹＳ（ＳＩＰ）が形成されている。この例では、メモリコントローラＭＣＮＴは、２３ビットのアドレス信号ＡＤ２２−０およびメモリＭＥＭをアクセスするためのコマンド信号ＣＭＤを出力し、１ビットのデータ信号ＤＴ０を入出力する。
プログラム記憶部ＰＲＧのモード端子ＭＤは、接地線ＶＳＳに接続される。プログラム記憶部ＰＲＧは、システムＳＹＳのパワーオン時に、低論理レベルのモード信号ＭＤに応じて、８Ｍワードのアドレス空間と１ビットのデータ幅とを有するメモリＭＥＭを構成するためのプログラムを、フィールドプログラマブル部ＦＰに転送する。なお、システムＳＹＳ上でプログラムをアップデートするために、プログラム入力端子ＰＩＮは、システムＳＹＳに接続されてもよい。
フィールドプログラマブル部ＦＰにおいて、兼用端子ＭＰに接続された入出力バッファＩＯＢの一部は、アドレス信号ＡＤ１８−２２を受けるために使用される。残りの入出力バッファＩＯＢは、使用されないため接地線ＶＳＳに接続される。アドレス変換部ＡＤＣは、アドレス端子ＡＤおよび兼用端子ＭＰで受けるアドレス信号ＡＤをメモリセルアレイＡＲＹに出力する。データ変換部ＤＴＣは、データ端子ＤＴに入出力されるデータ信号ＤＴ０を、メモリセルアレイＡＲＹに対して入出力する。そして、８Ｍワードのアドレス空間と１ビットのデータ幅とを有するメモリＭＥＭが構成される。
以上、第１の実施形態では、フィールドプログラマブル部ＦＰにより、システムＳＹＳのインタフェースがメモリセルアレイＡＲＹのインタフェースと異なる場合にも、システムＳＹＳはメモリセルアレイＡＲＹをアクセスできる。インタフェースの変換部分の仕様（フィールドプログラマブル部にプログラムされる論理）は、半導体メモリＭＥＭに接続されるメモリコントローラＭＣＮＴあるいはシステムＳＹＳに合わせて自由に変えることができる。このため、１種類の半導体メモリＭＥＭを複数種の半導体メモリとして利用できる。この結果、複数種の半導体メモリを開発する必要がなくなり、開発コストを削減できる。
図４は、本発明のメモリシステムの第２の実施形態を示している。第１の実施形態で説明した要素と同種の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、フィールドプログラマブル部ＦＰに構成される機能が第１の実施形態と相違する。また、半導体メモリＭＥＭは、強誘電体メモリ（ＦＲＡＭ（登録商標））のメモリセルアレイＡＲＹと、このメモリセルアレイＡＲＹをアクセスするための動作制御回路ＯＰＣを有している。ＦＲＡＭおよび動作制御回路ＯＰＣと、フィールドプログラマブル部ＦＰとの間を伝達される信号は、ＦＲＡＭをアクセスするためのインタフェース仕様ＩＦ２を有している。
プログラム記憶部ＰＲＧは、モード端子ＭＤおよびプログラム入力端子ＰＩＮを有している。モード端子ＭＤは、例えば、２ビット構成されている。このため、プログラム記憶部ＰＲＧは、４種類のプログラムを記憶可能であり、フィールドプログラマブル部ＦＰは、４つのインタフェース仕様のいずれかにプログラム可能である。
半導体メモリＭＥＭは、メモリコントローラあるいはＣＰＵに接続されるアドレス端子ＡＤ、兼用端子ＭＰ、データ端子ＤＴおよびコマンド端子ＣＭＤを有している。兼用端子ＭＰの使い方は、第１の実施形態と同じである。このため、アドレス空間およびデータ信号ＤＴのビット幅は、プログラム記憶部ＰＲＧに記憶されるプログラムに応じて変更可能である。端子ＡＤ、ＭＰ、ＤＴ、ＣＭＤに供給される信号のインタフェース仕様ＩＦ１は、メモリＭＥＭに接続されるメモリコントローラあるいはＣＰＵのインタフェース仕様である。すなわち、この実施形態では、複数種のインタフェース仕様ＩＦ１を、フィールドプログラマブル部ＦＰによりＦＲＡＭのインタフェースＩＦ２に変換する。
例えば、インタフェース仕様ＩＦ１は、ＤＲＡＭ、ＮＡＮＤ型フラッシュメモリ、ＳＲＡＭおよびＦＲＡＭのインタフェースのいずれかに設定される。メモリＭＥＭは、フィールドプログラマブル部ＦＰにプログラムされる論理に応じて、ＤＲＡＭ、ＮＡＮＤ型フラッシュメモリ、ＳＲＡＭおよびＦＲＡＭのいずれかとして動作する。
プログラムされたフィールドプログラマブル部ＦＰは、入力バッファＩＢ、入出力バッファＩＯＢに加えて、アドレス変換部ＡＤＣ、データ変換部ＤＴＣおよびコマンド変換部ＣＭＤＣを有している。アドレス変換部ＡＤＣは、外部アドレス信号ＡＤのインタフェース仕様を変更し、内部アドレス信号ＩＡＤとして出力する。データ変換部ＤＴＣは、外部データ信号ＤＴのインタフェース仕様を変更し、内部データ信号ＩＤＴとして入出力する。
コマンド変換部ＣＭＤＣは、外部コマンド信号ＣＭＤ（読み出し要求信号、書き込み要求信号あるいは消去要求信号）のインタフェース仕様を変更し、内部コマンド信号ＩＣＭＤとして出力する。入力バッファＩＢ、入出力バッファＩＯＢは、設定されるインタフェースに合わせて電気的仕様（入力電圧、出力電圧など）を変更する機能を有する。なお、ＮＡＮＤ型フラッシュメモリのインタフェースがフィールドプログラマブル部ＦＰに設定
される場合、アドレス端子ＡＤは使用されない。この場合、アドレス信号は、アクセスコマンドＣＭＤとともにデータ端子ＤＴに供給される。
以上、第２の実施形態においても第１の実施形態と同様の効果を得ることができる。さらに、一つの半導体メモリＭＥＭを、コマンド体系が異なる複数種のメモリとして動作させることができる。すなわち、汎用メモリを構成できる。この結果、半導体メモリの開発コストおよび製造コストを大幅に削減できる。
図５は、本発明のメモリシステムの第３の実施形態を示している。第１の実施形態で説明した要素と同種の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、マスタコントローラＭＳＴ０−１（例えば、ＣＰＵ）が、半導体メモリＭＥＭおよびプログラム記憶部ＰＲＧを有するメモリシステムＭＳＹＳに接続され、システムＳＹＳ（ＳＩＰ）が形成されている。
メモリＭＥＭは、ＦＲＡＭ（強誘電体メモリ）のメモリセルアレイＡＲＹを有している。メモリＭＥＭは、複数のマスタＭＳＴ０−１によりアクセスされるために、マスタＭＳＴ０−１に共通のアドレス端子ＡＤ、共通のデータ端子ＤＴおよびマスタＭＳＴ０−１にそれぞれ対応するコマンド端子ＣＭＤ０−１、およびバスグラント端子ＢＧ０−１を有している。
マスタＭＳＴ０は、メモリセルアレイＡＲＹをＤＲＡＭとしてアクセスする。マスタＭＳＴ１は、メモリセルアレイＡＲＹをＮＯＲ型フラッシュメモリ（ＦＬＡＳＨ）としてアクセスする。このために、プログラムされたフィールドプログラマブル部ＦＰは、ＤＲＡＭインタフェースおよびＦＬＡＳＨインタフェースをＦＲＡＭインタフェースに変換する機能を有する。
プログラムされたフィールドプログラマブル部ＦＰは、入力バッファＩＢ、入出力バッファＩＯＢ、アドレス管理部ＡＤＭ、データバッファＤＢＵＦ、コマンド変換部ＣＭＤＣおよびアービタＡＲＢを有している。フィールドプログラマブル部ＦＰは、マスタＭＳＴ０からＤＲＡＭ用のアクセスコマンドＣＭＤ０を受けたときに、そのコマンドＣＭＤ０をＦＲＡＭ用のアクセスコマンドに変換する。フィールドプログラマブル部ＦＰは、マスタＭＳＴ１からアクセスコマンドＣＭＤ１を受けたときに、そのコマンドＣＭＤ１をＦＲＡＭ用のアクセスコマンドに変換する。
アービタＡＲＢは、アクセスコマンドＣＭＤ０−１が競合したときに、予め設定されている優先権にしたがって、どちらのコマンドを優先させるかを決定し、コマンド変換部ＣＭＤＣに伝える。この実施形態では、マスタＭＳＴ１は、メモリセルアレイＡＲＹに記憶されているデータをプログラムとしてフェッチして動作する。このため、アクセスコマンドＣＭＤ１の優先権が高く設定されている。
アービタＡＲＢは、コマンド変換部ＣＭＤＣがアクセスコマンドを動作制御回路ＯＰＣに出力するときに、そのアクセスコマンドを供給したマスタ（ＭＳＴ０−１のいずれか）にバスグラント信号（ＢＧ０−１のいずれか）を出力する。なお、アービタＡＲＢが判定する優先権は、プログラム入力端子ＰＩＮを介してプログラム記憶部ＰＲＧにアップデートプログラムを書き込むことで、容易に変更できる。特に、プログラム入力端子ＰＩＮをシステムＳＹＳに接続しておくことで、システムの動作中に優先権を変更できる。
コマンド変換部ＣＭＤＣは、アクセスコマンドを動作制御回路ＯＰＣに出力するときに、このアクセスコマンドに同期して、制御信号をアドレス管理部ＡＤＭおよびデータバッファＤＢＵＦに出力する。アドレス管理部ＡＤＭは、受けた外部アドレス信号ＡＤを、ア
クセスされるメモリ領域（ＤＲＡＭ領域またはＦＬＡＳＨ領域）に合わせた内部アドレス信号ＩＡＤに変換する。データバッファＤＢＵＦは、マスタＭＳＴ０−１による外部データ信号ＤＴの入出力タイミングとメモリセルアレイＡＲＹ（ＦＲＡＭ）による内部データ信号ＩＤＴの入出力タイミングとを互いに変換する。
メモリセルアレイＡＲＹは、ＤＲＡＭとしてアクセスされる領域と、ＦＬＡＳＨとしてアクセスされる領域を独立に有している。このため、メモリＭＥＭは、従来のＤＲＡＭチップとＦＬＡＳＨチップの代わりに使用できる。すなわち、従来マスタＭＳＴ０−１毎に用意していた半導体メモリ（ＤＲＡＭ、ＦＬＡＳＨ）を１チップに置き換えることができる。したがって、システムコストを削減できる。
プログラム入力端子ＰＩＮおよびプログラム記憶部ＰＲＧは、ロードされるプログラムが異なることを除き、第１の実施形態と同じである。プログラム記憶部ＰＲＧは、１種類のプログラムを記憶する。プログラム記憶部ＰＲＧは、システムＳＹＳのパワーオン時に、記憶しているプログラムをフィールドプログラマブル部ＦＰに転送する。
この実施形態では、第１の実施形態の兼用端子ＭＰが形成されていない。しかし、兼用端子ＭＰを形成することで、ＤＲＡＭおよびＮＯＲ型のフラッシュメモリのアドレス空間およびデータ信号ＤＴのビット幅を変更できる仕様にしてもよい。これらの変更は、プログラム入力端子ＰＩＮをシステムＳＹＳに接続しておくことで容易にできる。
以上、第３の実施形態においても第１の実施形態と同様の効果を得ることができる。さらに、アービタＡＲＢにより、メモリシステムＭＳＹＳは、複数のマスタＭＳＴ０−１が接続される場合にも、誤動作することなくアクセス動作を実行できる。したがって、コントローラＭＳＴ０−１にアクセスされる共通の半導体メモリＭＥＭを有するメモリシステムＭＳＹＳを構築できる。
図６は、本発明のメモリシステムの第４の実施形態を示している。第１および第３の実施形態で説明した要素と同種の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、アービタＡＲＢは、アクセスの優先権を変更するための優先権信号ＰＲ０−１をマスタコントローラＭＳＴ０−１からそれぞれ受ける。マスタＭＳＴ０−１は、半導体メモリＭＥＭを優先してアクセスしたいときに、優先権信号ＰＲ０−１を出力する。優先権信号ＰＲ０−１が競合したときには、優先権信号ＰＲ１が優先される。その他の構成は、第３の実施形態と同じである。
以上、第４の実施形態においても第１および第３の実施形態と同様の効果を得ることができる。さらに、マスタＭＳＴ０−１からアービタＡＲＢに優先権信号ＰＲ０−１を出力することで、メモリＭＥＭの優先権を一時的に変更できる。
図７は、本発明のメモリシステムの第５の実施形態を示している。第１および第３の実施形態で説明した要素と同種の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、メモリセルアレイＡＲＹは、ＤＲＡＭとしてアクセスされる領域と、ＦＬＡＳＨとしてアクセスされる領域とを共有している。すなわち、マスタコントローラＭＳＴ０がＤＲＡＭとしてアクセスする領域と、マスタＭＳＴ１がＮＯＲ型フラッシュメモリとしてアクセスする領域は同じである。共通のメモリ空間にＤＲＡＭとＦＬＡＳＨが存在するため、第３の実施形態のアドレス管理部ＡＤＭは不要である。その他の構成は、第３の実施形態と同じである。以上、第５の実施形態においても第１および第３の実施形態と同様の効果を得ることができる。
図８は、本発明のメモリシステムの第６の実施形態を示している。第１および第３の実
施形態で説明した要素と同種の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。半導体メモリＭＥＭは、ＦＲＡＭ（強誘電体メモリ）のメモリセルアレイＡＲＹを有している。メモリＭＥＭは、３つのマスタコントローラＭＳＴ０−２（例えば、ＣＰＵ）によりアクセスされる。
マスタＭＳＴ０、２は、メモリＭＥＭをＤＲＡＭとしてアクセスする。マスタＭＳＴ１は、メモリＭＥＭをＮＯＲ型フラッシュメモリとしてアクセスする。マスタＭＳＴ０−１とメモリＭＥＭとを接続する仕様は、第３の実施形態と同じである。マスタＭＳＴ０−１とメモリＭＥＭとは、共通のアドレス信号線ＡＤＡ、データ信号線ＤＴＡおよび独立のコマンド信号線ＣＭＤ０−１により接続されている。マスタＭＳＴ２とメモリＭＥＭとは、独立のアドレス信号線ＡＤＢ、データ信号線ＤＴＢおよびコマンド信号線ＣＭＤ２により接続されている。
図９は、図８に示したメモリＭＥＭの詳細を示している。フィールドプログラマブル部ＦＰのアドレス管理部ＡＤＭ、データバッファＤＢＵＦ、コマンド変換部ＣＭＤＣおよびアービタＡＲＢの基本的な機能は、第３の実施形態（図５）と同じである。アドレス管理部ＡＤＭは、受けた外部アドレス信号ＡＤＡを、アクセスされるメモリ領域（ＤＲＡＭ領域またはＦＬＡＳＨ領域）に合わせた内部アドレス信号ＩＡＤに変換する。また、アドレス管理部ＡＤＭは、受けた外部アドレス信号ＡＤＢをＤＲＡＭ領域に合わせた内部アドレス信号ＩＡＤに変換する。データバッファＤＢＵＦは、マスタＭＳＴ０−２による外部データ信号ＤＴの入出力タイミングとメモリセルアレイＡＲＹによる内部データ信号ＩＤＴの入出力タイミングとを互いに変換する。
アービタＡＲＢは、コマンド信号ＣＭＤ０−２が競合するときに、アクセスの優先順をコマンド変換部ＣＭＤＣに伝える。また、アービタＡＲＢは、アクセスを許可したマスタＭＳＴ０−２にバスグラント信号ＢＧ０−２を出力する。なお、アービタＡＲＢが判定する優先権は、プログラム入力端子ＰＩＮを利用してプログラム記憶部ＰＲＧをアップデートすることで、容易に変更できる。コマンド変換部ＣＭＤＣは、コマンド信号ＣＭＤ０−２に応答して、アドレス管理部ＡＤＭおよびデータバッファＤＢＵＦに制御信号を出力する。
上記の構成により、メモリＭＥＭに接続されるバス線（例えば、ＡＤＡとＡＤＢ）が独立して配線されている場合にも、アクセスの競合を避けることができ、かつメモリセルアレイＡＲＹをＤＲＡＭまたはＦＬＡＳＨとしてアクセスできる。以上、第６の実施形態においても第１および第３の実施形態と同様の効果を得ることができる。
図１０は、本発明のメモリシステムの第７の実施形態を示している。第１、第３および第５の実施形態で説明した要素と同種の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、マスタコントローラＭＳＴ０（メインコントローラ）は、半導体メモリＭＥＭをＤＲＡＭとしてアクセスする。マスタコントローラＭＳＴ１（サブコントローラ）は、メモリＭＥＭをＮＡＮＤ型フラッシュメモリＦＬＡＳＨとしてアクセスする。
メモリＭＥＭは、ＤＲＡＭとしてアクセスされる領域と、ＦＬＡＳＨとしてアクセスされる領域とを共有するＦＲＡＭのメモリセルアレイＡＲＹを有している。メモリセルアレイＡＲＹは、ＤＲＡＭ用のエラー訂正コード（メインエラー訂正コード）を記憶するためのエラーコード領域ＥＣＡを有している。フィールドプログラマブル部ＦＰは、第５の実施形態のフィールドプログラマブル部ＦＰにエラーコード変換部ＥＣを追加して構成されている。メモリＭＥＭは、マスタコントローラＭＳＴ０に対して、ＤＲＡＭ用のエラー訂正コードを入出力するためのエラーコード端子ＥＣＴを有している。その他の構成は、第
５の実施形態と同じである。
この実施形態では、メモリＭＥＭをＦＬＡＳＨとしてアクセスするマスタＭＳＴ１は、書き込み動作（プログラム動作）において、エラー訂正コードを書き込みデータとともにメモリＭＥＭに出力する。例えば、５１２バイトの書き込みデータに対して３バイトのエラー訂正コード（サブエラー訂正コード）がメモリＭＥＭに供給される。
エラーコード変換部ＥＣは、マスタＭＳＴ１からの書き込みデータおよびエラー訂正コードをデータバッファＤＢＵＦを介して受ける。エラーコード変換部ＥＣは、エラー訂正コードをＤＲＡＭ用のエラー訂正コードに変換する。ここで、ＤＲＡＭ用のエラー訂正コードは、例えば、１６ビット（２バイト）の書き込みデータをエラー訂正するための６ビットのコードである。
エラーコード変換部ＥＣは、変換したＤＲＡＭ用のエラー訂正コードを用いて書き込みデータをエラー訂正する。エラーコード変換部ＥＣは、エラーを訂正した場合、新たなエラー訂正コードを生成する。これにより、マスタＭＳＴ１とメモリＭＥＭ間で発生したエラーを検出し、訂正できる。
そして、マスタＭＳＴ１からの５１２バイトの書き込みデータと、２バイトのエラー訂正コードは、５１２個の書き込みデータとエラーコード変換部ＥＣによって変換された５１２個のエラー訂正コードとしてメモリＭＥＭに書き込まれる。このように、この実施形態では、メモリＭＥＭは、エラー訂正コード体系が互いに異なるマスタＭＳＴ０−１に接続される。
マスタＭＳＴ１からの読み出しアクセス要求に応答する読み出し動作では、エラーコード変換部ＥＣは、メモリＭＥＭから読み出された５１２バイトのデータと、５１２個のエラー訂正コードを用いて、エラー訂正を行う。エラーコード変換部ＥＣは、訂正された読み出しデータに応じてＦＬＡＳＨ用の３バイトのエラー訂正コードを生成する。そして、５１２バイトの読み出しデータと３バイトのエラー訂正コードが、データバッファＤＢＵＦを介してマスタＭＳＴ１に出力される。
マスタＭＳＴ０からの書き込みアクセス要求に応答する書き込み動作では、エラーコード変換部ＥＣは、マスタＭＳＴ０からの書き込みデータ（例えば、２バイト）およびＤＲＡＭ用のエラー訂正コード（例えば、６ビット）を用いて、書き込みデータのエラー訂正をする。これにより、マスタＭＳＴ０とメモリＭＥＭ間で発生したエラーを検出し、訂正できる。訂正された書き込みデータは、新たに生成されたエラー訂正コードとともにメモリセルアレイＡＲＹに書き込まれる。エラーがない場合、マスタＭＳＴ０から受けた書き込みデータおよびエラー訂正コードが、そのままメモリセルアレイＡＲＹに書き込まれる。なお、マスタＭＳＴ０から書き込みデータのみを受け、エラーコード変換部ＥＣによりメモリセルアレイＡＲＹに書き込むエラー訂正コードを生成してもよい。
マスタＭＳＴ０からの読み出しアクセス要求に応答する読み出し動作では、エラーコード変換部ＥＣは、メモリセルアレイＡＲＹから読み出された読み出しデータを、読み出しデータとともに読み出されたエラー訂正コードを用いてエラー訂正する。エラーがない場合、メモリセルアレイＡＲＹから読み出された読み出しデータおよびエラー訂正コードが、マスタＭＳＴ０に出力される。エラーがある場合、訂正されたデータと新たに生成されたエラー訂正コードが、マスタＭＳＴ０に出力される。このとき、エラーコード変換部ＥＣは、訂正されたデータと新たに生成されたエラー訂正コードをメモリセルアレイＡＲＹに書き戻してもよい。
一般に、システムにＤＲＡＭとＦＬＡＳＨが搭載される場合、ＤＲＡＭのアクセススピードが重視される場合が多い。本発明では、メモリセルアレイＡＲＹにＤＲＡＭ用のエラー訂正コードを書き込む。このため、マスタＭＳＴ０からの読み出し要求（ＤＲＡＭのアクセス要求）に対応するエラー訂正時間を最小限にできる。したがって、エラー訂正によりデータの読み出し時間が長くなることを防止できる。
以上、第７の実施形態においても第１、第３および第５の実施形態と同様の効果を得ることができる。さらに、フィールドプログラマブル部ＦＰにエラーコード変換部ＥＣを形成することで、メモリセルアレイＡＲＹをエラー訂正コードの体系が異なる複数のマスタＭＳＴ０−１により共有できる。したがって、システムＳＹＳ内の半導体メモリの数を減らすことができ、システムコストを削減できる。さらに、エラーコード変換部ＥＣにより書き込みデータのエラーを検出し、訂正することにより、マスタＭＳＴ０−１とメモリＭＥＭ間で発生したエラーを検出し、訂正できる。したがって、システムＳＹＳの信頼性を向上できる。
図１１は、本発明のメモリシステムの第８の実施形態を示している。第１、第３、第５および第７の実施形態で説明した要素と同種の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、メモリセルアレイＡＲＹは、ＤＲＡＭとしてアクセスされる領域と、ＮＡＮＤ型ＦＬＡＳＨとしてアクセスされる領域を独立に有している。
ＤＲＡＭ領域は、マスタコントローラＭＳＴ０によりアクセスされ、書き込みデータを格納する領域と書き込みデータのエラー訂正コードを格納するエラーコード領域ＥＣＡ０とを有している。ＦＬＡＳＨ領域は、マスタコントローラＭＳＴ１によりアクセスされ、書き込みデータ（プログラムデータ）が格納される領域と、書き込みデータのエラー訂正コードが格納されるエラーコード領域ＥＣＡ１とを有している。ＤＲＡＭは、１６ビット単位（エラー訂正コードは６ビット）でアクセスされ、ＦＬＡＳＨは、５１２バイト単位（エラー訂正コードは３バイト）でアクセスされる。
プログラムされたフィールドプログラマブル部ＦＰは、マスタＭＳＴ０によりアクセスされるＤＲＡＭ領域用のエラーコード変換部ＥＣ０と、マスタＭＳＴ１によりアクセスされるＦＬＡＳＨ領域用のエラーコード変換部ＥＣ１とを有している。フィールドプログラマブル部ＦＰのその他の構成は、第７の実施形態（図１０）と同じである。
エラーコード変換部ＥＣ０は、マスタＭＳＴ０による書き込み動作時に、マスタＭＳＴ０からの書き込みデータ（例えば、２バイト）およびＤＲＡＭ用のエラー訂正コード（例えば、６ビット）を用いて、書き込みデータのエラー訂正をする。これにより、マスタＭＳＴ０とメモリＭＥＭ間で発生したエラーを検出し、訂正できる。この後、書き込みデータは、メモリセルアレイＡＲＹに書き込まれ、エラー訂正コードは、エラーコード領域ＥＣＡ０に書き込まれる。なお、マスタＭＳＴ０から書き込みデータのみを受け、エラーコード変換部ＥＣによりメモリセルアレイＡＲＹに書き込むエラー訂正コードを生成してもよい。
エラーコード変換部ＥＣ０は、マスタＭＳＴ０による読み出し動作時に、メモリセルアレイＡＲＹから読み出された読み出しデータと、読み出しデータとともにエラーコード領域ＥＣＡ０から読み出されたエラー訂正コードを用いてエラー訂正する。エラーがない場合、メモリセルアレイＡＲＹから読み出された読み出しデータおよびエラー訂正コードが、マスタＭＳＴ０に出力される。エラーがある場合、訂正されたデータと新たに生成されたエラー訂正コードが、マスタＭＳＴ０に出力される。このとき、エラーコード変換部ＥＣ０は、訂正されたデータと新たに生成されたエラー訂正コードをメモリセルアレイＡＲ
Ｙに書き戻してもよい。
エラーコード変換部ＥＣ１は、マスタＭＳＴ１による書き込み動作時に、書き込みデータとともに供給されるエラー訂正コードを用いて、書き込みデータをエラー訂正する。エラーがない場合、マスタＭＳＴ１からの書き込みデータは、メモリセルアレイＡＲＹに書き込まれ、エラー訂正コードは、エラーコード領域ＥＣＡ１に書き込まれる。エラーがある場合、訂正された書き込みデータと新たに生成されたエラー訂正コードが、メモリセルアレイＡＲＹに書き込まれる。
エラーコード変換部ＥＣ１は、マスタＭＳＴ１による読み出し動作時に、メモリセルアレイＡＲＹから読み出された読み出しデータと、読み出しデータとともに読み出されたエラーコード領域ＥＣＡ１からのエラー訂正コードを用いてエラー訂正する。エラーがない場合、メモリセルアレイＡＲＹから読み出された読み出しデータおよびエラーコード領域ＥＣＡ１から読み出されたエラー訂正コードが、マスタＭＳＴ１に出力される。エラーがある場合、訂正されたデータと新たに生成されたエラー訂正コードが、マスタＭＳＴ１に出力される。
以上、第８の実施形態においても第１、第３、第５および第７の実施形態と同様の効果を得ることができる。さらに、マスタＭＳＴ０−１に対応してエラーコード領域ＥＣＡ０−１をそれぞれ形成する場合にも、メモリセルアレイＡＲＹをエラー訂正コードの体系が異なる複数のマスタＭＳＴ０−１により共有できる。
図１２は、本発明のメモリシステムの第９の実施形態を示している。第１、第３、第５および第７の実施形態で説明した要素と同種の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第７の実施形態のメモリＭＥＭに、メモリセルアレイＡＲＹに記憶されているデータを自動的にエラー訂正する機能を加えて構成されている。その他の構成は、第７の実施形態（図１０）と同じである。すなわち、マスタコントローラＭＳＴ０は、メモリＭＥＭをＤＲＡＭとしてアクセスする。マスタコントローラＭＳＴ１は、メモリＭＥＭをＮＡＮＤ型フラッシュメモリＦＬＡＳＨとしてアクセスする。メモリＭＥＭは、ＦＲＡＭのメモリセルアレイＡＲＹを有しており、ＤＲＡＭとしてアクセスされる領域と、ＦＬＡＳＨとしてアクセスされる領域とを共有している。
フィールドプログラマブル部ＦＰは、第７の実施形態のフィールドプログラマブル部ＦＰにメモリパトロール部ＭＰＴおよびログ部ＬＯＧを追加して構成されている。メモリパトロール部ＭＰＴは、メモリセルアレイＡＲＹが非アクセス状態（アクセスコマンドを受けないスタンバイ状態）のときに、メモリセルアレイＡＲＹを順次アクセスし、データおよびエラー訂正コードを読み出す。メモリパトロール部ＭＰＴは、エラーコード変換部ＥＣを利用してエラーを訂正した後、訂正されたデータおよび新たに生成されたエラー訂正コードをメモリセルアレイＡＲＹに書き戻す。これにより、ノイズ等に起因して破壊されたデータを自動的に復元できる。エラーがない場合、書き戻しは実施されない。メモリパトロール部ＭＰＴは、訂正不可能なエラーがある場合、エラーが発生したアドレスをログ部ＬＯＧに書き込む。
マスタＭＳＴ０−１は、ログ部ＬＯＧに書き込まれたエラーアドレスをデータ線ＤＴを介して読み出すことができる。これを可能にするために、メモリＭＥＭは、アクセスコマンドとしてログ読み出しコマンドを有している。マスタＭＳＴ０−１は、エラー訂正が不可能なメモリセル（エラーメモリセル）を認識した後、そのメモリセルを避けてデータを書き込むことができる。これにより、メモリシステムの信頼性を向上できる。なお、訂正可能なエラーが発生したアドレスと訂正回数をログ部ＬＯＧに書き込んでもよい。この場
合、例えば、メモリセルアレイＡＲＹの信頼性を評価できる。
以上、第９の実施形態においても第１、第３、第５および第７の実施形態と同様の効果を得ることができる。さらに、エラー訂正コードの体系が異なる複数のコントローラにより共有される半導体メモリにおいて、ソフトエラーやノイズ等に起因して破壊されたデータを自動的に復元できる。この結果、半導体メモリの信頼性を向上できる。
図１３は、本発明のメモリシステムの第１０の実施形態を示している。第１、第３、第５、第７および第９の実施形態で説明した要素と同種の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第９の実施形態のメモリＭＥＭに、エラー信号ＥＲＲを出力するエラー端子ＥＲＲを追加して構成されている。その他の構成は、第９の実施形態（図１２）と同じである。
ログ部ＬＯＧは、マスタＭＳＴ０−１から読み出しアクセス要求とともに供給されるアドレスＡＤを訂正不可能なエラーアドレスとして保持している場合、エラー信号ＥＲＲを出力する。マスタＭＳＴ０−１は、例えば、エラーがないときに低論理レベルを保持するエラー信号ＥＲＲが高論理レベルに変化したときに、エラーの発生を検出する。
マスタＭＳＴ０−１の少なくともいずれかは、エラー信号ＥＲＲを受けたとき、ログ読み出しコマンドによりログ部ＬＯＧに保持されているエラーアドレスを読み出す。このため、マスタＭＳＴ０−１は、メモリパトロール部ＭＰＴによるエラーの検出に同期して、エラー訂正が不可能なメモリセルのアドレスを認識できる。換言すれば、エラー訂正が不可能なメモリセルをアクセスすることなく、このメモリセルの存在を認識できる。したがって、マスタＭＳＴ０−１によるメモリＭＥＭの無駄なアクセスを減らすことができ、アクセス効率を向上できる。
以上、第１０の実施形態においても第１、第３、第５、第７および第９の実施形態と同様の効果を得ることができる。さらに、マスタＭＳＴ０−１によるメモリＭＥＭの無駄なアクセスを減らすことができ、アクセス効率を向上できる。
図１４は、本発明のメモリシステムの第１１の実施形態を示している。第１および第３の実施形態で説明した要素と同種の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、半導体メモリＭＥＭは、多数の兼用端子ＭＰ（ポート）を有している。兼用端子ＭＰの一部は、入力バッファＩＢを介してスイッチ部ＳＷに接続されている。残りの兼用端子ＭＰは、入出力バッファＩＯＢを介してスイッチ部ＳＷに接続されている。スイッチ部（信号切替部）ＳＷは、兼用端子ＭＰを機能部ＦＮＣの所定の端子に接続する機能を有している。スイッチ部ＳＷの論理は、プログラム記憶部ＰＲＧにロードされるプログラムに応じて形成される。
機能部ＦＮＣは、スイッチ部ＳＷを介して供給される信号を内部アドレス信号ＩＡＤ、内部データ信号ＩＤＴまたは内部コマンド信号ＩＣＭＤとしてメモリセルアレイＡＲＹ（ＦＲＡＭ）および動作制御回路ＯＰＣに出力する。機能部ＦＮＣは、メモリセルアレイＡＲＹから読み出される内部データ信号ＩＤＴをスイッチ部ＳＷを介して兼用端子ＭＰに出力する。
図１５は、図１４に示したメモリＭＥＭの使用例を示している。この例では、メモリＭＥＭ（チップ）と、プログラム記憶部ＰＲＧ（チップ）と、メモリＭＥＭをアクセスするマスタコントローラＭＳＴ０−２（チップ）によりシステムＳＹＳ（ＳＩＰ）が形成されている。この例では、マスタＭＳＴ０−２とメモリＭＥＭとは、独立の信号線によりそれぞれ接続されている。機能部ＦＮＣは、アクセス要求を順次受け付け、メモリセルアレイ
ＡＲＹにアクセス動作を実行させる。
図１６は、図１４に示したメモリＭＥＭの別の使用例を示している。この例では、マスタコントローラＭＳＴ０−１とメモリＭＥＭとは、共通の外部アドレス信号線ＡＤおよび外部データ線ＤＴと、独立の外部コマンド信号線ＣＭＤとにより接続されている。この構成により、例えば、第３−第５、第７−第１０の実施形態が実現可能である。
図１７は、図１４に示したメモリＭＥＭの別の使用例を示している。この例では、上述した図１６の構成に加えて、マスタコントローラＭＳＴ２とメモリＭＥＭとが、独立の信号線により接続されている。この構成により、例えば、第６の実施形態が実現可能である。
以上、第１１の実施形態においても上述した実施形態と同様の効果を得ることができる。さらに、スイッチ部ＳＷにより、メモリＭＥＭの任意の外部端子を、所定の内部アドレス信号線ＩＡＤ、内部データ信号線ＩＤＴまたは内部コマンド信号線ＩＣＭＤに接続できる。このため、１つのメモリＭＥＭを様々なバス仕様を有するシステムＳＹＳに採用できる。
図１８は、本発明のメモリシステムの第１２の実施形態を示している。第１、第３および第６の実施形態で説明した要素と同種の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、メモリセルアレイＡＲＹは、アクセス権の異なる５つのサブアレイＡＲＹ０−４（記憶領域）に区画されている。その他の構成は、メモリセルアレイＡＲＹがマスタＭＳＴ０−２に共通にアクセスされることを除き、第６の実施形態（図８）と同じである。動作制御回路ＯＰＣは記載を省略している。
図１９は、図１８に示したメモリセルアレイＡＲＹのメモリマップを示している。サブアレイＡＲＹ０−２は、６４ｋワードの同じアドレス空間に割り当てられている。サブアレイＡＲＹ０は、マスタＭＳＴ０により読み書き可能である（Ｒ／Ｗ）。サブアレイＡＲＹ０は、マスタＭＳＴ１−２によってアクセスできない。サブアレイＡＲＹ１は、マスタＭＳＴ１により読み書き可能である（Ｒ／Ｗ）。サブアレイＡＲＹ１は、マスタＭＳＴ０、２によってアクセスできない。サブアレイＡＲＹ２は、マスタＭＳＴ２により読み書き可能である（Ｒ／Ｗ）。サブアレイＡＲＹ２は、マスタＭＳＴ０−１によってアクセスできない。
サブアレイＡＲＹ３は、１２８ｋワードのアドレス空間を有しており、マスタＭＳＴ０−２により読み書き可能である。サブアレイＡＲＹ４は、６４ｋワードのアドレス空間を有しており、マスタＭＳＴ０により読み書き可能である（Ｒ／Ｗ）。サブアレイＡＲＹ４は、マスタＭＳＴ１−２により読み出しアクセスのみ可能である（Ｒ）。
このように、本実施形態では、プログラム記憶部ＰＲＧにロードされるプログラムに応じて、メモリセルアレイＡＲＹを複数のサブアレイＡＲＹ０−４に区画し、各サブアレイＡＲＹ０−４を複数のマスタＭＳＴで共有な領域とするか、所定のマスタＭＳＴに対して排他的な領域とするかを設定できる。さらに、各サブアレイＡＲＹ０−４のアクセス権（読み書き許可、読み出し許可、書き込み禁止、アクセス禁止等）を設定できる。アクセス権は、プログラム入力端子ＰＩＮを用いてプログラム記憶部ＰＲＧをアップデートすることで変更可能である。
以上、第１２の実施形態においても上述した実施形態と同様の効果を得ることができる。さらに、１種類の半導体メモリＭＥＭを開発するだけで、メモリシステムＭＳＹＳを搭載するシステムの仕様に応じた様々なアクセス領域およびアクセス権を有する半導体メモ
リを提供できる。
図２０は、本発明のメモリシステムの第１３の実施形態を示している。第１の実施形態で説明した要素と同種の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、プログラム記憶部ＰＲＧは、不揮発性のメモリセルを有するＦＲＡＭで構成されるメモリセルアレイＡＲＹ内に形成されている。メモリＭＥＭは、プログラム記憶部ＰＲＧにフィールドプログラマブル部ＦＰ用のプログラムを書き込むための試験アドレス端子ＴＡＤと試験データ端子ＴＤＴとを有している。プログラム入力端子ＰＩＮは形成されない。コマンド端子ＣＭＤは、プログラム記憶部ＰＲＧにプログラムを書き込むための書き込みコマンドを供給する試験コマンド端子ＴＣＭＤとしても使用される。プログラムは、メモリＭＥＭの製造メーカにより行われる。
プログラム制御部ＰＲＣは、フィールドプログラマブル部ＦＰの論理をプログラムするために、モード信号ＭＤに応じてメモリセルアレイＡＲＹをアクセスし、プログラム記憶部ＰＲＧの所定の領域からプログラムを読み出す。プログラム記憶部ＰＲＧに書き込まれたプログラムのアップデートは、試験アドレス端子ＴＡＤおよび試験データ端子ＴＤＴを使用して実施してもよい。あるいは、アドレス端子ＡＤおよびデータ端子ＤＴを使用して実施してもよい。アップデートは、システムの動作中に実施できる。
以上、第１３の実施形態においても上述した実施形態と同様の効果を得ることができる。さらに、プログラム記憶部ＰＲＧをメモリセルアレイＡＲＹの一部を用いて形成することにより、プログラム記憶部ＰＲＧとメモリＭＥＭとを１チップで構成できる。この結果、メモリシステムＭＳＹＳの構成を簡易にでき、システムコストを削減できる。
図２１は、本発明のメモリシステムの第１４の実施形態を示している。第１および第１３の実施形態で説明した要素と同種の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、複数のプログラム記憶部ＰＲＧ１−３が、メモリセルアレイＡＲＹ内に形成されている。プログラム記憶部ＰＲＧには、互いに異なるプログラムが記憶される。プログラムは、メモリＭＥＭの製造メーカにより行われる。
プログラム制御部ＰＲＣは、フィールドプログラマブル部ＦＰの論理をプログラムするために、複数ビットのモード信号ＭＤに応じてメモリセルアレイＡＲＹをアクセスし、プログラム記憶部ＰＲＧ１−３のいずれかからプログラムを読み出す。メモリＭＥＭの動作仕様およびインタフェース仕様は、読み出されるプログラムに応じて決まる。読み出すプログラムを選択するためのモード信号ＭＤは、メモリＭＥＭをアクセスするメモリコントローラ（ＣＰＵ）あるいはシステムが供給する。
なお、メモリＭＥＭの用途が予め決まっている場合には、モード端子の代わりにヒューズ回路を形成してもよい。この場合、メモリＭＥＭの製造工程において、ユーザ仕様に応じてヒューズがプログラムされる。
以上、第１４の実施形態においても上述した実施形態と同様の効果を得ることができる。さらに、メモリＭＥＭの用途に応じて、プログラムを外部から再ロードすることなく、フィールドプログラマブル部ＦＰを複数種の機能のいずれかにプログラムできる。
図２２は、本発明のメモリシステムの第１５の実施形態を示している。第１および第１３の実施形態で説明した要素と同種の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、プログラム記憶部ＰＲＧは、メモリセルアレイＡＲＹとともにメモリ空間に割り当てられている。このため、プログラム記憶部
ＰＲＧは、コマンド信号ＣＭＤ、アドレス信号ＡＤおよびデータ信号ＤＴによりプログラム可能である。データ信号ＤＴのビット幅を大きくするために、兼用端子ＭＰの一部がデータ信号ＤＴとして使用される。これにより、上述した第１３および第１４の実施形態の試験アドレス端子ＴＡＤおよび試験データ端子ＴＤＴは不要になる。なお、プログラム記憶部ＰＲＧ用のレジスタ空間を設定し、レジスタ空間にデータを書き込むことでプログラム記憶部ＰＲＧをプログラムしてもよい。
以上、第１５の実施形態においても上述した実施形態と同様の効果を得ることができる。さらに、プログラム記憶部ＰＲＧをメモリ空間またはレジスタ空間に割り当てることで、メモリＭＥＭの端子数を削減できる。この結果、メモリＭＥＭのチップサイズを小さくできる。
図２３は、本発明のメモリシステムの第１６の実施形態を示している。第１、第１３および第１５の実施形態で説明した要素と同種の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、試験コマンド信号ＴＣＭＤとともに受けるデータ信号ＤＴ（ＭＰ）が、プログラム記憶部ＰＲＧにプログラムされる。試験コマンド信号ＴＣＭＤは、コマンド端子ＣＭＤを介して、メモリＭＥＭをアクセスするメモリコントローラあるいはシステムから供給される。アドレス信号ＡＤは、プログラム記憶部ＰＲＧにおいてデータを書き込む位置を指定する。以上、第１６の実施形態においても上述した実施形態と同様の効果を得ることができる。
図２４は、本発明のメモリシステムの第１７の実施形態を示している。第１の実施形態で説明した要素と同種の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、半導体メモリＭＥＭは、アップデート端子ＵＰＤを有している。その他の構成は、第１の実施形態と同じである。フィールドプログラマブル部ＦＰの論理を構成するアップデータは、プログラム記憶部ＰＲＧではなく、アップデート端子ＵＰＤを介してフィールドプログラマブル部ＦＰに直接書き込まれる。すなわち、フィールドプログラマブル部ＦＰの論理は、メモリＭＥＭが搭載されるシステムの動作中に変更可能である。以上、第１７の実施形態においても上述した実施形態と同様の効果を得ることができる。さらに、アップデート端子を形成することにより、システムの動作中にフィールドプログラマブル部ＦＰの論理を直接変更（アップデート）できる。
なお、上述した実施形態の機能は、互いに組み合わせることが可能である。例えば、第１１の実施形態（図１４）に第７の実施形態（図１０）のエラーコード変換部ＥＣを形成してもよい。さらに、第８の実施形態（図１１）のメモリパトロール機能を追加してもよい。
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
メモリセルを有するメモリセルアレイと、メモリシステムに入出力される外部信号および前記メモリセルアレイに入出力される内部信号を相互に変換するための論理がプログラムされるフィールドプログラマブル部とを有する半導体メモリと、
前記フィールドプログラマブル部の論理を構成するためのプログラムが格納される不揮発性のプログラム記憶部とを備えていることを特徴とするメモリシステム。
（付記２）
付記１記載のメモリシステムにおいて、
前記内部信号は、アクセスされるメモリセルを示す内部アドレス信号と、メモリセルに書き込まれる内部データ信号とを含み、
前記フィールドプログラマブル部にプログラムされる論理は、
前記外部信号を内部アドレス信号または内部データ信号のいずれかとして前記メモリセ
ルアレイに出力する信号切替部を有していることを特徴とするメモリシステム。
（付記３）
付記１記載のメモリシステムにおいて、
前記外部信号は、前記メモリセルアレイのアクセス要求を示す外部コマンド信号を含み、
前記内部信号は、前記メモリセルアレイをアクセスするための内部コマンド信号を含み、
前記フィールドプログラマブル部にプログラムされる論理は、前記外部コマンド信号を、前記内部コマンド信号に変換するコマンド変換部を有していることを特徴とするメモリシステム。
（付記４）
付記１記載のメモリシステムにおいて、
複数のコントローラから供給される前記メモリセルアレイのアクセス要求を示す外部コマンド信号を、前記外部信号としてそれぞれ受ける外部コマンド端子を備え、
前記内部信号は、前記メモリセルアレイをアクセスするための内部コマンド信号を含み、
前記フィールドプログラマブル部にプログラムされる論理は、
前記外部コマンド端子で受けた前記外部コマンド信号を、前記内部コマンド信号に変換するコマンド変換部と、
前記外部コマンド信号が競合したときに、前記外部コマンド信号に応答して前記コマンド変換部が出力する前記内部コマンド信号の出力順を判定するアービタとを有していることを特徴とするメモリシステム。
（付記５）
付記４記載のメモリシステムにおいて、
前記アービタが判定する出力順を強制的に変更するための優先権信号を、前記コントローラからそれぞれ受けるための優先権端子を備えていることを特徴とするメモリシステム。
（付記６）
付記４記載のメモリシステムにおいて、
前記メモリセルアレイは、前記コントローラに共通にアクセスされることを特徴とするメモリシステム。
（付記７）
付記４記載のメモリシステムにおいて、
前記メモリセルアレイは、前記コントローラにそれぞれアクセスされる複数の記憶領域に区画されていることを特徴とするメモリシステム。
（付記８）
付記１記載のメモリシステムにおいて、
データ信号のエラー訂正コード体系が互いに異なる複数のコントローラに接続され、前記外部信号が入出力される複数の外部端子と、
前記メモリセルアレイに形成され、前記コントローラのうちメインコントローラに対応するメインエラー訂正コードを記憶するエラーコード領域とを備え、
前記フィールドプログラマブル部にプログラムされる論理は、
前記コントローラのうちサブコントローラから前記外部端子を介してデータ信号とともに供給されるサブエラー訂正コードを前記メインエラー訂正コードに変換し、前記エラーコード領域に書き込むエラーコード変換部を有していることを特徴とするメモリシステム。
（付記９）
付記８記載のメモリシステムにおいて、
前記エラーコード変換部は、前記サブコントローラからの読み出しアクセス要求に応じてデータ信号とともに前記メモリセルアレイから読み出されたメインエラー訂正コードを
サブエラー訂正コードに変換し、前記外部端子を介して前記サブコントローラに出力することを特徴とするメモリシステム。
（付記１０）
付記８記載のメモリシステムにおいて、
前記エラーコード変換部は、書き込みアクセス要求に応じて前記コントローラから前記外部端子を介して供給されるデータ信号およびエラー訂正コードから、データ信号の誤りを検出し、訂正する機能を有し、誤りが訂正されたデータ信号およびそのデータ信号に対応するメインエラー訂正コードを前記メモリセルアレイに書き込むことを特徴とするメモリシステム。
（付記１１）
付記８記載のメモリシステムにおいて、
前記フィールドプログラマブル部にプログラムされる論理は、前記メモリセルアレイの非アクセス中に、前記メモリセルアレイからデータ信号とこのデータ信号に対応するメインエラー訂正コードとを読み出し、読み出したデータ信号のエラーを訂正し、メインエラー訂正コードとともに前記メモリセルアレイに書き戻すメモリパトロール部を有していることを特徴とするメモリシステム。
（付記１２）
付記１１記載のメモリシステムにおいて、
前記フィールドプログラマブル部にプログラムされる論理は、前記メモリパトロール部によりエラー訂正されたデータ信号を記憶しているメモリセルを示すアドレス信号を記憶するログ部を有していることを特徴とするメモリシステム。
（付記１３）
付記１１記載のメモリシステムにおいて、
前記フィールドプログラマブル部にプログラムされる論理は、前記メモリパトロール部により検出されたエラー訂正が不可能なデータ信号を記憶しているメモリセルを示す不良アドレス信号を記憶するログ部を有していることを特徴とするメモリシステム。
（付記１４）
付記１３記載のメモリシステムにおいて、
エラー信号を出力するエラー端子を備え、
前記ログ部は、前記各コントローラから読み出しアクセス要求とともに供給されるアドレス信号が前記不良アドレス信号のときに前記エラー信号を出力することを特徴とするメモリシステム。
（付記１５）
付記１記載のメモリシステムにおいて、
複数のコントローラに任意に接続され、前記外部信号が供給される複数の外部端子を備え、
前記内部信号は、アクセスされるメモリセルを示す内部アドレス信号と、前記メモリセルに書き込まれる内部データ信号と、前記メモリセルアレイをアクセスするための内部コマンド信号とを含み、
前記フィールドプログラマブル部にプログラムされる論理は、前記外部端子に供給される外部信号を前記内部アドレス信号、前記内部データ信号および前記内部コマンド信号のいずれかとして出力する信号切替部を有していることを特徴とするメモリシステム。
（付記１６）
付記１記載のメモリシステムにおいて、
前記メモリセルアレイは、複数の記憶領域に区画されており、
前記フィールドプログラマブル部にプログラムされる論理は、前記記憶領域のアクセス権を、前記コントローラ毎に設定する機能を有していることを特徴とするメモリシステム。
（付記１７）
付記１記載のメモリシステムにおいて、
前記メモリセルアレイは、不揮発性のメモリセルで構成され、
前記プログラム記憶部は、前記メモリセルアレイの一部を使用して形成されていることを特徴とするメモリシステム。
（付記１８）
付記１記載のメモリシステムにおいて、
前記プログラム記憶部にプログラムを格納するためのプログラム入力端子を備えていることを特徴とするメモリシステム。
（付記１９）
付記１記載のメモリシステムにおいて、
前記外部信号が供給される複数の外部端子を備え、
前記外部端子の少なくとも一部は、外部端子を介して供給されるプログラムを前記プログラム記憶部に格納するために、前記プログラム記憶部に接続されていることを特徴とするメモリシステム。
（付記２０）
付記１記載のメモリシステムにおいて、
前記フィールドプログラマブル部は、プログラムされた論理を直接変更するためのアップデータを受けるアップデート端子を有していることを特徴とするメモリシステム。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
本発明は、フィールドプログラム部を有するメモリシステムに適用できる。
本発明の第１の実施形態を示すブロック図である。 図１に示したメモリの使用例を示すブロック図である。 図１に示したメモリの別の使用例を示すブロック図である。 本発明の第２の実施形態を示すブロック図である。 本発明の第３の実施形態を示すブロック図である。 本発明の第４の実施形態を示すブロック図である。 本発明の第５の実施形態を示すブロック図である。 本発明の第６の実施形態を示すブロック図である。 図８に示したメモリの詳細を示すブロック図である。 本発明の第７の実施形態を示すブロック図である。 本発明の第８の実施形態を示すブロック図である。 本発明の第９の実施形態を示すブロック図である。 本発明の第１０の実施形態を示すブロック図である。 本発明の第１１の実施形態を示すブロック図である。 図１４に示したメモリの使用例を示すブロック図である。 図１４に示したメモリの別の使用例を示すブロック図である。 図１４に示したメモリの別の使用例を示すブロック図である。 本発明の第１２の実施形態を示すブロック図である。 図１８に示したメモリセルアレイのメモリマップを示す説明図である。 本発明の第１３の実施形態を示すブロック図である。 本発明の第１４の実施形態を示すブロック図である。 本発明の第１５の実施形態を示すブロック図である。 本発明の第１６の実施形態を示すブロック図である。 本発明の第１７の実施形態を示すブロック図である。
符号の説明
ＡＤＣ‥アドレス変換部；ＡＤＭ‥アドレス管理部；ＡＲＢ‥アービタ；ＡＲＹ‥メモリセルアレイ；ＣＭＤＣ‥コマンド変換部；ＤＴＣ‥データ変換部；ＥＣ、ＥＣ０−１‥エラーコード変換部；ＦＮＣ‥機能部；ＦＰ‥フィールドプログラマブル部；ＩＢ‥入力バッファ；ＩＯＢ‥入出力バッファ；ＬＯＧ‥ログ部；ＭＣＮＴ‥メモリコントローラ；ＭＥＭ‥半導体メモリ；ＭＰＴ‥メモリパトロール部；ＭＳＴ０−２‥マスタコントローラ；ＯＰＣ‥動作制御部；ＰＲＣ‥プログラム制御部；ＰＲＧ、ＰＲＧ１−３‥プログラム記憶部；ＳＷ‥スイッチ部

Claims (4)

  1. メモリセルを有するメモリセルアレイと、メモリシステムに入出力される外部信号および前記メモリセルアレイに入出力される内部信号を相互に変換するための論理がプログラムされるフィールドプログラマブル部とを有する半導体メモリと、
    前記フィールドプログラマブル部の論理を構成するためのプログラムが格納される不揮発性のプログラム記憶部と、
    データ信号のエラー訂正コード体系が互いに異なる複数のコントローラに接続され、前記外部信号が入出力される複数の外部端子と、
    前記メモリセルアレイに形成され、前記コントローラのうちメインコントローラに対応するメインエラー訂正コードを記憶するエラーコード領域とを備え、
    前記フィールドプログラマブル部にプログラムされる論理は、
    前記コントローラのうちサブコントローラから前記外部端子を介してデータ信号とともに供給されるサブエラー訂正コードを前記メインエラー訂正コードに変換し、前記エラーコード領域に書き込むエラーコード変換部を有していることを特徴とするメモリシステム。
  2. 請求項１記載のメモリシステムにおいて、
    前記エラーコード変換部は、前記サブコントローラからの読み出しアクセス要求に応じてデータ信号とともに前記メモリセルアレイから読み出されたメインエラー訂正コードを
    サブエラー訂正コードに変換し、前記外部端子を介して前記サブコントローラに出力することを特徴とするメモリシステム。
  3. 請求項１記載のメモリシステムにおいて、
    前記エラーコード変換部は、書き込みアクセス要求に応じて前記コントローラから前記外部端子を介して供給されるデータ信号およびエラー訂正コードから、データ信号の誤りを検出し、訂正する機能を有し、誤りが訂正されたデータ信号およびそのデータ信号に対応するメインエラー訂正コードを前記メモリセルアレイに書き込むことを特徴とするメモリシステム。
  4. 請求項１記載のメモリシステムにおいて、
    前記フィールドプログラマブル部にプログラムされる論理は、前記メモリセルアレイの非アクセス中に、前記メモリセルアレイからデータ信号とこのデータ信号に対応するメインエラー訂正コードとを読み出し、読み出したデータ信号のエラーを訂正し、メインエラー訂正コードとともに前記メモリセルアレイに書き戻すメモリパトロール部を有していることを特徴とするメモリシステム。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9880952B2 (en) 2015-01-15 2018-01-30 Toshiba Memory Corporation Bus access controller, hardware engine, controller, and memory system

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8307180B2 (en) 2008-02-28 2012-11-06 Nokia Corporation Extended utilization area for a memory device
US8874824B2 (en) 2009-06-04 2014-10-28 Memory Technologies, LLC Apparatus and method to share host system RAM with mass storage memory RAM
JP5318076B2 (ja) 2010-11-30 2013-10-16 株式会社東芝 複数のアクセスコマンドを並行して実行するメモリ装置及び同装置におけるメモリアクセス方法
US9311226B2 (en) 2012-04-20 2016-04-12 Memory Technologies Llc Managing operational state data of a memory module using host memory in association with state change

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1100916B (it) * 1978-11-06 1985-09-28 Honeywell Inf Systems Apparato per gestione di richieste di trasferimento dati in sistemi di elaborazione dati
JPH0697560B2 (ja) * 1987-11-19 1994-11-30 三菱電機株式会社 半導体記憶装置
JP3255908B2 (ja) * 1988-06-30 2002-02-12 エルジー・セミコン・カンパニー・リミテッド メモリー制御ユニット
WO1993004432A2 (en) * 1991-08-16 1993-03-04 Multichip Technology High-performance dynamic memory system
JPH07168750A (ja) * 1993-12-15 1995-07-04 Nec Corp 情報処理装置
GB9508931D0 (en) * 1995-05-02 1995-06-21 Xilinx Inc Programmable switch for FPGA input/output signals
US5987628A (en) * 1997-11-26 1999-11-16 Intel Corporation Method and apparatus for automatically correcting errors detected in a memory subsystem
JP3849956B2 (ja) 1998-01-08 2006-11-22 松下電器産業株式会社 プログラマブル集積回路
US6678838B1 (en) * 1999-08-23 2004-01-13 Advanced Micro Devices, Inc. Method to track master contribution information in a write buffer
US6751698B1 (en) * 1999-09-29 2004-06-15 Silicon Graphics, Inc. Multiprocessor node controller circuit and method
US6556952B1 (en) * 2000-05-04 2003-04-29 Advanced Micro Devices, Inc. Performance monitoring and optimizing of controller parameters
US7493437B1 (en) * 2000-07-06 2009-02-17 Mcm Portfolio Llc Flashtoaster for reading several types of flash memory cards with or without a PC
US6779059B2 (en) * 2001-08-21 2004-08-17 O2Micro International Limited Reconfigurable flash media reader system
US7367503B2 (en) * 2002-11-13 2008-05-06 Sandisk Corporation Universal non-volatile memory card used with various different standard cards containing a memory controller
US7305535B2 (en) * 2003-04-17 2007-12-04 Sandisk Corporation Memory cards including a standard security function
US7098685B1 (en) * 2003-07-14 2006-08-29 Lattice Semiconductor Corporation Scalable serializer-deserializer architecture and programmable interface
US7673080B1 (en) * 2004-02-12 2010-03-02 Super Talent Electronics, Inc. Differential data transfer for flash memory card

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9880952B2 (en) 2015-01-15 2018-01-30 Toshiba Memory Corporation Bus access controller, hardware engine, controller, and memory system

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