DE102005011424B4

DE102005011424B4 - Taktstoppdetektor

Info

Publication number: DE102005011424B4
Application number: DE102005011424.5A
Authority: DE
Inventors: Jungwon Suh
Original assignee: Polaris Innovations Ltd
Current assignee: Polaris Innovations Ltd
Priority date: 2004-03-19
Filing date: 2005-03-11
Publication date: 2016-08-25
Anticipated expiration: 2025-03-12
Also published as: KR20060044419A; CN1674154B; US7545192B2; US20060274599A1; KR100645648B1; US20050206410A1; US7142478B2; DE102005011424A1; CN1674154A

Abstract

Taktstoppdetektor (52) für einen Speicher (36), der folgende Merkmale aufweist einen ersten Schalter (104), verbunden mit einem ersten Signalweg (56b) zum Empfang eines invertierten Taktsignals (/iCLK), der sich ansprechend auf einen ersten logischen Pegel des invertierten Taktsignals schließt, um einen Kondensator (120) zu laden; einen zweiten Schalter (108), verbunden mit einem ersten Signalweg (56b) zum Empfang des invertierten Taktsignals (/iCLK), der sich ansprechend auf einen zweiten logischen Pegel des invertierten Taktsignals schließt, um den Kondensator (120) zu entladen; und eine Logikschaltung (126), verbunden mit einem zweiten Signalweg (56a) zum Empfang eines Taktsignals (iCLK) und mit dem Kondensator, die basierend auf einem logischen Pegel des Taktsignals und einem Ladungszustand des Kondensators (120) einen ersten oder einen zweiten Zustand eines Steuersignal (CLKSTOP) ausgibt.

Description

Ein Typ eines Speichers, der auf dem Gebiet bekannt ist, ist ein synchroner dynamischer Direktzugriffsspeicher (SDRAM = synchronous dynamic random access memory) mit niedriger Leistung, der ebenfalls als ein mobiler Direktzugriffsspeicher (Mobil-RAM) bekannt ist. Ein Mobil-RAM ist ein synchroner DRAM mit niedriger Leistung, der speziell für Mobilanwendungen entworfen ist, wie beispielsweise zelluläre Telefone, Personaldigitalassistenten (PDAs = personal digital assistants), Handhaltecomputer, etc. Mobil-RAMs erreichen Hochgeschwindigkeitsübertragungsraten durch ein Einsetzen einer Chiparchitektur, die mehrere Bits vorabruft und dann die Ausgangsdaten mit einem Systemtakt synchronisiert.
Ein Reduzieren des Leitungsverbrauchs von tragbaren elektronischen Geräten und dadurch ein Erhöhen der Batterielebensdauer dieser tragbaren elektronischen Geräte bleibt weiterhin ein zentraler Bereich bei der Entwicklung von tragbaren elektronischen Geräten. Typischerweise ist der Leistungsverbrauch von tragbaren elektronischen Geräten, einschließlich des Leistungsverbrauchs des Speichers, der durch diese tragbaren elektronischen Geräte verwendet wird, ein Entwurfsbelang, da eine Batterielebensdauer ein wichtiges Merkmal von tragbaren elektronischen Geräten ist. Bei vielen tragbaren elektronischen Geräten verbraucht der Speicher eine Leistung, selbst wenn durch das tragbare elektronische Gerät nicht auf den Speicher zugegriffen wird.
Die US 6,552,578 B1 zeigt einen Taktstoppdetektor. Aus der US 6,246,614 B1 ist eine Halbleiterspeichervorrichtung bekannt.
Es ist eine Aufgabe der vorliegenden Erfindung, einen Taktstoppdetektor für einen Speicher, einen Speicher, ein Verfahren zum Erfassen eines gestoppten Taktsignals in einem Speicher und ein tragbares elektronisches Gerät mit verbesserten Charakteristika zu schaffen.
Diese Aufgabe wird durch einen Taktstoppdetektor gemäß Anspruch 1, einen Speicher gemäß Anspruch 9, ein tragbares elektronisches Gerät gemäß Anspruch 18 sowie ein Verfahren gemäß Anspruch 20 gelöst.
Ein Ausführungsbeispiel der Erfindung sieht einen Taktstoppdetektor für einen Speicher vor. Der Taktstoppdetektor umfasst einen ersten Schalter, verbunden mit einem ersten Signalweg zum Empfang eines invertierten Taktsignals, der sich ansprechend auf einen ersten logischen Pegel des invertierten Taktsignals schließt, um einen Kondensator zu laden, einen zweiten Schalter, verbunden mit einem ersten Signalweg zum Empfang des invertierten Taktsignals, der sich ansprechend auf einen zweiten logischen Pegel des Taktsignals schließt, um den Kondensator zu entladen, und eine Logikschaltung, verbunden mit einem zweiten Signalweg zum Empfang eines Taktsignals und mit dem Kondensator, die einen ersten oder einen zweiten Zustand eines Steuersignal basierend auf einem logischen Pegel des Taktsignals und einem Ladungszustand des Kondensators ausgibt.
Ausführungsbeispiele der Erfindung werden mit Bezug auf die folgenden Zeichnungen besser ersichtlich. Die Elemente der Zeichnungen sind nicht notwendigerweise maßstabsgetreu relativ zueinander. Gleiche Bezugszeichen bezeichnen entsprechende ähnliche Teile.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
1 ein Blockdiagramm, das ein Ausführungsbeispiel eines Speichersystems darstellt;
2 ein Blockdiagramm, das ein Ausführungsbeispiel eines Speichers darstellt;
3 ein schematisches Diagramm, das ein Ausführungsbeispiel eines Taktstoppdetektors darstellt;
4 ein Zeitdiagramm, das ein Ausführungsbeispiel der Zeitsteuerung von Signalen des Taktstoppdetektors darstellt; und
5 ein Diagramm, das ein Ausführungsbeispiel eines zellulären Telefons darstellt, das ein Speichersystem gemäß der vorliegenden Erfindung umfasst.
1 ist ein Blockdiagramm, das ein Ausführungsbeispiel eines Speichersystems 30 darstellt. Das Speichersystem 30 umfasst eine Steuerung 32 und einen Speicher 36. Die Steuerung 32 ist elektrisch mit dem Speicher 36 durch eine Kommunikationsverbindung 34 gekoppelt.
Die Steuerung 32 umfasst eine Logik, eine Firmware und/oder eine Software zum Steuern des Betriebs des Speichers 36. Bei einem Ausführungsbeispiel ist die Steuerung 32 ein Mikroprozessor oder ein anderes geeignetes Gerät, das zum Leiten bzw. Führen eines Taktsignals, von Adresssignalen, Befehlssignalen und Datensignalen zu dem Speicher 36 durch die Kommunikationsverbindung 34 zum Lesen von Daten von dem Speicher 36 und Schreiben von Daten zu demselben in der Lage ist. Die Steuerung 32 leitet ein Taktsignal, Adresssignale, Befehlssignale und Datensignale zu dem Speicher 36 durch die Kommunikationsverbindung 34, um Daten von dem Speicher 36 zu lesen und Daten zu demselben zu schreiben. Die Steuerung 32 startet und stoppt das Taktsignal, das zu dem Speicher 36 geleitet wird, um Abschnitte des Speichers 36 zu aktivieren bzw. zu deaktivieren. Der Takt wird gestoppt, um Abschnitte des Speichers 36 zu deaktivieren, um eine Leistung zu bewahren, wenn der Speicher 36 nicht verwendet wird.
Der Speicher 36 umfasst Schaltungen zum Kommunizieren mit der Steuerung 32 durch die Kommunikationsverbindung 34 und zum Lesen und Schreiben von Daten in dem Speicher 36. Der Speicher 36 umfasst einen Direktzugriffsspeicher (RAM = random access memory), wie beispielsweise einen dynamischen Direktzugriffsspeicher (DRAM = dynamic random access memory), einen synchronen dynamischen Direktzugriffsspeicher (SDRAM = synchronous dynamic random access memory), einen synchronen dynamischen Direktzugriffsspeicher mit doppelter Datenrate (DDR SDRAM = double data rate synchronous dynamic random access memory), einen synchronen dynamischen Direktzugriffsspeicher mit niedriger Leistung (Mobil-RAM) oder einen anderen geeigneten Speicher. Der Speicher 36 spricht auf Speicherleseanforderungen von der Steuerung 32 an und leitet die angeforderten Daten zu der Steuerung 32. Der Speicher 36 spricht ferner auf Schreibanforderungen von der Steuerung 32 an und speichert Daten in dem Speicher 36, die von der Steuerung 32 geleitet werden.
Um eine Leistung zu bewahren, deaktiviert die Steuerung 32 Abschnitte des Speichers 36, die nicht verwendet werden, durch ein Stoppen des Taktsignals, das zu dem Speicher 36 durch die Kommunikationsverbindung 34 gesendet wird. Der Speicher 36 erfasst das gestoppte Taktsignal und deaktiviert Abschnitte des Speichers 36. Die Steuerung 32 aktiviert Abschnitte des Speichers 36, die verwendet werden sollen, durch ein Starten des Taktsignals, das zu dem Speicher 36 durch die Kommunikationsverbindung 34 gesendet wird. Der Speicher 36 erfasst das laufende Taktsignal und aktiviert die vorhergehend deaktivierten Abschnitte des Speichers 36.
2 ist ein Blockdiagramm, das ein Ausführungsbeispiel des Speichers 36 darstellt. Der Speicher 36 umfasst einen Taktempfänger 40, einen Adressempfänger 42, einen Befehlsempfänger 44, einen Datenempfänger und -treiber 46, einen Taktstoppdetektor 52, eine Peripherieschaltung 48 und ein Array von Speicherbänken 50.
Der Taktempfänger 40 ist elektrisch mit dem Taktstoppdetektor 52 und der Peripherieschaltung 48 durch einen Signalweg 56 gekoppelt. Der Adressempfänger 42 ist elektrisch mit der Peripherieschaltung 48 durch einen Signalweg 58 gekoppelt. Der Befehlsempfänger 44 ist elektrisch mit der Peripherieschaltung 48 durch einen Signalweg 60 gekoppelt. Der Datenempfänger und -treiber 46 ist elektrisch mit der Peripherieschaltung 48 durch einen Signalweg 62 gekoppelt. Die Peripherieschaltung 48 ist elektrisch mit dem Array von Speicherbänken 50 durch einen Adresssignalweg 64, einen Steuersignalweg 66 und einen Datensignalweg 68 gekoppelt. Der Taktstoppdetektor 52 ist elektrisch mit dem Adressempfänger 42, dem Befehlsempfänger 44, dem Datenempfänger und -treiber 46 und der Peripherieschaltung 48 durch einen Taktstopp-Signalweg (CLKSTOP-Signalweg) 54 gekoppelt.
Die Kommunikationsverbindung 34 umfasst einen Taktsignalweg 34a, einen Adresssignalweg 34b, einen Befehlssignalweg 34c und einen Datensignalweg 34d. Der Taktsignalweg 34a ist elektrisch mit dem Taktempfänger 40 gekoppelt. Der Adresssignalweg 34b ist elektrisch mit dem Adressempfänger 42 gekoppelt. Der Befehlssignalweg 34c ist elektrisch mit dem Befehlsempfänger 44 gekoppelt. Der Datensignalweg 34d ist elektrisch mit dem Datenempfänger und -treiber 46 gekoppelt.
Der Taktempfänger 40 empfängt ein Taktsignal (CLK) und ein invertiertes Taktsignal (/CLK) von der Steuerung 32 durch den Signalweg 34a. Ansprechend auf das CLK-Signal und das /CLK-Signal gibt der Taktempfänger 40 ein internes Taktsignal (iCLK) und ein invertiertes internes Taktsignal (/iCLK) zu dem Taktstoppdetektor 52 und der Peripherieschaltung 48 durch einen Signalweg 56 aus.
Der Taktstoppdetektor 52 empfängt das iCLK-Signal und das /iCLK-Signal von dem Taktempfänger 40. Falls das iCLK-Signal aktiv ist, d. h. das iCLK-Signal weiterhin zwischen einem hohen logischen Pegel und einem niedrigen logischen Pegel mit einer spezifizierten Frequenz übergeht, gibt der Taktstoppdetektor 52 einen logisch niedrigen Zustand an dem CLKSTOP-Signalweg 54 aus. Falls das iCLK-Signal nicht aktiv ist, d. h. das iCLK-Signal bei einem hohen logischen Pegel oder einen niedrigen logischen Pegel bleibt, gibt der Taktstoppdetektor 52 ein logisch hohes Signal an dem CLKSTOP-Signalweg 54 aus.
Der Adressempfänger 42 empfängt Adressen von der Steuerung 32 durch den Adresssignalweg 34d, die die Positionen in dem Array von Speicherbänken 50 angeben, in die Daten gespeichert werden sollen oder von denen Daten wieder erlangt werden sollen. Der Adressempfänger 42 empfängt ferner das CLKSTOP-Signal von dem Taktstoppdetektor 52 durch den CLKSTOP-Signalweg 54. Falls das CLKSTOP-Signal bei einem logisch hohen Pegel ist, wird der Adressempfänger 42 aktiviert, um eine Leistung durch ein Reduzieren einer Leistung der Schaltung desselben zu bewahren. Falls das CLKSTOP-Signal bei einem niedrigen logischen Pegel ist, wird der Adressempfänger 42 durch ein Einschalten bzw. Hochfahren der Schaltungen desselben für einen Betrieb aktiviert.
Der Befehlsempfänger 44 empfängt Lese- und Schreibbefehle für das Array von Speicherbänken 50 von der Steuerung 32 durch den Befehlssignalweg 34c. Der Befehlsempfänger 44 empfängt ferner das CLKSTOP-Signal von dem Taktstoppdetektor 52 durch den CLKSTOP-Signalweg 54. Falls das CLKSTOP-Signal bei einem hohen logischen Pegel ist, wird der Befehlsempfänger 44 deaktiviert, um eine Leistung durch ein Reduzieren der Leistung der Schaltungen desselben zu bewahren. Falls das CLKSTOP-Signal bei einem niedrigen logischen Pegel ist, wird der Befehlsempfänger 44 durch ein Einschalten bzw. Hochfahren der Schaltungen desselben für einen Betrieb aktiviert.
Der Datenempfänger und -treiber 46 empfängt Datensignale zum Schreiben zu dem Array von Speicherbänken 50 von der Steuerung 32 durch den Signalweg 34d. Der Datenempfänger und -treiber 46 empfängt ferner Daten zum Leiten zu der Steuerung 32 von dem Array von Speicherbänken 50 durch die Peripherieschaltung 48. Zusätzlich empfängt der Datenempfänger und -treiber 46 das CLKSTOP-Signal von dem Taktstoppdetektor 52 durch den CLKSTOP-Signalweg 54. Falls das CLKSTOP-Signal bei einem hohen logischen Pegel ist, wird der Datenempfänger und -treiber 46 deaktiviert, um eine Leistung durch ein Reduzieren der Leistung der Schaltungen desselben zu bewahren. Falls das CLKSTOP-Signal bei einem niedrigen logischen Pegel ist, wird die Datenempfänger und -treiberschaltung 46 durch ein Einschalten bzw. Hochfahren der Schaltungen derselben für einen Betrieb aktiviert.
Die Peripherieschaltung 48 empfängt das iCLK-Signal und das /iCLK-Signal von dem Taktempfänger 40 durch den Signalweg 56, Speicheradressen von dem Adressempfänger 42 durch den Signalweg 58 und Speicherlese- und Speicherschreibbefehle von dem Befehlsempfänger 44 durch den Signalweg 60. Die Peripherieschaltung 48 sendet und empfängt Datensignale von dem Datenempfänger und -treiber 46 durch den Signalweg 62. Die Peripherieschaltung 48 sendet und empfängt Daten von dem Array von Speicherbänken 50 durch den Datensignalweg 68, sendet Speicheradressen zu dem Array von Speicherbänken 50 durch den Adresssignalweg 64 und sendet Steuersignale zu dem Array von Speicherbänken 50 durch den Steuersignalweg 66.
Die Peripherieschaltung 48 führt Lese- und Schreiboperationen zu dem Array von Speicherbänken 50 durch den Adresssignalweg 64, den Steuersignalweg 66 und den Datensignalweg 68 durch. Die Peripherieschaltung 48 empfängt ferner das CLKSTOP-Signal von dem Taktstoppdetektor 52 durch den CLKSTOP-Signalweg 54. Falls das CLKSTOP-Signal bei einem hohen logischen Pegel ist, wird die Peripherieschaltung 48 deaktiviert, um eine Leistung durch ein Reduzieren der Leistung der Schaltungen derselben zu bewahren. Falls das CLKSTOP-Signal bei einem niedrigen logischen Pegel ist, wird die Peripherieschaltung 48 durch ein Hochfahren bzw. Einschalten der Schaltungen derselben für einen Betrieb aktiviert.
Das Array von Speicherbänken 50 umfasst Arrays von Speicherzellen, Erfassungsverstärkern bzw. Leseverstärkern und Decodierern zum Lesen und Schreiben von Daten zu den Speicherzellen in dem Array von Speicherbänken 50. Der Speicher 36 kann einen RAM, DRAM, SDRAM, DDR SDRAM, Mobil-RAM oder einen anderen geeigneten Speicher umfassen.
3 ist ein schematisches Diagramm, das ein Ausführungsbeispiel eines Taktstoppdetektors 52 darstellt. Der Taktstoppdetektor 52 umfasst einen Transistor 104, einen Transistor 108, eine Stromquelle 112, einen Kondensator 120 und ein NOR-Gatter 126. Der Signalweg 56 umfasst einen iCLK-Signalweg 56a und einen /iCLK-Signalweg 56b.
Der /iCLK-Signalweg 56b ist elektrisch mit dem aktiven Niedrigzustandsgate des Transistors 104 und dem aktiven Hochzustandsgate des Transistors 108 gekoppelt. Eine Seite des Source-Drain-Wegs des Transistors 104 ist elektrisch mit einer Leistungsversorgungsspannung (V_DD) 100 durch einen Weg 102 gekoppelt und die andere Seite des Source-Drain-Wegs des Transistors 104 ist elektrisch mit einer Seite des Source-Drain-Wegs des Transistors 108, dem Kondensator 120 und einem ersten Eingang des NOR-Gatters 126 durch einen Knoten-A-Weg 118 gekoppelt. Die andere Seite des Source-Drain-Wegs des Transistors 108 ist elektrisch mit einer Stromquelle 112 durch einen Weg 110 gekoppelt. Die Stromquelle 112 ist elektrisch mit einer gemeinsamen Masse 116 durch einen Weg 114 gekoppelt. Der Kondensator 120 ist elektrisch mit der gemeinsamen Masse 116 durch einen Weg 122 gekoppelt. Der iCLK-Signalweg 56a ist elektrisch mit dem zweiten Eingang des NOR-Gatters 126 gekoppelt. Der Ausgang des NOR-Gatters 126 ist elektrisch mit dem CLKSTOP-Signalweg 54 gekoppelt.
Der Transistor 104 ist ein p-Typ-Metalloxidhalbleiter-Feldeffekttransistor (MOSFET = metal oxide semi-conductor field effect transistor) oder ein anderer geeigneter Transistor oder Schalter. Der Transistor 108 ist ein n-Typ-MOSFET oder ein anderer geeigneter Transistor oder Schalter.
In Betrieb, wenn das /iCLK-Signal bei einem niedrigen logischen Pegel ist, wird der Transistor 104 eingeschaltet (leitend) und der Transistor 108 wird ausgeschaltet (nicht leitend). Wenn der Transistor 104 eingeschaltet ist, lädt V_DD 100 den Kondensator 120 durch den Weg 102, den Transistor 104 und den Knoten-A-Weg 118. Wenn das /iCLK-Signal bei einem hohen logischen Pegel ist, wird der Transistor 108 eingeschaltet (leitend) und der Transistor 104 ausgeschaltet (nicht leitend). Wenn der Transistor 108 eingeschaltet ist, entlädt die Stromquelle 112 den Kondensator 120 durch den Knoten-A-Weg 118, den Transistor 108 und den Weg 110. Die Rate eines Ladens und Entladens des Kondensators 120 ist basierend auf der iCLK-Signalfrequenz und durch ein Auswählen unterschiedlicher Werte für den Kondensator 120 und die Stromquelle 112 eingestellt. Bei einem Ausführungsbeispiel wird der Kondensator 120 in weniger als einem Zyklus des iCLK-Signals geladen und in mehr als einen Zyklus des iCLK-Signals entladen.
Das NOR-Gatter 126 gibt einen hohen logischen Pegel an dem CLKSTOP-Signalweg 54 aus, falls das iCLK-Signal an den iCLK-Signalweg 56a bei einem niedrigen logischen Pegel ist, und das Signal an dem Knoten-A-Weg 118 ebenfalls bei einem niedrigen logischen Pegel ist. In allen anderen Fällen gibt das NOR-Gatter 126 einen niedrigen logischen Pegel an dem CLKSTOP-Signalweg 54 aus. Deshalb wird ein gestoppter Takt erfasst, falls das iCLK-Signal bei einem niedrigen logischen Pegel ist und sich der Kondensator 120 zu dem Punkt entlädt, bei dem das Signal an dem Knoten A zu einem niedrigen logischen Pegel übergeht.
Falls das iCLK-Signal aktiv ist, hat der Kondensator 120 nicht genug Zeit, um sich zu dem Punkt zu entladen, bei dem das Signal an dem Knoten-A-Weg 118 zu einem niedrigen logischen Pegel übergeht, bevor der Kondensator 120 erneut geladen wird. Das CLKSTOP-Signal an dem CLKSTOP-Signalweg 54 bleibt bei einem niedrigen logischen Pegel. Wenn das CLKSTOP-Signal bei einem niedrigen logischen Pegel ist, werden der Adressempfänger 42, der Befehlsempfänger 44, der Datenempfänger und -treiber 46 und die Peripherieschaltung 48 aktiviert.
Falls das iCLK-Signal nicht aktiv ist, dann kann sich jedoch der Kondensator 120 zu dem Punkt entladen, bei dem das Signal an dem Knoten-A-Weg 118 zu einem niedrigen logischen Pegel übergeht.
Wenn das iCLK-Signal ebenfalls bei einem niedrigen logischen Pegel ist, geht das CLKSTOP-Signal an dem CLKSTOP-Signalweg 54 zu einem hohen logischen Pegel über. Wenn das CLKSTOP-Signal bei einem hohen logischen Pegel ist, werden der Adressempfänger 42, der Befehlsempfänger 44, der Datenempfänger und -treiber 46 und die Peripherieschaltung 48 deaktiviert.
4 ist ein Zeitdiagramm 150, das ein Ausführungsbeispiel der Zeitsteuerung von Signalen des Taktstoppdetektors 52 darstellt.
Das Zeitdiagramm 150 umfasst das /iCLK-Signal an dem /iCLK-Signalweg 56b, das iCLK-Signal an dem iCLK-Signalweg 56a, das Knoten-A-Signal an dem Knoten-A-Weg 118 und das CLKSTOP-Signal an dem CLKSTOP-Signalweg 54. Das Zeitdiagramm 150 ist in Abschnitte 152, 154, 156, 158 und 160 geteilt.
In dem Abschnitt 152 ist das iCLK-Signal aktiv und geht zu einem hohen logischen Pegel über und das /iCLK-Signal geht zu einem niedrigen logischen Pegel über. Durch den niedrigen logischen Pegel des /iCLK-Signals wird der Transistor 108 ausgeschaltet und wird der Transistor 104 eingeschaltet. Der Kondensator 120 wird geladen, was in einem hohen logischen Pegel an dem Knoten A resultiert. Wenn das iCLK-Signal bei einem hohen logischen Pegel ist und das Signal an dem Knoten A bei einem hohen logischen Pegel ist, ist das CLKSTOP-Signal bei einem niedrigen logischen Pegel.
In dem Abschnitt 154 bleibt das iCLK-Signal aktiv und geht zu einem niedrigen logischen Pegel über und das /iCLK-Signal geht zu einem hohen logischen Pegel über. Durch den hohen logischen Pegel des /iCLK-Signals wird der Transistor 104 ausgeschaltet und wird der Transistor 108 eingeschaltet. Der Kondensator 120 beginnt sich zu entladen, wie es an dem Knoten-A-Signal bei 170 angegeben ist. Der Kondensator 120 entlädt sich jedoch nicht zu dem Punkt, bei dem das Knoten-A-Signal zu einem niedrigen logischen Pegel übergeht. Deshalb bleibt das CLKSTOP-Signal bei einem niedrigen logischen Pegel.
In dem Abschnitt 156 bleibt das iCLK-Signal aktiv und kehrt zu einem hohen logischen Pegel zurück und das /iCLK-Signal kehrt zu einem niedrigen logischen Pegel zurück. Durch den niedrigen logischen Pegel des /iCLK-Signals wird der Transistor 108 ausgeschaltet und wird der Transistor 104 eingeschaltet. Der Kondensator 120 wird geladen, was in einem hohen logischen Pegel an dem Knoten A resultiert. Wenn das iCLK-Signal bei einem hohen logischen Pegel ist und das Signal an dem Knoten A bei einem hohen logischen Pegel ist, bleibt das CLKSTOP-Signal bei einem niedrigen logischen Pegel.
In dem Abschnitt 158 wird das iCLK-Signal inaktiv bei einem niedrigen logischen Pegel und wird das /iCLK-Signal inaktiv bei einem hohen logischen Pegel. Durch den hohen logischen Pegel des /iCLK-Signals wird der Transistor 104 ausgeschaltet und wird der Transistor 108 eingeschaltet. Der Kondensator 120 entlädt sich, wie es durch das Knoten-A-Signal bei 162 angegeben ist. Der Kondensator 120 entlädt sich bis zu einem Punkt, bei dem das Knoten-A-Signal zu einem niedrigen logischen Pegel übergeht. Bei dem Punkt, bei dem das Knoten-A-Signal zu einem niedrigen logischen Pegel übergeht, geht das CLKSTOP-Signal zu einem hohen logischen Pegel bei 164 über. Das CLKSTOP-Signal 164 bleibt bei einem hohen logischen Pegel, solange das iCLK-Signal inaktiv ist.
In dem Abschnitt 160 kehrt das iCLK-Signal zu einem aktiven Zustand zurück. Das iCLK-Signal geht zu einem hohen logischen Pegel über und das /iCLK-Signal geht zu einem niedrigen logischen Pegel über. Durch den niedrigen logischen Pegel des /iCLK-Signals wird der Transistor 108 ausgeschaltet und wird der Transistor 104 eingeschaltet. Der Kondensator 120 wird geladen und das Signal an dem Knoten A geht zu einem hohen logischen Pegel bei 166 über.
Wenn das iCLK-Signal bei einem hohen logischen Pegel ist und das Signal an dem Knoten A bei einem hohen logischen Pegel ist, geht das CLKSTOP-Signal zu einem niedrigen logischen Pegel bei 168 über.
5 ist ein Diagramm, das ein Ausführungsbeispiel eines zellulären Telefons darstellt, das eine Steuerung 32 und einen Speicher 36 gemäß der vorliegenden Erfindung umfasst. Das zelluläre Telefon umfasst ein Gehäuse 202, eine Antenne 206, eine Anzeige 204, Knöpfe 208, die Steuerung 32 und den Speicher 36. Die Steuerung 32 ist elektrisch mit dem Speicher 36 durch die Kommunikationsverbindung 34 gekoppelt. Bei anderen Ausführungsbeispielen kann das zelluläre Telefon 200 irgendein tragbares elektronisches Gerät sein, wie beispielsweise ein Personaldigitalassistent (PDA), ein Handhaltecomputer, ein Musikabspielgerät, eine Digitalkamera, ein tragbares Spielsystem, etc.
Das zelluläre Telefon 200 empfängt Benutzerbefehle und Daten durch die Knöpfe 208. Das zelluläre Telefon 200 speichert Daten, die durch einen Benutzer eingegeben werden, und Daten, die bei dem Betrieb des zellulären Telefons 200 verwendet werden, die durch eine andere Einrichtung eingegeben werden, wie beispielsweise ein anfängliches Programmieren des zellulären Telefons 200 zu der Zeit einer Herstellung oder durch einen Computer oder eine drahtlose Schnittstelle, in dem Speicher 36.
Das zelluläre Telefon 200 bewahrt eine Leistung und erweitert dadurch die Batterielebensdauer desselben durch ein Deaktivieren von Abschnitten des Speichers 36, wenn diese Abschnitte nicht verwendet werden. Bei einem Ausführungsbeispiel ist die Steuerung 32 konfiguriert, um ein Taktsignal zu dem Speicher 36 auszugeben, das ansprechend auf Benutzerbefehle, wie beispielsweise Benutzerbefehle, die das zelluläre Telefon ausschalten und das zelluläre Telefon in einem Modus mit reduzierter Leistung versetzen, startet und stoppt. Ein Taktstoppdetektor 52 des Speichers 36 deaktiviert Abschnitte des Speichers 36, um eine Leistung zu bewahren, falls das Taktsignal inaktiv ist, und aktiviert Abschnitte des Speichers 36 für einen Betrieb, falls das Taktsignal aktiv ist.

Claims

Taktstoppdetektor (52) für einen Speicher (36), der folgende Merkmale aufweist einen ersten Schalter (104), verbunden mit einem ersten Signalweg (56b) zum Empfang eines invertierten Taktsignals (/iCLK), der sich ansprechend auf einen ersten logischen Pegel des invertierten Taktsignals schließt, um einen Kondensator (120) zu laden; einen zweiten Schalter (108), verbunden mit einem ersten Signalweg (56b) zum Empfang des invertierten Taktsignals (/iCLK), der sich ansprechend auf einen zweiten logischen Pegel des invertierten Taktsignals schließt, um den Kondensator (120) zu entladen; und eine Logikschaltung (126), verbunden mit einem zweiten Signalweg (56a) zum Empfang eines Taktsignals (iCLK) und mit dem Kondensator, die basierend auf einem logischen Pegel des Taktsignals und einem Ladungszustand des Kondensators (120) einen ersten oder einen zweiten Zustand eines Steuersignal (CLKSTOP) ausgibt.
Taktstoppdetektor (52) gemäß Anspruch 1, bei dem der erste Schalter einen ersten Transistor aufweist und der zweite Schalter einen zweiten Transistor aufweist.
Taktstoppdetektor (52) gemäß Anspruch 2, bei dem der erste Transistor ein p-Typ-Metalloxidhalbleiter-Feldeffekttransistor ist und der zweite Transistor ein n-Typ-Metalloxidhalbleiter-Feldeffekttransistor ist.
Taktstoppdetektor (52) gemäß einem der Ansprüche 1 bis 3, bei dem die Logikschaltung ein NOR-Gatter (126) aufweist.
Taktstoppdetektor (52) gemäß einem der Ansprüche 1 bis 4, bei dem der erste logische Pegel ein niedriger logischer Pegel ist und der zweite logische Pegel ein hoher logischer Pegel ist.
Taktstoppdetektor (52) gemäß einem der Ansprüche 1 bis 5, der ferner folgendes Merkmal aufweist: eine Stromquelle (112), die mit dem zweiten Schalter (108) gekoppelt ist, um den Kondensator (120) zu entladen, falls der zweite Schalter geschlossen ist.
Taktstoppdetektor (52) gemäß einem der Ansprüche 1 bis 6, der ferner folgendes Merkmal aufweist: eine Leistungsversorgungsspannung (100), die mit dem ersten Schalter (104) gekoppelt ist, um den Kondensator (120) zu laden, falls der erste Schalter geschlossen ist.
Taktstoppdetektor (52) gemäß einem der Ansprüche 1 bis 7, bei dem der zweite Schalter (108) offen ist, falls der erste Schalter (104) geschlossen ist, und der erste Schalter offen ist, falls der zweite Schalter geschlossen ist.
Speicher (36), der folgende Merkmale aufweist: einen Taktstoppdetektor (52) nach einem Ansprüche 1 bis 8; und eine Peripherieschaltung (48) zum Lesen und Schreiben von Daten zu einer Speicherbank (50), wobei die Peripherieschaltung (48) konfiguriert ist, um das erste und zweite Steuersignal des Taktstoppdetektor (52) zu empfangen und sich ansprechend auf das erste oder zweite Steuersignal zu aktivieren bzw. zu deaktivieren.
Speicher (36) gemäß Anspruch 9, das ferner folgendes Merkmal aufweist: einen Taktempfänger (40), der konfiguriert ist, um ein externes Taktsignal zu empfangen und das Taktsignal zu dem Taktstoppdetektor (52) zu leiten.
Speicher (36) gemäß Anspruch 9 oder 10, der ferner folgendes Merkmal aufweist: einen Adressempfänger (42), der konfiguriert ist, um das Steuersignal zu empfangen und sich ansprechend auf das Steuersignal zu aktivieren bzw. zu deaktivieren.
Speicher (36) gemäß einem der Ansprüche 9 bis 11, der ferner folgendes Merkmal aufweist: einen Befehlsempfänger (44), der konfiguriert ist, um das Steuersignal zu empfangen und sich ansprechend auf das Steuersignal zu aktivieren bzw. zu deaktivieren.
Speicher (36) gemäß einem der Ansprüche 9 bis 12, der ferner folgendes Merkmal aufweist: einen Datenempfänger und -treiber (46), der konfiguriert ist, um das Steuersignal zu empfangen und sich ansprechend auf das Steuersignal zu aktivieren bzw. zu deaktivieren.
Speicher (36) gemäß einem der Ansprüche 9 bis 13, wobei der Speicher (36) einen Direktzugriffsspeicher aufweist.
Speicher (36) gemäß einem der Ansprüche 9 bis 14, wobei der Speicher (36) einen dynamischen Direktzugriffsspeicher aufweist.
Speicher (36) gemäß einem der Ansprüche 9 bis 14, wobei der Speicher (36) einen synchronen dynamischen Direktzugriffsspeicher mit doppelter Datenrate aufweist.
Speicher (36) gemäß einem der Ansprüche 9 bis 14, wobei der Speicher (36) einen mobilen Direktzugriffsspeicher aufweist.
Tragbares elektronisches Gerät, das folgende Merkmale aufweist: einen Speicher gemäß einem der Ansprüche 9 bis 17; und eine Steuerung (32), die konfiguriert ist, um ein Taktsignal, das ansprechend auf Benutzerbefehle startet und stoppt, zu dem Speicher auszugeben.
Tragbares elektronisches Gerät gemäß Anspruch 18, wobei das tragbare elektronische Gerät ein zelluläres Telefon, einen Personaldigitalassistenten, ein Musikabspielgerät, ein Spielsystem, eine Digitalkamera oder einen Computer aufweist.
Verfahren zum Erfassen eines gestoppten Taktsignals in einem Speicher (36), das folgende Schritte aufweist: Empfangen eines Taktsignals und eines invertierten Taktsignals; Laden eines Kondensators (120) ansprechend auf einen ersten logischen Pegel des invertierten Taktsignals; Entladen des Kondensators (120) ansprechend auf einen zweiten logischen Pegel des invertierten Taktsignals; Erfassen eines gestoppten Taktsignals basierend auf einem logischen Pegel des Taktsignals und einem Ladungszustand des Kondensators (120); und Liefern eines ersten oder eines zweiten Zustand eines Steuersignals ansprechend auf ein Erfassen des gestoppten Taktsignals.
Verfahren gemäß Anspruch 20, bei dem das Laden des Kondensators (120) ein Schließen eines ersten Schalters (104) aufweist, um eine Spannung zu dem Kondensator (120) zu liefern.
Verfahren gemäß Anspruch 21, bei dem der erste Schalter (104) einen Transistor aufweist.
Verfahren gemäß einem der Ansprüche 20 bis 22, bei dem das Entladen des Kondensators (120) ein Schließen eines zweiten Schalters (108) aufweist, um einen Strom von dem Kondensator (120) aufzunehmen.
Verfahren gemäß Anspruch 23, bei dem der zweite Schalter (108) einen Transistor aufweist.
Verfahren gemäß einem der Ansprüche 20 bis 24, das ferner folgenden Schritt aufweist: Aktivieren bzw. Deaktivieren eines Speichers (36) ansprechend auf das Steuersignal.