JP2012257236A5 - 半導体装置 - Google Patents

Claims (7)

1. 第１の論理回路と、第２の論理回路と、前記第１の論理回路と前記第２の論理回路との接続を制御する機能を有するプログラムユニットと、を有し、
   前記プログラムユニットは、第１のトランジスタと、容量素子と、前記第１のトランジスタのゲート及び前記容量素子へのコンフィギュレーションデータの供給を制御する機能を有する第２のトランジスタと、を有することを特徴とする半導体装置。
2. 第１の論理回路と、第２の論理回路と、第３の論理回路と、第４の論理回路と、前記第１の論理回路と前記第２の論理回路との接続を制御する機能を有する第１のプログラムユニットと、前記第１の論理回路と前記第３の論理回路との接続を制御する機能を有する第２のプログラムユニットと、前記第２の論理回路と前記第４の論理回路との接続を制御する機能を有する第３のプログラムユニットと、前記第３の論理回路と前記第４の論理回路との接続を制御する機能を有する第４のプログラムユニットと、を有し、
   前記第１のプログラムユニット、前記第２のプログラムユニット、前記第３のプログラムユニット及び前記第４のプログラムユニットのそれぞれは、第１のトランジスタと、容量素子と、前記第１のトランジスタのゲート及び前記容量素子へのコンフィギュレーションデータの供給を制御する機能を有する第２のトランジスタと、を有することを特徴とする半導体装置。
3. 第１の論理回路と、第２の論理回路と、前記第１の論理回路の出力端子と前記第２の論理回路の入力端子との接続を制御する機能を有する第１のプログラムユニットと、前記第２の論理回路の出力端子と前記第１の論理回路の入力端子との接続を制御する機能を有する第２のプログラムユニットと、を有し、
   前記第１のプログラムユニット及び前記第２のプログラムユニットのそれぞれは、第１のトランジスタと、容量素子と、前記第１のトランジスタのゲート及び前記容量素子へのコンフィギュレーションデータの供給を制御する機能を有する第２のトランジスタと、を有することを特徴とする半導体装置。
4. 請求項１乃至請求項３のいずれか一項において、
   前記容量素子の第１の電極は、前記第１のトランジスタのゲートと電気的に接続され、
   前記容量素子の第２の電極の電位は、コンフィギュレーション処理時と前記コンフィギュレーションデータによって構成される回路が機能している時とで異なることを特徴とする半導体装置。
5. 請求項１乃至請求項４のいずれか一項において、
   前記コンフィギュレーションデータを格納するメモリ領域と、を有することを特徴とする半導体装置。
6. 請求項１乃至請求項５のいずれか一項において、
   前記第１のトランジスタのチャネル形成領域は、シリコン、ゲルマニウム、シリコンゲルマニウム、又は炭化珪素を有し、
   前記第２のトランジスタのチャネル形成領域は、酸化物半導体を有することを特徴とする半導体装置。
7. 請求項１乃至請求項６のいずれか一項において、
   前記第２のトランジスタのチャネル形成領域は、水分又は水素を低減する工程を経て形成されたものであることを特徴とする半導体装置。