JP6739150B2 - 半導体装置、発振回路、位相同期回路及び電子機器 - Google Patents

Description

本発明の一形態は、半導体装置、それを駆動する方法、およびそれを作製する方法等に関する。

集積回路と固体電解質二次電池とが積層された半導体装置が提案されている（特許文献１を参照。）。

デジタル信号をアナログ信号に変換するＤ−Ａコンバータは様々な半導体装置に適用されている。例えば、アナログ電流信号を生成するＤ−Ａコンバータには、Ｒ−２Ｒラダー抵抗型のＤ−Ａコンバータがある（特許文献２を参照。）

酸化物半導体が用いられたトランジスタが知られており、このようなトランジスタが適用された各種の半導体装置が提案されている。例えば、プログラム可能なラダー抵抗型Ｄ−Ａコンバータが提案されている（特許文献３の図５を参照。）。

特開２００３−１３３４２０号公報 特開２００３−２５８６４３号公報 特開２０１３−０１２７３１号公報

本発明の一形態は、新規な半導体装置、または新規な半導体装置の動作方法を提供することを課題の一つとする。または、本発明の一形態は、電源電圧に依存しないアナログ電流を生成すること、または立ち上がり時間を短縮すること、またはブログラム可能な半導体装置を提供することを課題とする。

なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一形態は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。

本発明の一形態は、第１ノードと、第２ノードと、第１段乃至第ｎ段（ｎは２以上の整数）の蓄電素子と、第１段乃至第ｎ段のスイッチと、を有し、第１段乃至第ｎ段の蓄電素子の容量は互いに異なり、第１段乃至第ｎ段の蓄電素子は、第１ノードと第２ノード間に電気的に並列に接続され、第ｋ段（ｋは１以上ｎ以下の整数）の蓄電素子の第１端子は、第ｋ段のスイッチを介して第１ノードと電気的に接続され、第１段乃至第ｎ段のスイッチは、それぞれ、第１乃至第ｎ信号によって導通状態が制御される半導体装置である。

上記の形態において、第ｋ段のスイッチは、第ｋ信号によって導通状態が制御されるトランジスタを有していてもよい。または、上記の形態において、第ｋ段のスイッチは、第１トランジスタ、第２トランジスタおよび容量素子を有し、第ｋ段のスイッチにおいて、第１トランジスタの第１端子は、第ｋ段の蓄電素子の第１端子と電気的に接続され、第１トランジスタの第２端子は、第１ノードと電気的に接続され、第１トランジスタのゲートは、容量素子と電気的に接続され、第２トランジスタの第１端子には、第ｋ信号が入力され、第２トランジスタの第２端子は、第１トランジスタのゲートと電気的に接続され、第１段乃至第ｎ段のスイッチのそれぞれの第２トランジスタは、共有の信号により導通状態が制御されるようにしてもよい。

本明細書等において、”第１”、”第２”、”第３”という序数詞は構成要素の混同を避けるために付す場合があり、その場合は数的に限定するものではなく、また順序を限定するものでもない。

本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップは、半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。

トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御ノードとして機能する端子である。ソースまたはドレインとして機能する２つの入出力端子は、トランジスタの型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合がある。

ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電体、不純物領域等と言い換えることが可能である。また、端子等をノードと言い換えることが可能である。

電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは、相対的なものである。よって、接地電位と記載されていても、必ずしも、０Ｖを意味しない場合もある。

本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。

本発明の一形態は、新規な半導体装置、または新規な半導体装置の動作方法を提供することを可能にする。または、本発明の一形態は、電源電圧に依存しないアナログ電流を生成することを、または立ち上がり時間を短縮することを、またはブログラム可能な半導体装置を提供することを可能にする。

複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。

ＤＡＣの構成例を示すブロック図。 ＤＡＣの構成例を示す回路図。 ＤＡＣの構成例を示す回路図。 ＤＡＣの構成例を示すブロック図。 発振回路の構成例を示すブロック図。 発振回路の構成例を示す回路図。 位相同期回路の構成例を示すブロック図。 アナログーデジタル変換回路（ＡＤＣ）の構成例を示すブロック図。 表示装置の一例を示す分解斜視図。 記憶装置の構成例を示すブロック図。 メモリセルアレイの構成例を示す回路図。 列ドライバ回路の構成例を示す回路図。 メモリセルアレイの構成例を示す回路図。 Ａ−Ｈ：電子機器の構成例を説明する図。 Ａ−Ｃ：電子機器の構成例を説明する図。 ＯＳトランジスタの構成例を示す図。Ａ：上面図。Ｂ：ｙ１−ｙ２線断面図。Ｃ：ｘ１−ｘ２線断面図。Ｄ：ｘ３−ｘ４線断面図。 ＯＳトランジスタの構成例を示す図。Ａ：上面図。Ｂ：ｙ１−ｙ２線断面図。Ｃ：ｘ１−ｘ２線断面図。Ｄ：ｘ３−ｘ４線断面図。 ＯＳトランジスタの構成例を示す図。Ａ：上面図。Ｂ：ｙ１−ｙ２線断面図。Ｃ：ｘ１−ｘ２線断面図。Ｄ：ｘ３−ｘ４線断面図。 ＯＳトランジスタの構成例を示す図。Ａ：上面図。Ｂ：ｙ１−ｙ２線断面図。Ｃ：ｘ１−ｘ２線断面図。Ｄ：ｘ３−ｘ４線断面図。 ＯＳトランジスタの構成例を示す図。Ａ：上面図。Ｂ：ｙ１−ｙ２線断面図。Ｃ：ｘ１−ｘ２線断面図。Ｄ：ｘ３−ｘ４線断面図。 ＯＳトランジスタの構成例を示す図。Ａ：上面図。Ｂ：ｙ１−ｙ２線断面図。Ｃ：ｘ１−ｘ２線断面図。Ｄ：ｘ３−ｘ４線断面図。 Ａ：図１６Ｂの部分拡大図。Ｂ：ＯＳトランジスタのエネルギーバンド図。 半導体装置の構成例を示す断面図。

以下に、本発明の実施の形態を説明する。ただし、本発明の一形態は、以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。

また、本明細書等において、複数の要素に同じ符号を用い、かつこれらの要素を互いに区別する必要があるときには、符号に”＿１”、”_１”、”［ｎ］”、”［ｍ、ｎ］”等の識別用の符号を付記して記載する場合がある。例えば、メモリセルアレイ中の複数の配線ＷＷＬを個々に区別する場合、メモリセルアレイのアドレス番号（行番号）を利用して、２行目の配線ＷＷＬを配線ＷＷＬ［２］と記載する場合がある。

本明細書において、例えば、データ信号Ｄａｔａを、信号Ｄａｔａ、Ｄａｔａ等と省略して記載する場合がある。これは、他の構成要素（例えば、信号、電圧、電位、回路、素子、電極、配線等）についても同様である。

以下に本発明の実施の形態を示すが、実施の形態を適宜組み合わせることが可能である。また、１つの実施の形態中に、複数の構成例が示される場合は、互いの構成例を適宜組み合わせることが可能である。

（実施の形態１）
半導体装置の一例として、Ｄ−Ａコンバータ（ＤＡＣ）について説明する。

＜＜Ｄ−Ａコンバータの構成例＞＞
図１は、ＤＡＣの構成例を示すブロック図である。図１に示すＤＡＣ１は、ｎビット（ｎは２以上の整数）のデジタル信号Ｄ［ｎ−１：０］を、Ｉｏｕｔに変換する機能を有する。Ｉｏｕｔはアナログ電流であり、ＤＡＣ１の出力電流である。ＤＡＣ１は、バッテリブロック１０、スイッチ（ＳＷ）ブロック２０、および回路ブロック３５を有する。

バッテリブロック１０は、ｎ個のバッテリＢＴを有する。ここでは第ｋ段（ｋは０からｎ−１の整数）のＢＴをＢＴ_ｋと表記している。スイッチブロック２０は、ｎ個のスイッチＳＷ１を有する。ノードＮ２とノードＮ３との間にｎ個のＢＴ_０−ＢＴ_ｎ−１は並列に電気的に接続されている。ＢＴ_０−ＢＴ_ｎ−１の正極は、それぞれ、ＳＷ１［０］−ＳＷ１［ｎ−１］を介してノードＮ２と電気的に接続されている。

＜回路ブロック３５＞
回路ブロック３５は負荷３０、スイッチ３１、スイッチ３２、およびスイッチ３３を有する。ノードＮ１はＤＡＣ１の出力ノードとして機能する。ノードＮ１から電流（アナログ信号）Ｉｏｕｔが出力される。ノードＮ３には低電源電圧ＧＮＤが入力される。ノードＮ４には電圧ＶＣＲが入力される。ＶＣＲは、バッテリブロック１０を充電するための充電電圧である。ＧＮＤは、ＶＣＲよりも低い電圧であり、例えば接地電位、または０Ｖとすればよい。

回路ブロック３５は、バッテリブロック１０の充放電を制御することができる機能を有する。スイッチ３１はノードＮ１とノードＮ２との間の導通状態を制御する機能を有する。スイッチ３２は、負荷３０とノードＮ２との間の導通状態を制御する機能を有する。スイッチ３３はノードＮ４とノードＮ２との間の導通状態を制御する機能を有する。ＤＡＣ１を動作する状態では、バッテリブロック１０を放電状態にするため、スイッチ３１、３２を導通状態にし、スイッチ３３を非導通状態にする。あるいは、スイッチ３１を導通状態にし、スイッチ３２、３３を非導通状態にする。バッテリブロック１０を充電状態にするには、スイッチ３１、３２を非導通状態にし、スイッチ３３を導通状態にする。スイッチ３１―３３は、バッテリブロック１０の充放電を制御する制御部として機能する。なお、ＤＡＣ１はバッテリブロック１０の充電状態と放電状態とを切り替えることができる機能を有していればよいので、回路ブロック３５の構成は、図１の例に限定されるものではない。例えば、ＤＡＣ１の出力端子に接続される回路の構造あるいは動作方法によっては、負荷３０およびスイッチ３２を設けなくてもよい場合がある。

＜スイッチブロック２０＞
スイッチブロック２０はｎ段のスイッチＳＷ１を有する。スイッチブロック２０には、信号Ｄ［ｎ−１：０］が入力される。信号Ｄ［ｋ］はＳＷ１［ｋ］の導通状態を制御する機能を有する。図１の例では、Ｄ［ｋ］の値が”０”のとき、対応するスイッチＳＷ１［ｋ］が非導通状態となり、Ｄ［ｋ］の値が”１”のとき、スイッチＳＷ１［ｋ］が導通状態となる。

＜バッテリブロック１０＞
バッテリブロック１０は、ｎ種類の電流Ｉ_Ｂ０―Ｉ_Ｂｎ−１を供給するための電流源として機能する。バッテリブロック１０は、ｎ段のバッテリ（ＢＴ_０−ＢＴ_ｎ−１）を有する。ＢＴ_０−ＢＴ_ｎ−１は充電が可能な蓄電素子である。ＢＴ_０−ＢＴ_ｎ−１の起電力は等しく、ＢＴ_０−ＢＴ_ｎ−１の容量は互いに異なる。例えば、ＤＡＣ１をバイナリ型とする場合は、ＢＴ_０−ＢＴ_ｎ−１の容量を２の累乗で重みづけすればよく、ＢＴ_ｋの容量はＢＴ_０の２^ｋ倍である。バッテリブロック１０が放電状態であり、かつＳＷ１［０］−ＳＷ１［ｎー１］が導通状態のとき、ＢＴ_０の出力電流がＩ_Ｂ０であれば、ＢＴ_ｋの出力電流Ｉ_ＢｋはＩ_Ｂ０の２^ｋ倍となる。

バッテリＢＴ_０−ＢＴ_ｎ−１は、固体電解質を用いた全固体二次電池とすることが好ましい。これにより、半導体装置の安全性が確保でき、半導体製造プロセスにより、回路（例えば、スイッチブロック２０、回路ブロック３５）とバッテリＢＴ_０−ＢＴ_ｎ−１とを同一基板上に作製することが容易になる。また、バッテリＢＴ_０−ＢＴ_ｎ−１を電気二重層コンデンサ（キャパシタ）としてもよい。電気二重層コンデンサとする場合も、上記の理由から固体電解質が用いられた全固体型蓄電デバイスであることが好ましい。

＜デジタルーアナログ変換＞
ｎが３である場合を例に、ＤＡＣ１の動作を説明する。Ｄ［２：０］が”０００”であればＩｏｕｔ＝０×Ｉ_Ｂ２＋０×Ｉ_Ｂ１＋０×Ｉ_Ｂ０であり、０アンペアである。Ｄ［２：０］が”００１”であれば、Ｉｏｕｔ＝０×Ｉ_Ｂ２＋０×Ｉ_Ｂ１＋１×Ｉ_Ｂ０＝Ｉ_Ｂ０となる。Ｄ［２：０］が”０１０”であれば、Ｉｏｕｔ＝０×Ｉ_Ｂ２＋１×Ｉ_Ｂ１＋０×Ｉ_Ｂ０＝２Ｉ_Ｂ０となる。Ｄ［２：０］が”０１１”であれば、Ｉｏｕｔ＝０×Ｉ_Ｂ２＋１×Ｉ_Ｂ１＋１×Ｉ_Ｂ０＝３Ｉ_Ｂ０となる。

つまり、ＤＡＣ１に入力されるデジタル信号Ｄ［ｎ−１：０］に対して、Ｉｏｕｔは、（Ｄ［０］＋２Ｄ［１］＋２^２Ｄ［２］＋・・・＋２^ｎ−１Ｄ［ｎ−１］）Ｉ_Ｂ０となる。ここで、Ｄ［ｋ］は０または１である。このように、ＤＡＣ１は、Ｄ［ｎ−１：０］のデジタル値に比例するＩｏｕｔを出力する機能を有しており、電流出力型のＤ−Ａコンバータとして機能することが可能である。

ＤＡＣ１は、電流源となるバッテリブロック１０を内蔵しているため、組み込まれる半導体装置の電源電圧の制約を受けない。ＢＴ_０―ＢＴ_ｎ−１の容量によって、Ｉｏｕｔの大きさを決定することができる。また、Ｄ［ｎ−１：０］の最下位の１ビットの変化によるＩｏｕｔの変化は、ＢＴ_０の容量が基準になる。よって、ＢＴ_０の容量を小さくしておくことで、小さな電流値のＩｏｕｔを生成でき、かつＩｏｕｔの値を微調整することが可能になる。逆に、ＢＴ_０の容量を大きくしておくことで、大きな電流値のＩｏｕｔを生成することが可能になる。

＜充電＞
バッテリブロック１０を充電する際は、スイッチ３１およびスイッチ３２を非導通状態にし、スイッチ３３を導通状態にして回路ブロック３５を充電状態にして、電圧ＶＣＲをノードＮ２に供給する。この時、例えば、スイッチブロック２０では、ｎ段のスイッチＳＷ１［０］−ＳＷ１［ｎ−１］を導通状態にして、ｎ段のバッテリ（ＢＴ_０−ＢＴ_ｎ−１）を全て充電するようにしてもよい。あるいは、バッテリブロック１０のデジタルーアナログ変換動作で放電された段のバッテリのみを充電するようにしてもよい。このような充電は、例えば、処理するデジタル信号Ｄ［ｎ−１：０］が入力されている状態のまま、回路ブロック３５を充電状態にすることで、行うことができる。バッテリブロック１０において充電が必要なバッテリのみに充電することで、充電に要するエネルギーを削減できる。

＜＜Ｄ−Ａコンバータの回路構成例１＞＞
図２にＤＡＣ１のより具体的な回路構成例を示す。図２に示すＤＡＣ２は、スイッチ３１−３３、およびスイッチＳＷ１がｎ型トランジスタで構成されている回路に相当する。

＜スイッチブロック２２＞
スイッチブロック２２はｎ個のトランジスタＭ１を有する。トランジスタＭ１［０］−Ｍ１［ｎ−１］のゲートには、それぞれ、信号Ｄ［０］−Ｄ［ｎ―１］が入力される。トランジスタＭ１をｐ型トランジスタしてもよい。この場合、信号Ｄ［０］−Ｄ［ｎ―１］が入力される配線にそれぞれ、インバータ回路を設け、信号Ｄ［０］−Ｄ［ｎ―１］の反転信号をトランジスタＭ１［０］−Ｍ１［ｎ−１］のゲートに入力すればよい。

＜回路ブロック４２＞
回路ブロック４２は、回路ブロック３５のスイッチ３１−３３をｎ型トランジスタとした回路に相当する。図２は、トランジスタＭ３１のゲートと、トランジスタＭ３２には異なる信号が入力される例を示している。トランジスタＭ３１のゲートには信号ＣＥ１が入力され、トランジスタＭ３２のゲートには信号ＣＥ２が入力される。トランジスタＭ３３のゲートには信号ＣＥＢ２が入力される。信号ＣＥＢ２は、信号ＣＥ２の反転信号である。このような構成により、アナログ信号の出力のタイミングを適宜変更することが可能となる。もちろん、トランジスタＭ３１のゲートに信号ＣＥ２を入力するようにしてもよい。また、トランジスタＭ３３に信号ＣＥＢ２とは異なる信号を入力し、トランジスタＭ３３の導通状態の制御をトランジスタＭ３１、Ｍ３２の導通状態の制御と独立して行うようにしてもよい。

トランジスタＭ３１−Ｍ３３の導電型はｎ型でもｐ型でもよい。例えば、トランジスタＭ３２がｎ型であり、トランジスタＭ３３がｐ型である場合は、トランジスタＭ３３のゲートに信号ＣＥ２を入力することができるため、信号の数を削減することができる。

＜＜Ｄ−Ａコンバータの回路構成例２＞＞
図３に示すＤＡＣ３はＤＡＣ２（図２）の変形例であり、スイッチブロックの回路構成が異なる。図３に示すスイッチブロック２３には，デジタル信号Ｄ［ｎ−１：０］および信号ｓｌｃｔが入力される。スイッチブロック２３はｎ段のスイッチＳＷ３を有する。ＳＷ３［ｋ］は、ＢＴ_ｋの正極とノードＮ２との導通状態を制御する機能を有する回路である。

＜スイッチＳＷ３＞
ＳＷ３［ｋ］は、トランジスタＭ１のゲートの電圧を保持する保持回路を備えている。この保持回路は、１トランジスタ１容量型のメモリ構造を有しており、ノードＦＮ３、トランジスタＭ３および容量素子Ｃ３を有する。ＳＷ３［ｋ］は、ノードＦＮ３において信号Ｄ［ｋ］の電圧に対応する電圧を保持することができる機能を有する。容量素子Ｃ３はノードＦＮ３の電圧を保持する保持容量として機能することができる。トランジスタＭ３は、書き込みトランジスタとして機能することができる。

トランジスタＭ３のゲートには信号ｓｌｃｔが入力され、同ソースには信号Ｄ［ｋ］が入力されている。トランジスタＭ３のドレインをノードＦＮ３と呼ぶ。ノードＦＮ３には、トランジスタＭ１のゲート、および容量素子Ｃ３が電気的に接続されている。ノードＦＮ３の電圧によって、トランジスタＭ１の導通状態が制御される。

ＳＷ３［ｋ］に信号Ｄ［ｋ］を書きこむには、信号ｓｌｃｔによりトランジスタＭ３を導通状態にする。信号Ｄ［ｋ］の値が”０”であれば、ノードＦＮ３がＬレベルとなり、信号Ｄ［ｋ］の値が”１”であれば、ノードＦＮ３がＨレベルとなる。ノードＦＮ３がＬレベルのときに、トランジスタＭ１がオフとなり、ノードＦＮ３がＨレベルの場合にトランジスタＭ１がオンとなるように、信号Ｄ［ｋ］の振幅を決定すればよい。

信号ｓｌｃｔによりトランジスタＭ３が非導通状態にすることで、ノードＦＮ３が電気的に浮遊状態となり、ＳＷ３［ｋ］はデータ保持状態となる。つまり、信号Ｄ［ｋ］の値に応じて、トランジスタＭ１をオン状態、またはオフ状態にすることができる。トランジスタＭ１の状態は、ノードＦＮ３の電圧によって決定されるので、データ保持状態でのノードＦＮ３の電圧の変動を抑えることが好ましい。そのためには、トランジスタＭ３はオフ電流が低い程好ましい。

オフ電流が極めて低いとは、例えば、チャネル幅１μｍあたりのオフ電流が１００ｚＡ（ｚ；ゼプト、１０^−２１）以下であることをいう。オフ電流は小さいほど好ましいため、この規格化されたオフ電流が１０ｚＡ／μｍ以下、あるいは１ｚＡ／μｍ以下とすることが好ましく、１０ｙＡ／μｍ（ｙ；ヨクト、１０^−２４）以下であることがより好ましい。

このようにトランジスタのオフ電流を極めて小さくするには、チャネルをバンドギャップが広い半導体、例えばバンドギャップが３．０ｅＶ以上の半導体で形成すればよい。このような半導体としては、金属酸化物を含む酸化物半導体が挙げられる。チャネルが酸化物半導体を有するトランジスタ（以下、ＯＳトランジスタと呼ぶ場合がある。）は、熱励起によるリーク電流が小さく、またオフ電流が極めて小さい。

ＯＳトランジスタの酸化物半導体は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくとも一方を含むものが好ましい。ＯＳトランジスタを構成する酸化物半導体としては、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物が代表的である。電子供与体（ドナー）となる水分または水素等の不純物を低減し、かつ酸素欠損も低減することで、酸化物半導体をｉ型（真性半導体）にする、あるいはｉ型に限りなく近づけることができる。ここでは、このような酸化物半導体を高純度化酸化物半導体と呼ぶことにする。高純度化酸化物半導体でチャネルを形成することで、チャネル幅で規格化されたＯＳトランジスタのオフ電流を数ｙＡ／μｍ以上数ｚＡ／μｍ以下程度に低くすることができる。酸化物半導体、およびＯＳトランジスタについては、実施の形態３で説明する。

本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎ型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓが閾値電圧Ｖｔｈよりも低い状態、ｐ型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓが閾値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎ型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓが閾値電圧Ｖｔｈよりも低いときのドレイン電流をいう場合がある。

トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ電流がＩ以下である、とは、トランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することをいう場合がある。トランジスタのオフ電流は、所定のＶｇｓにおけるオフ状態、所定の範囲内のＶｇｓにおけるオフ状態、または、十分に低減されたオフ電流が得られるＶｇｓにおけるオフ状態、等におけるオフ電流を指す場合がある。

一例として、閾値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖにおけるドレイン電流が１×１０^−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０^−１３Ａであり、Ｖｇｓがー０．５Ｖにおけるドレイン電流が１×１０^−１９Ａであり、Ｖｇｓがー０．８Ｖにおけるドレイン電流が１×１０^−２２Ａであるようなｎ型トランジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおいて、または、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０^−１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０^−１９Ａ以下である、という場合がある。当該トランジスタのドレイン電流が１×１０^−２２Ａ以下となるＶｇｓが存在するため、当該トランジスタのオフ電流は１×１０^−２２Ａ以下である、という場合がある。

トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等に要求される信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置に要求される信頼性が保証される温度における、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。

本明細書において、特に記載がない場合、トランジスタのオフ電流がＩ以下であるとは、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖにおける、あるいは、当該トランジスタが含まれる半導体装置に要求される信頼性が保証されるＶｄｓにおける、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。

上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流をいう場合もある。本明細書では、オフ電流と同じ意味で、リーク電流と記載する場合がある。本明細書において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。

＜デジタルーアナログ変換＞
回路ブロック４２を放電状態にする。ここでは、信号ＣＥ１によりトランジスタＭ３１をオフ状態にする。Ｈレベルの信号ｓｌｃｔおよび所定の値のデジタル信号Ｄ［ｎ−１：０］をスイッチブロック２３に入力することで、スイッチブロック２３にＤ［ｎ−１：０］の値が書き込まれる。つまり、スイッチＳＷ３［０］−ＳＷ３［ｎ―１］に、それぞれＤ［０］−Ｄ［ｎ−１］の値が書き込まれる。

ＤＡＣ３からＩｏｕｔを出力させる場合は、信号ｓｌｃｔをＬレベルにし、信号ＣＥ１をＨレベルにする。Ｄ［ｎ−１：０］において値が”１”であるビットに対応する段のＳＷ３［ｋ］がオン状態であるので、Ｄ［ｎ−１：０］のデジタル値に応じた大きさのＩｏｕｔがＤＡＣ３から出力される。

ｎ段のＳＷ３において、ノードＦＮ３でデジタルデータが保持されている。そのため、ＤＡＣ３を組み込んだ半導体装置の電源を遮断しても、バッテリの充電容量が残っている間は、ＤＡＣ３はＩｏｕｔを出力することができる。よって、この半導体装置を再起動した場合、ＤＡＣ３からは、電源遮断時点と略同じ大きさのアナログ電流Ｉｏｕｔを出力させることが可能であるので、半導体装置の立ち上がりに要する時間やエネルギーを削減することができる。

＜充電＞
Ｄ［ｎ−１：０］において値が”１”であるビットに対応する段のＳＷ３がオン状態であり、他の段のＳＷ３はオフ状態であるので、回路ブロック４２を放電状態にすることで、ＳＷ３がオン状態である段のバッテリＢＴ_０−ＢＴ_ｎ−１が充電され、他の段のバッテリＢＴ_０−ＢＴ_ｎ−１は充電されない。すなわち、デジタルーアナログ変換動作で放電された段のバッテリＢＴ_０−ＢＴ_ｎ−１のみを充電することができるため、充電に要するエネルギーを削減することができる。

バッテリブロック１０の全てのバッテリＢＴ_０−ＢＴ_ｎ−１を充電する場合は、全てのビットの値が”１”であるＤ［ｎ−１：０］をスイッチブロック２３に書き込んでから、充電動作を行えばよい。また、バッテリＢＴ_０−ＢＴ_ｎ−１を選択的に充電する場合は、充電したい段のスイッチＳＷ３をオン状態にするようなＤ［ｎ−１：０］をスイッチブロック２３に書き込んでから、充電動作を行えばよい。

＜＜電圧出力型ＤＡＣ＞＞
ＤＡＣ１―３は、Ｉｏｕｔを出力する回路である。Ｄ［ｎ−１：０］からアナログ電圧を生成する必要がある場合は、ＤＡＣ１−３の出力ノードＮ１に電流―電圧変換回路を接続すればよい。図４に示すＤＡＣ４は、電圧出力型のＤ−Ａコンバータである。ＤＡＣ４はＤＡＣ５０および回路５５を有する。ＤＡＣ５０には、ＤＡＣ１−ＤＡＣ３を適用することができる。回路５５はアナログ電流Ｉｏｕｔをアナログ電圧Ｖｏｕｔに変換する機能を有する。回路５５は、オペアンプ５１と抵抗５２とを有する。

（実施の形態２）
実施の形態１に係るＤＡＣは、各種の半導体装置に組み込むことができる。本実施の形態では、ＤＡＣを有する半導体装置について説明する。

＜＜発振回路の構成例１＞＞
図５は、発振回路の構成の一例を示すブロック図である。図５に示す回路１０１は、ｑ＋１個の回路１１１（ｑは奇数、かつ、１より大きくｎより小さい）、回路１２０、およびバッファ回路１２１を有する。ｑ＋１個の回路１１１は、それぞれ、配線群ＷＤおよび配線ＷＬと電気的に接続されている。配線群ＷＤにはｎビットのデジタル信号Ｄ［ｎ−１：０］が入力され、配線ＷＬには信号ｓｌｃｔが入力される。回路１０１はデジタル信号Ｄ［ｎ−１：０］によって、回路１０１の出力信号Ｓ_ＶＣＯの発振周波数ｆ_ＶＣＯを変化させることができる機能を有する。ＶＤＤは回路１０１の高電源電圧であり、ＧＮＤは回路１０１の低電源電圧であり、ＶＤＤよりも低い電圧である。

回路１１１は、インバータ回路ＩＮＶ１およびＤＡＣ３（図３参照）を有する。各回路１１１において、ＩＮＶ１の出力端子は次段の回路１１１のＩＮＶ１の入力端子に電気的に接続されている。第ｑ段の回路１１１のＩＮＶ１の出力端子は、第１段の回路１１１のＩＮＶ１の入力端子、および第ｑ＋１段の回路１１１のＩＮＶ１の入力端子と電気的に接続されている。回路１１０は、リング状に電気的に接続されているｑ段の回路１１１を有し、リング発振回路として動作することが可能である。ノードＮＤ１１は回路１１０の出力ノードであり、回路１１０からは発振周波数ｆ_ＶＣＯの信号ｒｏ１１が出力される。

回路１２０は、入力端子Ａの入力信号の電位レベルを変換できる機能を有する。回路１２０は、例えば、レベルシフタ回路とすることができる。端子／Ａには、端子Ａの入力信号とは電位レベルが反転している信号が入力される。回路１２０は、端子Ａ、端子／Ａの入力信号のそれぞれの振幅を大きくするレベルシフト動作が可能である。また、図５の例では、回路１２０の出力端子からは、入力端子Ａの入力信号をレベルシフトして得られた信号Ｓ_ＶＣＯを出力している。信号Ｓ_ＶＣＯの発振周波数はｆ_ＶＣＯとなる。回路１１１［ｑ＋１］は、信号ｒｏ１１の反転信号ｒｏｂ１１を生成するために設けられている。

ＤＡＣ３は、配線群ＷＤおよび配線ＷＬと電気的に接続されている。図示していないが、ＤＡＣ３には、充放電を制御するための信号ＣＥ１、信号ＣＥ２が入力される。ＤＡＣ３は、ＩＮＶ１の高電源電圧が供給されるノードと電気的に接続されている。ＤＡＣ３から出力されるＩｏｕｔによって、ＩＮＶ１の遅延時間を制御することができる。回路１１０の各ＩＮＶ１の遅延時間によって発振周波数ｆ_ＶＣＯが決定される。デジタル信号Ｄ［ｎ―１：０］によって、回路１１１の発振周波数ｆ_ＶＣＯを決定することができる。

デジタル信号Ｄ［ｎ―１：０］によって回路１１０の出力信号ｒｏ１１の発振周波数ｆ_ＶＣＯを制御することが可能であるが、出力信号ｒｏ１１の振幅も変化してしまう。そこで、デジタル信号Ｄ［ｎ―１：０］の値によらず信号Ｓ_ＶＣＯの振幅を一定にするため、回路１０１の出力段に回路１２０を設けることは有効である。バッファ回路１２１は適宜設ければよい。

回路１１１は、インバータ回路ＩＮＶ１の遅延時間を記憶することができる機能を有している。別言すると、回路１１１は、ＩＮＶ１の遅延時間を設定するデジタルデータ（Ｄ［ｎ―１：０］の値）を記憶することができる機能を有している。したがって、回路１０１を起動するごとに、デジタル信号Ｄ［ｎ―１：０］の書き込みを行う必要がなく、直ちに設定した周波数ｆ_ＶＣＯで発振させることが可能である。

＜＜発振回路の構成例２＞＞
図６は図５に示す回路１０１の変形例を示す。図５に示す回路１０１では、回路１１０の各段のＤＡＣ３には、同じデジタル信号Ｄ［ｎ―１：０］が書き込まれる。図６に示す回路１０２では、回路１１０の各段のＤＡＣ３に、異なるデジタル信号Ｄ［ｎ―１：０］を書きこむことが可能である。

回路１０２では、ｑ本の配線ＷＬを設け、第１段から第ｑ段の回路１１１に異なる信号ｓｌｃｔを入力可能としている。第ｑ＋１段の回路１１１は、配線ＷＬ［ｑ］と電気的に接続され、信号ｓｌｃｔ［ｑ］が入力される。

回路１０２では、回路１１０の各段のＤＡＣ３に、異なるデジタル信号Ｄ［ｎ―１：０］を記憶させることができるため、回路１０２は回路１０１よりも発振周波数ｆ_ＶＣＯの微調整が容易である。

＜＜発振回路の構成例３＞＞
図５に示す回路１０１において、ＤＡＣ３に換えてＤＡＣ２（図２）を用いることができる。この場合、配線ＷＬを省略すればよい。

＜＜ＰＬＬの構成例＞＞
図７は位相同期回路（ＰＬＬ）の一例を示す。上述した発振回路は、ＰＬＬの発振回路に適用することが可能である。図７に示すＰＬＬ２０１は、位相比較器２１１、制御回路２１２、発振回路（ＯＳＣ）２１３、及び分周器２１４を有する。ＰＬＬ２０１は発振周波数ｆ_ＯＵＴの信号Ｓ_ＯＵＴを出力する機能を有する。例えば、信号Ｓ_ＯＵＴは、クロック信号として他の回路に入力される。

分周器２１４は入力される交流信号の周波数を１／Ｎ倍（Ｎは２以上の整数）にした信号を生成する機能を有する。図７の例では、分周器２１４は周波数ｆ_ＯＵＴ／Ｎの信号を出力する。位相比較器２１１は、２つの入力信号の位相差を検出し、検出結果を電圧信号ｃｍｐとして出力する機能を有する。図７の例では、位相比較器２１１は周波数ｆ_ＩＮの信号と周波数ｆ_ＯＵＴ／Ｎの信号との位相差を電圧信号ｃｍｐとして出力する。制御回路２１２は、信号ｃｍｐ等に基づいてデジタル信号Ｄ［ｎ−１：０］および信号ｓｌｃｔを生成する機能を有する。

ＯＳＣ２１３には、図５に示す回路１０１を適用することができる。あるいは図６に示す回路１０２を適用することができる。回路１０２を適用する場合は、制御回路２１２でｑ個の信号ｓｌｃｔを生成するようにすればよい。

所望の周波数でＰＬＬ２０１が発振するように、ＯＳＣ２１３をチューニングした後は、ＯＳＣ２１３以外の周辺回路の電源をオフにしても、ＯＳＣ２１３は設定した周波数の信号を出力することが可能である。また、ＰＬＬ２０１全体の電源を遮断し、再起動させた場合、ＯＳＣ２１３のチューニングを行わなくても、ＰＬＬ２０１は、電源遮断前と同様な周波数で発振する信号を瞬時に出力することが可能である。このように、回路１０１や回路１０２を用いることで、高速再起動が可能なＰＬＬを提供することができる。

ＰＬＬ２０１に発振周波数を記憶させることが不要な場合は、ＯＳＣ２１３として、上述の構成例３の発振回路を適用することも可能である。

本実施の形態に係る発振回路やＰＬＬ２０１は、例えば、クロック信号を生成する回路として様々な半導体装置に組み込むことができる。

ＰＬＬは、例えば、プロセッシングユニットに組み込まれ、クロック生成回路として機能させることができる。プロセッシングユニットとして、例えば、ＣＰＵ（中央演算装置）、ＧＰＵ（画像演算処理装置）、ＰＬＤ（プログラマブルロジックデバイス）、ＤＳＰ（デジタル信号処理装置）、ＭＣＵ（マイクロコントローラユニット）、カスタムＬＳＩなどがある。また、無線でデータを送受信することが可能な無線ＩＣがある。無線ＩＣにＰＬＬを組み込むことで、例えば、搬送波もしくは復調信号に同期したクロック信号を生成することができる。

＜＜アナログーデジタル変換回路の構成例＞＞
図８に逐次比較型のＡＤＣの一例を示す。図８に示すＡＤＣ２２０は、アナログ電圧Ｖｉｎをデジタル信号Ｖｏｕｔに変換することできる機能を有する。ＡＤＣ２２０は、サンプルホールド回路２２１、比較回路２２２、逐次変換比較回路２２３、およびＤＡＣ２２４を有する。

サンプルホールド回路２２１は、入力されたＶｉｎを保持し、比較回路２２２に出力する機能を有する。サンプルホールド回路２２１はトランジスタＭ２１、容量素子Ｃ２１、およびオペアンプ２２５を有する。トランジスタＭ２１のゲートには信号ＳＨが入力されている。トランジスタＭ２１および容量素子Ｃ２１はサンプルホールド回路として機能することができ、データ保持に電源を必要としない。信号ＳＨはサンプリング動作およびホールド動作を制御することができる信号である。ホールド動作時は、ノードＦＮ２１の電圧の変動を可能な限り抑えることが好ましい。そのため、トランジスタＭ２１にはオフ電流が極めて小さいトランジスタであることが好ましく、トランジスタＭ２１は、例えばＯＳトランジスタであるとよい。オペアンプ２２５は、ノードＦＮ２１の電圧を増幅するために設けられている。サンプルホールド回路２２１の出力信号ＳＨｏｕｔはアナログ信号である。

比較回路２２２は、サンプルホールド回路２２１の出力信号ＳＨｏｕｔと、ＤＡＣ２２４の出力信号ｒｅｆｄとを逐次比較する機能を有する。比較回路２２２は、逐次比較の結果に対応する信号ｓｃｍｐを出力する。逐次変換比較回路２２３は、比較回路２２２の出力信号ｓｃｍｐに従い、デジタル信号の値をビット毎に逐次設定し、デジタル信号Ｖｏｕｔを生成する機能を有する。ＤＡＣ２２４は、逐次変換比較回路２２３から出力されたデジタル信号Ｖｏｕｔをアナログ信号ｒｅｆｄに変換する。信号ｒｅｆｄが参照データとして比較回路２２２に出力される。ＤＡＣ２２４には、図４に示す電圧出力型のＤＡＣ４を適用することができる。

＜＜ドライバ回路＞＞
実施の形態１に係るＤＡＣは、マトリックス状に配置された基本回路を駆動するドライバ回路に適用することができる。例えば、アクティブマトリクス型の表示装置の信号線を駆動する信号線ドライバ回路に適用することが可能である。信号線ドライバ回路において、デジタル信号でなる階調信号をアナログ信号に変換するためにＤＡＣが設けられる。

また、記憶装置の列ドライバ回路などに実施の形態１に係るＤＡＣを適用することが可能である。記憶装置のメモリセルアレイに書き込むデジタル信号をアナログ信号に変換するために、記憶装置の列ドライバ回路にＤＡＣが設けられる。以下、ＤＡＣを有する半導体装置の一例として、表示装置、および記憶装置について説明する。

＜＜表示装置＞＞
図９に示す表示装置１４００は、上部カバー１４２１と下部カバー１４２２との間に、ＦＰＣ１４２３に接続されたタッチパネルユニット１４２４、ＦＰＣ１４２５に接続された表示パネル１４１０、バックライトユニット１４２６、フレーム１４２８、プリント基板１４２９、およびバッテリ１４３０を有する。なお、バックライトユニット１４２６、バッテリ１４３０、タッチパネルユニット１４２４等は、設けられていない場合もある。例えば、表示装置１４００が反射型の液晶表示装置やエレクトロルミネセンス（ＥＬ）表示装置の場合は、バックライトユニット１４２６は必要のない部品である。また、表示装置１４００には、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。

上部カバー１４２１及び下部カバー１４２２は、タッチパネルユニット１４２４及び表示パネル１４１０のサイズに合わせて、形状や寸法を適宜変更することができる。

表示パネル１４１０は、複数の画素を有する画素部、信号線ドライバ回路、および走査線ドライバ回路を有する。画素部において、画素はアレイ状に配列されている。信号線ドライバ回路に、ＤＡＣを組み込むことができる。

タッチパネルユニット１４２４は、抵抗膜方式または静電容量方式のタッチパネルを有している。タッチパネルは、表示パネル１４１０の画素部に重畳するように配置される。あるいは、表示パネル１４１０の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。または、表示パネル１４１０の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。または、表示パネル１４１０の各画素内にタッチセンサ用電極を設け、容量型式のタッチパネルとすることも可能である。

バックライトユニット１４２６は、光源１４２７を有する。光源１４２７をバックライトユニット１４２６の端部に設け、光拡散板を用いる構成としてもよい。

フレーム１４２８は、表示パネル１４１０の保護機能の他、プリント基板１４２９の動作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム１４２８は、放熱板としての機能を有していてもよい。

プリント基板１４２９は、電源回路、ビデオ信号及びクロック信号を出力するための信号処理回路を有する。信号処理回路にＰＬＬを組み込むことができる。ＰＬＬで生成されるクロック信号は、表示パネル１４１０の信号線ドライバ回路、走査線ドライバ回路、およびタッチパネルユニットのドライバ回路に供給される。信号線ドライバ回路の一部、または全てをプリント基板１４２９に設けてよい。また、走査線ドライバ回路の一部、または全てをプリント基板１４２９に設けてもよい。タッチパネルユニットのドライバ回路の一部またはすべてをプリント基板１４２９に設けてもよい。電源回路に電力を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリ１４３０による電源であってもよい。バッテリ１４３０は、商用電源を用いる場合には、省略可能である。

＜＜記憶装置の構成例＞＞
図１０に示す記憶装置３００は、ランダムアクセスメモリとして用いることが可能である。

記憶装置３００は、メモリセルアレイ３１０および周辺回路３２０を有する。メモリセルアレイ３１０には、複数のメモリセル３１１がアレイ状に配列されている。メモリセル３１１は、配線ＷＷＬ、配線ＲＷＬ、配線ＷＢＬおよび配線ＲＢＬに接続されている。周辺回路３２０は、例えば、行ドライバ回路３２１、列ドライバ回路３２２、入出力（Ｉ／Ｏ）制御回路３２３、および制御回路３２４を有する。

記憶装置３００には、外部から低電源電圧としてＧＮＤが、高電源電圧としてＶＤＤが入力される。記憶装置３００には、クロック信号ＣＬＫ、制御信号（ＣＥ、ＷＥ、ＰＷＥ、ＯＷＥ、ＰＲＥ）、アドレス信号ＡＤＤＲ（以下、ＡＤＤＲと呼ぶ。）、およびデータ信号ＷＤＡＴＡが外部から入力される。ＡＤＤＲは、行ドライバ回路３２１、および列ドライバ回路３２２に入力される。データ信号ＷＤＡＴＡはＩ／Ｏ制御回路３２３に入力される。

Ｉ／Ｏ制御回路３２３は、データ信号ＷＤＡＴＡのメモリセルアレイ３１０への書き込み制御する機能、および、メモリセルアレイ３１０からのデータの読み出しを制御する機能、メモリセルアレイ３１０から読み出したデータから、データ信号ＲＤＡＴＡを生成する機能等を有する。

行ドライバ回路３２１は、ＡＤＤＲをデコードして、データの書き込みおよび読み出しを行うメモリセルアレイ３１０の行を選択する信号を生成する機能を有する。具体的には、ＡＤＤＲをデコードした結果に基づき、配線ＷＷＬ、および配線ＲＷＬを駆動するもしくは選択する信号を生成する。

列ドライバ回路３２２は、ＡＤＤＲをデコードしてデータの書き込み、および読み出しを行うメモリセルアレイ３１０の列を決定し、配線ＷＷＬ、配線ＲＷＬの電圧を制御する機能を有する。また、列ドライバ回路３２２は、メモリセルアレイ３１０から読み出したデータを一時的に保持する機能、Ｉ／Ｏ制御回路３２３から出力されるデータ信号を保持する機能等を有する。

制御回路３２４は、記憶装置３００全体を制御するための回路である。制御回路３２４は、外部からの入力信号（ＣＥ、ＷＥ、ＰＷＥ、ＯＷＥ、ＰＲＥ）を処理して、周辺回路３２０に含まれる各回路の制御信号を生成する。ＣＥは、チップイネーブル信号である。ＷＥ、ＰＷＥ、およびＯＷＥは書き込みイネーブル信号である。ＷＥは、Ｉ／Ｏ制御回路３２３から列ドライバ回路３２２への書き込みを許可する信号である。ＰＷＥは、列ドライバ回路３２２からメモリセルアレイ３１０への書き込みを許可する信号である。ＯＷＥは、列ドライバ回路３２２からＩ／Ｏ制御回路３２３への書き込みを許可する信号である。ＰＲＥは、読み出しイネーブル信号であり、メモリセルアレイ３１０から列ドライバ回路３２２への読み出しを許可する信号である。制御回路３２４が処理する信号はこれらに限定されるものではなく、必要に応じて、他の制御信号を入力してもよいし、また、入力されない信号があってもよい。

＜メモリセルアレイ＞
図１１は、メモリセルアレイ３１０の構成の一例を示すブロック図である。図１１に示すメモリセルアレイ３１０は、複数のメモリセル３１１、および複数の配線（ＷＷＬ、ＲＷＬ、ＢＬ、ＳＬ）を有する。メモリセルアレイ３１０には、複数のメモリセル３１１がアレイ状に配列されている。なお、図１１には、代表的に、２行２列のメモリセル３１１を示している。図１１の参照符号に付している符号［ｉ］、［２ｊ−１］等は、行番号（行アドレス）または列番号（列アドレス）を示しており、ここでは、ｉは２以上の整数であり、ｊは１以上の整数である。

メモリセルアレイ３１０には、メモリセル３１１の配列に対応して、配線（ＷＷＬ、ＲＷＬ）が行ごとに設けられ、配線ＢＬが列ごとに設けられている。配線ＳＬは２列ごとに設けられている。同じ行のメモリセル３１１はその行の配線（ＷＷＬ、ＲＷＬ）により行ドライバ回路３２１と電気的に接続され、同じ列のメモリセル３１１は、その列の配線ＢＬにより列ドライバ回路３２２に電気的に接続されている。

また、記憶装置３００の動作に応じて配線ＳＬの電位を変動させる場合は、例えば、配線ＳＬを列ドライバ回路３２２と電気的に接続し、列ドライバ回路３２２において、配線ＳＬに出力する信号を生成するようにすればよい。また、記憶装置３００の動作時に配線ＳＬの電位を常に一定にする場合は、メモリセルアレイ３１０内の全ての配線ＳＬを、所定の固定電位を供給する配線（電位供給線）と電気的に接続してもよい。

＜＜メモリセルの構成例１＞＞
図１１に示すように、メモリセル３１１は、配線ＷＷＬ、配線ＲＷＬ、配線ＢＬ、および配線ＳＬに接続されている。メモリセル３１１は、ノードＳＮ１、トランジスタＭＷ１、トランジスタＭＲ１、および容量素子ＣＳ１を有する。メモリセル３１１に書き込まれるデータ信号は配線ＢＬに入力される。ノードＳＮ１は、データ信号Ｄに対応する電圧を保持するストレージノードとして機能させることができ、トランジスタＭ１のゲートが電気的に接続されている。

配線ＷＷＬは書き込み用ワード線として機能させることができ、トランジスタＭＷ１の導通状態を制御する信号（書き込み用制御信号）が入力される。配線ＲＷＬは、読み出し用ワード線として機能させることができる。配線ＲＷＬとノードＳＮ１とは容量素子ＣＳ１により容量結合している。配線ＲＷＬによって、読み出し時のノードＳＮ１の電圧を制御することができる。トランジスタＭＷ１は、書き込みトランジスタとして機能させることができる。電気的に浮遊状態でのノードＳＮ１の電圧の変動を抑えるために、トランジスタＭＷ１はオフ電流が可能な限り小さなトランジスタであることが好ましく、例えば、ＯＳトランジスタであるとよい。トランジスタＭＲ１は読み出しトランジスタとして機能させることができる。トランジスタＭＲ１はスイッチとして機能し、かつノードＳＮ１で保持された電圧を増幅する増幅トランジスタとして機能することができる。トランジスタＭＲ１をｎ型トランジスタにしてもよい。

配線ＷＷＬの電圧を制御し、ノードＳＮ１の電圧を、配線ＢＬの電圧に応じた電圧することにより、メモリセル３１１にデータを書き込むことができる。また、配線ＲＷＬの電圧を制御し、配線ＢＬの電圧を、フローティングノードＦＮの電位に応じた電圧とすることにより、メモリセルからのデータを読み出すことができる。

多値のデータをメモリセルアレイ３１０で保持されるためには、書き込み動作時には、配線ＢＬに入力される信号Ｄｉｎは、データ信号ＷＤＡＴＡのデータ値に対応する電圧を有する信号である。データ信号ＷＤＡＴＡが、例えば、２ビットのデジタルデータであれば、４段階の電圧のいずれか一を有する信号である。

読み出し動作では、配線ＢＬには、プリチャージ電圧Ｖ_{ｐｒｅｃｈａｒｇｅ}が与えられる。プリチャージ電圧Ｖ_{ｐｒｅｃｈａｒｇｅ}が与えられた後、配線ＢＬは電気的に浮遊状態となる。配線ＳＬには、配線ＢＬに与えられるプリチャージ電圧Ｖ_{ｐｒｅｃｈａｒｇｅ}よりも低いディスチャージ電圧Ｖ_{ｄｉｓｃｈａｒｇｅ}が入力される。メモリセル３１１では、ノードＳＮ１の電圧に応じた大きさの電流がトランジスタＭＲ１に流れる。トランジスタＭＲ１に流れる電流に応じて、配線ＢＬの電圧がＶ_{ｐｒｅｃｈａｒｇｅ}よりも低下する。よって配線ＢＬの電圧を検出することで、メモリセル３１１で保持しているデータ値を得ることができる。

＜列ドライバ回路＞
図１２は列ドライバ回路３２２の構成例を示す。図１２に示す列ドライバ回路３２２には、デコーダ３４１、ラッチ回路３４２、ＤＡＣ３４３、スイッチ回路３４４、トランジスタ３４５、及びトランジスタ３４６を有する。デコーダ３４１以外の要素は配線ＢＬ毎に設けられている。

デコーダ３４１は、ＡＤＤＲをデコードして、ＡＤＤＲが指定する列を選択し、選択した列の配線ＢＬにデータ信号ＷＤＡＴＡを入力する機能を有する。具体的には、ＡＤＤＲが指定する列のラッチ回路３４２にデータ信号ＷＤＡＴＡを出力する。図１２の例ではデータ信号ＷＤＡＴＡはｎビットのデジタルデータである。

ラッチ回路３４２は、データ信号ＷＤＡＴＡを一時的に記憶する機能を有する。ラッチ回路３４２は、ラッチ信号Ｗ＿ＬＡＴに従って記憶しているデータ信号ＷＤＡＴＡをＤＡＣ３４３に出力する。ＤＡＣ３４３は、データ信号ＷＤＡＴＡを、アナログ電圧Ｖ_ｄａｔａに変換するために設けられている。ＤＡＣ３４３には、図４に示す電圧出力型のＤＡＣ４を適用することができる。

スイッチ回路３４４は、入力されるデータＶ_ｄａｔａを配線ＢＬに与える機能、及び配線ＢＬを電気的に浮遊状態とする機能を有する。図１２の例では、スイッチ回路３４４は、アナログスイッチとインバータ回路を備え、信号Ｗ＿ＳＷによる制御により、データＶ_ｄａｔａをビット線ＢＬに与え、その後アナログスイッチをオフにすることで電気的に浮遊状態とする回路である。スイッチ回路３４４を備えることで、列ドライバ回路３２２は、データＶ_ｄａｔａをビット線ＢＬに与えた後、ビット線ＢＬを電気的に浮遊状態に保持することができる。

トランジスタ３４５は、プリチャージ電圧Ｖ_{ｐｒｅｃｈａｒｇｅ}をビット線ＢＬに与える機能、及びビット線ＢＬを電気的に浮遊状態とする機能を有する。トランジスタ３４５の導通状態は信号Ｐｒｅ＿ＥＮによって制御される。トランジスタ３４６は、初期化電圧Ｖ_{ｉｎｉｔｉａｌ}を配線ＢＬに与える機能、及びビット線ＢＬを電気的に浮遊状態とする機能を有する。トランジスタ３４６の導通状態は信号Ｉｎｉｔ＿ＥＮにより制御される。信号Ｐｒｅ＿ＥＮはプリチャージ動作を制御する制御信号であり、信号Ｉｎｉｔ＿ＥＮは初期化動作を制御する信号である。

（メモリセルの他の構成例）
図１１は、メモリセル３１１に、２トランジスタ１容量構造のゲインセルを適用した例を示している。メモリセル３１１に３トランジスタ１容量構造のゲインセルを適用することもできる。そのような例を図１３に示す。

図１３に示すメモリセルアレイ３１３は、複数のメモリセル３１４を有する。メモリセル３１４は、ノードＳＮ１、トランジスタＭＷ１、ＭＲ１、ＭＲ２、および容量素子ＣＳ１を有する。トランジスタＭＲ１、ＭＲ２をｐ型トランジスタとしてもよい。図１３の例では、配線ＢＬを、書き込み用の配線ＷＢＬと、読み出し用の配線ＲＢＬとに分けている。図１２でも同様にすることができる。配線ＲＷＬには、トランジスタＭＲ２のゲートが電気的に接続され、配線ＣＬには容量素子ＣＳ１が電気的に接続されている。読み出し動作では、配線ＲＷＬの電圧を制御して、トランジスタＭＲ２を導通状態にする。記憶装置３００の動作に応じて配線ＣＬの電位を変動させる場合は、例えば、配線ＣＬを行ドライバ回路３２１と電気的に接続し、行ドライバ回路３２１において、配線ＣＬに出力する信号を生成するようにすればよい。また、記憶装置３００の動作時に、配線ＣＬに一定電位を供給する場合は、メモリセルアレイ３１０内の全ての配線ＣＬを、所定の定電位を供給するための配線（電位供給線）と電気的に接続すればよい。

図１１に示すメモリセル３１１、図１３に示すメモリセル３１４において、トランジスタＭＷ１にバックゲートを設け、バックゲートの電圧によってトランジスタＭＷ１の閾値電圧を制御するようにしてもよい。

＜＜電子機器＞＞
上述したＤＡＣ、ＡＤＣ、発振回路、ＰＬＬ、記憶装置、表示装置等の半導体装置は、様々な電子機器に組み込むことができる。

電子機器としては、例えば、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡等、を挙げることできる。具体的には、表示機器、パーソナルコンピュータ（ＰＣ）、記録媒体を備えた画像再生装置（代表的にはＤＶＤ、ブルーレイディスク等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）を挙げることができる。。その他に、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、カメラ（ビデオカメラ、デジタルスチルカメラ等）、ウエアラブル型表示装置または端末（ヘッドマウント型、ゴーグル型、眼鏡型、腕章型、ブレスレッド型、ネックレス型等）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、健康関連機器（例えば、血圧計、血糖値測定器活動量計、歩数計、体重計等）等を挙げることができる。電子機器のいくつかの例を図１４に示す。

図１４Ａに示す携帯型ゲーム機９００は、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロホン９０５、スピーカー９０６、および操作キー９０７等を有する。表示部９０３は、入力装置としてタッチスクリーンが設けられており、スタイラス９０８等により操作可能となっている。

図１４Ｂに示す情報端末９１０は、筐体９１１に、表示部９１２、マイク９１７、スピーカー部９１４、カメラ９１３、外部接続部９１６、および操作用のボタン９１５等を有する。表示部９１２には、可撓性基板が用いられた表示パネルおよびタッチスクリーンを備える。情報端末９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型ＰＣ、電子書籍端末等として用いることができる。

図１４Ｃに示すノート型ＰＣ９２０は、筐体９２１、表示部９２２、キーボード９２３、およびポインティングデバイス９２４等を有する。

図１４Ｄに示すビデオカメラ９４０は、筐体９４１、筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、および接続部９４６等を有する。操作キー９４４およびレンズ９４５は筐体９４１に設けられており、表示部９４３は筐体９４２に設けられている。そして、筐体９４１と筐体９４２は、接続部９４６により接続されており、筐体９４１と筐体９４２の間の角度は、接続部９４６により変えることが可能な構造となっている。筐体９４１に対する筐体９４２の角度によって、表示部９４３に表示される画像の向きの変更や、画像の表示／非表示の切り換えを行うことができる。

図１４Ｅにバングル型の情報端末の一例を示す。情報端末９５０は、筐体９５１、および表示部９５２等を有する。表示部９５２は、曲面を有する筐体９５１に支持されている。表示部９５２には、可撓性基板が用いられた表示パネルを備えているため、フレキシブルかつ軽く、利便性の優れた情報端末９５０を提供することができる。

図１４Ｆに腕時計型の情報端末の一例を示す。情報端末９６０は、筐体９６１、表示部９６２、バンド９６３、バックル９６４、操作ボタン９６５、および入出力端子９６６等を有する。情報端末９６０は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。

表示部９６２の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる。また、表示部９６２はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部９６２に表示されたアイコン９６７に触れることで、アプリケーションを起動することができる。操作ボタン９６５は、時刻設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行及び解除、省電力モードの実行及び解除など、様々な機能を持たせることができる。例えば、情報端末９６０に組み込まれたオペレーティングシステムにより、操作ボタン９６５の機能を設定することもできる。

また、情報端末９６０は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、情報端末９６０は入出力端子９６６を備え、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また入出力端子９６６を介して充電を行うこともできる。なお、充電動作は入出力端子９６６を介さずに無線給電により行ってもよい。

図１４Ｇに家庭用電気製品の一例として電気冷凍冷蔵庫を示す。電気冷凍冷蔵庫９７０は、筐体９７１、冷蔵室用扉９７２、および冷凍室用扉９７３等を有する。

図１４Ｈに自動車の構成の一例を示す。自動車９８０は、車体９８１、車輪９８２、ダッシュボード９８３、およびライト９８４等を有する。

図１５はウエアラブル情報端末の一例を示す。図１５Ａは眼鏡型デバイス５５００の上面図であり、図１５Ｂは同斜視図である。図１５の例では、ウエアラブル情報端末を眼鏡型としているが、これに限定されない。例えば、ヘッドマウント型、腕章型、腕時計型、ネックレス型、指輪型、ブレスレッド型等の形態としてもよい。

図１５に示す眼鏡型デバイス５５００は、装着時に使用者の側頭部に沿って配置される部分、以下テンプル部というが、左右のテンプル部それぞれに複数の蓄電素子５５０１を有する。蓄電素子５５０１は、バッテリ、電気二重層コンデンサ等である。

また眼鏡型デバイス５５００は、端子部５５０４を有していてもよい。端子部５５０４から蓄電素子５５０１に充電をすることができる。また蓄電素子５５０１同士は電気的に接続されていることが好ましい。蓄電素子５５０１同士が電気的に接続されていることで、一つの端子部５５０４から全ての蓄電素子５５０１に充電をすることができる。

眼鏡型デバイス５５００は、表示部５５０２を有していてもよい。表示部５５０２のドライバ回路に、ＤＡＣを設けてもよいし、ＰＬＬを設けてもよい。眼鏡型デバイス５５００は、制御部５５０３を有していてもよい。制御部５５０３に、ＤＡＣ、ＡＤＣ、発振回路、ＰＬＬ、記憶装置等を設けてもよい。制御部５５０３により、蓄電素子５５０１の充放電を制御し、また表示部５５０２に表示する画像データを生成することができる。また制御部５５０３に無線通信機能を有する無線ＩＣを搭載することで、外部とデータの送受信が行える。無線ＩＣに、ＤＡＣ、ＡＤＣ、発振回路、ＰＬＬを設けてもよい。

また、図１５Ｃに示すように、表示部５５０２を有さない眼鏡型デバイス５５１０としてもよい。眼鏡型デバイス５５１０には、外付けの表示部５５１２を取り付けてもよい。眼鏡型デバイス５５１０に外付けの表示部５５１２を取り付けることで、使用者の目と表示部５５１２との距離を調整することが容易となる。眼鏡型デバイス５５１０と、外付けの表示部５５１２との間で無線通信および無線給電を行ってもよい。

（実施の形態３）
本実施の形態では、酸化物半導体、およびＯＳトランジスタ等について説明する。

＜＜ＯＳトランジスタ構成例１＞＞
図１６にＯＳトランジスタの構成の一例を示す。図１６ＡはＯＳトランジスタの構成の一例を示す上面図である。図１６Ｂは、ｙ１−ｙ２線断面図であり、図１６Ｃはｘ１−ｘ２線断面図であり、図１６Ｄはｘ３−ｘ４線断面図である。ここでは、ｙ１−ｙ２線の方向をチャネル長方向と、ｘ１−ｘ２線方向をチャネル幅方向と呼称する場合がある。よって、図１６Ｂは、ＯＳトランジスタのチャネル長方向の断面構造を示す図になり、図１６Ｃおよび図１６Ｄは、ＯＳトランジスタのチャネル幅方向の断面構造を示す図になる。なお、デバイス構造を明確にするため、図１６Ａでは、一部の構成要素が省略されている。

ＯＳトランジスタ５０１は絶縁表面に形成される。ここでは、絶縁層５１１上に形成されている。絶縁層５１１は基板５１０表面に形成されている。ＯＳトランジスタ５０１は、絶縁層５１４および絶縁層５１５に覆われている。なお、絶縁層５１４および５１５をＯＳトランジスタ５０１の構成要素とみなすこともできる。ＯＳトランジスタ５０１は、絶縁層５１２、絶縁層５１３、酸化物半導体（ＯＳ）層５２１−５２３、導電層５３０、導電層５４１、および導電層５４２を有する。ここでは、ＯＳ層５２１、ＯＳ層５２２およびＯＳ層５２３をまとめてＯＳ層５２０と呼称する。

絶縁層５１３はゲート絶縁層として機能する領域を有する。導電層５３０はゲート電極として機能する。導電層５３１はバックゲート電極として機能する。導電層５３１に、一定の電位を供給してもよいし、導電層５３０と同じ電位や同じ信号を供給してもよいし、異なる電位や異なる信号を供給してもよい。導電層５４１および導電層５４２は、それぞれ、ソース電極またはドレイン電極として機能する。

図１６Ｂ、Ｃ示すように、ＯＳ層５２０は、ＯＳ層５２１、ＯＳ層５２２、ＯＳ層５２３の順に積層している部分を有する。絶縁層５１３はこの積層部分を覆っている。導電層５３１は絶縁層５１３を介して積層部分と重なる。導電層５４１および導電層５４２は、ＯＳ層５２１およびＯＳ５２３とでなる積層上に設けられており、それぞれ、積層上面、および積層のチャネル長方向の側面と接している。また図１６の例では、導電層５４１、５４２は絶縁層５１２とも接している。ＯＳ層５２３は、ＯＳ層５２１、５２２、および導電層５４１、５４２を覆うように形成されている。ＯＳ層５２３の下面はＯＳ層５２２の上面と接している。

ＯＳ層５２０において、絶縁層５１３を介して、ＯＳ層５２１−５２３の積層部分のチャネル幅方向を取り囲むように、導電層５３０が形成されている（図１６Ｃ参照）。このため、この積層部分には、垂直方向からのゲート電界と、側面方向からのゲート電界も印加される。ＯＳトランジスタ５０１において、ゲート電界とは、導電層５３１（ゲート電極層）に印加される電圧により形成される電界のことをいう。よって、ゲート電界によって、ＯＳ層５２１−５２３の積層部分全体を電気的に取り囲むことができるので、ＯＳ層５２２の全体に（バルク）にチャネルが形成される場合がある。そのため、ＯＳトランジスタ５０１は良好なオン電流特性を有することができる。

本明細書では、このようにゲート電界によって半導体を電気的に取り囲むことができるトランジスタの構造を”ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）”構造と呼ぶ。ＯＳトランジスタ５０１は、ｓ−ｃｈａｎｎｅｌ構造である。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、導通状態でのドレイン電流（オン電流）を高くすることができる。

ＯＳトランジスタ５０１をｓ−ｃｈａｎｎｅｌ構造とすることで、ＯＳ層５２２の側面に対してもゲート電界を印加できるので、チャネル形成領域の制御がしやすくなる。導電層５３０がＯＳ層５２２の下方まで伸び、ＯＳ層５２１の側面と対向している構造では、さらに制御性が優れ、好ましい。その結果、ＯＳトランジスタ５０１のサブスレッショルドスイング値（Ｓ値ともいう。）を小さくすることができ、短チャネル効果を抑制することができる。従って、微細化に適した構造である。

図１６に示すＯＳトランジスタ５０１のように、ＯＳトランジスタを立体的なデバイス構造とすることで、チャネル長を１００ｎｍ未満にすることができるＯＳトランジスタを微細化することで、回路面積が小さくできる。ＯＳトランジスタのチャネル長は、６５ｎｍ未満とすることが好ましく、３０ｎｍ以下または２０ｎｍ以下がより好ましい。

トランジスタのゲートとして機能する導電体をゲート電極、トランジスタのソースとして機能する導電体をソース電極、トランジスタのドレインとして機能する導電体をドレイン電極、トランジスタのソースとして機能する領域をソース領域、トランジスタのドレインとして機能する領域をドレイン領域、と呼ぶ。本明細書では、ゲート電極をゲート、ドレイン電極またはドレイン領域をドレイン、ソース電極またはソース領域をソース、と記す場合がある。

チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。

チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。

なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。

ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。

そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。

なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。

＜基板＞
基板５１０は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、ＯＳトランジスタ５０１の導電層５３０、導電層５４１、および導電層５４２の一つは、上記の他のデバイスと電気的に接続されていてもよい。

＜下地絶縁膜＞
絶縁層５１１は、基板５１０からの不純物の拡散を防止する役割を有する。絶縁層５１２はＯＳ層５２０に酸素を供給する役割を有することが好ましい。したがって、絶縁層５１２は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。例えば、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）において、膜の表面温度が１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲における酸素分子の放出量が１．０×１０^１８［分子／ｃｍ^３］以上である膜とする。基板５１０が他のデバイスが形成された基板である場合、絶縁層５１１は、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。

絶縁層５１１、５１２は、酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル、窒化シリコン、窒化酸化シリコン、窒化酸化アルミニウムなどの絶縁材料、またはこれらの混合材料を用いて形成することができる。なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い材料であり、窒化酸化物とは、酸素よりも窒素の含有量が多い材料である。

＜ゲート電極＞
導電層５３０は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）、白金（Ｐｔ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物で形成することが好ましい。

また、導電層５３０は、一層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造、Ｃｕ−Ｍｎ合金膜の単層構造、Ｃｕ−Ｍｎ合金膜上にＣｕ膜を積層する二層構造、Ｃｕ−Ｍｎ合金膜上にＣｕ膜を積層し、さらにその上にＣｕ−Ｍｎ合金膜を積層する三層構造等がある。特にＣｕ−Ｍｎ合金膜は、電気抵抗が低く、且つ、酸素を含む絶縁膜との界面に酸化マンガンを形成し、Ｃｕの拡散を防ぐことができるため好ましい。

また、導電層５３０には、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。

＜ゲート絶縁層＞
絶縁層５１３は、単層構造または積層構造の絶縁膜で形成される。絶縁層５１３には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、絶縁層５１３は上記材料の積層であってもよい。なお、絶縁層５１３に、ランタン（Ｌａ）、窒素、ジルコニウム（Ｚｒ）などを、不純物として含んでいてもよい。また、絶縁層５１１も絶縁層５１３と同様に形成することができる。絶縁層５１３は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。

酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンを用いた場合と比べて、膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。

＜ソース電極、ドレイン電極、バックゲート電極＞
導電層５４１、導電層５４２は導電層５３０と同様に作製することができる。Ｃｕ−Ｍｎ合金膜は、電気抵抗が低く、且つ、酸化物半導体膜と接して設けることで、酸化物半導体膜との界面に酸化マンガンを形成することができ、酸化マンガンの存在によりＣｕの拡散を防ぐことができる。よって、Ｃｕ−Ｍｎ合金層を導電層５４１、導電層５４２に用いることが好ましい。また、後述する導電層５３１（図１７）も、導電層５３０と同様に作製することができる。

＜保護絶縁膜＞
絶縁層５１４は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有することが好ましい。このような絶縁層５１４を設けることで、ＯＳ層５２０からの酸素の外部への拡散と、外部からＯＳ層５２０への水素、水等の入り込みを防ぐことができる。絶縁層５１４としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有する窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。

酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので絶縁層５１４に適用するのに好ましい。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製後において、トランジスタの電気特性の変動要因となる水素、水分などの不純物のＯＳ層５２０への混入防止、ＯＳ層５２０を構成する主成分材料である酸素の酸化物半導体からの放出防止、絶縁層５１２からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体中に拡散させることもできる。

＜層間絶縁膜＞
また、絶縁層５１４上には絶縁層５１５が形成されていることが好ましい。絶縁層５１５は単層構造または積層構造の絶縁膜で形成することができる。当該絶縁膜には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。

＜酸化物半導体層＞
ＯＳ層５２１−５２３の半導体材料としては、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｓｎ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ等）がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素であり、または、酸素との結合エネルギーがインジウムよりも高い元素であり、または、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、ＯＳ層５２１−５２３は、インジウムを含む酸化物層に限定されない。ＯＳ層５２１−５２３は、例えば、Ｚｎ−Ｓｎ酸化物層、Ｇａ−Ｓｎ酸化物層、Ｚｎ−Ｍｇ酸化物層等で形成することができる。また、ＯＳ層５２２は、Ｉｎ−Ｍ−Ｚｎ酸化物層で形成することが好ましい。また、ＯＳ層５２１、ＯＳ層５２３は、それぞれ、Ｇａ酸化物で形成することができる。

ＯＳ層５２２は、インジウムを含む酸化物半導体に限定されない。ＯＳ層５２２は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。

ＯＳ層５２２は、例えば、エネルギーギャップが大きい酸化物で形成するとよい。ＯＳ層５２２のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。

ＯＳ層５２２は、後述するＣＡＡＣ−ＯＳ膜であることが好ましい。酸化物半導体はＺｎを含むと結晶化しやすくなる場合があるため、ＯＳ層５２２はＺｎを含むことが好ましい。

ＯＳ層５２２とＯＳ層５２１の界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、ＯＳトランジスタ５０１の閾値電圧が変動してしまう。そのため、ＯＳ層５２１は、ＯＳ層５２２を構成する金属元素の少なくとも１つをその構成要素に含むことが好ましい。これにより、ＯＳ層５２２とＯＳ層５２３の界面には、界面準位が形成されにくくなり、ＯＳトランジスタ５０１の閾値電圧等の電気的特性のばらつきを、低減することができる。

ＯＳ層５２３は、ＯＳ層５２２を構成する金属元素を少なくとも１つをその構成要素に含むことが好ましい。これにより、ＯＳ層５２２とＯＳ層５２３との界面では、界面散乱が起こりにくくなり、キャリアの動きが阻害されにくくなるので、ＯＳトランジスタ５０１の電界効果移動度を高くすることができる。

ＯＳ層５２１、ＯＳ層５２２およびＯＳ層５２３は、少なくともインジウムを含むと好ましい。なお、ＯＳ層５２１がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。また、ＯＳ層５２２がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。また、ＯＳ層５２３がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、ＯＳ層５２３は、ＯＳ層５２１と同種の酸化物を用いても構わない。ただし、ＯＳ層５２１または／およびＯＳ層５２３がインジウムを含まなくても構わない場合がある。例えば、ＯＳ層５２１または／およびＯＳ層５２３が酸化ガリウムとすることができる。

ＯＳ層５２１−５２３のうち、ＯＳ層５２２が最もキャリア移動度が高いことが好ましい。これにより、絶縁層５１１から離間しているＯＳ層５２２にチャネルを形成することができる。

例えば、Ｉｎ−Ｍ−Ｚｎ酸化物等のＩｎを含む酸化物は、Ｉｎの含有率を高めることでキャリア移動度を高めることができる。Ｉｎ−Ｍ−Ｚｎ酸化物では主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を多くすることにより、より多くのｓ軌道が重なるため、インジウムの含有率が多い酸化物はインジウムの含有率が少ない酸化物と比較して移動度が高くなる。そのため、酸化物半導体膜にインジウムの含有量が多い酸化物を用いることで、キャリア移動度を高めることができる。

酸化物半導体膜をスパッタリング法で成膜する際には、被成膜面である基板表面の加熱、または空間加熱などの影響で、ソースとなるターゲットなどの組成と膜の組成とが異なる場合がある。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物のターゲットを用いる場合、酸化亜鉛は、酸化インジウムや酸化ガリウムなどと比べて昇華しやすいため、ソースとＩｎ−Ｇａ−Ｚｎ酸化物膜との組成のずれが生じやすい。具体的には、成膜されるＩｎ−Ｇａ−Ｚｎ酸化物膜は、Ｚｎの含有量がソースよりも少なくなる。したがって、あらかじめ組成の変化を考慮したソースを選択することが好ましい。なお、ソースと膜との組成のずれ量は、温度以外にも圧力や成膜に用いるガスなどの影響でも変化する。

ＯＳ層５２２がスパッタリング法で作製されたＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるターゲットの金属元素の原子数比Ｉｎ：Ｍ：Ｚｎは、１：１：１、３：１：２、または４：２：４．１が好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１のターゲットを用いて成膜された半導体膜に含まれる金属元素の原子数比は、およそＩｎ：Ｍ：Ｚｎ＝４：２：３である。

ＯＳ層５２１及びＯＳ層５２３がスパッタリング法で作製されたＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるターゲットの金属元素の原子数比Ｉｎ：Ｍ：Ｚｎは、１：３：２、または１：３：４が好ましい。

酸化物半導体をスパッタリング法で成膜する場合、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。スパッタリングガスは、希ガス（代表的にはアルゴン）、酸素、希ガス及び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。また、ターゲットは、形成する金属酸化物の組成にあわせて、適宜選択すればよい。

高純度真性または実質的に高純度真性である酸化物半導体膜を得るためには、チャンバー内を高真空排気するのみならずスパッタガスの高純度化も必要である。スパッタガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下、より好ましくは−１２０℃以下にまで高純度化したガスを用いることで酸化物半導体に水分等が取り込まれることを可能な限り防ぐことができる。

＜エネルギーバンド構造＞
次に、ＯＳ層５２１、ＯＳ層５２２、およびＯＳ層５２３の積層により構成されるＯＳ層５２０の機能およびその効果について、図２２Ｂに示すエネルギーバンド構造図を用いて説明する。図２２Ａは、ＯＳトランジスタ５０１のチャネル領域を拡大した図であり、図１６Ｂの部分拡大図である。図２２Ｂに、図２２Ａで点線ｚ１−ｚ２で示した部位（ＯＳトランジスタ５０１のチャネル形成領域）のエネルギーバンド構造を示す。以下、ＯＳトランジスタ５０１を例に説明するが、ＯＳトランジスタ５０２−５０６でも同様である。

図２２Ｂ中、Ｅｃ５１２、Ｅｃ５２１、Ｅｃ５２２、Ｅｃ５２３、Ｅｃ５１３は、それぞれ、絶縁層５１２、ＯＳ層５２１、ＯＳ層５２２、ＯＳ層５２３、絶縁層５１３の伝導帯下端のエネルギーを示している。

ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。

絶縁層５１２と絶縁層５１３は絶縁体であるため、Ｅｃ５１３とＥｃ５１２は、Ｅｃ５２１、Ｅｃ５２２、およびＥｃ５２３よりも真空準位に近い（電子親和力が小さい）。

ＯＳ層５２２は、ＯＳ層５２１およびＯＳ層５２３よりも電子親和力の大きい酸化物層である。例えば、ＯＳ層５２２として、ＯＳ層５２１およびＯＳ層５２３よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。

ＯＳトランジスタ５０１のゲート（導電層５３０）に電圧を印加すると、ＯＳ層５２１、ＯＳ層５２２、ＯＳ層５２３のうち、電子親和力が大きいＯＳ層５２２にチャネルが形成される。

インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、ＯＳ層５２３がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。

また、Ｅｃ５２１は、Ｅｃ５２２よりも真空準位に近い。具体的には、Ｅｃ５２１は、Ｅｃ５２２よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近いことが好ましい。

また、Ｅｃ５２３は、Ｅｃ５２２よりも真空準位に近い。具体的には、Ｅｃ５２３は、Ｅｃ５２２よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近いことが好ましい。

また、ＯＳ層５２１とＯＳ層５２２との間にはＯＳ層５２１とＯＳ層５２２の混合領域が存在する場合がある。また、ＯＳ層５２３とＯＳ層５２２との間にはＯＳ層５２３とＯＳ層５２２の混合領域が存在する場合がある。混合領域は、界面準位密度が低くなるため、ＯＳ層５２１−５２３の積層体（ＯＳ層５２０）は、それぞれの界面近傍においてエネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。

このようなエネルギーバンド構造を有するＯＳ層５２０において、電子はＯＳ層５２２を主として移動することになる。そのため、ＯＳ層５２１と絶縁層５１２との界面に、または、ＯＳ層５２３と絶縁層５１３との界面に準位が存在したとしても、これらの界面準位により、ＯＳ層５２０中を移動する電子の移動が阻害されにくくなるため、ＯＳトランジスタ５０１のオン電流を高くすることができる。

また、図２２Ｂに示すように、ＯＳ層５２１と絶縁層５１２の界面近傍、およびＯＳ層５２３と絶縁層５１３の界面近傍には、それぞれ、不純物や欠陥に起因したトラップ準位Ｅｔ５０２が形成され得るものの、ＯＳ層５２１、およびＯＳ層５２３があることにより、ＯＳ層５２２とトラップ準位Ｅｔ５０２とを遠ざけることができる。ＯＳトランジスタ５０１は、チャネル幅方向において、ＯＳ層５２２の上面と側面がＯＳ層５２３と接し、ＯＳ層５２２の下面がＯＳ層５２１と接して形成されている（図１６Ｃ参照）。このように、ＯＳ層５２２をＯＳ層５２１とＯＳ層５２３で覆う構成とすることで、トラップ準位Ｅｔ５０２の影響をさらに低減することができる。

ただし、Ｅｃ５２１またはＥｃ５２３と、Ｅｃ５２２とのエネルギー差が小さい場合、ＯＳ層５２２の電子が該エネルギー差を越えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、絶縁膜の界面にマイナスの固定電荷が生じ、トランジスタの閾値電圧はプラス方向にシフトしてしまう。従って、Ｅｃ５２１、およびＥｃ５２３と、Ｅｃ５２２とのエネルギー差を、それぞれ０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすると、ＯＳトランジスタ５０１の閾値電圧の変動が低減され、ＯＳトランジスタ５０１の電気特性を良好なものとすることができるため、好ましい。

トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることができる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定される。電子の移動は、例えば、チャネル領域の物理的な凹凸が大きい場合にも阻害される。または、チャネル領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。

ＯＳトランジスタ５０１のオン電流を高くするためには、例えば、ＯＳ層５２２の上面または下面（被形成面、ここではＯＳ層５２１）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ−Ｖは、エスアイアイ・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ−５００などを用いて測定することができる。

例えば、ＯＳ層５２２が酸素欠損（Ｖ_Ｏとも表記。）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をＶ_ＯＨと表記する場合がある。Ｖ_ＯＨは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、ＯＳ層５２２中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。例えば、ＯＳ層５２２のある深さにおいて、または、ＯＳ層５２２のある領域において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される水素濃度は、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。

ＯＳ層５２２の酸素欠損を低減するために、例えば、絶縁膜５１２に含まれる過剰酸素を、ＯＳ層５２１を介してＯＳ層５２２まで移動させる方法などがある。この場合、ＯＳ層５２１は、酸素透過性を有する層（酸素を通過または透過させる層）であることが好ましい。

ＯＳトランジスタ５０１がｓ−ｃｈａｎｎｅｌ構造を有する場合、ＯＳ層５２２の全体にチャネルが形成される。したがって、ＯＳ層５２２が厚いほどチャネル領域は大きくなる。即ち、ＯＳ層５２２が厚いほど、トランジスタのオン電流を高くすることができる。例えば２０ｎｍ以上、または４０ｎｍ以上、または６０ｎｍ以上、または１００ｎｍ以上の厚さの領域を有するＯＳ層５２２とすればよい。ただし、半導体装置の生産性が低下する場合があるため、例えば、３００ｎｍ以下、好ましくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ以下の厚さの領域を有するＯＳ層５２２とすればよい。

また、トランジスタのオン電流を高くするためには、ＯＳ層５２３の厚さは小さいほど好ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有するＯＳ層５２３とすればよい。一方、ＯＳ層５２３は、ＯＳ層５２２へ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、ＯＳ層５２３は、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有するＯＳ層５２３とすればよい。また、ＯＳ層５２３は、絶縁膜５１２などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。

また、信頼性を高くするためには、ＯＳ層５２１は厚く、ＯＳ層５２３は薄いことが好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有するＯＳ層５２１とすればよい。ＯＳ層５２１を厚くすることで、隣接する絶縁体とＯＳ層５２１との界面からチャネルの形成されるＯＳ層５２２までの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有するＯＳ層５２１とすればよい。

酸化物半導体をチャネルとするＯＳトランジスタに安定した電気特性を付与するには、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体のキャリア密度が、１×１０^１７／ｃｍ^３未満であること、好ましくは１×１０^１５／ｃｍ^３未満であること、さらに好ましくは１×１０^１３／ｃｍ^３未満であることを指す。

また、酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、ＯＳ層５２１、ＯＳ層５２２およびＯＳ層５２３の層中や、それぞれの界面において不純物濃度を低減させることが好ましい。

酸化物半導体を真性または実質的に真性とするためには、ＳＩＭＳ分析において、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、シリコン濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。また、水素濃度は、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。また、窒素濃度は、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

また、酸化物半導体が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体の結晶性を低下させることがある。酸化物半導体の結晶性を低下させないためには、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、シリコン濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする部分を有していればよい。また、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、炭素濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする部分を有していればよい。

また、上述のように高純度化された酸化物半導体をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を数ｙＡ／μｍから数ｚＡ／μｍにまで低減することが可能となる。

図１６は、ＯＳ層５２０が３層構造の例であるが、これに限定されない。例えば、ＯＳ層５２０をＯＳ層５２１またはＯＳ層５２３のない２層構造とすることができる。または、ＯＳ層５２１の上もしくは下、またはＯＳ層５２３上もしくは下に、ＯＳ層５２１、ＯＳ層５２２およびＯＳ層５２３として例示した酸化物半導体層のいずれか一を有する４層構造とすることもできる。または、ＯＳ層５２０の任意の層の間、ＯＳ層５２０の上、ＯＳ層５２０の下のいずれか二箇所以上に、ＯＳ層５２１―５２３として例示した酸化物半導体層を一または複数を設けて、ｎ層構造（ｎは５以上の整数）とすることもできる。

＜＜ＯＳトランジスタの構成例２＞＞
図１７に示すＯＳトランジスタ５０２は、ＯＳトランジスタ５０１の変形例である。図１７ＡはＯＳトランジスタ５０２の上面図である。図１７Ｂはｙ１−ｙ２線断面図であり、図１７Ｃは、ｘ１−ｘ２線断面図であり、図１７Ｄはｘ３−ｘ４線断面図である。なお、デバイス構造を明確にするため、図１７Ａでは一部の構成要素が省略されている。

図１７に示すＯＳトランジスタ５０２も、ＯＳトランジスタ５０１と同様に、ｓ−ｃｈａｎｎｅｌ構造である。ＯＳトランジスタ５０２は、導電層５４１および導電層５４２の形状、および絶縁層５１１上に導電層５３１が設けられていることが、ＯＳトランジスタ５０１と異なる。

ＯＳトランジスタ５０２の導電層５４１および導電層５４２は、ＯＳ層５２１とＯＳ層５２２との積層を形成するために使用されるハードマスクから作製されている。そのため、導電層５４１および導電層５４２は、ＯＳ層５２１およびＯＳ層５２２の側面に接する領域を有していない（図１７Ｄ）。

例えば、次のような工程を経て、ＯＳ層５２１、５２２、導電層５４１、５４２を作製することができる。ＯＳ層５２１、５２２を構成する２層の酸化物半導体膜を形成する。酸化物半導体膜上に、単層または積層の導電膜を形成する。この導電膜をエッチングしてハードマスクを形成する。このハードマスクを用いて、２層の酸化物半導体膜をエッチングして、ＯＳ層５２１とＯＳ層５２２の積層を形成する。次に、ハードマスクをエッチングして、導電層５４１および導電層５４２を形成する。

導電層５３１は、ＯＳトランジスタ５０２のバックゲート電極として機能させることができる。図１７に示すＯＳトランジスタ５０１や後述するＯＳトランジスタ５０３−５０６（図１８−図２１）にも、導電層５３１を設けることができる。

導電層５３０（ゲート電極）には信号ｓａが、導電層５３１（バックゲート電極）には固定電位Ｖｂが与えられてもよい。また、導電層５３０には信号ｓａが、導電層５３１には信号ｓｂが与えられてもよい。また、導電層５３０には固定電位Ｖａが、導電層５３１には固定電位Ｖｂが与えられてもよい。

＜＜ＯＳトランジスタの構成例３、４＞＞
図１８に示すＯＳトランジスタ５０３は、ＯＳトランジスタ５０１の変形例であり、図１９に示すＯＳトランジスタ５０４は、ＯＳトランジスタ５０２の変形例である。ＯＳトランジスタ５０３およびＯＳトランジスタ５０４では、導電層５３０をマスクに用いて、ＯＳ層５２３および絶縁層５１３がエッチングされている。そのため、ＯＳ層５２３および絶縁層５１３の端部は導電層５３０の端部とほぼ一致することになる。

＜＜ＯＳトランジスタの構成例５、６＞＞
図２０に示すＯＳトランジスタ５０５は、ＯＳトランジスタ５０１の変形例であり、図２１に示すＯＳトランジスタ５０６は、ＯＳトランジスタ５０２の変形例である。ＯＳトランジスタ５０５およびＯＳトランジスタ５０６は、それぞれ、ＯＳ層５２３と導電層５４１との間に層５５１を有し、ＯＳ層５２３と導電層５４２との間に層５５２を有する。

層５５１、５５２は、例えば、透明導電体、酸化物半導体、窒化物半導体または酸化窒化物半導体でなる層で形成することができる。層５５１、５５２は、ｎ型の酸化物半導体層で、または、導電層５４１、５４２よりも抵抗が高い導電体層で、形成することができる。例えば、層５５１、層５５２は、インジウム、スズおよび酸素を含む層、インジウムおよび亜鉛を含む層、インジウム、タングステンおよび亜鉛を含む層、スズおよび亜鉛を含む層、亜鉛およびガリウムを含む層、亜鉛およびアルミニウムを含む層、亜鉛およびフッ素を含む層、亜鉛およびホウ素を含む層、スズおよびアンチモンを含む層、スズおよびフッ素を含む層またはチタンおよびニオブを含む層などを用いればよい。例示したこれらの層は水素、炭素、窒素、シリコン、ゲルマニウムまたはアルゴンの１または複数を含んでも構わない。

層５５１、５５２は、可視光線を透過する性質を有しても構わない。または、層５５１、５５２は、可視光線、紫外線、赤外線もしくはＸ線を、反射もしくは吸収することで透過させない性質を有しても構わない。このような性質を有することで、迷光によるトランジスタの電気特性の変動を抑制できる場合がある。

また、層５５１、５５２は、ＯＳ層５２３との間にショットキー障壁を形成しない層を用いると好ましい。こうすることで、ＯＳトランジスタ５０５、５０６のオン特性を向上させることができる。

層５５１、５５２は、導電層５４１、５４２よりも高抵抗の層とすることが好ましい。また、層５５１、５５２は、トランジスタのチャネル抵抗よりも低抵抗であることが好ましい。例えば、層５５１、５５２の抵抗率を、０．１Ωｃｍ以上１００Ωｃｍ以下、０．５Ωｃｍ以上５０Ωｃｍ以下、または１Ωｃｍ以上１０Ωｃｍ以下とすればよい。層５５１、５５２の抵抗率を上述の範囲とすることにより、チャネルとドレインとの境界部における電界集中を緩和することができる。これにより、トランジスタの電気特性の変動を低減することができる。また、ドレインから生じる電界に起因したパンチスルー電流を低減することができる。そのため、チャネル長の短いトランジスタにおいても飽和特性を良好にすることができる。なお、動作中にソースとドレインとが入れ替わらない回路構成であれば、層５５１または層５５２のいずれか一方のみ（例えば、ドレイン側）を設けるほうが好ましい場合がある。

＜＜酸化物半導体膜＞＞
以下に、酸化物半導体膜について説明する。なお、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。また、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに分けられる。または、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けられる。

非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体などがある。

＜ＣＡＡＣ−ＯＳ膜＞
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。

透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、閾値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。

また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

＜微結晶酸化物半導体膜＞
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。

ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。

ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。

＜非晶質酸化物半導体膜＞
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。

非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。

非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。

なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。

ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。

ａ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ_４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ_４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ_４の結晶のａ−ｂ面に対応する。

酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ−ｌｉｋｅ ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１００％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。

上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ_４の密度は６．３５７ｇ／ｃｍ^３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ ＯＳ膜の密度は５．０ｇ／ｃｍ^３以上５．９ｇ／ｃｍ^３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は５．９ｇ／ｃｍ^３以上６．３ｇ／ｃｍ^３未満となる。

なお、同じ組成の単結晶酸化物半導体膜が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶酸化物半導体膜を組み合わせることにより、所望の組成の単結晶酸化物半導体膜に相当する膜密度を算出することができる。例えば、所望の組成の単結晶酸化物半導体膜の膜密度は、組成の異なる単結晶酸化物半導体膜の組み合わせる割合を考慮して加重平均を算出することで、得ることができる。ただし、膜密度は、可能な限り少ない種類の単結晶酸化物半導体膜を組み合わせて算出することが好ましい。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層であってもよい。

＜＜成膜方法＞＞
半導体装置を構成する絶縁膜、導電膜、半導体膜等の成膜方法としては、スパッタ法や、プラズマＣＶＤ法が代表的である。その他の方法、例えば、熱ＣＶＤ法により形成すること可能である。熱ＣＶＤ法として、例えば、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使用することができる。

熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。

また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り換えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。

ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された導電膜や半導体膜を形成することができ、例えば、ＩｎＧａＺｎＯ_Ｘ（Ｘ＞０）膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いることができる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ_３）_３である。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ_３）_３である。また、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ_３）_２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ_２Ｈ_５）_３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ_２Ｈ_５）_２）を用いることもできる。

例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ_６ガスとＢ_２Ｈ_６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ_６ガスとＨ_２ガスを用いてタングステン膜を形成する。なお、Ｂ_２Ｈ_６ガスに代えてＳｉＨ_４ガスを用いてもよい。

例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯ_Ｘ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ_３）_３ガスとＯ_３ガスを順次繰り返し導入してＩｎＯ_２層を形成し、その後、Ｇａ（ＣＨ_３）_３ガスとＯ_３ガスを用いてＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ_３）_２ガスとＯ_３ガスを用いてＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａＯ_２層やＩｎＺｎＯ_２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成してもよい。なお、Ｏ_３ガスに換えてＡｒ等の不活性ガスでバブリングして得られたＨ_２Ｏガスを用いることも可能である。Ｈを含まないＯ_３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ_３）_３ガスにかえて、Ｉｎ（Ｃ_２Ｈ_５）_３ガスを用いてもよい。また、Ｇａ（ＣＨ_３）_３ガスにかえて、Ｇａ（Ｃ_２Ｈ_５）_３ガスを用いてもよい。また、Ｚｎ（ＣＨ_３）_２ガスを用いてもよい。

（実施の形態４）
本実施の形態では、半導体装置のデバイス構造について説明する。実施の形態１で述べたように、半導体装置をＳｉトランジスタとＯＳトランジスタとで構成することが可能である。このような構成例においては、ＳｉトランジスタとＯＳトランジスタを積層することで、半導体装置を小型化することが可能である。図２３を参照して、このような積層構造を有する半導体装置の構成例について説明する。

半導体装置の一例として、図３に示すＤＡＣ３を有する半導体装置のデバイス構造について説明する。図２３には、代表的に、スイッチＳＷ３［ｋ］およびバッテリＢＴ_ｋを示している。図２３は、トランジスタＭ１、トランジスタＭ３、容量素子Ｃ３およびバッテリＢＴ_ｋの断面構造を示している。なお、図２３は、半導体装置を特定の切断線で切った断面図ではなく、半導体装置の積層構造を説明するための図である。

半導体基板２２０１には、バルク型、またはＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）型の半導体基板等を用いることができる。半導体基板２２０１を構成する半導体の結晶構造は単結晶または多結晶が好ましい。半導体基板２２０１の半導体材料としては、シリコン、炭化シリコン、シリコンゲルマニウムなどが挙げられる。半導体基板を用いて形成されたトランジスタは、高速動作が容易である。なお、半導体基板２２０１にｐ型の単結晶シリコン基板を用いた場合、半導体基板２２０１の一部にｎ型を付与する不純物元素を添加してｎ型のウェルを形成し、ｎ型のウェルが形成された領域にｐ型のトランジスタを形成することも可能である。ｎ型を付与する不純物元素としては、リン（Ｐ）、砒素（Ａｓ）等を用いることができる。ｐ型を付与する不純物元素としては、ボロン（Ｂ）等を用いることができる。

ここでは、トランジスタＭ１はプレーナ型の電界効果トランジスタとしている。絶縁層２２０４は素子分離領域として機能する。トランジスタＭ１のデバイス構造は図２３の例に限定されるものではない。例えば、半導体基板の凸部を利用して作製される３Ｄトランジスタ（フィン型、トライゲート型など）とすることが可能である。

トランジスタＭ１上に、トランジスタＭ３および容量素子Ｃ３が積層されている。トランジスタＭ３は、酸化物半導体層にチャネルが形成されるＯＳトランジスタである。トランジスタＭ３は、本実施の形態で例示したＯＳトランジスタを適用することで、優れたサブスレッショルド特性を有する微細なトランジスタとすることが可能である。図２３の例では、トランジスタＭ３は、図１６に示すトランジスタ５０１と同様なデバイス構造を有する。トランジスタＭ３および容量素子Ｃ３は、それぞれ、プラグ２２０３、および配線２２０２によって、トランジスタＭ１のゲート電極と電気的に接続されている。図２３には、容量素子Ｃ３の電極と、トランジスタＭ３の電極とが一体的であり、トランジスタＭ３を覆う絶縁層が容量素子Ｃ３の誘電体としても用いられている例を示している。例えば、容量素子Ｃ３をトランジスタＭ３上に積層することもできる。

トランジスタＭ１とトランジスタＭ３との間に絶縁層２２０７が設けられている。絶縁層２２０７により、下層に水素を閉じ込めることでトランジスタＭ１の信頼性が向上することに加え、下層から上層に水素が拡散することが抑制されることでトランジスタＭ３の信頼性も同時に向上させることができる。絶縁層２２０７としては、例えば酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。

トランジスタＭ３を覆うように、絶縁層２２０８が設けられている。絶縁層２２０８には絶縁層２２０７と同様の材料を用いることができ、特に酸化アルミニウム膜を適用することが好ましい。酸化アルミニウム膜は、水素、水分などの不純物および酸素の双方に対して膜を透過させない遮断（ブロッキング）効果が高い。絶縁層２２０８に酸化アルミニウム膜を用いることで、トランジスタＭ３が有する酸化物半導体層からの酸素の脱離を防止するとともに、酸化物半導体膜への水および水素の混入を防止することができる。

配線２２０２、プラグ２２０３、および配線２１０８は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）の低抵抗材料からなる金属、もしくはこれら金属を含む合金、またはこれら金属を含む金属化合物で計背することができる。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。配線２１０８、２２０２およびプラグ２２０３は、単層でも積層でもよい。

なお、図２３において、符号及びハッチングパターンが与えられていない領域は絶縁体で構成された領域を表している。これらの領域には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。

バッテリＢＴ_ｋは固体電解質を含む全固体二次電池である。また、バッテリＢＴ_ｋは、半導体製造プロセスを用いて作製することができる。なお、半導体製造プロセスとは、成膜工程、結晶化工程、メッキ工程、洗浄工程、リソグラフィ工程、エッチング工程、研磨工程、不純物注入工程、熱処理工程など、半導体デバイスを製造するときに用いられる手法全般を表す。

バッテリＢＴ_ｋは絶縁層２２０９上に形成されている。絶縁層２２０９は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化イットリウム、酸化ガリウム、酸化ランタン、酸化セシウム、酸化タンタルまたは酸化マグネシウムの一種以上を選択して、単層または積層で用いればよい。

バッテリＢＴ_ｋがリチウムを含む場合、絶縁層２２０９はリチウムの拡散を防ぐ（ブロックする）機能を有することが好ましい。バッテリＢＴ_ｋに含まれるリチウムが、可動イオンとして半導体素子（トランジスタＭ１またはトランジスタＭ３）へ侵入すると、半導体素子の劣化を引き起こす。絶縁層２２０９がリチウムイオンをブロックすることで、信頼性の高い半導体装置を提供することができる。

バッテリＢＴ_ｋがリチウムを含む場合、絶縁層２２０９は、フッ素、塩素、臭素、ヨウ素などのハロゲンを含むことが好ましい。絶縁層２２０９がハロゲンを含むことで、アルカリ金属であるリチウムと容易に結合し、リチウムが絶縁層２２０９の中で固定化され、リチウムが絶縁層２２０９の外へ拡散することを防ぐことができる。

例えば、絶縁層２２０９として、窒化シリコンをＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で成膜した場合、原料ガス中に体積比で３％から６％、例えば５％ほどのハロゲンを含むガスを混入させておくと、得られる窒化シリコン膜中にハロゲンが取り込まれる。絶縁層２２０９に含まれるハロゲン元素は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度を、１×１０^１７ａｔｏｍｓ／ｃｍ^３以上、好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以上、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以上とする。

絶縁層２１０７は、バッテリＢＴ_ｋを保護する機能を有する。絶縁層２１０７としては、例えば樹脂（ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂など）、ガラス、アモルファス化合物、セラミックス等の絶縁性材料を用いることができる。また、樹脂の層間に、吸水層としてフッ化カルシウムなどを有する層を設けてもよい。絶縁層２１０７は、スピンコート法、インクジェット法などによって形成する事ができる。また、絶縁層２１０７は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化イットリウム、酸化ガリウム、酸化ランタン、酸化セシウム、酸化タンタルまたは酸化マグネシウムの一種以上を選択して、単層または積層で作製してもよい。

半導体装置は、バッテリＢＴ_ｋの上に、さらに半導体素子を作製してもよい、この場合、絶縁層２２０９と同様に、絶縁層２１０７にリチウムの拡散を防ぐ（ブロックする）機能を有することが好ましい。絶縁層２１０７がリチウムをブロックすることで、信頼性の高い半導体装置を提供することができる。

バッテリＢＴ_ｋの上に半導体素子を作製する場合、絶縁層２１０７は、絶縁層２２０９と同様に、フッ素、塩素、臭素、ヨウ素などのハロゲンを含むことが好ましい。絶縁層２１０７がハロゲンを含むことで、アルカリ金属であるリチウムと容易に結合し、リチウムが絶縁層２１０７の外へ拡散することを防ぐことができる。

図２３に示すＤＡＣ３において、バッテリＢＴ_ｋを含むバッテリブロックの上部に、ヒートシンク、水冷クーラー、冷却ファンなどの冷却装置を設けるよい。冷却装置を設けることで、バッテリＢＴ_ｋの発熱による、半導体装置の誤動作を防ぐことができる。バッテリＢＴ_ｋとトランジスタＭ３との間に、エアギャップ（真空層の隙間）を設けてもよい。エアギャップを設けることで、バッテリＢＴ_ｋの発熱によるスイッチＳＷ３の誤動作を防ぐことができる。

図２３の例では、バッテリＢＴ_ｋをトランジスタＭ３に積層している例を示す。半導体装置のデバイス構造はこれに限定されない。例えば、バッテリＢＴ_ｋを作製する際に、トランジスタＭ３を破壊するほどの高温な熱処理が必要な場合、バッテリＢＴ_ｋを、トランジスタＭ１とトランジスタＭ３との間に設けてもよい。

＜バッテリＢＴ_ｋの構成例＞
バッテリＢＴ_ｋは、正極集電体層２１０２、正極活物質層２１０３、固体電解質層２１０４、負極活物質層２１０５、および負極集電体層２１０６を有する。正極集電体層２１０２及び正極活物質層２１０３は正極として機能し、負極集電体層２１０６及び負極活物質層２１０５は負極として機能する。図２３の例では、負極集電体層２１０６上に、絶縁層２１０７が成膜され、絶縁層２１０７の開口部に配線２１０８が形成され、配線２１０８は負極集電体層２１０６と電気的に接続されている。正極集電体層２１０２は、配線２２０２およびプラグ２２０３によりトランジスタＭ１と電気的に接続されている。なお、回路構成等によっては、正極集電体層２１０２に接している配線を形成し、この配線とトランジスタＭ１とを電気的に接続するようにしてもよい。

また、図示していないが、固体電解質層２１０４と正極活物質層２１０３の界面、または固体電解質層２１０４と負極活物質層２１０５の界面に、リチウム層が形成されていてもよい。このリチウム層は、バッテリＢＴ_ｋにおいて、キャリアとなるリチウムを正極活物質層または負極活物質層へ供給する（プレドープともいう。）ための層である。なお、上記リチウム層は、被形成面全てに形成されていてもよい。また、リチウム層と接して、銅層またはニッケル層が形成されてもよい。該銅層またはニッケル層の形状は、リチウム層と略同一であればよい。該銅層またはニッケル層は、リチウム層から、正極活物質層または負極活物質層へリチウムのプレドープを行う際に、集電体として機能することができる。

なお、上記プレドープによってリチウム層の全てのリチウムが正極活物質層または負極活物質層へドープされてもよいし、リチウム層が残っていてもよい。このようにプレドープ後もリチウム層が残っていることによって、その後、バッテリＢＴ_ｋの充放電による不可逆容量で消失したリチウムを補充するために用いることができる。

正極集電体層２１０２、正極活物質層２１０３、負極活物質層２１０５および負極集電体層２１０６は、スパッタリング法、ＣＶＤ法、ナノインプリント法、蒸着法などにより形成することができる。スパッタリング法を用いた場合、ＲＦ電源ではなくＤＣ電源を用いて成膜することが好ましい。ＤＣ電源を用いたスパッタリング法は、成膜レートが大きく、そのためタクトが短くなり、好ましい。正極集電体層２１０２、正極活物質層２１０３、負極活物質層２１０５および負極集電体層２１０６の膜厚は、例えば１００ｎｍ以上１００μｍ以下とすればよい。

正極集電体層２１０２は、チタン（Ｔｉ）、アルミニウム（Ａｌ）、金（Ａｕ）および白金（Ｐｔ）の一種以上を選択して、単層または積層で用いればよい。また、上記金属の合金またはこれらを主成分とする化合物を含む導電膜を、単層または積層で用いてもよい。

正極活物質層２１０３は、コバルト酸リチウム、リン酸鉄リチウム、マンガン酸リチウム、ニッケル酸リチウムおよび酸化バナジウムの一種以上を選択して、単層または積層で用いればよい。

また正極活物質層２１０３はオリビン型構造のリチウム含有複合リン酸塩を用いることができる。リチウム含有複合リン酸塩（一般式ＬｉＭＰＯ_４（Ｍは、Ｆｅ（ＩＩ）、Ｍｎ（ＩＩ）、Ｃｏ（ＩＩ）、Ｎｉ（ＩＩ）の一以上））の代表例としては、ＬｉＦｅＰＯ_４、ＬｉＮｉＰＯ_４、ＬｉＣｏＰＯ_４、ＬｉＭｎＰＯ_４、ＬｉＦｅ_ａＮｉ_ｂＰＯ_４、ＬｉＦｅ_ａＣｏ_ｂＰＯ_４、ＬｉＦｅ_ａＭｎ_ｂＰＯ_４、ＬｉＮｉ_ａＣｏ_ｂＰＯ_４、ＬｉＮｉ_ａＭｎ_ｂＰＯ_４（ａ＋ｂは１以下、０＜ａ＜１、０＜ｂ＜１）、ＬｉＦｅ_ｃＮｉ_ｄＣｏ_ｅＰＯ_４、ＬｉＦｅ_ｃＮｉ_ｄＭｎ_ｅＰＯ_４、ＬｉＮｉ_ｃＣｏ_ｄＭｎ_ｅＰＯ_４（ｃ＋ｄ＋ｅは１以下、０＜ｃ＜１、０＜ｄ＜１、０＜ｅ＜１）、ＬｉＦｅ_ｆＮｉ_ｇＣｏ_ｈＭｎ_ｉＰＯ_４（ｆ＋ｇ＋ｈ＋ｉは１以下、０＜ｆ＜１、０＜ｇ＜１、０＜ｈ＜１、０＜ｉ＜１）等がある。

正極活物質層２１０３、及び負極活物質層２１０５は、必要に応じて、活物質の密着性を高めるための結着剤（バインダ）を有してもよい。

バインダとしては、例えば水溶性の高分子を含むことが好ましい。水溶性の高分子としては、例えば多糖類などを用いることができる。多糖類としては、カルボキシメチルセルロース（ＣＭＣ）、メチルセルロース、エチルセルロース、ヒドロキシプロピルセルロースおよびジアセチルセルロース、再生セルロースなどのセルロース誘導体や、澱粉、などを用いることができる。

また、バインダとしては、スチレン−ブタジエンゴム（ＳＢＲ）、スチレン・イソプレン・スチレンゴム、アクリロニトリル・ブタジエンゴム、ブタジエンゴム、エチレン・プロピレン・ジエン共重合体などのゴム材料を用いることが好ましい。これらのゴム材料は、前述の水溶性高分子と併用して用いると、さらに好ましい。

または、バインダとしては、ポリスチレン、ポリアクリル酸メチル、ポリメタクリル酸メチル（ＰＭＭＡ）、ポリアクリル酸ナトリウム、ポリビニルアルコール（ＰＶＡ）、ポリエチレンオキシド（ＰＥＯ）、ポリプロピレンオキシド、ポリイミド、ポリ塩化ビニル、ポリテトラフルオロエチレン、ポリエチレン、ポリプロピレン、イソブチレン、ポリエチレンテレフタレート、ナイロン、ポリフッ化ビニリデン（ＰＶｄＦ）、ポリアクリロニトリル（ＰＡＮ）、等の材料を用いることが好ましい。バインダは上記のうち二種類以上を組み合わせて使用してもよい。

また、正極活物質層２１０３、及び負極活物質層２１０５は、活物質層の導電性を高めるための導電助剤等を有してもよい。導電助剤としては、例えば天然黒鉛、メソカーボンマイクロビーズ等の人造黒鉛、炭素繊維などを用いることができる。炭素繊維としては、例えばメソフェーズピッチ系炭素繊維、等方性ピッチ系炭素繊維等の炭素繊維を用いることができる。また炭素繊維として、カーボンナノファイバーやカーボンナノチューブなどを用いることができる。カーボンナノチューブは、例えば気相成長法などで作製することができる。また、導電助剤として、例えばカーボンブラック（アセチレンブラック（ＡＢ）など）又はグラフェンなどの炭素材料を用いることができる。また、例えば、銅、ニッケル、アルミニウム、銀、金などの金属粉末や金属繊維、導電性セラミックス材料等を用いることができる。

薄片状のグラフェンは、高い導電性を有するという優れた電気特性、及び柔軟性並びに機械的強度という優れた物理特性を有する。そのため、グラフェンを、導電助剤として用いることにより、活物質同士の接触点や、接触面積を増大させることができる。

なお、本明細書において、グラフェンは、単層のグラフェン、又は２層以上１００層以下の多層グラフェンを含む。単層グラフェンとは、π結合を有する１原子層の炭素分子のシートのことをいう。また、酸化グラフェンとは、上記グラフェンが酸化された化合物のことをいう。なお、酸化グラフェンを還元してグラフェンを形成する場合、酸化グラフェンに含まれる酸素は全て脱離されずに、一部の酸素はグラフェンに残存する。酸素がグラフェンに含まれる場合、酸素の割合は、ＸＰＳ（Ｘ線光電子分光法）で測定した場合にグラフェン全体の２ａｔｏｍｉｃ％以上１１ａｔｏｍｉｃ％以下、好ましくは３ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下である。

また、必要に応じて、固体電解質層の中に、正極と負極が短絡しないように、セパレータを設けてもよい。セパレータは、空孔が設けられた絶縁体を用いることが好ましい。例えば、セルロース、ガラス繊維、セラミックス、或いはナイロン（ポリアミド）、ビニロン（ポリビニルアルコール系繊維）、ポリエステル、アクリル、ポリオレフィン、ポリウレタンを用いた合成繊維等で形成されたものを用いることができる。

固体電解質層２１０４は、スパッタ法、蒸着法、ＣＶＤ法で形成することのできる無機系固体電解質を用いる。無機系固体電解質は、硫化物系固体電解質や酸化物系固体電解質を用いることができる。

硫化物系固体電解質としては、例えば、Ｌｉ_７Ｐ_３Ｓ_１１、Ｌｉ_３．２５Ｐ_０．９５Ｓ_４、Ｌｉ_１０ＧｅＰ_２Ｓ_１２、Ｌｉ_３．２５Ｇｅ_０．２５Ｐ_０．７５Ｓ_４、Ｌｉ_２Ｓ−Ｐ_２Ｓ_５、Ｌｉ_２Ｓ−ＧｅＳ_２、Ｌｉ_２Ｓ−ＳｉＳ_２−Ｌｉ_３ＰＯ_４、Ｌｉ_２Ｓ−ＳｉＳ_２−Ｇａ_２Ｓ_３、Ｌｉ_２Ｓ−ＳｉＳ_２−Ｌｉ_４ＳｉＯ_４、ＬｉＩ−Ｌｉ_２Ｓ−Ｐ_２Ｓ_５、ＬｉＩ−Ｌｉ_２Ｓ−Ｂ_２Ｓ_３、ＬｉＩ−Ｌｉ_２Ｓ−ＳｉＳ_２、等のリチウム複合硫化物材料が挙げられる。

また、酸化物系固体電解質としては、Ｌｉ_１．３Ａｌ_０．３Ｔｉ_１．７（ＰＯ_４）_３、Ｌｉ_１．０７Ａｌ_０．６９Ｔｉ_１．４６（ＰＯ_４）_３、Ｌｉ_４ＳｉＯ_４−Ｌｉ_３ＢＯ_３、Ｌｉ_２．９ＰＯ_３．３Ｎ_０．４６、Ｌｉ_３．６Ｓｉ_０．６Ｐ_０．４Ｏ_４、Ｌｉ_１．５Ａｌ_０．５Ｇｅ_１．６（ＰＯ_４）_３、Ｌｉ_２Ｏ、Ｌｉ_２ＣＯ_３、Ｌｉ_２ＭｏＯ_４、Ｌｉ_３ＰＯ_４、Ｌｉ_３ＶＯ_４、Ｌｉ_４ＳｉＯ_４、ＬＬＴ（Ｌａ_{２／３−ｘ}Ｌｉ_３ｘＴｉＯ_３）、ＬＬＺ（Ｌｉ_７Ｌａ_３Ｚｒ_２Ｏ_１２）等のリチウムと酸素を有する化合物が挙げられる。

また、固体電解質層２１０４には、塗布法等により形成するＰＥＯ（ポリエチレンオキシド）等の高分子系固体電解質を用いてもよい。さらに、上述した無機系固体電解質と高分子系固体電解質を含む複合的な固体電解質を用いてもよい。

負極活物質層２１０５は、炭素（Ｃ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、アルミニウム（Ａｌ）、リチウム（Ｌｉ）、チタン酸リチウム、ニオブ酸リチウム、酸化ニオブ、酸化タンタル、酸化ケイ素の一種以上を選択して、単層または積層で用いればよい。

負極集電体層２１０６は、チタン（Ｔｉ）、銅（Ｃｕ）、ステンレス、鉄（Ｆｅ）、金（Ａｕ）、白金（Ｐｔ）およびニッケル（Ｎｉ）の一種以上を選択して、単層または積層で用いればよい。また、上記金属の合金またはこれらを主成分とする化合物を含む導電膜を、単層または積層で用いてもよい。

なお、図２３に示すバッテリＢＴ_ｋにおいて、正極と負極の上下関係を入れ替えてもよい。つまり、下から順に、負極集電体層２１０６、負極活物質層２１０５、固体電解質層２１０４、正極活物質層２１０３、正極集電体層２１０２を作製してもよい。

例えば、正極活物質層２１０３に膜厚が１μｍのＬｉＦｅＰＯ_４を用いた場合、バッテリＢＴ_ｋの容量を計算すると、およそ６０μＡｈ／ｃｍ^２の容量が得られる。例えば、正極活物質層２１０３に膜厚が１μｍのＬｉＣｏＯ_２を用いた場合、バッテリＢＴ_ｋの容量を計算すると、およそ７０μＡｈ／ｃｍ^２の容量が得られる。例えば、正極活物質層２１０３に膜厚が１μｍのＬｉＭｎ_２Ｏ_４を用いた場合、バッテリＢＴ_ｋの容量を計算すると、およそ６０μＡｈ／ｃｍ^２の容量が得られる。

上掲の容量の値は、負極活物質にリチウムを仮定し、それぞれの正極活物質の理論容量値（ＬｉＦｅＰＯ_４は１７０ｍＡｈ／ｇ、ＬｉＣｏＯ_２は１３７ｍＡｈ／ｇ、ＬｉＭｎ_２Ｏ_４は１４８ｍＡｈ／ｇ）を用いて、求めたものである。

本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。

ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。

ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。

例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。

例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。

または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。

なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

３５、４２ 回路ブロック
２１０２ 正極集電体層
２１０３ 正極活物質層
２１０４ 固体電解質層
２１０５ 負極活物質層
２１０６ 負極集電体層
２１０７ 絶縁層
２１０８ 配線

Claims (6)

1. 第１ノードと、
   第２ノードと、
   第１段乃至第ｎ段（ｎは２以上の整数）の蓄電素子と、
   第１段乃至第ｎ段のスイッチと、
   を有し、
   前記第１段乃至前記第ｎ段の蓄電素子の容量は互いに異なり、
   前記第１段乃至前記第ｎ段の蓄電素子は、前記第１ノードと前記第２ノード間に電気的に並列に接続され、
   第ｋ段（ｋは１以上ｎ以下の整数）の蓄電素子の第１端子は、第ｋ段のスイッチを介して前記第１ノードと電気的に接続され、
   前記第１段乃至第ｎ段のスイッチは、それぞれ、第１乃至第ｎ信号によって導通状態が制御され、
   前記第１ノードは、第１のスイッチ及び負荷を介して低電源電圧源と接続され、
   前記第１ノードは、第２のスイッチを介して電圧源と接続され、
   動作時に、前記第１のスイッチを導通状態とするとともに前記第２のスイッチを非導通状態とし、または、前記第１のスイッチを非導通状態とするとともに前記第２のスイッチを非導通状態とし、デジタル信号をアナログ電流に変換し、
   充電時に前記第１のスイッチを非導通状態にするとともに前記第２のスイッチを導通状態とし、蓄電素子を充電する、半導体装置。
2. 請求項１において、
   前記第ｋ段のスイッチは、第１トランジスタ、第２トランジスタおよび容量素子を有し、
   前記第ｋ段のスイッチにおいて、
   前記第１トランジスタの第１端子は、前記第ｋ段の蓄電素子の第１端子と電気的に接続され、
   前記第１トランジスタの第２端子は、前記第１ノードと電気的に接続され、
   前記第１トランジスタのゲートは、前記容量素子と電気的に接続され、
   前記第２トランジスタの第１端子には、第ｋ信号が入力され、
   前記第２トランジスタの第２端子は、前記第１トランジスタのゲートと電気的に接続され、
   前記第１段乃至第ｎ段のスイッチのそれぞれの第２トランジスタは、共有の信号により導通状態が制御される半導体装置。
3. ｑ段（ｑは奇数、かつ、１より大きくｎより小さい）のインバータ回路を有し、
   前記ｑ段のインバータ回路は直列に電気的に接続され、
   前記ｑ段のインバータ回路の電源電圧の入力ノードに、それぞれ、請求項１または請求項２に記載の半導体装置が電気的に接続されている発振回路。
4. 請求項３に記載の発振回路を有する位相同期回路。
5. メモリセルアレイと、
   前記メモリセルアレイを駆動する行ドライバ回路および列ドライバ回路と、を有し、
   前記列ドライバ回路は、請求項１または請求項２に記載の半導体装置を有する記憶装置。
6. 請求項１または請求項２に記載の半導体装置と、
   表示装置、タッチパネル、マイク、スピーカー、操作キー、および筐体の少なくとも一と、を有する電子機器。

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