TWI730091B - 半導體裝置 - Google Patents

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TWI730091B
TWI730091B TW106114832A TW106114832A TWI730091B TW I730091 B TWI730091 B TW I730091B TW 106114832 A TW106114832 A TW 106114832A TW 106114832 A TW106114832 A TW 106114832A TW I730091 B TWI730091 B TW I730091B
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岡本佑樹
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日商半導體能源研究所股份有限公司
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Abstract

本發明的目的是提供一種可以減小佈局面積的電壓控制振盪器。本發明的一個實施方式是一種半導體裝置，該半導體裝置包括第一電路及第二電路，上述第一電路具有保持第一電位的功能、以及控制根據基於上述第一電位的第二電位供應到上述第二電路的第三電位的位準的功能，上述第二電路具有基於輸入到第二電路的第一信號輸出第二信號的功能，從上述第二電路被輸入第一信號到上述第二電路輸出上述第二信號的延遲時間根據上述第三電位而決定。

Description

半導體裝置
本發明的一個實施方式係關於一種電壓控制振盪器等振盪電路。並且，本發明的一個實施方式係關於一種電壓控制振盪器等半導體裝置。
注意，本發明的一個實施方式不侷限於上述技術領域。本說明書等所公開的發明的一個實施方式的技術領域係關於一種物體、方法或製造方法。另外，本發明的一個實施方式係關於一種製程(process)、機器(machine)、產品(manufacture)或組合物(composition of matter)。因此，明確而言，作為本說明書所公開的本發明的一個實施方式的技術領域的例子可以舉出半導體裝置、顯示裝置、液晶顯示裝置、發光裝置、照明設備、蓄電裝置、記憶體裝置、這些裝置的驅動方法或這些裝置的製造方法。
電壓控制振盪器(Voltage controlled oscillator (VCO))具有根據被輸入的信號的電位控制被輸出的信號的振盪頻率的功能，並被用於PLL(Phase Locked Loop)或DC-DC轉換器等。利用電路中的信號的延遲時間使被輸出的信號振盪的環形振盪器型電壓控制振盪器有其佈局面積可以比利用LC諧振電路的電壓控制振盪器小的優點。
下述專利文獻1公開了根據施加到輸入端子的電壓其輸出的振盪頻率發生變化的電壓控制振盪器。另外，下述專利文獻2公開了一種電壓控制振盪器，其中構成VCO的環形振盪器電路包括多個調整延遲時間用轉移閘極，藉由開關切換這些轉移閘極，調整環形振盪器的延遲時間。
[專利文獻1]日本專利申請公開第2000-114934號公報
[專利文獻2]日本專利申請公開第平10-242811號公報
一般而言，環形振盪器型電壓控制振盪器的功耗有比利用LC諧振電路的電壓控制振盪器大的傾向，實現低功耗化是其重要的課題。另外，為了實現利用電壓控制振盪器的積體電路的高性能化及小型化，較佳為進一步減小環形振盪器型電壓控制振盪器的佈局面積。
鑒於上述技術背景，本發明的一個實施方式的目的之一是提供一種可以減小佈局面積的電壓控制振盪器。另外，本發明的一個實施方式的目的之一是提供一種可以實現低功耗化的電壓控制振盪器。另外，本發明的一個實施方式是提供一種可以減小佈局面積的電壓控制振盪器等半導體裝置。另外，本發明的一個實施方式是提供一種可以實現低功耗化的電壓控制振盪器等半導體裝置。
本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置等。注意，這些目的的記載不妨礙其他目的的存在。本發明的一個實施方式並不需要實現所有上述目的。另外，上述以外的目的可明顯從說明書、圖式及申請專利範圍等的記載看出，且可以從說明書、圖式及申請專利範圍等的記載中衍生上述以外的目的。
本發明的一個實施方式是一種半導體裝置，該半導體裝置包括第一電路及第二電路，上述第一電路具有保持第一電位的功能、以及控制根據基於上述第一電位的第二電位供應到上述第二電路的第三電位的位準，上述第二電路具有輸出基於輸入到第二電路的第一信號的第二信號的功能，從上述第二電路被輸入上述第一信號到上述第二電路輸出上述第二信號的延遲時間根據上述第三電位而決定。
本發明的一個實施方式是一種半導體裝置，該半導體裝置包括第一電路及第二電路，上述第一電路包括電晶體，並具有保持第一電位的功能、以及對上述電晶 體的閘極供應基於上述第一電位的第二電位的功能，上述第二電路具有輸出基於輸入到第二電路的第一信號的第二信號，上述電晶體具有延遲上述第二信號的功能，上述第二信號的延遲時間根據上述第二電位而決定。
在本說明書等中，半導體裝置是指利用半導體特性的裝置以及包括半導體元件(電晶體、二極體等)的電路及包括該電路的裝置等。另外，半導體裝置是指能夠利用半導體特性而工作的所有裝置。例如，積體電路或具備積體電路的晶片是半導體裝置的一個例子。另外，記憶體裝置、顯示裝置、發光裝置、照明設備以及電子裝置等有時本身是半導體裝置，或者有時包括半導體裝置。
在本說明書等中，當明確地記載為“X與Y連接”時，表示在本說明書等中公開了如下情況：X與Y電連接的情況；X與Y在功能上連接的情況；以及X與Y直接連接的情況。因此，不侷限於圖式或文中所示的連接關係，例如其他的連接關係也包括在圖式或文中所記載的範圍內。X和Y都是物件(例如，裝置、元件、電路、佈線、電極、端子、導電膜、層等)。
電晶體包括閘極、源極以及汲極這三個端子。閘極被用作控制電晶體的導通狀態的控制節點。在用作源極或汲極的兩個輸入輸出節點中，根據電晶體的類型或者供應到各端子的電位位準將一個端子用作源極而將另一個端子用作汲極。因此，在本說明書等中，“源極”和“汲極”可以互相調換。另外，在本說明書等中，有時將閘 極以外的兩個端子稱為第一端子及第二端子。
節點可以根據電路結構或裝置結構等換稱為端子、佈線、電極、導電層、導電體或雜質區域等。另外，端子、佈線等也可以換稱為節點。
電壓大多是指某個電位與參考電位(例如，接地電位(GND)或源極電位)之間的電位差。由此，可以將電壓換稱為電位。電位是相對性的。因此，即使記載為“接地電位”，也並不一定是指0V。
在本說明書等中，“膜”和“層”可以根據情形或狀況相互調換。例如，有時可以將“導電層”調換為“導電膜”。例如，有時可以將“絕緣膜”調換為“絕緣層”。
在本說明書等中，有時為了避免組件的混淆而附上“第一”、“第二”、“第三”等序數詞，在此情況下，該序數詞不是為了在數目方面上或者在順序方面上進行限定而附上的。
在本發明的一個實施方式中，根據上述結構可以提供一種可以減小佈局面積的電壓控制振盪器。另外，在本發明的一個實施方式中，根據上述結構可以提供一種可以實現低功耗化的電壓控制振盪器。另外，在本發明的一個實施方式中，根據上述結構可以提供一種可以減小佈局面積的電壓控制振盪器等半導體裝置。另外，在本發明的一個實施方式中，根據上述結構可以實現低功耗化的電壓控制振盪器等半導體裝置。另外，在本發明的一個實施方式中，根據上述結構可以提供一種新穎的半導體裝 置。
根據本發明的一個實施方式可以提供一種新穎的半導體裝置等。注意，這些效果的記載不妨礙其他效果的存在。另外，本發明的一個實施方式並不一定需要具有所有上述效果。上述以外的效果是可以從說明書、圖式、申請專利範圍等的記載中自然得知並衍生出來的。
10‧‧‧半導體裝置
11a‧‧‧電路
11b‧‧‧電路
12‧‧‧電路
13‧‧‧反相器
20‧‧‧振盪電路
21‧‧‧PLL
30‧‧‧電路
41‧‧‧電路
50‧‧‧導電膜
51‧‧‧導電膜
52‧‧‧半導體層
53‧‧‧半導體層
54‧‧‧導電膜
71‧‧‧PLL
72‧‧‧RAM
73‧‧‧資料比較電路
80‧‧‧PLD
350‧‧‧插板
351‧‧‧晶片
352‧‧‧端子
353‧‧‧模鑄樹脂
501‧‧‧電晶體
511‧‧‧絕緣層
512‧‧‧絕緣層
513‧‧‧絕緣層
514‧‧‧絕緣層
515‧‧‧絕緣層
516‧‧‧絕緣層
517‧‧‧絕緣層
518‧‧‧絕緣層
519‧‧‧絕緣層
520‧‧‧絕緣層
521‧‧‧金屬氧化物膜
522‧‧‧金屬氧化物膜
523‧‧‧金屬氧化物膜
524‧‧‧金屬氧化物膜
530‧‧‧氧化物層
550‧‧‧導電層
551‧‧‧導電層
552‧‧‧導電層
553‧‧‧導電層
560‧‧‧單晶矽晶圓
561‧‧‧CMOS層
562‧‧‧電晶體層
565‧‧‧電極
800‧‧‧面板
801‧‧‧印刷線路板
802‧‧‧封裝
803‧‧‧FPC
804‧‧‧電池
5001‧‧‧外殼
5002‧‧‧外殼
5003‧‧‧顯示部
5004‧‧‧顯示部
5005‧‧‧麥克風
5006‧‧‧揚聲器
5007‧‧‧操作鍵
5008‧‧‧觸控筆
5301‧‧‧外殼
5302‧‧‧顯示部
5303‧‧‧支撐台
5401‧‧‧外殼
5402‧‧‧顯示部
5403‧‧‧鍵盤
5404‧‧‧指向裝置
5701‧‧‧外殼
5702‧‧‧顯示部
5801‧‧‧外殼
5802‧‧‧外殼
5803‧‧‧顯示部
5804‧‧‧操作鍵
5805‧‧‧透鏡
5806‧‧‧連接部
5901‧‧‧外殼
5902‧‧‧顯示部
5903‧‧‧照相機
5904‧‧‧揚聲器
5905‧‧‧按鈕
5906‧‧‧外部連接部
5907‧‧‧麥克風
在圖式中：圖1A和圖1B是示出半導體裝置的結構例子的圖；圖2A和圖2B是示出半導體裝置的結構例子的圖；圖3A和圖3B是示出半導體裝置的結構例子的圖；圖4是時序圖；圖5是從第一電路11中抽出電晶體M1、電晶體M2、電容元件C1及電容元件C2的圖；圖6是示出比較例子的電路的圖；圖7A和圖7B是示出半導體裝置的結構例子的圖；圖8是示出半導體裝置的結構例子的圖；圖9A和圖9B是示出半導體裝置的結構例子的圖；圖10A和圖10B是示出半導體裝置的結構例子的圖；圖11是示出半導體裝置的結構例子的圖；圖12是示出振盪電路的結構例子的圖；圖13是示出PLL的結構例子的圖； 圖14是時序圖；圖15是示出半導體裝置的結構例子的圖；圖16是示出振盪電路的結構例子的圖；圖17是示出半導體裝置的結構例子的圖；圖18是示出振盪電路的結構例子的圖；圖19是示出振盪電路的結構例子的圖；圖20是示出振盪電路的結構例子的圖；圖21是示出振盪電路的結構例子的圖；圖22是示出電晶體的佈局的一個例子的圖；圖23A至圖23C是示出電晶體的結構的圖；圖24A至圖24C是能帶結構的示意圖；圖25是示出半導體裝置的剖面結構的圖；圖26示出晶片；圖27示出PLD的結構；圖28A至圖28F示出電子裝置；圖29A和圖29B是示出模擬結果的圖；圖30是示出振盪電路的結構例子的圖；圖31是示出振盪電路的結構例子的圖；圖32是示出振盪電路的結構例子的圖；圖33是示出電路30的結構例子的圖。
下面參照圖式對本發明的實施方式進行詳細說明。注意，本發明不侷限於以下說明，所屬技術領域的 通常知識者可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的精神及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在以下所示的實施方式所記載的內容中。
在圖式中，為便於清楚地說明，有時誇大表示大小、層的厚度或區域。因此，本發明並不一定限定於上述尺寸。此外，圖式只是示意性地示出理想的例子，而不侷限於圖式所示的形狀或數值等。例如，可以包括因雜訊或定時偏差等所引起的信號、電壓或電流的不均勻等。
在本說明書中，為了方便起見，有時使用“上”、“下”等表示配置的詞句以參照圖式說明組件的位置關係。另外，組件的位置關係根據描述各組件的方向適當地改變。因此，不侷限於本說明書中所說明的詞句，根據情況可以適當地改換詞句。
在圖式中記載的方塊圖的各電路方塊的位置關係是為了便於說明而指定的，即便方塊圖示出了以不同的電路方塊實現不同的功能的情況，也可能實際上有以同一個電路方塊實現不同的功能的情況。此外，各電路方塊的功能是為了便於說明而指定的，即便示出的是由一個電路方塊進行處理的情況，也可能實際上有由多個電路方塊進行該處理的情況。
實施方式1
圖1A示出根據本發明的一個實施方式的半導體裝置 的一個例子。圖1A所示的半導體裝置10包括第一電路11及第二電路12。圖1A所示的第一電路11包括電晶體M1至電晶體M3。注意，在圖1A中，示出電晶體M1至電晶體M3為n通道型電晶體的情況。
電晶體M1被用作開關。並且，電晶體M1的源極和汲極中的一個與佈線WD電連接，電晶體M1的源極和汲極中的另一個與電晶體M2的源極和汲極中的一個電連接，電晶體M1的閘極與佈線W1電連接。
另外，電晶體M2被用作開關。並且，電晶體M2的源極和汲極中的另一個與電晶體M3的閘極電連接，電晶體M2的閘極與佈線W2電連接。電晶體M3的源極和汲極中的一個與佈線VL電連接，電晶體M3的源極和汲極中的另一個與第二電路12電連接。
當將電晶體M1的源極和汲極中的另一個看作節點ND或者將電晶體M2的源極和汲極中的一個看作節點ND時，可以說電晶體M1具有根據佈線W1的電位對節點ND供應佈線WD的電位的功能。當將電晶體M2的源極和汲極中的另一個看作節點FD或者將電晶體M3的閘極看作節點FD時，可以說電晶體M2具有根據佈線W2的電位對節點FD供應基於節點ND的電位的功能。
藉由使電晶體M1及電晶體M2關閉，保持節點ND的電位。藉由使電晶體M2關閉，保持節點FD的電位。藉由作為電晶體M1及電晶體M2使用關態電流小的電晶體，可以確保更長的節點ND的電位或節點FD的 電位的保持時間。
另外，因為電晶體M3的源極和汲極中的一個與佈線VL電連接，所以電晶體M3被用作源極隨耦電路。因此，當供應到佈線VL的電位高於接地電位等參考電位且高於節點FD的電位時，電晶體M3的源極和汲極中的另一個的電位是從節點FD的電位減去電晶體M3的臨界電壓而得到的值。就是說，可以說第一電路11具有根據節點FD的電位控制供應到第二電路12的電位的位準的功能。
在圖1A所示的半導體裝置10中，第一電路11可以還包括電容元件C1和電容元件C2。電容元件C1具有保持節點FD的電位的功能，電容元件C2具有保持節點ND的電位的功能。當第一電路11包括電容元件C2時，可以確保更長的節點ND的電位的保持時間。當第一電路11包括電容元件C1時，可以確保更長的節點FD的電位的保持時間。
圖1A所示的第二電路12具有根據從輸入端子(IN)輸入的第一信號從輸出端子(OUT)輸出第二信號的功能。並且，根據從第一電路11供應到第二電路12的電位的位準決定第二電路12中的信號的延遲時間，換言之，從第二電路12被輸入第一信號到第二電路12輸出第二信號的延遲時間。
明確而言，當供應到佈線VL的電位高於接地電位等參考電位且高於第一電路11中的節點FD的電位 時，從第一電路11供應到第二電路12的電位根據節點FD的電位發生變化。明確而言，從第一電路11供應到第二電路12的電位是從節點FD的電位減去電晶體M3的臨界電壓而得到的值。另外，根據從第一電路11供應到第二電路12的電位，第二電路12的信號的延遲時間發生變化。
並且，在圖1A所示的半導體裝置10中可以保持節點ND的電位或節點FD的電位，因此可以將根據節點FD的電位而決定的第二電路12中的信號的延遲時間保持為固定。
在圖1A所示的半導體裝置10中，可以將具有根據被供應的電位的位準決定信號的延遲時間的功能的半導體元件用於第二電路12。圖2A示出圖1A所示的半導體裝置10的更具體的電路結構的一個例子。圖2A例示出第二電路12作為上述半導體元件包括反相器13的情況。第二電路12也可以作為上述半導體元件包括時脈反相器等。
圖2B示出圖2A所示的半導體裝置10的更具體的電路結構的一個例子。圖2B例示出在半導體裝置10中，第二電路12中的反相器13包括p通道型電晶體M4、n通道型電晶體M5的情況。電晶體M4的閘極和電晶體M5的閘極互相電連接。電晶體M4的源極和汲極中的一個與電晶體M3的源極和汲極中的另一個電連接。電晶體M4的源極和汲極中的另一個與電晶體M5的源極和 汲極中的一個電連接。電晶體M5的源極和汲極中的另一個與佈線GL電連接。
供應到佈線GL的電位低於供應到佈線VL的電位。
在圖2B所示的半導體裝置10中，電晶體M4的閘極及電晶體M5的閘極被用作反相器13的輸入端子。並且，電晶體M4的源極和汲極中的另一個及電晶體M5的源極和汲極中的一個被用作反相器13的輸出端子。
當供應到佈線VL的電位高於接地電位等參考電位且高於第一電路11中的節點FD的電位時，根據節點FD的電位電晶體M3的源極和汲極中的另一個的電位發生變化。明確而言，當節點FD的電位較高時，例如，節點FD的電位高於佈線VL的電位和參考電位之間的電位時，電晶體M4的源極和汲極中的一個與電晶體M5的源極和汲極中的另一個之間的電位差變大。因此，第二電路12中的信號的延遲時間變短。
反而，當節點FD的電位較低時，例如，節點FD的電位低於上述中間電位時，電晶體M4的源極和汲極中的一個與電晶體M5的源極和汲極中的另一個之間的電位差變小。因此，第二電路12中的信號的延遲時間變長。
接著，圖1B示出根據本發明的一個實施方式的半導體裝置的一個例子。圖1B所示的半導體裝置10包括第一電路11及第二電路12。圖1B所示的第一電路11 包括電晶體M1至電晶體M3。注意，在圖1B中，示出電晶體M1至電晶體M3為n通道型電晶體的情況。
電晶體M1被用作開關。並且，電晶體M1的源極和汲極中的一個與佈線WD電連接，電晶體M1的源極和汲極中的另一個與電晶體M2的源極和汲極中的一個電連接，電晶體M1的閘極與佈線W1電連接。
另外，電晶體M2被用作開關。電晶體M2的源極和汲極中的另一個與電晶體M3的閘極電連接，電晶體M2的閘極與佈線W2電連接。電晶體M3的源極和汲極中的一個與第二電路12的輸出端子電連接，電晶體M3的源極和汲極中的另一個被用作半導體裝置10的輸出端子。
當將電晶體M1的源極和汲極中的另一個看作節點ND或者將電晶體M2的源極和汲極中的一個看作節點ND時，可以說電晶體M1具有根據佈線W1的電位對節點ND供應佈線WD的電位的功能。當將電晶體M2的源極和汲極中的另一個看作節點FD或者將電晶體M3的閘極看作節點FD時，可以說電晶體M2具有根據佈線W2的電位對節點FD供應基於節點ND的電位的功能。
藉由使電晶體M1及電晶體M2關閉，保持節點ND的電位。藉由使電晶體M2關閉，保持節點FD的電位。藉由作為電晶體M1及電晶體M2使用關態電流小的電晶體，可以確保較長的節點ND的電位或節點FD的電位的保持時間。
圖1B所示的第二電路12具有根據從輸入端子(IN)輸入的第一信號從輸出端子(OUT)輸出第二信號的功能。根據節點FD的電位決定電晶體M3的源極和汲極之間的電阻值。並且，節點FD的電位越低，電晶體M3的源極和汲極之間的電阻值越大，從第二電路12的輸出端子輸出的第二信號的電晶體M3中的延遲時間越長。反之，節點FD的電位越高，電晶體M3的源極和汲極之間的電阻值越小，從第二電路12的輸出端子輸出的第二信號的電晶體M3中的延遲時間越短。換言之，上述延遲時間根據節點FD的電位的位準而決定。
並且，在圖1B所示的半導體裝置10中可以保持節點ND的電位或節點FD的電位，因此可以將根據節點FD的電位而決定的第二電路12中的信號的延遲時間保持為固定。
在圖1B所示的半導體裝置10中，第一電路11可以還包括電容元件C1和電容元件C2。電容元件C1具有保持節點FD的電位的功能，電容元件C2具有保持節點ND的電位的功能。當第一電路11包括電容元件C2時，可以確保更長的節點ND的電位的保持時間。當第一電路11包括電容元件C1時，可以確保更長的節點FD的電位的保持時間。
接著，圖3A示出圖1B所示的半導體裝置10的更具體的電路結構的一個例子。圖3A例示出第二電路12作為上述半導體元件包括反相器13的情況。第二電路 12也可以作為上述半導體元件包括時脈反相器等。
圖3B示出圖3A所示的半導體裝置10的更具體的電路結構的一個例子。圖3B例示出在半導體裝置10中，第二電路12中的反相器13包括p通道型電晶體M4、n通道型電晶體M5的情況。電晶體M4的閘極和電晶體M5的閘極互相電連接。電晶體M4的源極和汲極中的一個與被供應高位準電位的佈線VL電連接。電晶體M4的源極和汲極中的另一個與電晶體M5的源極和汲極中的一個電連接。電晶體M5的源極和汲極中的另一個與被供應低位準電位的佈線GL電連接。
在圖3B所示的半導體裝置10中，電晶體M4的閘極及電晶體M5的閘極被用作反相器13的輸入端子。並且，電晶體M4的源極和汲極中的另一個及電晶體M5的源極和汲極中的一個被用作反相器13的輸出端子。反相器13的輸出端子與電晶體M3的源極和汲極中的一個電連接。
接著，使用圖4所示的時序圖說明圖1A或圖1B所示的半導體裝置10所包括的第一電路11的工作的一個例子。注意，在以下的工作說明中，假設：電晶體M1至電晶體M3是n通道型電晶體，臨界電壓為0V。
在時間T0中，佈線W1的電位處於高位準，而電晶體M1處於導通狀態。另外，佈線W2的電位處於高位準，電晶體M2處於導通狀態。因此，佈線WD的電位藉由電晶體M1被供應到節點ND。另外，佈線WD的 電位藉由電晶體M1及電晶體M2供應到節點FD。
根據節點FD的電位Va，決定第二電路12中的信號的延遲時間。
接著，在時間T1中，佈線W2的電位從高位準變為低位準，而電晶體M2處於非導通狀態。此時，隨著佈線W2的電位變化，電晶體M2的閘極和源極之間的電容耦合(或者閘極和汲極之間的電容耦合)引起節點FD的電位的稍微降低而節點FD的電位成為電位Va’。該電位Va’保持在節點FD中。
接著，在時間T2中，佈線W1的電位從高位準變為低位準，而電晶體M1處於非導通狀態。此時，隨著佈線W1的電位變化，電晶體M1的閘極和源極之間的電容耦合(或者閘極和汲極之間的電容耦合)引起節點ND的電位的稍微降低而節點ND的電位成為電位Va’。該電位Va’保持在節點ND中。
接著，在時間T3中，佈線W2的電位從低位準變為高位準，而電晶體M2處於導通狀態。此時，隨著佈線W2的電位變化，電晶體M2的閘極和源極之間的電容耦合以及閘極和汲極之間的電容耦合引起節點FD的電位和節點ND的電位的稍微上升。該時間T3中的節點FD的電位和節點ND的電位上升幾乎抵消時間T1及時間T2中的節點FD的電位及節點ND的電位降低，因此時間T3以後的節點FD的電位非常接近於電位Va。
使用圖5對在圖4的時間T3中節點FD及節 點ND的電位變動被抵消的機制進行說明。
圖5是相當於只示出第一電路11中的電晶體M1、電晶體M2、電容元件C1及電容元件C2的圖。在圖5中，電晶體M1的閘極與源極和汲極中的一個之間的電容記載為Ca，電晶體M1的閘極與源極和汲極中的另一個之間的電容記載為Cb，電晶體M2的閘極與源極和汲極中的一個之間的電容記載為Cc，電晶體M2的閘極與源極和汲極中的另一個之間的電容記載為Cd。
當在時間T1中佈線W2的電位從高位準變為低位準時，在將節點FD(電容元件C1)的電荷表示為q1的情況下，可以以-q1×Cd/(Cd+C1)表示節點FD的電位變化。此時，因為節點ND藉由電晶體M1與佈線WD電連接，所以不發生電位變動。
接著，當在時間T2中佈線W1的電位從高位準變為低位準時，在將節點ND(電容元件C2)的電荷表示為q2的情況下，可以以-q2×Cb/(Cb+Cc+C2)表示節點ND的電位變化。
當在時間T3中佈線W2的電位從低位準變為高位準時，可以以+q1×Cd/(Cd+C1)表示節點FD的電位變化。另外，可以以+q2×Cc/(Cb+Cc+C2)表示節點ND的電位變化。在此，當假設電晶體M1的尺寸和電晶體M2的尺寸相同時，理想的是Cb=Cc，因此在時間T1及時間T2中發生的節點FD及節點ND的電位變動被時間T3的節點FD及節點ND的電位變動抵消。
接著，圖29A和圖29B示出利用SPICE模擬計算出圖1A所示的第一電路11的節點FD的電位的結果。注意，在圖29A和圖29B中，作為比較例子還示出計算出圖6所示的電路41中的節點FD0的電位的結果。圖6所示的電路41包括電晶體M11、電晶體M13、電容元件C11。並且，電晶體M11的閘極與佈線W0電連接，電晶體M11的源極和汲極中的一個與佈線WD電連接，電晶體M11的源極和汲極中的另一個與電晶體M13的閘極電連接。電容元件C11具有保持節點FD0的電位的功能。
明確而言，圖29A和圖29B示出第一電路11中的佈線W1、佈線W2、節點FD的電位變動、以及圖6所示的電路41中的佈線W0、節點FD0的電位變動的計算結果。
注意，在圖29A的模擬中，假設對節點FD及節點FD0寫入1.2V的電位。並且，假設：第一電路11中的電容元件C1的電容值為5fF且電容元件C2的電容值為5fF；圖6所示的電路41的電容元件C11的電容值為5fF。並且，假設第一電路11中的電晶體M1至電晶體M3、以及圖6所示的電路41中的電晶體M11及電晶體M13為關態電流小的CAAC-OS(c-axis aligned crystalline oxide semiconductor)FET(通道長度L/通道寬度W=60nm/60nm)。注意，將在後述的實施方式8中進行CAAC-OS的詳細說明。
注意，在圖29B的模擬中，假設對節點FD及節點FD0寫入1.2V的電位。並且，假設：第一電路11中的電容元件C1的電容值為5fF且電容元件C2的電容值為5fF；圖6所示的電路41的電容元件C11的電容值為100fF。並且，假設第一電路11中的電晶體M1至電晶體M3、以及圖6所示的電路41中的電晶體M11及電晶體M13為關態電流小的CAAC-OS FET(通道長度L/通道寬度W=60nm/60nm)。
首先，對圖29A所示的第一電路11中的節點FD的電位的模擬結果進行說明。在第一電路11中，在時間T0中佈線W1的電位處於高位準且佈線W2的電位處於高位準，因此電晶體M1及電晶體M2處於導通狀態，節點FD的電位變為1.2000V。接著，在時間T1中佈線W2的電位從高位準變為低位準，由於電晶體M2的閘極和源極之間(或者閘極和汲極之間)的電容耦合而節點FD的電位降低到1.19884V。接著，在時間T2中，佈線W1的電位從高位準變為低位準，電晶體M1處於非導通狀態。接著，在時間T3中，佈線W2的電位從低位準變為高位準，由於電晶體M2的閘極和源極之間的電容耦合及閘極和汲極之間的電容耦合而節點FD的電位上升到1.20001V。由此可知：當使用第一電路11的情況下，電容耦合所引起的節點FD的電位變動被抵消。
接著，對圖29A所示的電路41中的節點FD0的電位的模擬結果進行說明。在電路41中，在時間T0中 佈線W0的電位處於高位準，因此電晶體M11處於導通狀態，節點FD0的電位變為1.2000V。接著，在時間T2中佈線W0的電位從高位準變為低位準，由於電晶體M11的閘極和源極之間(或者閘極和汲極之間)的電容耦合而節點FD0的電位降低到1.19886V。因為在電路41中沒有抵消電容耦合所引起的電位變動的機制，所以時間T2以後電位也依然低。
接著，說明圖29B所示的模擬結果。在圖29B中，第一電路11中的節點FD的電位的模擬結果與圖29A相同，所以省略其描述。圖29B的與圖29A不同之處在於：電路41中的電容元件C11的電容值為100fF。
在圖29B中，在時間T0中佈線W0的電位從低位準變為高位準，因此電晶體M11處於導通狀態，節點FD0的電位變為1.2000V。在此，因為電容元件C11的電容值為100fF，所以與其他條件相比，充電需要較長的時間。接著，在時間T2中佈線W0的電位從高位準變為低位準，由於電晶體M11的閘極和源極之間(或者閘極和汲極之間)的電容耦合而節點FD0的電位降低到1.19994V。因為在電路41中沒有抵消電容耦合所引起的電位變動的機制，所以時間T2以後電位也依然低。
如上所述，可知：藉由使用第一電路11可以抵消電容耦合所引起的節點FD的電位變動。另外，在電路41中，藉由增大電容元件C11的電容值，可以抑制節點FD0中的電位變動。但是，即使例如將電路41中的電 容值增大20倍，其電位變動也比電位變動被抵消的第一電路11的節點FD的電位(時間T3中的節點FD的電位，1.20001V)大。
實施方式2
接著，圖7A示出根據本發明的一個實施方式的半導體裝置的另一個例子。圖7A所示的半導體裝置10包括第一電路11及第二電路12。圖7A所示的第一電路11包括開關SW1，開關SW1具有根據佈線SE的電位控制對第二電路12的電位供應的功能。第二電路12中的信號的延遲時間根據從第一電路11供應的電位而決定。
圖7B示出根據本發明的一個實施方式的半導體裝置的另一個例子。圖7B所示的半導體裝置10包括第一電路11及第二電路12。圖7B所示的第二電路12包括開關SW2。第二電路12中的信號的延遲時間根據從第一電路11供應的電位而決定。開關SW2具有控制第二電路12中延遲的信號從半導體裝置10的輸出端子(OUT)輸出的功能。
圖8示出根據本發明的一個實施方式的半導體裝置的另一個例子。圖8所示的半導體裝置10包括第一電路11及第二電路12。圖8所示的第一電路11包括開關SW3。第二電路12中的信號的延遲時間根據從第一電路11供應的電位而決定。開關SW3具有控制從半導體裝置10的輸出端子(OUT)的在第二電路12中延遲的信 號的輸出的功能。
圖9A示出圖7A所示的半導體裝置10的具體電路結構的一個例子。圖9A所示的半導體裝置10具有對圖1A所示的半導體裝置10追加電晶體M6而成的結構。電晶體M6被用作開關SW1。明確而言，電晶體M6的閘極與佈線SE電連接，電晶體M6的源極和汲極中的一個與電晶體M3的源極和汲極中的另一個電連接，電晶體M6的源極和汲極中的另一個與第二電路12電連接。
圖9B示出圖9A所示的半導體裝置10的更具體的電路結構的一個例子。圖9B所示的半導體裝置10具有對圖2B所示的半導體裝置10追加電晶體M6而成的結構。明確而言，電晶體M6的源極和汲極中的另一個與電晶體M4的源極和汲極中的一個電連接。
接著，圖10A示出圖7B所示的半導體裝置10的具體電路結構的一個例子。圖10A所示的半導體裝置10具有對圖1A所示的半導體裝置10追加電晶體M7而成的結構。電晶體M7被用作開關SW2。明確而言，電晶體M7的閘極與佈線SE電連接，電晶體M7的源極和汲極中的一個與具有使反相器等的信號延遲的功能的半導體元件的輸出端子電連接，電晶體M7的源極和汲極中的另一個與第二電路12的輸出端子電連接。
圖10B示出圖10A所示的半導體裝置10的更具體的電路結構的一個例子。圖10B所示的半導體裝置10具有對圖2B所示的半導體裝置10追加電晶體M7而成 的結構。明確而言，電晶體M7的源極和汲極中的一個與反相器13的輸出端子電連接，電晶體M7的源極和汲極中的另一個與第二電路12的輸出端子電連接。
圖11示出圖8所示的半導體裝置10的具體電路結構的一個例子。圖11所示的半導體裝置10具有對圖1B所示的半導體裝置10追加電晶體M8而成的結構。電晶體M8被用作開關SW3。明確而言，電晶體M8的閘極與佈線SE電連接，電晶體M8的源極和汲極中的一個與電晶體M3的源極和汲極中的另一個電連接，電晶體M8的源極和汲極中的另一個與第一電路11的輸出端子電連接。
本實施方式可以與其他實施方式適當地組合而實施。
實施方式3
接著，使用圖12說明使用半導體裝置10的根據本發明的一個實施方式的振盪電路的一個例子。
圖12所示的振盪電路20包括以半導體裝置10-1至半導體裝置10-n表示的n個(n是奇數)半導體裝置10。如上所述，各半導體裝置10包括第一電路11和第二電路12。在圖12中，示出除了半導體裝置10-1至半導體裝置10-n還包括電路30的振盪電路20的結構例子。
半導體裝置10-1至半導體裝置10-n與佈線 WD電連接。佈線WD具有將電位Vcnf供應到半導體裝置10-1至半導體裝置10-n的功能。在圖12中，例示出在振盪電路20中一個佈線WD與半導體裝置10-1至半導體裝置10-n電連接的情況，但是，半導體裝置10-1至半導體裝置10-n中的至少一個也可以與不同的佈線WD電連接，亦即不同於與其他半導體裝置10電連接的佈線WD。此時，可以對半導體裝置10-1至半導體裝置10-n中的與不同於其他半導體裝置10的佈線WD電連接的半導體裝置10寫入不同的電位Vcnf，亦即不同於供應到其他半導體裝置10的電位Vcnf。
並且，在圖12所示的振盪電路20中，半導體裝置10-1至半導體裝置10-n互相電連接成環狀，以便將從各自的輸出端子輸出的信號輸入到其他輸入端子。並且，從半導體裝置10-n的輸出端子輸出的信號被輸入到半導體裝置10-1的輸入端子，並同時被輸入到電路30的輸入端子。從電路30的輸出端子輸出的信號被供應到振盪電路20的輸出端子(OUT)。
半導體裝置10-1至半導體裝置10-n都具有使輸入到輸入端子的信號延遲而將其從輸出端子輸出的功能。當半導體裝置10-1至半導體裝置10-n具有上述功能時，振盪電路20的輸出端子輸出具有振盪頻率fvco的信號。可以根據藉由佈線WD輸入到半導體裝置10-1至半導體裝置10-n的電位Vcnf決定半導體裝置10-1至半導體裝置10-n的每一個中的信號的延遲時間。而且，根據 半導體裝置10-1至半導體裝置10-n的每一個中的信號的延遲時間決定振盪頻率fvco之值。因此，可以說振盪電路20具有決定根據電位Vcnf而輸出的信號的振盪頻率fvco之值的功能。
電路30具有調整從輸入端子輸入的信號的振幅或電位位準的功能。作為電路30例如可以使用位準轉換電路。
在圖12中，示出包括電路30的振盪電路20的結構例子，但是振盪電路20也可以不包括電路30。注意，在是設想可以得到低振盪頻率fvco的振盪電路20的情況下，需要比設想可以得到高振盪頻率fvco的振盪電路20長的第二電路12中的信號的延遲時間，所以從第二電路12輸出的信號的振幅變小。因此，在是設想可以得到低振盪頻率fvco的振盪電路20的情況下，較佳為設置電路30。
作為一個例子圖13示出使用振盪電路20的Phase Locked Loop(鎖相環：PLL)21的結構。
圖13所示的PLL21包括相位比較器PC、電荷泵CP、迴路濾波器LP、振盪電路20以及分頻器FRD。相位比較器PC被輸入來自PLL21的輸入端子(IN)的信號fin以及來自分頻器FRD的信號fout/N。相位比較器PC具有檢測出上述兩個輸入信號的相位差的功能。明確而言，相位比較器PC具有生成其電壓反映有信號fin和信號fout/N之間的相位差的信號的功能。
電荷泵CP具有基於在相位比較器PC中檢測的相位差控制所輸出的信號的電位的功能。迴路濾波器LP具有在被輸入的信號具有漣波時使信號的電位平均化來從被輸入的信號去除交流分量的功能。例如，作為迴路濾波器LP，可以使用具有去除被輸入的信號的高頻分量的功能的低通濾波器等。
振盪電路20具有生成時脈信號的功能。並且，振盪電路20具有根據被輸入的信號的電位Vcnf而決定該時脈信號的振盪頻率的功能。分頻器FRD具有生成將在振盪電路20中生成的時脈信號的頻率分頻為1/N倍而成的時脈信號。
接著，使用圖14的時序圖以圖3B所示的半導體裝置10為例子，對使用圖12所示的振盪電路20的圖13的PLL21的工作的一個例子進行說明。注意，在以下的工作說明中，為了容易理解說明，假設電晶體M1至電晶體M5的臨界電壓為0V。
在時間T0中，圖3B所示的半導體裝置10中的佈線W1及佈線W2的電位處於高位準而電晶體M1及電晶體M2處於導通狀態。並且，佈線WD的電位Vcnf藉由電晶體M1及電晶體M2供應到節點FD。在圖14所示的時序圖中，時間T0中的電位Vcnf高於作為電晶體M1至電晶體M5的臨界電壓的0V。因此，當電位Vcnf被供應到節點FD時，電晶體M3處於導通狀態。
當電晶體M3處於導通狀態時，根據電位 Vcnf設定各半導體裝置10中的信號的延遲時間，從振盪電路20輸出具有振盪頻率fvco的信號fout。在PLL21中，在時間T0至時間T1，從振盪電路20輸出的信號fout在分頻器FRD中被分頻為1/N，因分頻而得到的信號fout/N被回饋到相位比較器PC。在相位比較器PC中，對作為參考的信號fin的相位與被回饋的信號fout/N的相位進行比較，基於其結果控制從電荷泵CP輸出的信號的電位。迴路濾波器LP從電荷泵CP所輸出的信號去除高頻分量，將其作為電位Vcnf輸出。所輸出的電位Vcnf藉由佈線WD輸入到振盪電路20。
在圖14所示的時序圖中示出在時間T0至時間T1，因為振盪電路20的振盪頻率fvco低於作為參考的信號fin的振盪頻率，所以佈線WD的電位Vcnf逐漸上升的過程。
接著，在時間T1中，假設佈線WD的電位Vcnf到達電位Va。該電位Va藉由電晶體M1及電晶體M2供應到節點FD。並且，由於節點FD被供應電位Va，因此振盪電路20的輸出信號fout的振盪頻率fvco變為振盪頻率fa。當振盪頻率fa為所希望的頻率時，在振盪頻率fvco變為振盪頻率fa之後，PLL21鎖定振盪頻率fvco。
在圖14所示的時序圖中，在時間T2至時間T4，PLL21鎖定振盪頻率fvco。明確而言，在時間T2中佈線W2的電位從高位準變為低位準，接著在時間T3中 佈線W1的電位從高位準變為低位準。接著，在時間T4中，將佈線W2的電位從低位準恢復到高位準。由於上述工作電位Va保持在節點FD中，成為振盪頻率fvco被鎖定為振盪頻率fa的狀態。
並且，與圖4及圖5的情況相同，當在時間T2中佈線W2的電位從高位準變為低位準時，節點FD的電位稍微降低，從電位Va變為電位Va’。另外，當在時間T3中佈線W1的電位從高位準變為低位準時，節點ND的電位稍微降低，從電位Va變為電位Va’。但是，在本發明的一個實施方式中，藉由在時間T4中將佈線W2的電位從低位準恢復到高位準，節點FD及節點ND中的電位變動被抵消，時間T4以後的節點FD的電位非常接近於電位Va。
就是說，在時間T4以後，振盪電路20的輸出信號fout的振盪頻率fvco變為振盪頻率fa，可以保持相等於在時間T2中進行頻率鎖定時機的振盪頻率。
在本發明的一個實施方式中，在振盪電路20的輸出信號fout的振盪頻率fvco被鎖定為振盪頻率fa之後，半導體裝置10的節點FD的電位被保持，因此不需要不斷進行輸出信號fout的振盪頻率fvco的調整。因此，在振盪頻率fvco被鎖定後，直到再次調整振盪頻率fvco為止，可以關閉相位比較器PC、分頻器FRD、電荷泵CP的電源。在關閉相位比較器PC、分頻器FRD、電荷泵CP的電源時，佈線WD的電位Vcnf處於低位準，但是，半 導體裝置10的節點FD的電位被保持，因此保持振盪電路20的輸出信號fout的振盪頻率fvco被鎖定為振盪頻率fa的狀態。在本發明的一個實施方式中，根據上述結構可以將PLL21的功耗抑制為低。
本實施方式可以與其他實施方式適當地組合而實施。
實施方式4
接著，使用圖15說明半導體裝置10的結構的一個例子。
圖15例示出在半導體裝置10中多個第一電路11與一個第二電路12電連接的情況。明確而言，圖15所示的半導體裝置10包括第一電路11a、第一電路11b及第二電路12。並且，第一電路11a及第一電路11b與第二電路12電連接。
圖15所示的半導體裝置10中的第一電路11a及第一電路11b具有與圖9A所示的半導體裝置10所包括的第一電路11相同的結構。明確而言，圖15所示的第一電路11a及第一電路11b都包括電晶體M1至電晶體M3及電晶體M6。
第一電路11a所包括的電晶體M1的源極和汲極中的一個、第一電路11b所包括的電晶體M1的源極和汲極中的一個都與佈線WD電連接。第一電路11a所包括的電晶體M1的閘極與佈線W1[0]電連接，第一電路11b 所包括的電晶體M1的閘極與佈線W1[1]電連接。
第一電路11a所包括的電晶體M2的閘極與佈線W2[0]電連接，第一電路11b所包括的電晶體M2的閘極與佈線W2[1]電連接。第一電路11a所包括的電晶體M3的源極和汲極中的一個、第一電路11b所包括的電晶體M3的源極和汲極中的一個都與佈線VL電連接。
第一電路11a所包括的電晶體M6的閘極與佈線SE[0]電連接，第一電路11b所包括的電晶體M6的閘極與佈線SE[1]電連接。第一電路11a所包括的電晶體M6的源極和汲極中的另一個、第一電路11b所包括的電晶體M6的源極和汲極中的另一個互相電連接，並與第二電路12電連接。
在圖15所示的半導體裝置10中，可以使第一電路11a所包括的節點FD、第一電路11b所包括的節點FD保持互不相同的電位Vcnf。因此，藉由選擇第一電路11a所包括的節點FD的電位Vcnf或第一電路11b所包括的節點FD的電位Vcnf，可以切換第二電路12中的信號的延遲時間。當將圖15所示的半導體裝置10用於振盪電路20時，藉由選擇第一電路11a所包括的節點FD的電位Vcnf或第一電路11b所包括的節點FD的電位Vcnf，可以切換從振盪電路20輸出的信號的振盪頻率。
圖16示出使用n個(n是奇數)圖15所示的半導體裝置10的振盪電路20的結構的一個例子。n個半導體裝置10互相電連接成環狀，以便將從各自的輸出端 子輸出的信號輸入到其他輸入端子。並且，從最後級的半導體裝置10的輸出端子輸出的信號被輸入到最初級的半導體裝置10的輸入端子，並同時被供應到振盪電路20的輸出端子(OUT)。在此例示出佈線W1[0]、佈線W1[1]、佈線W2[0]、佈線W2[1]、佈線WD、佈線SE[0]和佈線SE[1]與所有半導體裝置10電連接的情況。
明確而言，當佈線SE[0]的電位處於高位準且佈線SE[1]的電位處於低位準時，第一電路11a和第一電路11b中的第一電路11a所包括的電晶體M6處於導通狀態。因此，振盪電路20的輸出信號fout的振盪頻率根據第一電路11a所包括的節點FD的電位Vcnf而決定。另一方面，當佈線SE[0]的電位處於低位準且佈線SE[1]的電位處於高位準時，第一電路11a和第一電路11b中的第一電路11b所包括的電晶體M6處於導通狀態。因此，振盪電路20的輸出信號fout的振盪頻率根據第一電路11b所包括的節點FD的電位Vcnf而決定。
接著，使用圖17說明半導體裝置10的結構的一個例子。
圖17例示出在半導體裝置10中多個第一電路11與一個第二電路12電連接的情況。明確而言，圖17所示的半導體裝置10包括第一電路11a、第一電路11b及第二電路12。並且，第一電路11a及第一電路11b與第二電路12電連接。
圖17所示的半導體裝置10中的第一電路11a 及第一電路11b具有與圖11所示的半導體裝置10所包括的第一電路11相同的結構。明確而言，圖17所示的第一電路11a及第一電路11b都包括電晶體M1至電晶體M3及電晶體M6。
第一電路11a所包括的電晶體M1的源極和汲極中的一個、第一電路11b所包括的電晶體M1的源極和汲極中的一個都與佈線WD電連接。第一電路11a所包括的電晶體M1的閘極與佈線W1[0]電連接，第一電路11b所包括的電晶體M1的閘極與佈線W1[1]電連接。
第一電路11a所包括的電晶體M2的閘極與佈線W2[0]電連接，第一電路11b所包括的電晶體M2的閘極與佈線W2[1]電連接。第一電路11a所包括的電晶體M3的源極和汲極中的一個、第一電路11b所包括的電晶體M3的源極和汲極中的一個互相電連接，並與第二電路12的輸出端子電連接。
第一電路11a所包括的電晶體M6的閘極與佈線SE[0]電連接，第一電路11b所包括的電晶體M6的閘極與佈線SE[1]電連接。第一電路11a所包括的電晶體M6的源極和汲極中的另一個、第一電路11b所包括的電晶體M6的源極和汲極中的另一個互相電連接，並與半導體裝置10的輸出端子(OUT)電連接。
在圖17所示的半導體裝置10中，可以使第一電路11a所包括的節點FD、第一電路11b所包括的節點FD保持互不相同的電位Vcnf。因此，藉由選擇第一電 路11a所包括的節點FD的電位Vcnf或第一電路11b所包括的節點FD的電位Vcnf，可以切換第二電路12中的信號的延遲時間。當將圖17所示的半導體裝置10用於振盪電路20時，藉由選擇第一電路11a所包括的節點FD的電位Vcnf或第一電路11b所包括的節點FD的電位Vcnf，可以切換從振盪電路20輸出的信號的振盪頻率。
圖18示出使用n個(n是奇數)圖17所示的半導體裝置10的振盪電路20的結構的一個例子。n個半導體裝置10互相電連接成環狀，以便將從各自的輸出端子輸出的信號輸入到其他輸入端子。並且，從最後級的半導體裝置10的輸出端子輸出的信號被輸入到最初級的半導體裝置10的輸入端子，並同時被供應到振盪電路20的輸出端子(OUT)。在此例示出佈線W1[0]、佈線W1[1]、佈線W2[0]、佈線W2[1]、佈線WD、佈線SE[0]和佈線SE[1]與所有半導體裝置10電連接的情況。
明確而言，當佈線SE[0]的電位處於高位準且佈線SE[1]的電位處於低位準時，第一電路11a和第一電路11b中的第一電路11a所包括的電晶體M6處於導通狀態。因此，振盪電路20的輸出信號fout的振盪頻率根據第一電路11a所包括的節點FD的電位Vcnf而決定。另一方面，當佈線SE[0]的電位處於低位準且佈線SE[1]的電位處於高位準時，第一電路11a和第一電路11b中的第一電路11b所包括的電晶體M6處於導通狀態。因此，振盪電路20的輸出信號fout的振盪頻率根據第一電路11b所 包括的節點FD的電位Vcnf而決定。
本實施方式可以與其他實施方式適當地組合而實施。
實施方式5
接著，使用圖19說明使用半導體裝置10的根據本發明的一個實施方式的振盪電路的一個例子。
圖19所示的振盪電路20包括以半導體裝置10-1至半導體裝置10-n+1表示的n+1個(n是奇數)半導體裝置10以及電路30。如上所述，各半導體裝置10包括第一電路11和第二電路12。
半導體裝置10-1至半導體裝置10-n+1與佈線WD、佈線W1、佈線W2電連接。在圖19中，例示出半導體裝置10包括一個第一電路11以及一個第二電路12的情況，因此半導體裝置10-1至半導體裝置10-n+1與佈線WD、佈線W1、佈線W2電連接，但是，當半導體裝置10包括多個第一電路11以及一個第二電路12時，可以根據第一電路11的個數適當地決定佈線W1及佈線W2的個數。
在圖19中，例示出在振盪電路20中一個佈線WD與各半導體裝置10-1至半導體裝置10-n+1電連接的情況，但是，半導體裝置10-1至半導體裝置10-n+1中的至少一個也可以與不同的佈線WD電連接，亦即不同於與其他半導體裝置10電連接的佈線WD。此時，可以對 半導體裝置10-1至半導體裝置10-n+1中的與不同於其他半導體裝置10的佈線WD電連接的半導體裝置10寫入不同的電位Vcnf，亦即不同於供應到其他半導體裝置10的電位Vcnf。
並且，在圖19所示的振盪電路20中，半導體裝置10-1至半導體裝置10-n互相電連接成環狀，以便將從各自的輸出端子輸出的信號輸入到其他輸入端子。並且，從半導體裝置10-n的輸出端子輸出的信號被輸入到半導體裝置10-1的輸入端子，並同時被輸入到半導體裝置10-n+1的輸入端子、電路30的第二輸入端子。從半導體裝置10-n+1的輸出端子輸出的信號被供應到電路30的第一輸入端子。
電路30具有調整從輸入端子輸入的信號的振幅或電位位準的功能。作為電路30例如可以使用位準轉換電路。當作為半導體裝置10-n+1所包括的第二電路12使用反相器等NOT閘極時，在電路30中，第一輸入端子被輸入其電位位準與第二輸入端子的輸入信號相反的輸入信號。在振盪電路20中，電路30具有調整第二輸入端子、第一輸入端子的輸入信號的振幅或電位位準的功能。在圖19所示的電路30中，從輸出端子輸出藉由調整第二輸入端子的輸入信號的振幅或電位位準而可以得到的輸出信號。可以將從電路30的輸出端子輸出的輸出信號看作從振盪電路20的輸出端子(OUT)輸出的信號。
振盪電路20也可以具有藉由緩衝器電路從振 盪電路20的輸出端子(OUT)輸出電路30的輸出信號的結構。
圖30示出圖19所示的振盪電路20中的半導體裝置10包括多個第一電路11和一個第二電路12時的佈線的連接關係的一個例子。圖30例示出在半導體裝置10包括兩個第一電路11時佈線W1[0]、佈線W2[0]、佈線W1[1]、佈線W2[1]、佈線SE[0]、佈線SE[1]、佈線WD與各半導體裝置10-1至半導體裝置10-n+1電連接的情況。
接著，使用圖20說明使用半導體裝置10的根據本發明的一個實施方式的振盪電路的一個例子。
圖20所示的振盪電路20包括以半導體裝置10-1至半導體裝置10-n表示的n個(n是奇數)半導體裝置10、電路30。如上所述，各半導體裝置10包括第一電路11和第二電路12。
半導體裝置10-1至半導體裝置10-n與佈線WD、佈線W1、佈線W2電連接。在圖20中，例示出半導體裝置10包括一個第一電路11以及一個第二電路12的情況，因此半導體裝置10-1至半導體裝置10-n與佈線WD、佈線W1、佈線W2電連接，但是，當半導體裝置10包括多個第一電路11以及一個第二電路12時，可以根據第一電路11的個數適當地決定佈線W1及佈線W2的個數。
在圖20中，例示出在振盪電路20中一個佈 線WD與各半導體裝置10-1至半導體裝置10-n電連接的情況，但是，半導體裝置10-1至半導體裝置10-n中的至少一個也可以與不同的佈線WD電連接，亦即不同於與其他半導體裝置10電連接的佈線WD。此時，可以對半導體裝置10-1至半導體裝置10-n中的與不同於其他半導體裝置10的佈線WD電連接的半導體裝置10寫入不同的電位Vcnf，亦即不同於供應到其他半導體裝置10的電位Vcnf。
並且，在圖20所示的振盪電路20中，半導體裝置10-1至半導體裝置10-n互相電連接成環狀，以便將從各自的輸出端子輸出的信號輸入到其他輸入端子。並且，從半導體裝置10-n的輸出端子輸出的信號被輸入到半導體裝置10-1的輸入端子，並同時被輸入到電路30的第二輸入端子。從半導體裝置10-n-1的輸出端子輸出的信號被供應到電路30的第一輸入端子。
與圖19所示的振盪電路20所包括的電路30同樣地，電路30具有調整從輸入端子輸入的信號的振幅或電位位準的功能。作為電路30例如可以使用位準轉換電路。當作為半導體裝置10-n所包括的第二電路12使用反相器等NOT閘極時，在電路30中，第一輸入端子被輸入其電位位準與第二輸入端子的輸入信號相反的輸入信號。
振盪電路20也可以具有藉由緩衝器電路從振盪電路20的輸出端子(OUT)輸出電路30的輸出信號的 結構。
圖31示出在圖20所示的振盪電路20中的半導體裝置10包括多個第一電路11和一個第二電路12時的佈線的連接關係的一個例子。圖31例示出在半導體裝置10包括兩個第一電路11時佈線W1[0]、佈線W2[0]、佈線W1[1]、佈線W2[1]、佈線SE[0]、佈線SE[1]、佈線WD與各半導體裝置10-1至半導體裝置10-n電連接的情況。
接著，使用圖21說明使用半導體裝置10的根據本發明的一個實施方式的振盪電路的一個例子。
圖21所示的振盪電路20包括以半導體裝置10-1至半導體裝置10-n、半導體裝置10-(n+1)a、半導體裝置10-(n+1)b、半導體裝置10-(n+2)b表示的n+3個(n是奇數)半導體裝置10、電路30。如上所述，各半導體裝置10包括第一電路11和第二電路12。
半導體裝置10-1至半導體裝置10-n、半導體裝置10-(n+1)a、半導體裝置10-(n+1)b、半導體裝置10-(n+2)b與佈線WD、佈線W1、佈線W2電連接。在圖21中，例示出半導體裝置10包括一個第一電路11以及一個第二電路12的情況，因此半導體裝置10-1至半導體裝置10-n、半導體裝置10-(n+1)a、半導體裝置10-(n+1)b、半導體裝置10-(n+2)b與佈線WD、佈線W1、佈線W2電連接，但是，當半導體裝置10包括多個第一電路11以及一個第二電路12時，可以根據第一電路 11的個數適當地決定佈線W1及佈線W2的個數。
在圖21中，例示出在振盪電路20中一個佈線WD與各半導體裝置10-1至半導體裝置10-n、半導體裝置10-(n+1)a、半導體裝置10-(n+1)b、半導體裝置10-(n+2)b電連接的情況，但是，半導體裝置10-1至半導體裝置10-n、半導體裝置10-(n+1)a、半導體裝置10-(n+1)b、半導體裝置10-(n+2)b中的至少一個也可以與不同的佈線WD電連接，亦即不同於與其他半導體裝置10電連接的佈線WD。此時，可以對半導體裝置10-1至半導體裝置10-n、半導體裝置10-(n+1)a、半導體裝置10-(n+1)b、半導體裝置10-(n+2)b中的與不同於其他半導體裝置10的佈線WD電連接的半導體裝置10寫入不同的電位Vcnf，亦即不同於供應到其他半導體裝置10的電位Vcnf。
並且，在圖21所示的振盪電路20中，半導體裝置10-1至半導體裝置10-n互相電連接成環狀，以便將從各自的輸出端子輸出的信號輸入到其他輸入端子。並且，從半導體裝置10-n的輸出端子輸出的信號被輸入到半導體裝置10-1的輸入端子，並同時被輸入到半導體裝置10-(n+1)a的輸入端子、半導體裝置10-(n+1)b的輸入端子。從半導體裝置10-(n+1)a的輸出端子輸出的信號被供應到電路30的第一輸入端子。從半導體裝置10-(n+1)b的輸出端子輸出的信號被供應到半導體裝置10-(n+2)b的輸入端子。從半導體裝置10-(n+2)b的輸出 端子輸出的信號被供應到電路30的第二輸入端子。
與圖19所示的振盪電路20所包括的電路30同樣地，電路30具有調整從輸入端子輸入的信號的振幅或電位位準的功能。作為電路30例如可以使用位準轉換電路。當作為各半導體裝置10-(n+1)a、半導體裝置10-(n+1)b、半導體裝置10-(n+2)b所包括的第二電路12使用反相器等NOT閘極時，在電路30中，第一輸入端子被輸入其電位位準與第二輸入端子的輸入信號相反的輸入信號。
振盪電路20也可以具有藉由緩衝器電路從振盪電路20的輸出端子(OUT)輸出電路30的輸出信號的結構。
圖32示出在圖21所示的振盪電路20中的半導體裝置10包括多個第一電路11和一個第二電路12時的佈線的連接關係的一個例子。圖32例示出在半導體裝置10包括兩個第一電路11時佈線W1[0]、佈線W2[0]、佈線W1[1]、佈線W2[1]、佈線SE[0]、佈線SE[1]、佈線WD與各半導體裝置10-1至半導體裝置10-n、半導體裝置10-(n+1)a、半導體裝置10-(n+1)b、半導體裝置10-(n+2)b電連接的情況。
接著，圖33示出電路30的結構的一個例子。圖33所示的電路30包括n通道型的電晶體Tr1至電晶體Tr5、以及p通道型的電晶體Tr6至電晶體Tr10。
電晶體Tr1及電晶體Tr2的閘極與輸入端子 IN電連接，電晶體Tr3及電晶體Tr4的閘極與輸入端子INb電連接。被供應到輸入端子INb的信號的電位相當於將被供應到輸入端子IN的信號的電位極性反轉的電位。電晶體Tr1至電晶體Tr5的源極和汲極中的一個與被供應固定電位的佈線電連接。電晶體Tr1的源極和汲極中的另一個與電晶體Tr6及電晶體Tr7的源極和汲極中的一個電連接。電晶體Tr2的源極和汲極中的另一個與電晶體Tr7的源極和汲極中的另一個電連接。電晶體Tr4的源極和汲極中的另一個與電晶體Tr8及電晶體Tr9的源極和汲極中的一個電連接。電晶體Tr3的源極和汲極中的另一個與電晶體Tr9的源極和汲極中的另一個電連接。電晶體Tr6的閘極與電晶體Tr9的源極和汲極中的另一個、閘極電連接。電晶體Tr8的閘極與電晶體Tr7源極和汲極中的另一個、閘極電連接。電晶體Tr10的閘極與電晶體Tr5的閘極、電晶體Tr4的源極和汲極中的另一個電連接。電晶體Tr5的源極和汲極中的另一個與電晶體Tr10的源極和汲極中的一個電連接，上述電位被供應到輸出端子OUT。電晶體Tr6、電晶體Tr8、電晶體Tr10的源極和汲極中的另一個與被供應固定的電位的佈線電連接。
本實施方式可以與其他實施方式適當地組合而實施。
實施方式6
接著，使用圖22說明第一電路11所包括的電晶體 M1及電晶體M2的俯視圖的一個例子。
如圖5所示，電晶體M1和電晶體M2在其閘極和源極之間、以及其閘極和汲極之間包括電容。明確而言，在圖5中，電晶體M1的閘極與源極和汲極中的一個之間的電容記載為Ca，電晶體M1的閘極與源極和汲極中的另一個之間的電容記載為Cb，電晶體M2的閘極與源極和汲極中的一個之間的電容記載為Cc，電晶體M2的閘極與源極和汲極中的另一個之間的電容記載為Cd。並且，Cb的值和Cc的值越近，越可以幾乎抵消節點ND中的電位變動。
為了使Cb的值和Cc的值接近，較佳為使電晶體M1的閘極電極與電晶體M1的源極電極和汲極電極中的另一個的位置關係與電晶體M2的閘極電極與源極電極和汲極電極中的一個的位置關係對齊。注意，假設電晶體M2的源極電極和汲極電極的另一個與電晶體M1的源極電極和汲極電極中的一個電連接。
明確而言，在圖22中，導電膜50被用作電晶體M1的源極電極和汲極電極中的另一個。導電膜51被用作電晶體M1的閘極電極。並且，半導體層52中的與導電膜50重疊的區域位於半導體層52中的與導電膜51重疊的區域(也被用作通道形成區域)的左側。另外，在圖22中，導電膜50被用作電晶體M2的源極電極和汲極電極中的一個。導電膜54被用作電晶體M2的閘極電極。並且，半導體層53中的與導電膜50重疊的區域 位於半導體層53中的與導電膜54重疊的區域(也被用作通道形成區域)的左側。
當具有圖22所示的結構時，即使在形成導電膜50時，由於遮罩錯開等而使導電膜50的位置錯開，也可以使形成在導電膜50和導電膜51之間的電容(Cb)的值與形成在導電膜50和導電膜54之間的電容(Cc)的值相同。例如，即使導電膜50的位置向左錯開而使導電膜50和導電膜51之間的距離變大，也因為導電膜50和導電膜54之間的距離也以相同程度變大，所以可以使Cb的值和Cc的值保持為相同。
為了使Cb的值和Cc的值接近，如圖22所示，較佳為源極電極或汲極電極覆蓋電晶體M1的通道寬度方向上的半導體膜的端部。當具有上述結構時，即使因在形成導電膜50時的遮罩錯開等而使導電膜50的位置向通道寬度方向上稍微錯開，也可以將Cb的值與Cc的值保持為相同。
本實施方式可以與其他實施方式適當地組合而實施。
實施方式7
接著，對使用氧化物半導體的電晶體的結構實例進行說明。
圖23A是示出電晶體的結構實例的俯視圖。圖23B是沿著圖23A的X1-X2線的剖面圖，圖23C是沿 著圖23A的Y1-Y2線之間的剖面圖。在此，有時將X1-X2線的方向稱為通道長度方向，將Y1-Y2線的方向稱為通道寬度方向。圖23B是示出電晶體的通道長度方向上的剖面結構的圖，圖23C是示出電晶體的通道寬度方向上的剖面結構的圖。為了明確地示出裝置結構，在圖23A中省略部分結構。
根據本發明的一個實施方式的半導體裝置包括絕緣層512至520、金屬氧化物膜521至524、導電層550至553。圖23A至圖23C示出電晶體501形成在絕緣層511上的情況。電晶體501被絕緣層518及絕緣層519覆蓋。
構成電晶體501的絕緣層、金屬氧化物膜、導電層等可以為單層或多個膜的疊層。在製造這些層時，可以使用濺射法、分子束磊晶(MBE：Molecular Beam Epitaxy)法、脈衝雷射燒蝕(PLA：Pulsed Laser Ablation)法、CVD法、原子層沉積(ALD：Atomic Layer Deposition)法等各種成膜方法。CVD法包括電漿CVD法、熱CVD法、有機金屬CVD法等。
導電層550包括被用作電晶體501的閘極電極的區域。導電層551及導電層552包括被用作源極電極或汲極電極的區域。導電層553包括被用作背閘極電極的區域。絕緣層517包括被用作閘極電極(前閘極電極)一側的閘極絕緣層的區域，由絕緣層514至絕緣層516的疊層構成的絕緣層包括被用作背閘極電極一側的閘極絕緣層 的區域。絕緣層518被用作層間絕緣層。絕緣層519被用作障壁層。
將金屬氧化物膜521至524總稱為氧化物層530。如圖23B和圖23C所示，氧化物層530包括依次層疊有金屬氧化物膜521、金屬氧化物膜522及金屬氧化物膜524的區域。此外，一對金屬氧化物膜523分別位於導電層551及導電層552上。在電晶體501處於導通狀態時，通道形成區域主要形成在氧化物層530的金屬氧化物膜522中。
金屬氧化物膜524覆蓋金屬氧化物膜521至523、導電層551及導電層552。絕緣層517位於金屬氧化物膜523與導電層550之間。導電層551及導電層552都包括隔著金屬氧化物膜523、金屬氧化物膜524及絕緣層517與導電層550重疊的區域。
導電層551及導電層552使用用來形成金屬氧化物膜521及金屬氧化物膜522的硬遮罩形成。由此，導電層551及導電層552不包括與金屬氧化物膜521及金屬氧化物膜522的側面接觸的區域。例如，藉由下述步驟可以形成金屬氧化物膜521、522及導電層551、導電層552：首先，在層疊的兩層金屬氧化物膜上形成導電膜；將該導電膜加工為所希望的形狀(進行蝕刻)，來形成硬遮罩；使用硬遮罩對兩層金屬氧化物膜的形狀進行加工，來形成金屬氧化物膜521和金屬氧化物膜522的疊層；接著，將硬遮罩加工為所希望的形狀，來形成導電層551及 導電層552。
作為用於絕緣層511至518的絕緣材料，有如下材料：氮化鋁、氧化鋁、氮氧化鋁、氧氮化鋁、氧化鎂、氮化矽、氧化矽、氮氧化矽、氧氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭、矽酸鋁等。絕緣層511至518由包括這些絕緣材料的單層或疊層構成。構成絕緣層511至518的層可以包含多種絕緣材料。
在本說明書等中，氧氮化物是指氧含量大於氮含量的化合物，氮氧化物是指氮含量大於氧含量的化合物。
為了抑制氧化物層530中的氧空位的增加，絕緣層516至絕緣層518較佳為包含氧的絕緣層。絕緣層516至絕緣層518更佳為使用藉由加熱可釋放氧的絕緣膜形成。另外，在本說明書等中，將藉由加熱釋放的氧稱為“過量氧”。藉由從包含過量氧的絕緣膜向氧化物層530供應氧，可以填補氧化物層530中的氧空位。可以提高電晶體501的可靠性及電特性。
包含過量氧的絕緣層為在利用熱脫附譜分析法(TDS：Thermal Desorption Spectroscopy)時膜表面溫度為100℃以上且700℃以下或100℃以上且500℃以下的範圍內的氧分子的釋放量為1.0×1018[分子/cm3]以上的膜。氧分子的釋放量較佳為3.0×1020分子/cm3以上。
包含過剰氧的絕緣膜可以藉由進行對絕緣膜 添加氧的處理來形成。作為氧的添加處理，可以使用氧氛圍下的加熱處理、離子植入法、離子摻雜法、電漿浸沒離子佈植技術或電漿處理等。作為用來添加氧的氣體，可以使用16O2或18O2等氧氣體、一氧化二氮氣體或臭氧氣體等。
為了防止氧化物層530中的氫濃度的增加，較佳為降低絕緣層512至519中的氫濃度。尤其較佳為降低絕緣層513至518中的氫濃度。明確而言，其氫濃度為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進一步較佳為5×1018atoms/cm3以下。
為了防止氧化物層530中的氮濃度的增加，較佳為降低絕緣層513至518中的氮濃度。明確而言，其氮濃度低於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下。
上述氫濃度及氮濃度是藉由二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)而測量的值。
在電晶體501中，氧化物層530較佳為被對氧和氫具有阻擋性的絕緣層(以下也稱為障壁層)包圍。藉由採用該結構，可以抑制氧從氧化物層530釋放出並可以抑制氫侵入氧化物層530。可以提高電晶體501的可靠性及電特性。
例如，將絕緣層519用作障壁層且將絕緣層511、512、514中的至少一個用作障壁層。障壁層可以使用氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿、氮化矽等的材料形成。
示出絕緣層511至518的結構實例。在該實例中，絕緣層511、512、515、519都被用作障壁層。絕緣層516至518是包含過剰氧的氧化物層。絕緣層511是氮化矽層，絕緣層512是氧化鋁層，絕緣層513是氧氮化矽層。被用作背閘極電極一側的閘極絕緣層的絕緣層514至516是氧化矽、氧化鋁和氧化矽的疊層。被用作前閘極電極一側的閘極絕緣層的絕緣層517是氧氮化矽層。被用作層間絕緣層的絕緣層518是氧化矽層。絕緣層519是氧化鋁層。
作為用於導電層550至553的導電材料，有鉬、鈦、鉭、鎢、鋁、銅、鉻、釹、鈧等金屬或以上述金屬為成分的金屬氮化物(氮化鉭、氮化鈦、氮化鉬、氮化鎢)等。可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加有氧化矽的銦錫氧化物等導電材料。
示出導電層550至553的結構實例。導電層550由導電層550a和導電層550b的疊層構成。例如，導電層550a可以使用氮化鉭，導電層550b可以使用鎢。導電層551可以使用鎢的單層、氮化鉭的單層或氮化鉭和鎢 的疊層。導電層552具有與導電層551相同的結構。導電層553由導電層553a、導電層553b和導電層553c的疊層構成。例如，導電層553a可以使用氮化鈦，導電層553b可以使用銅或鎢，導電層553c可以使用氮化鉭，導電層553c具有防止導電層553b的氧化的功能。導電層553c具有防止構成導電層553b的元素擴散到外部的功能。
為了降低電晶體501的關態電流，金屬氧化物膜522例如較佳為具有大能隙。金屬氧化物膜522的能隙為2.5eV以上且4.2eV以下，較佳為2.8eV以上且3.8eV以下，更佳為3eV以上且3.5eV以下。
氧化物層530較佳為具有結晶性。較佳的是，至少金屬氧化物膜522具有結晶性。藉由採用上述結構，可以實現可靠性及電特性優異的電晶體501。
可以用於金屬氧化物膜522的氧化物例如是In-Ga氧化物、In-Zn氧化物、In-M-Zn氧化物(M為Al、Ga、Y或Sn)。金屬氧化物膜522不侷限於包含銦的氧化物層。金屬氧化物膜522例如可以使用Zn-Sn氧化物、Ga-Sn氧化物、Zn-Mg氧化物等形成。金屬氧化物膜521、523、524也可以使用與金屬氧化物膜522同樣的氧化物形成。尤其是，金屬氧化物膜521、523、524都可以使用Ga氧化物形成。
當介面能階形成在金屬氧化物膜522與金屬氧化物膜521之間的介面時，由於通道形成區域還形成在介面附近的區域中，因此電晶體501的臨界電壓發生變 動。因此，金屬氧化物膜521較佳為包含構成金屬氧化物膜522的金屬元素中的至少一個。由此，在金屬氧化物膜522與金屬氧化物膜521之間的介面就不容易形成介面能階，而可以降低電晶體501的臨界電壓等電特性的偏差。
金屬氧化物膜524較佳為包含構成金屬氧化物膜522的金屬元素中的至少一個。由此，在金屬氧化物膜522與金屬氧化物膜524之間的介面不容易發生介面散射，不容易阻礙載子的遷移，因此可以提高電晶體501的場效移動率。
較佳的是，在金屬氧化物膜521至524中，金屬氧化物膜522具有最高的載子移動率。由此，可以在遠離絕緣層516、517的金屬氧化物膜522中形成通道形成區域。
例如，In-M-Zn氧化物等包含In的金屬氧化物可以藉由提高In的含量來提高載子移動率。因此，藉由將銦含量大的氧化物用於氧化物半導體膜，可以提高載子移動率。
因此，例如，使用In-Ga-Zn氧化物形成金屬氧化物膜522，並且使用Ga氧化物形成金屬氧化物膜521、523。例如，當使用In-M-Zn氧化物形成金屬氧化物膜521至523時，使金屬氧化物膜522的In含量大於金屬氧化物膜521、523。當利用濺射法形成In-M-Zn氧化物時，藉由改變靶材中的金屬元素的原子個數比，可以改變In含量。
例如，用來形成金屬氧化物膜522的靶材的金屬元素的原子個數比較佳為In：M：Zn=1：1：1、3：1：2或4：2：4.1。例如，用來形成金屬氧化物膜521、523的靶材的金屬元素的原子個數比較佳為In：M：Zn=1：3：2或1：3：4。使用In：M：Zn=4：2：4.1的靶材形成的In-M-Zn氧化物的原子個數比大致為In：M：Zn=4：2：3。
為了對電晶體501賦予穩定的電特性，較佳為降低氧化物層530中的雜質濃度。在金屬氧化物中，氫、氮、碳、矽以及除了主要成分以外的金屬元素都是雜質。例如，氫和氮引起施體能階的形成，導致載子密度增高。此外，矽和碳引起金屬氧化物中的雜質能階的形成。該雜質能階成為陷阱，有時使電晶體的電特性劣化。
例如，氧化物層530具有矽濃度為2×1018atoms/cm3以下，較佳為2×1017atoms/cm3以下的區域。氧化物層530中的碳濃度也是同樣的。
氧化物層530具有鹼金屬濃度為1×1018atoms/cm3以下，較佳為2×1016atoms/cm3以下的區域。金屬氧化物膜522的鹼土金屬濃度也是同樣的。
氧化物層530具有氮濃度低於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下的區域。
氧化物層530具有氫濃度低於1×1020atoms/cm3，較佳為低於1×1019atoms/cm3，更佳為低於 5×1018atoms/cm3，進一步較佳為低於1×1018atoms/cm3的區域。
上述氧化物層530中的雜質濃度是藉由SIMS而測量的。
在金屬氧化物膜522具有氧空位的情況下，有時因為氫進入該氧空位部而形成施體能階。因此，氧空位有時成為電晶體501的通態電流降低的原因。注意，氧空位部在氧進入時比氫進入時更加穩定。因此，藉由降低金屬氧化物膜522中的氧空位，有時能夠提高電晶體501的通態電流。由此，藉由減少金屬氧化物膜522中的氫來防止氫進入氧空位部的方法對通態電流的提高是有效的。
包含在金屬氧化物中的氫與鍵合於金屬原子的氧起反應生成水，因此有時形成氧空位。當氫進入該氧空位時，有時產生作為載子的電子。另外，有時氫的一部分與鍵合於金屬原子的氧鍵合，而產生作為載子的電子。由於通道形成區域形成在金屬氧化物膜522中，所以當金屬氧化物膜522包含氫時，電晶體501容易具有常開啟特性。由此，較佳為儘可能減少金屬氧化物膜522中的氫。
圖23A至圖23C示出氧化物層530為四層結構的例子，但是不侷限於此。例如，氧化物層530也可以為沒有金屬氧化物膜521或金屬氧化物膜523的三層結構。或者，可以在氧化物層530的任意的層之間、氧化物層530之上和氧化物層530之下中的任兩個以上的位置設置一層或多層與金屬氧化物膜521至524同樣的金屬氧化 物膜。
注意，電晶體501也可以具有不包括背閘極電極的結構。
圖25示出第一電路11中的電晶體M2、電晶體M3及電容元件C1的疊層結構。
半導體裝置10由CMOS層561、佈線層W1至W5、電晶體層562、佈線層W6、W7的疊層構成。
在CMOS層561中設置有其通道形成區域包含矽的電晶體。該電晶體M3的活性層設置在單晶矽晶圓560中。電晶體M3的閘極(電極563)藉由佈線層W1至W5與電晶體M2的源極和汲極中的另一個(電極564)及電容元件C1的第二電極565電連接。
在電晶體層562中設置有電晶體M2。在圖25中，電晶體M2在通道形成區域中包含金屬氧化物。在本實施方式中，示出電晶體M2的背閘極設置在佈線層W5中的情況。另外，在佈線層W6中設置有電容元件C1。
本實施方式可以與其他實施方式適當地組合而實施。
實施方式8
[氧化物半導體]
以下，對根據本發明的一個實施方式的氧化物半導體進行說明。
氧化物半導體較佳為至少包含銦或鋅。特別 較佳為包含銦及鋅。另外，較佳的是，除此之外，還包含鋁、鎵、釔或錫等。另外，也可以包含硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢或鎂等中的一種或多種。
在此考慮氧化物半導體為包含銦、元素M及鋅的InMZnO的情況。注意，元素M為鋁、鎵、釔或錫等。作為其他的可用於元素M的元素，除了上述元素以外，還有硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢、鎂等。注意，作為元素M有時可以組合多個上述元素。
〈結構〉
氧化物半導體被分為單晶氧化物半導體和非單晶氧化物半導體。作為非單晶氧化物半導體例如有CAAC-OS(c-axis aligned crystalline oxide semiconductor)、多晶氧化物半導體、nc-OS(nanocrystalline oxide semiconductor)、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半導體等。
CAAC-OS具有c軸配向性，其多個奈米晶在a-b面方向上連結而結晶結構具有畸變。注意，畸變是指在多個奈米晶連結的區域中晶格排列一致的區域與其他晶格排列一致的區域之間的晶格排列的方向變化的部分。
雖然奈米晶基本上是六角形，但是並不侷限於正六角形，有不是正六角形的情況。此外，在畸變中有 時具有五角形及七角形等晶格排列。另外，在CAAC-OS的畸變附近觀察不到明確的晶界(grain boundary)。亦即，可知藉由使晶格排列畸變，可抑制晶界的形成。這可能是由於CAAC-OS可容許因如下原因而發生的畸變：在a-b面方向上的氧原子的排列的低密度或因金屬元素被取代而使原子間的鍵合距離產生變化等。
CAAC-OS有具有層狀結晶結構(也稱為層狀結構)的傾向，在該層狀結晶結構中層疊有包含銦及氧的層(下面稱為In層)和包含元素M、鋅及氧的層(下面稱為(M，Zn)層)。另外，銦和元素M彼此可以取代，在用銦取代(M，Zn)層中的元素M的情況下，也可以將該層表示為(In，M，Zn)層。另外，在用元素M取代In層中的銦的情況下，也可以將該層表示為(In，M)層。
在nc-OS中，微小的區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中的原子排列具有週期性。另外，nc-OS在不同的奈米晶之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS在某些分析方法中與a-like OS或非晶氧化物半導體沒有差別。
a-like OS是具有介於nc-OS與非晶氧化物半導體之間的結構的氧化物半導體。a-like OS包含空洞或低密度區域。也就是說，a-like OS的結晶性比nc-OS及CAAC-OS的結晶性低。
氧化物半導體具有各種結構及各種特性。本 發明的一個實施方式的氧化物半導體也可以包括非晶氧化物半導體、多晶氧化物半導體、a-like OS、nc-OS、CAAC-OS中的兩種以上。
CAAC-OS是結晶性高的氧化物半導體。另一方面，在CAAC-OS中無法確認到明確的晶界，所以可以說不容易發生起因於晶界的電子移動率的降低。此外，氧化物半導體的結晶性有時因雜質的混入或缺陷的生成等而降低，因此可以說CAAC-OS是雜質或缺陷(氧空位等)少的氧化物半導體。因此，具有CAAC-OS的氧化物半導體的物理性質穩定。因此，具有CAAC-OS的氧化物半導體具有耐熱性及高可靠性。
[具有氧化物半導體的電晶體]
在此，對將上述氧化物半導體用於電晶體的情況進行說明。
藉由將上述氧化物半導體用於電晶體，可以減少晶界中的載子散射等，因此可以實現場效移動率高的電晶體。另外，可以實現可靠性高的電晶體。
另外，較佳為將載子密度低的氧化物半導體用於電晶體。在以降低氧化物半導體膜的載子密度為目的的情況下，可以降低氧化物半導體膜中的雜質濃度以降低缺陷態密度。在本說明書等中，將雜質濃度低且缺陷態密度低的狀態稱為“高純度本質”或“實質上高純度本質”。例如，氧化物半導體的載子密度可以低於8×1011/cm3，較佳為低於 1×1011/cm3，更佳為低於1×1010/cm3且為1×10-9/cm3以上。
另外，因為高純度本質或實質上高純度本質的氧化物半導體膜具有較低的缺陷態密度，所以有可能具有較低的陷阱態密度。
此外，被氧化物半導體的陷阱能階俘獲的電荷到消失需要較長的時間，有時像固定電荷那樣動作。因此，有時在陷阱態密度高的氧化物半導體中形成有通道區域的電晶體的電特性不穩定。
因此，為了使電晶體的電特性穩定，降低氧化物半導體中的雜質濃度是有效的。為了降低氧化物半導體中的雜質濃度，較佳為還降低附近膜中的雜質濃度。作為雜質有氫、氮、鹼金屬、鹼土金屬、鐵、鎳、矽等。
〈雜質〉
在此，說明氧化物半導體中的各雜質的影響。
在氧化物半導體包含第14族元素之一的矽或碳時，在氧化物半導體中形成缺陷能階。因此，氧化物半導體中或氧化物半導體的介面附近的矽或碳的濃度(藉由二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)測得的濃度)被控制為2×1018atoms/cm3以下，較佳為2×1017atoms/cm3以下。
另外，當氧化物半導體包含鹼金屬或鹼土金屬時，有時形成缺陷能階而形成載子。因此，使用包含鹼 金屬或鹼土金屬的氧化物半導體的電晶體容易具有常開啟特性。由此，較佳為降低氧化物半導體中的鹼金屬或鹼土金屬的濃度。明確而言，利用SIMS測得的氧化物半導體中的鹼金屬或鹼土金屬的濃度被控制為1×1018atoms/cm3以下，較佳為2×1016atoms/cm3以下。
當氧化物半導體包含氮時，產生作為載子的電子，載子密度會增加，氧化物半導體容易被n型化。其結果，將含有氮的氧化物半導體用於半導體的電晶體容易具有常開啟型特性。因此，較佳為儘可能地減少氧化物半導體中的氮，例如，使利用SIMS測得的氧化物半導體中的氮濃度低於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下。
包含在氧化物半導體中的氫與鍵合於金屬原子的氧起反應生成水，因此有時形成氧空位。當氫進入該氧空位時，有時產生作為載子的電子。另外，有時由於氫的一部分與鍵合於金屬原子的氧鍵合，產生作為載子的電子。因此，使用包含氫的氧化物半導體的電晶體容易具有常開啟特性。由此，較佳為儘可能減少氧化物半導體中的氫。明確而言，在氧化物半導體中，使利用SIMS測得的氫濃度低於1×1020atoms/cm3，較佳為低於1×1019atoms/cm3，更佳為低於5×1018atoms/cm3，進一步較佳為低於1×1018atoms/cm3。
藉由將雜質被充分降低的氧化物半導體用於 電晶體的通道區域，可以使電晶體具有穩定的電特性。
〈能帶圖〉
接著，對該氧化物半導體採用雙層結構或三層結構的情況進行說明。參照圖24A至圖24C對如下能帶圖進行說明：氧化物半導體S1、氧化物半導體S2和氧化物半導體S3的疊層結構及與該疊層結構接觸的絕緣體的能帶圖；氧化物半導體S2和氧化物半導體S3的疊層結構及與該疊層結構接觸的絕緣體的能帶圖；以及氧化物半導體S1和氧化物半導體S2的疊層結構和與該疊層結構接觸的絕緣體的能帶圖。
圖24A是包括絕緣體I1、氧化物半導體S1、氧化物半導體S2、氧化物半導體S3及絕緣體I2的疊層結構的厚度方向上的能帶圖的一個例子。另外，圖24B是包括絕緣體I1、氧化物半導體S2、氧化物半導體S3及絕緣體I2的疊層結構的厚度方向上的能帶圖的一個例子。圖24C是包括絕緣體I1、氧化物半導體S1、氧化物半導體S2及絕緣體I2的疊層結構的厚度方向上的能帶圖的一個例子。注意，為了便於理解，能帶圖示出絕緣體I1、氧化物半導體S1、氧化物半導體S2、氧化物半導體S3及絕緣體I2的導帶底的能階(Ec)。
較佳的是，氧化物半導體S1、氧化物半導體S3的導帶底的能階比氧化物半導體S2更靠近真空能階，典型的是，氧化物半導體S2的導帶底的能階與氧化物半 導體S1、氧化物半導體S3的導帶底的能階的差為0.15eV以上、0.5eV以上且2eV以下或者1eV以下。就是說，氧化物半導體S1、氧化物半導體S3的電子親和力與氧化物半導體S2的電子親和力的差為0.15eV以上、0.5eV以上且2eV以下或者1eV以下。
如圖24A、圖24B和圖24C所示，在氧化物半導體S1、氧化物半導體S2、氧化物半導體S3中，導帶底的能階平緩地變化。換言之，也可以將上述情況表達為導帶底的能階連續地變化或者連續地接合。為了實現這種能帶圖，較佳為降低形成在氧化物半導體S1與氧化物半導體S2的介面或者氧化物半導體S2與氧化物半導體S3的介面的混合層的缺陷態密度。
明確而言，藉由使氧化物半導體S1和氧化物半導體S2、氧化物半導體S2和氧化物半導體S3包含氧之外的共同元素(主要成分)，可以形成缺陷態密度低的混合層。例如，在氧化物半導體S2為In-Ga-Zn氧化物半導體的情況下，作為氧化物半導體S1、氧化物半導體S3較佳為使用In-Ga-Zn氧化物半導體、Ga-Zn氧化物半導體、氧化鎵等。
此時，氧化物半導體S2被用作載子的主要路徑。因為可以降低氧化物半導體S1與氧化物半導體S2的介面以及氧化物半導體S2與氧化物半導體S3的介面的缺陷態密度，所以介面散射對載子傳導的影響小，從而可以得到大通態電流。
在電子被陷阱能階俘獲時，被俘獲的電子像固定電荷那樣動作，導致電晶體的臨界電壓向正方向漂移。藉由設置氧化物半導體S1、氧化物半導體S3，可以使陷阱能階遠離氧化物半導體S2。藉由採用該結構，可以防止電晶體的臨界電壓向正方向漂移。
作為氧化物半導體S1、氧化物半導體S3，使用其導電率比氧化物半導體S2充分低的材料。此時，氧化物半導體S2、氧化物半導體S2與氧化物半導體S1的介面以及氧化物半導體S2與氧化物半導體S3的介面主要被用作通道區域。
本實施方式可以與其他實施方式適當地組合而實施。
實施方式9
圖26示出使用引線框架型插板(interposer)的封裝的剖面結構的透視圖。
在圖26所示的封裝中，相當於根據本發明的一個實施方式的半導體裝置的晶片351藉由利用打線接合法與插板350上的端子352連接。端子352配置在插板350的設置有晶片351的面上。晶片351也可以由模鑄樹脂353密封，這裡在各端子352的一部分露出的狀態下進行密封。
圖27示出使用本發明的一個實施方式的PLL的可程式邏輯裝置(PLD：Programmable Logic Device) 的結構實例。在圖27中，PLD80包括邏輯塊(LB)40、I/O70、PLL71、RAM72和資料比較電路73。可以將圖13所示的PLL21用於PLL71。由此，可以降低PLD80的功耗。
本實施方式可以與其他實施方式適當地組合而實施。
實施方式10
本發明的一個實施方式的半導體裝置可以用於顯示裝置、個人電腦或具備儲存媒體的影像再現裝置(典型的是，能夠播放儲存媒體如DVD(Digital Versatile Disc：數位影音光碟)等並具有可以顯示其影像的顯示器的裝置)。另外，作為可以使用根據本發明的一個實施方式的半導體裝置的電子裝置，可以舉出行動電話、包括可攜式遊戲機的遊戲機、可攜式資訊終端、電子書閱讀器、視頻攝影機、數位相機等影像拍攝裝置、護目鏡型顯示器(頭戴式顯示器)、導航系統、音頻再生裝置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)、自動販賣機以及醫療設備等。圖28A至圖28F示出這些電子裝置的具體例子。
圖28A示出可攜式遊戲機，該可攜式遊戲機包括外殼5001、外殼5002、顯示部5003、顯示部5004、麥克風5005、揚聲器5006、操作鍵5007以及觸控筆 5008等。可以將本發明的一個實施方式的半導體裝置用於可攜式遊戲機的各種積體電路。注意，雖然圖28A所示的可攜式遊戲機包括兩個顯示部亦即顯示部5003和顯示部5004，但是可攜式遊戲機所具有的顯示部的數量不限於兩個。
圖28B示出筆記本式個人電腦，該筆記本式個人電腦包括外殼5401、顯示部5402、鍵盤5403、指向裝置5404等。可以將本發明的一個實施方式的半導體裝置用於筆記本式個人電腦的各種積體電路。
圖28C是顯示裝置，該顯示裝置包括外殼5301、顯示部5302以及支撐台5303等。另外，顯示裝置包括用於個人電腦、TV播放接收、廣告顯示等的所有資訊顯示用顯示裝置。可以將本發明的一個實施方式的半導體裝置用於顯示裝置的各種積體電路。
圖28D示出視頻攝影機，該視頻攝影機包括第一外殼5801、第二外殼5802、顯示部5803、操作鍵5804、透鏡5805以及連接部5806等。可以將本發明的一個實施方式的半導體裝置用於視頻攝影機的各種積體電路。操作鍵5804及透鏡5805設置在第一外殼5801中，顯示部5803設置在第二外殼5802中。並且，第一外殼5801和第二外殼5802由連接部5806連接，由連接部5806可以改變第一外殼5801和第二外殼5802之間的角度。顯示部5803的影像也可以根據連接部5806所形成的第一外殼5801和第二外殼5802之間的角度切換。
圖28E是顯示裝置，該顯示裝置包括具有曲面的外殼5701、顯示部5702等。藉由將具有撓性的基板用於本發明的一個實施方式的半導體裝置，可以將該半導體裝置用於由具有曲面的外殼5701支撐的各種積體電路，而可以提供一種撓性、輕量且使用方便的顯示裝置。
圖28F是行動電話，在具有曲面的外殼5901中設置有顯示部5902、麥克風5907、揚聲器5904、照相機5903、外部連接部5906、操作用按鈕5905。可以將本發明的一個實施方式的半導體裝置用於用來控制顯示部5902的顯示裝置的工作的各種積體電路。
本實施方式可以與其他實施方式適當地組合而實施。
10‧‧‧半導體裝置
11‧‧‧第一電路
12‧‧‧電路
C1、C2‧‧‧電容元件
FD、ND‧‧‧節點
GL、W1、W2、WD、VL‧‧‧佈線
M1、M2、M3‧‧‧電晶體
IN‧‧‧輸入端子
OUT‧‧‧輸出端子

Claims (11)

  1. 一種半導體裝置，包含：第一電路，包含第一電晶體、第二電晶體、第三電晶體、第一電容器和第二電容器；以及第二電路，包含輸入端子和輸出端子，其中該第一電路被配置以保持第一電位，並控制根據基於該第一電位的第二電位供應到該第二電路的第三電位的位準，其中該第二電路被配置以基於輸入到該輸入端子的第一信號從該輸出端子輸出第二信號，其中該第一電晶體的源極和汲極中的一個電連接到該第二電晶體的源極和汲極中的一個以及該第一電容器的一個電極，其中該第二電晶體的該源極和該汲極中的另一個直接連接到該第三電晶體的閘極，其中該第二電晶體的該源極和該汲極中的另一個電連接到該第二電容器的一個電極，並且其中該第三電晶體的源極和汲極中的一個電連接到該第二電路。
  2. 一種半導體裝置，包含：第一電路，包含第一電晶體、第二電晶體、第三電晶體、第一電容器和第二電容器；以及第二電路，包含輸入端子和輸出端子，其中該第一電路被配置以保持第一電位，並對該第三 電晶體的閘極供應基於該第一電位的第二電位，其中該第二電路被配置以基於輸入到該輸入端子的第一信號從該輸出端子輸出第二信號，其中該第一電晶體的源極和汲極中的一個電連接到該第二電晶體的源極和汲極中的一個以及該第一電容器的一個電極，其中該第二電晶體的該源極和該汲極中的另一個直接連接到該第三電晶體的該閘極，其中該第二電晶體的該源極和該汲極中的另一個電連接到該第二電容器的一個電極，並且其中該第三電晶體的源極和汲極中的一個電連接到該第二電路的該輸出端子。
  3. 根據請求項1之半導體裝置，其中從該第一信號輸入到該第二電路到從該第二電路輸出該第二信號的延遲時間由該第三電位確定。
  4. 根據請求項1之半導體裝置，其中該第一電晶體的該源極和該汲極中的另一個電連接到第一佈線，其中該第一電晶體的閘極電連接到第二佈線，其中該第二電晶體的閘極電連接到第三佈線，並且其中該第三電晶體的該源極和該汲極中的另一個電連接到第四佈線。
  5. 根據請求項1之半導體裝置，其中該第二電路包含反相器，該反相器包含p通道電 晶體，並且其中該p通道電晶體的源極和汲極中的一個電連接到該第三電晶體的該源極和該汲極中的該一個。
  6. 根據請求項2之半導體裝置，其中該第三電晶體被配置以延遲該第二信號，並且其中該第二信號的延遲時間由該第二電位確定。
  7. 根據請求項2之半導體裝置，其中該第一電晶體的該源極和該汲極中的另一個電連接到第一佈線，其中該第一電晶體的閘極電連接到第二佈線，並且其中該第二電晶體的閘極電連接到第三佈線。
  8. 根據請求項2之半導體裝置，其中第二電路包含反相器，該反相器包含p通道電晶體和n通道電晶體，並且其中該p通道電晶體的源極和汲極中的一個以及該n通道電晶體的源極和汲極中的一個電連接到該第三電晶體的該源極和該汲極中的該一個。
  9. 根據請求項1或2之半導體裝置，其中該第一電晶體、該第二電晶體以及該第三電晶體的通道形成區域包含氧化物半導體。
  10. 根據請求項1或2之半導體裝置，其中該第二電路包含反相器。
  11. 一種振盪器電路，包含根據請求項1或2之半導體裝置。
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