KR0142960B1 - 전원 변동에 안정된 반도체 메모리 장치 - Google Patents

Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야:

본 발명은 반도체 메모리 장치의 전원 안정화 회로에 관한 것이다.

2. 발명이 해결하려고 하는 기술적 과제:

전원 변화에 대해 안정된 특성을 갖는 반도체 메모리 집적회로를 제공한다.

3. 발명의 해결방법의 요지:

반도체 메모리에서 입력신호를 받아들이는 풀 트랜지스터의 소오스와 상기 소오스를 VDD전압으로 하고, 드레인을 출력으로 연결해서 입력신호를 받아들이는 상기 트랜지스터를 병렬로 구성한 반도체 메모리 장치를 포함한다.

4. 발명의 중요한 용도:

반도체 메모리 장치에 적합하게 사용된다.

Description

전원변동에 안정된 반도체 메모리 장치

제 1도는 종래의 입력버퍼 회로도,

제 2도는 본 발명에 따른 회로도이며,

제 3도는 본 발명에 따른 특성도이며,

제 4도는 본 발명에 따른 전원전압(VDD)과 출력 IBREF와의 전위차 특성도 및,

제 5도는 본 발명에 따른 회로의 입력이 하이에서 로우 또는 로우에서 하이로 될 때, 출력 속도 차이를 나타내는 특성도.

본 발명은 반도체 메모리 장치에 있어서, 입력버퍼 메모리 회로에 관한 것으로, 특히 입력이 하이에서 로우 또는 로우에서 하이로 변화할 때 발생하는 출력속도 차이(Speed Gap)를 제어하여 전원변동에 안정된 특성을 갖는 반도체 메모리 장치의 전원안정화 회로에 관한 것이다.

일반적으로, 제 1도에서 도시한 바와 같이 블럭(100)은 입력버퍼로서 바이시 모오스(BICMOS)회로에 의해 만들어진 기준전압(40)을 게이트전극으로 연결하고 소오스전극은 전원전압(이하 VDD라 한다)에 연결하는 피형 모오스트랜지스터(10)와, 상기 피형 모오스트랜지스터(10)의 드레인전극과 연결된 소오스전극을 가지며 입력전압(50)을 게이트전극으로 연결하는 피형 모오스트랜지스터(20)와, 상기 피형 모오스트랜지스터(20)의 드레인전극과 연결한 소오스전극을 가지고 상기 입력전압(50)을 게이트전극으로 연결하며 드레인전극은 접지전압(이하 VSS라 한다)에 연결한 엔 모오스트랜지스터(30)와, 상기 피형 모오스트랜지스터(20)와 상기 엔형 모오스트랜지스터(30)의 연결점을 공통출력으로 하는 제 1 출력라인(60)을 베이스로 연결하고 컬렉터는 VDD와 연결하는 엔피엔형 바이폴라트랜지스터(70)와, 상기 엔피엔형 바이폴라트랜지스터(70)의 에미터와 연결한 소오스와 상기 입력전압(50)과 상기 피형 모오스트랜지스터(20)의 게이트전극과 연결한 게이트전극을 가지며, 드레인전극은 VSS에 연결한 엔 모오스트랜지스터(80)의 형태로 블럭(100)은 구성된다. 여기서, 상기 기준 기준전압(40)은 일반적으로 바이시 모오스(BICMOS)회로에 의해 만들어지며, 상기 VDD의 값이 상승하거나 하락하게 되면 상기 기준전압(40)은 상기 VDD단자와 일정한 전위차를 두고 상승하거나 하락하게 된다. 따라서, 상기 기준전압(40)에 의해서 피형 모오스트랜지스터(10)의 게이트와 소오스간의 전위차는 상기 VDD의 변화에 관계없이 일정한 전위차를 유지하게 되므로 상기 피형 트랜지스터(10)은 항상 턴-온되어 일정한 전류를 피형 모오스트랜지스터(20)의 소오스전극에 공급하게 된다. 그리하여, 상기 피형 모오스트랜지스터(20)는 상기 VDD변화에 대해 덜 민감하게 동작하여 안정된 버퍼의 동작을 얻을 수 있다. 이러한 상기 내용은 미합중국 특허 4906863에 개시되어 있다. 그러나, 상기한 바와 같이 구성된 입력버퍼는 VDD의 전압이 변하게 되면 상기 피형 모오스트랜지스터(10) 게이트전극과 소오스전극의 전위차는 일정하지만 전하량이 변하기 때문에 입력신호가 하이에서 로우 또는 로우에서 하이로 변화시에의 출력 속도가 다르다는 문제점을 초래하게 된다. 상기한 내용을 부연 설명하자면, 입력이 로우에서 하이로 변화시 상기 VDD전압이 증가할수록 제 1출력라인(60)의 전하량은 로우일 때의 VDD의 전압 보다 하이일 때 상기 제 1출력라인의 전하량이 더욱 증가하게 된다. 따라서, 증가된 상기 전하가 엔형 모오스트랜지스터(30)로 방출되기 위해서는 많은 시간이 소요되며, 또한 상기 입력신호가 하이에서 로우로 변화할 때 상기 VDD의 전압이 증가할수록 증가된 상기 전하량에 의해서 피형 모오스트랜지스터(10)의 구동(driving)능력이 향상되며, 뿐만 아니라 피형 모오스트랜지스터(20)의 구동능력 또한 향상되어 상승시간(Rising time)이 짧아지게 된다. 그러므로, 상기 입력이 로우에서 하이로 변화할 때의 출력과 하이에서 로우로 변화할 때의 출력사이에 속도차이가 커지게 되는 문제점이 발생하는 것이다.

따라서, 본 발명의 목적은 입력이 하이 에서 로우변화시의 출력과 상기 입력이 로우에서 하이변화할 때에 출력사이의 속도차이를 제어하기 위한 전원 안정화 회로를 제공함에 있다.

본 발명의 또 다른 목적은 상기 속도차이(Speed Gap)에 의해 발생되는 원하지 않은 신호의 초기 펄스(Start pulse)를 방지하여 출력 재생 시간(write recovery time), 또는 데이타 지연 시간(Data hold time)등과 같은 특성을 향상시키도록 하는 반도체 메모리의 전원 안정화 회로를 제공함에 있다.

상기한 목적을 달성하기 위한 본 발명의 기술적 사상에 따르면, 반도체 메모리 장치의 전원안정화 회로에 있어서, 입력신호를 받아들이는 풀 트랜지스터 소오스(Pull Transister Source)와 VDD들간의 전류 소오스를 직렬로 사용하면서, 소오스를 VDD로 하고, 드레인을 출력으로 연결해서 상기 입력신호를 받아들이는 트랜지스터를 병렬로 구성한 반도체 메모리 장치의 전원안정화 회로를 가지는 것을 특징으로 한다.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.

제 2도는 본 발명에 따른 반도체 메모리 장치의 입력버퍼회로를 도시하고 있다.

블럭(300)은 엔피엔 트랜지스터(320)와 엔피엔 트랜지스터(350)의 전류 거울(Current mirror)를 통하여 상기 엔피엔 트랜지스터(350)에 흐르는 전류i1을 일정하게 하였다. 따라서, 노드 2는 일정한 전압레벨을 가지며 상기 엔피엔 트랜지스터(330)의 베이스 입력으로 연결하였다. 상기 엔피엔 트랜지스터(330)의 에미터는 VSS에 접속하고 컬렉터는 저항(360)의 한쪽 단자와 접속하고 노드 1에 연결한다. 상기 저항(360)의 다른 쪽 단자는 상기 VDD와 접속하였다. 따라서, 상기 엔피엔 트랜지스터(330)의 베이스 입력레벨은 일정하고, 상기 저항(360)과 직렬로 연결하므로 인하여 일정한 전압레벨을 갖는 노드 1을 갖게 된다. 또한, 상기 노드 1을 엔피엔형 트랜지스터(310)와 엔피엔형 트랜지스터(340)의 베이스 입력으로 구성하였다. 저항(370)은 VDD와 피형 모오스트랜지스터(380)의 소오스전극과 직렬로 연결하였으며, 본 발명의 주요한 블럭(400)은 소오스전극을 VDD 전압에 연결하고, 게이트 입력을 엔피엔 트랜지스터의 베이스전극으로 출력된 상기 노드 1로 부터 연결하며 드레인 부분은 블럭(300)과 블럭(400)의 출력인 IBREF(420)에 연결한 피형 모오스트랜지스터(410)로 구성된다.

제 3도는 본 발명의 블럭(300)과 블럭(400)부분의 특성도로써 상기 VDD 전압이 특정레벨이 될 때까지는 IBREF(420)과 상기 VDD 전압간의 전위차가(650)까지 늘어나게 되고, 상기 전위차 이상 VDD 전압이 인가되면 IBREF(420)와 상기 VDD 전압과의 전위차가 점점 줄어드는 특성을 갖는다. 여기서 (600)은 종래 기술의 특성을 나타낸 것이다. 제 3도의 특성에서와 같이 상기 구성된 출력 IBREF(420)에서는 전류 i1이 일정해지는 시점에서 피형 모오스트랜지스터(380)와 저항(370)의 전압강화(650)만큼 VDD전압의 레벨차가 발생한다. 그리고, 상기 VDD 전압이 상기 전압강화 (650)이상 커지게 되면, 노드 1의 일정한 전압레벨을 게이트 입력으로 갖는 피형 모오스트랜지스터(410)에 의해 VDD 전압과 출력라인 IBREF(420)와의 전위차는 점점 줄어들게 된다. 블럭(500)은 상기 출력라인IBREF(420)를 게이트 입력으로 하고, 소오스를 VDD 전압과 연결한 피형 모오스트랜지스터(520)와, 상기 피형 모오스트랜지스터(520)의 드레인전극을 소오스전극으로 연결하고 게이트전극은 외부입력전압(510)을 연결하고 드레인전극은 출력라인(510')에 연결한 피형 모오스트랜지스터(530)와, 상기 피형 모오스트랜지스터(530)의 드레인전극과 상기 출력라인(510')을 소오스전극에 연결하며 상기 외부입력신호(510)를 게이트전극으로 연결하며 드레인전극은 VSS에 연결하는 피형 모오스트랜지스터와, 상기 외부입력신호(510)를 게이트로 연결하고 소오스전극은 VDD에 연결하며 드레인전극은 상기 출력라인(510')에 연결하는 피형 모오스트랜지스터로 이루어진다.

제 4도는 본 발명의 블럭(300)과 블럭(500)의 특성도로써 VDD와 IBREF와의 전위차를 나타낸 것이다. 상기 IBREF(420)의 출력을 받은 피형 모오스트랜지스터(520)는 게이트와 소오스의 전압을 충분히 크게 하여 구동 능력을 향상시켜 외부입력전압(510)가 하이에서 로우로 변할 때 출력신호(560)이 느려지는 것을 보완한다. 또한, VDD 전압이 하이일 때 상기 게이트와 소오스 전압을 로우일 때의 VDD전압에 비해 작게 함으로써 상기 피형 모오스트랜지스터(520)의 구동 능력을 저하시켜서 외부입력전압(510)가 하이에서 로우로 변할 때 출력신호(560)이 지나치게 빨라지는 것을 방지한다. 그리고, 피형 모오스트랜지스터(550)은 IBREF(420)의 제어를 받지 않고 소오스를 직접 VDD에 연결함으로서 상기 피형 모오스트랜지스터(530)의 게이트와 소오스간 전위차가 작아서 구동능력이 저하되는 것을 보완하여 준다.

제 5도는 본 발명의 상기 제 3도와 상기 제 4도의 특성을 갖는 IBREF출력(420)를 사용한 회로에서 외부입력전압(510)가 로우에서 하이와 하이에서 로우로 변화시에 출력(560)의 속도차이(Speed Gap)를 도시한 그래프도이다.

상기 그래프에서 번호(1000)은 종래 기술의 입력에 대한 출력의 속도차이로써 VDD 전압이 증가할수록 상기 속도차이가 점점 커짐을 볼 수 있다. 상기 그래프에서 번호(2000)은 본 발명의 상기 제 2도(500)부분의 특성으로서 외부입력전압(510)가 로우에서 하이로 변환시 출력신호(560)과, 하이에서 로우 변환시 상기 출력신호(560)와의 속도차이를 나타낸 것으로, 상기 VDD 전압의 변화에 대해 거의 속도차이가 나타나지 않은 안정된 특성을 보여준다.

따라서, 상기한 바와 같은 본 발명에 따르면, 상기 특성은 반도체 메모리에서 선택(select)과 비선택(deselect)의 속도차이에 의해서 발생되는 원하지 않는 신호의 초기 펄스(start pulse)를 방지하여 출력 재생 시간(Write recovery time) 또는 데이타 지연 시간(data hold time)등과 같은 특성을 향상시킬 수 있는 효과가 있다. 상기한 본 발명은 도면을 중심으로 예를 들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능한 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (3)

1. 반도체 메모리 장치의 전원안정화 회로에 있어서: 전류미러 구조를 가지며, 상기 전류미러 구조의 제 1,2타입 트랜지스터들의 동작에 기인하는 제 1, IBREF전압 안정화 노드를 가지는 제 1안정화 수단과; 상기 제 1수단의 제 IBREF전압 안정화 노드에 드레인이 연결되고 상기 제 1전압안정화 노드에 게이트가 연결되어 상기 제 1노드의 전압레벨에 응답하여 상기 제 IBREF노드에 전원전압을 공급하는 제 2안정화 수단과; 상기 제 IBREF노드의 안정화된 전압레벨을 갖는 신호를 입력으로 받아 상기 전원전압과의 전위차를 감소 또는 증가시키는 제 3안정화 수단을 가지는 것을 특징으로 하는 회로.
2. 제 1항에 있어서; 상기 제 2안정화 수단은, 상기 전원전압에 연결된 소오스와, 상기 제 1 전압노드에 연결된 게이트와, 상기 제 IBREF전압노드에 연결된 드레인을 가지는 피형 모오스트랜지스터로 구성됨을 특징으로 하는 회로.
3. 제 1항에 있어서; 상기 제 3안정화 수단은 상기 제 IBREF전압노드가 게이트에 연결되고, 상기 전원전압이 소오스에 연결되는 피형 모오스트랜지스트와, 상기 피형 모오스트랜지스터의 드레인전극은 소오스전극에 연결되고, 외부입력은 게이트전극에 연결되고, 드레인전극은 출력라인과 엔형 모오스트랜지스터의 소오스전극과 연결되는 피형 모오스트랜지스터와, 상기 출력라인은 드레인 전극과 연결되며 상기 외부입력신호는 게이트전극으로 연결되고 상기 전원전압은 소오스전극으로 연결되고 상기 전원전압은 소오스에 연결되고 상기 외부입력신호는 게이트전극에 연결되고 드레인전극은 출력라인으로 연결된 피형 모오스트랜지스터를 가짐을 특징으로 하는 회로,