KR930010524B1 - 전류 미러회로를 갖는 구동회로를 구비한 반도체집적회로장치 - Google Patents

Abstract

내용 없음.

Description

전류 미러회로를 갖는 구동회로를 구비한 반도체집적회로장치

제1도, 제2도는 본 발명의 제1의 실시예를 도시한 회로도.

제3도는 본 발명의 특정한 동작을 설명하는 도면.

제4도, 제5도는 본 발명의 제2의 실시예를 설명하는 도면.

제6도는 본 발명의 제3의 실시예를 설명하는 도면.

제7도는 본 발명의 제4의 실시예를 설명하는 도면.

제8도는 본 발명의 제5의 실시예를 설명하는 도면.

제9도는 본 발명의 제5의 실시예를 설명하는 도면.

제10도는 본 발명의 제7의 실시예를 설명하는 도면.

제11도는 본 발명의 제8의 실시예를 설명하는 도면.

제12도, 제13도는 본 발명의 제9의 실시예를 설명하는 도면.

제14도, 제15도는 본 발명의 제10의 실시예를 설명하는 도면.

제16도, 제17도는 본 발명의 제11 실시예를 설명하는 도면.

제18도는 본 발명의 제12의 실시예를 설명하는 도면.

제19도는 본 발명의 제13의 실시예를 설명하는 도면.

제20도는 본 발명의 제14의 실시예를 설명하는 도면.

제21도는 본 발명의 제15의 실시예를 설명하는 도면.

본 발명은 반도체집적회로장치에 관한 것으로, 특히 과도 전류의 억제 또는 펄스 전압의 진폭의 억제에 가장 적합한 구동 회로를 구비한 반도체집적회로장치에 관한 것이다.

종래, 큰 부하용량은 고속으로 충방전할 경우, 그 과도 전류가 과대하게 되는 것이 문제시되어 있었다.

예를 들면 다이나믹형의 메모리 셀을 사용한 다이나믹형 랜덤 액세스 메모리(이하 DRAM)에 있어서, 다수의 데이터선을 한번에 충방전할때의 과대한 과도 전류가 문제로 되고 있으므로, 1986년, 고체소자회의 다이제스트, 페이지 307-310에 기술되어 있는 바와 같은 전압 리미터 회로 방식이 제안되어 있다.

상기 종래의 방식은 외부 전원 전압을 칩내에서 강하시킨 내부 전원 전압을 사용해서 데이터선을 충전하고 있기 때문에 전원 전압을 실효적으로 하강시킨 것에 의한 저전류화를 실현하고 있을 뿐이고, 충전을 방임한 상태였다.

또 제조 불안정에 의한 MOS 트랜지스터의 게이트 길이 또는 임계값 전압의 불안정 등에 의한 트랜지스터의 부하구동 능력의 변동에 대응해서 변하는 충전과도 전류도 적극적으로 제어하고 있지 않기 때문에, 저전류화에도 한도가 있었다.

본 발명은 상기 종래기술을 개량하는 것이다. 본 발명은 입력 펄스로 제한되는 전류 미러 회로를 부하구동 회로로 하는 것에 의해서, 이 전류 미러 회로내에서 소정의 정전류원에 대응한 정전류로 부하를 구동하는 것에 의해 달성된다. 그리고 전류 미러회로내의 정전류원의 전류값을 전원 전압이나 MOS의 게이트 길이 Lg, 임계값 전압 V_t에 의해 제어하여 저과도 전류화를 도모한다. 전류 미러회로는 프로세서 조건의 변동에 대해서 영향을 받기 힘드므로 과도 전류를 감소시킬 수 있다.

또, 전압 리미터를 사용하는 것에 의해 낮은 일정 전압으로 할 수 있어 소비 전력을 억제할 수 있다. 본 발명에서는 또 전류 미러회로내의 정전류원의 전류값을 전원 전압, MOS 트랜지스터의 게이트 길이 Lg, 임계값 전압 V_t에 의해 제어할 수도 있으므로 과도 전류를 저감할 수 있다.

본 발명의 목적은 부하 용량의 충방전을 소정의 임의의 정전류에 의해 실행하는 구동 회로를 제공하는 것이다.

본 발명의 다른 목적은 제조 불안정등에 관계없이 저과도 전류화를 실현하는 반도체집적회로장치를 제공하는 것이다. 본 발명의 또 다른 목적은 전압 리미터 회로 방식과 조합시키는 것에 의해서 저과도 전류로 저소비 전력의 반도체집적회로장치를 제공하는 것이다. 본 발명의 또 다른 목적은 제조 불안정이나 전원 전압의 변동에 의해서도 전류값이 변동하지 않는 정전류원을 제공하는 것이다.

본 발명의 또 다른 목적은 내부회로의 회로소자에 인가되는 전압을 저감하기 위한 전압제한기능과, 내부회로의 기동시에 내부회로에 흐르는 전류가 이상하게 크게되는 것에 의해서 전원라인 임피던스에 의해 전원전압이 이상하게 낮게 되어 기동직후에 내부회로가 안정하게 동작할 수 없다는 문제를 해결하기 위해 기동시에 내부회로에 흐르는 전류의 전류값을 제한하기 위한 전류 제한기능과를 갖는 전원회로를 구비한 반도체집적회로장치에 있어서, 특히 고속의 전류 제한동작이 가능한 전원회로를 구비하는 반도체집적회로장치를 제공하는 것이다.

본 발명의 또 다른 목적은 전압제한기능과 전류 제한기능을 갖는 회로의 문제점(전류 제한동작의 개시의 지연)을 해소하여 고속의 전류제한동작이 가능한 전원회로를 구비하는 반도체집적회로장치를 제공하는 것이다.

본 발명의 상기와 그외의 목적과 새로운 특징은 본 명세서의 기술과 첨부 도면에 의해서 명확하게 될 것이다.

이하, 본 발명을 실시예에 따라서 설명한다. 제1의 실시예에서 제9의 실시예까지는 전류 미러회로를 사용한 구동회로의 실시예가 개시된다. 제10의 실시예에서 제15의 실시예까지는 전류 미러회로중의 정전류원의 개량에 관한 실시예이다. 따라서 제10-제15의 실시예인 정전류회로의 어느 것도 제1도-제9의 실시예에서 도시되고 있는 전류 미러 회로중의 정전류원으로서 적용할 수 있다.

[실시예 1]

이하, 본 발명의 제1의 실시예를 제1도에 따라 설명하고, 그 동작 타이밍을 제2도에 의해 설명한다.

DRAM에서는 워드선 W와 데이터선 쌍

의 교차점의 메모리 셀 MC(1개의 MOST와 1개의 커패시터로 구성되는 메모리 셀이 예시되어 있다)를 선택하고, 이 리드 정보에 따라서 PMOST로 형성된 잘 알려진 센스 앰프 SA에 의해 충전이 실행된다. 이 경우, 예를 들면 최신의 1메가 비트 DRAM에서는 1024쌍의 데이터선을 동시에 고속으로 충전할 필요가 있다. 이 데이터선의 합계의 용량은 500-1000PF에 달하므로, 과전류가 문제로 된다. 이 충전은 PMOST로 형성된 센스 앰프인 플립 플롭의 공통 구동선 CL1에 접속된 구동회로 DRV에서 실행된다. 본 실시예에서는 이 구동회로 DRV가 전류 미러회로와 비교기 CMP로 구성되어 있는 것에 특징이 있다. 전류 미러회로는 MOS 트랜지스터, Q₁, 1₂로 되는 일종의 인버터에 의해서 제어된다. MOS 트랜지스터 Q₂가 온, MOS 트랜지스터 Q₁이 오프인 경우는 트랜지스터 Q₃과 정전류원 S(i/n)와 출력구동 MOS 트랜지스터 Q_D의 사이에서 전류 미러회로가 형성되고, MOS 트랜지스터 Q₂가 오프이고 MOS 트랜지스터 Q₁이 온인 경우는 출력구동 MOS 트랜지스터 Q_D가 오프로 된다. 전류 미러회로내의 전류원 S의 전류를 i_S=i/n, MOS 트랜지스터 Q₃의 게이트폭을 W/n, 출력구동 MOS 트랜지스터 Q_D의 게이트폭을 W로 하면, Q_D의 온전류는 정전류 i로 된다. 제조 프로세스의 불안정에 의해서 게이트 폭 W 또는 게이트 길이나 트랜지스터의 임계값 전압이 변화하여도 정전류원 S의 전류 i_S=i/n을 일정하게 해놓으면, Q_D의 구동 전류는 거의 일정하게 된다. 여기에서 정전류원 S의 전류 i_S를 i/n, MOS 트랜지스터 Q의 게이트폭을 W/n로 하고 있는 것은 소비 전류를 작게, 또한 점유 면적을 작게하기 위한 것이며, n은 큰쪽이 좋다. 여기에서, n은 전류 미러회로의 전류 비로써, n=i/i_S이다.

비교기 CMP는 소정의 내부 전원 V_CC(예를 들면 4V)과 출력 전압 V_O를 비교하는 것이다. V_CC＞V_O에서 비교기 CMP의 출력은 고전압으로 되고, 역으로 V_CC＜V_O의 경우는 저전압으로 된다. 또한 V_CL은 칩내에서 cc(외부인가 전원전압)로 발생시켜도 좋다.

이상의 준비하에 동작을 설명한다.

통상의 DRAM에서는 프리차지 기간중에 데이터선쌍에 V_CL의 거의 절반의 값으로 프리차지되는, 소위 하프 프리차지 방식이므로, 프리차지 기간은 공통 구동선 CL1 또는 전 데이터선쌍은 V_CL/2로 프리차지 되어있다. 이 상태에서는 선택된 워드선 W에 펄스가 인가되면, 각 데이터선쌍 D_O,

_O-D₁₀₂₃, D

₁₀₂₃에는 미소한 차동의 리드 신호가 나타난다. 이 상태를 제2도에서 데이터선쌍 D_O,

_O에 의해 대칭으로 대표적으로 도시하고 있다. 그후, nMOST와 PMOST로 형성되는 내부회로의 센스 앰프 SA에서 저전압측은 0V 로 방전되고, 고전압측은 V_CC까지 충전된다. 방전은 각 nMOST의 공통구동선 CL₂에 저전압의 펄스를 인가하는 것에 의해 실행된다. 여기에서는 PMOST의 공통 구동선 CL1에 인가된 펄스에 의해서 충전되는 예만을 아래에 기술한다. CL1은 펄스입력신호 ø를 인가하는 것에 의해서 구동된다. 펄스입력신호 ø가 온(고전압이 입력)으로 되면, 제어회로 AND의 출력전압은 고전압으로 되고, Q_D의 게이트 전압 V_G는 정전류원 S의 출력전압 V_S로 되어 Q_D는 부하를 일정 전류 i에서 구동한다. 이 결과, 부하의 전압 V_D는 V_CL/2에서 일정한 속도로 상스하지만, V_CL을 초과하면 비교기 CMP가 작동하여 제어회로 AND의 출력은 저전압으로 되으로 되어 Q₁이 온하고, Q₂는 오프하며, Q_D가 오프로되로 되어 V₀이 대략 V_CL에 클램프되고 만다. 이것에 의해서 각 데이터선쌍의 한쪽의 데이터선은 V_CL/2에서 대략 V_CL로 충전된다.

이상 기술한 실시예에 의하면, 데이터선을 대략 일정한 전류에 의해 충전할 수 있으므로, 과도 전류의 증대없이 고속으로 데이터선을 충전할 수 있다. 또 전류원 S의 전류 i_S를 일정하게 유지하는 것에 의해 전원 전압 V_CC의 변동이나 제조 불안정등이 있어도 그 영향을 최소한으로 할 수 있다. 그리고, 데이터선 전압을 낮게 억제할 수 있으므로 소비 전력도 저감된다.

또, 내부회로(SA)에 접속된 전류미러회로(Q₃,Q_D)의 출력트랜지스터(Q_D)에 흐를 수가 있는 전류(i)의 최대값, 즉 상한은 전류 미러회로의 입력전류(i_S)에 의해서 설정되어 있으므로, 내부회로(SA)에 과대전류가 흐르고자 할때, 내부회로(SA)에 흐르는 전류는 사전에 전류미러회로(Q₃,Q_D)의 출력트랜지시터(Q_D)에 흐를 수 있는 전류(i)의 최대값, 즉 상한이 전류미러회로의 입력전류(i)에 의해서 제한되어 있기 때문에, 전류제한 동작의 개시에 지연이 발생하지 않는다.

따라서, 본원 발명에 의하면 내부회로의 기동시에 내부회로에 흐르는 전류가 이상하게 크게 되는 일이 없고, 전원라인 임피던스에 의해 전원전압이 이상하게 낮게 되지 않아 기동직후에 내부회로가 안정하게 동작할 수 있는 것이다.

또, 내부회로(SA)의 동작전압을 기준전압(V_CL)보다 낮게 하고 있으므로, 저소비 전력화가 가능하다.

상술한 바와 같이, 전류 미러회로를 사용한 구동회로에 의해 대략 일정한 전류로 데이터선을 충전할 수 있게 된다. 이 전류 미러회로에 의해 정전류를 얻기위해서는 구동 MOS 트랜지스터 Q_D를 포화 영역

에서 동작시키는 것이 바람직하다.

그러나, 제3도에 도시하는 바와 같이 동작 조건등에 따라서 시간의 경과와 함께 이 조건이 만족되지 않게 되는 경우가 있다. 즉 V₀의 전위가 V_CL/2에서 상승하여 V_S-｜V_T｜ 의 전압(V_T는 Q_D의 임계 전압이고, P채널형이므로 일반적으로 부의 값을 갖는다) 보다 높게되면,

로 되어 MOS Q_D는 비포화 영역에서 동작한다. 이 결과, 전류 i가 작게되어 V₀가 V_CL(4V)에 도달하는 시간도 늦게된다.

또, 예를 들면 구동 MOS 트랜지스터 Q_D가 포화영역에서 동작한다고 해도 장래 Q_D의 단채널화가 진행되면, 드레인 전류의 드레인 소오스 사이의 전압 의존성이 현저하게 되어 상기와 마찬가지의 문제가 생긴다.

[실시예 2]

제4도는 상기의 문제를 해결하여 양호한 정전류 충전을 가능하게 하는 본 발명의 제2의 실시예를 도시한 도면이다.

본 실시예에서는 전류 미러회로를 구성하는 구동 MOS 트랜지스터 Q_D를 m개 (여기에서는 m=4로서 도시하였다) 마련하여 이것을 시간의 경과와 함께 차례로 온해서 정전류화를 도모한다.

즉, 제5도에 그 동작을 도시하는 바와 같이, ø₁~ø₄를 차례로 인가해서 AND₁-AND₄, 일종의 CMOS 인버터로 되는 SW₁-SW₄에 의해 Q_D1-Q_D4의 게이트를 차례로 V_S에 접속하여 각 구동 MOS 트랜지스터 Q_D1-Q_D4를 온으로 한다. 이것에 의해 시간 경과와 함께 구동능력을 크게 해서 정전류화를 도모한다. 그후는 제1도와 마찬가지로 V_D가 V_CL에 도달한 것을 비교기 CMP에서 검지하여 구동 MOS 트랜지스터 Q_D1-Q_D4를 오프로 해서 동작을 정지한다. 이것에 의해 데이터선 전압을 대략 V_CL에 설정한다.

본 실시예에 의하면, 각 구동 MOS 트랜지스터 Q_D1-Q_D4의 게이트 폭을 적당히 선택하는 것에 의해 전류 i를 동작하고, 전 기간에 걸쳐서 대략 일정하게 유지하는 것이 가능하게 된다. 또한, 여기에서 각 구동 MOS 트랜지스터 Q_D1-Q_D4는 원래 전류 미러 구성으로 되어 있으므로, 정전류원 S의 전류 i_S를 일정하게 유지하게 되어 앞서 기술한 바와 마찬가지로 제조 불안정등의 영향을 최소한으로 억제할 수 있다.

[실시예 3]

제6도는 전류 i를 일정하게 유지하기 위한 더욱 적합한 본 발명의 제3의 실시예를 도시한 도면이며, 칩내에 마련한 전압리미터(전압 변환회로) VPS에 의해 외부 전원 전압 V_CC, 예를 들면 5V를 미리 일정한 전압 V_CL2, 예를 들면 4.5V의 일정 전압으로 변환한 내부 전압으로 동작시키고 있다.

본 실시예의 전압 변환회로 VPS는, 예를 들면 소화 59년 전자통신학회종합 전국 대회 강연 논문집 분책 2의 244항등에 기재된 회로로 구성하고 있다. 본 회로의 특징은 출력 전압 V_CC2와 비교 전압 V_CL2(4.5V)의 전압을 비교하는 비교기 CMP2를 마련하여 그 출력 전압을 MOS 트랜지스터 Q_V의 게이트에 가하여 Q_V로 흐르는 전류를 제어해서 그 출력 전압 V_CC2를 V_CL2와 동등하게 유지하도록 부귀환을 거는 것이다. 또한, 동일 도면에 점선으로 도시한 전류원 S_V는 DRV 가 오프에 의해 VPS의 출력 전류가 0으로 되었다고해도 V_CCL를 정밀도 좋게 일정하게 유지하기 위한 바이어스 전류로써, 목적에 따라서 마련하여도 좋고 경우에 따라서는 생략하여도 좋다. 또는 DRV의 동작과 동기해서, 예를 들면 DRV가 오프인 경우는 전류 i_V를 흐르게 하고, 온인 경우는 전류 i_V를 0으로 하는 방식도 생각할 수 있다.

본 실시예에 의하면, DRV는 항상 일정한 전압 V_CC2로 동작하기 때문에, DVR의 출력 전류를 전원 전압의 변동에 관계없이 일정하게 유지할 수 있다. 또한 VPS의 회로는 본 실시예에서 명시한 이외의 여러 가지 변형이 생각되며, 예를 들면 일본국 특허 출원 소화 58-70482호, 일본국 특허 출원 소화 59-111514호, 미국 특허 4482985호 등에 개시된 전압 리미터(전압 변환회로)를 그대로 작용할 수 있으므로 여기에 인용해서 기재하는 것을 대신한다.

[실시예 4]

제7도는 제6도의 실시예를 제4도의 실시예에 적용한 예를 도시한 것이다. 본 실시예에 의하면, 전원 전압 V_CC의 변동 및 MOS 트랜지스터의 동작 영역의 변화등의 영향을 받는 일없이 출력 전류 i를 일정하게 유지할 수 있다.

[실시예 5]

제8도는 제6도의 실시예에 있어서, V_CC2를 설정하고자 하는 데이터선 전압을, 예를 들면 4V로 설정하는 것에 의해 DRV가 전압 리미터로서의 기능을 VPS에 의해 대행시키며, DRV는 전류 리미터로서만 동작시킨 것이다. 따라서 DRV 내의 전압 비교기(제7도의 CMP1) 등의 전압 설정에 필요한 부분은 제거되어 있다.

본 실시예에 의하면, 데이터선 전압은 VPS로, 또 충전시의 전류는 DRV에 의해서 각각 제어되므로, 제6도에 도시하는 제3의 실시예에 비하여 간단한 회로 구성으로 마찬가지의 효과, 즉 전원전압 V_CC의 변동의 영향을 받지 않고 출력 전류 i를 일정하게 유지할 수 있다.

[실시예 6]

제9도는 제7도에 도시하는 제4의 실시예에 있어서, 상기와 마찬가지로 V_CC2를 설정하고자 하는 데이터선 전압과 동일하게, 예를 들면 4V로서 VPS에 의해서 전압을 제한하여 DRV의 전압 리미터의 기능을 제외한 제6의 실시예이다. 본 실시예에 있어서도 앞서 실시예와 마찬가지로 보다 간단한 회로로 전원 전압 및 MOS 트랜지스터의 동작 영역의 영향을 받는 일없이 출력 전류 i를 일정하게 유지하는 것이 가능하게 된다.

[실시예 7]

다음에 제1도, 제4도, 제6도-제9도의 전류 미러회로를 고속으로 온, 오프하기 위해서 적합한 실시예를 제10도에 의해 설명한다.

앞서 기술한 바와 같이, 예를 들면 1M 비트 DRAM에서는 마찬가지로 충전해야할 데아터선 용량이 500-1000PF 에 도달한다. 이 때문에, 그것을 충전하는 MOST Q_D(제1도, 제6도, 제8도) 또는 Q_D1-Q_D4(제4도, 제7도, 제9도)의 게이트폭은 매우 크게 된다. 이들의 MOS의 게이트를 직접 정전류원에 접속하면, 각 MOS의 게이트 용량의 과대한 방전 전류가 정전류원에 흘러 들어가서 V_S의 값이 대폭으로 변동하기 때문에 정상적인 동작이 곤란하게 된다.

제10도에 도시하는 실시예에서는 이 문제를 해결하기 위해 P채널 MOST Q₄-Q₆으로 구성된 전류 증폭회로를 마련하고 있다.

동일 도면에서 Q₃과 정전류원의 사이에 삽입된 Q₄에 의해 V_S-｜V_T｜의 전압이 발생되고, 이것을 게이트 전압으로 하는 Q₅의 소오스에는 V_S의 값이 출력된다. 여기에서, Q₆은 Q₅의 동작 전류를 부여하고 있다. Q₅의 소오스 전압은 CMOS 인버터를 거쳐서 MOST Q_D1-Q_D4의 게이트에 인가된다. 즉, ø₁-ø4가 저전위일 때 Q_D1-Q_D4의 게이트는 V_CC가 인가되어 오프 상태로 된다. ø₁이 고전위로 되면 Q₁₁이 오프, Q₂₁이 온으로 되고, Q_D1에는 Q_Z1을 통해서 V_S가 인가된다. 이 결과, Q_D1이 온으로 되어 데이터선의 충전 동작이 개시된다. 이 순간에는 Q_D1의 게이트용량 CG₁의 방전 전류가 Q₅로 흘러들어가지만, Q₅의 게이트폭을 크게 설정하는 것에 의해 소오스전압, 즉 V_S의 변동을 작게할 수 있다. Q_D2-Q_D4에 대해서도 마찬가지로 기동된다. 본 실시에에 의해서 정전류원에 하등의 영향을 주는 일없이 전류미러회로를 고속으로 기동할 수 있다. 또 전류i_G는 G₁의 방전시에 흐르는 것 뿐이므로, 정전류원의 전류 i_S및 Q₆에 흐르는 전류를 작게 설계하는 것에 의해 소비 전력도 작게 할 수 있다. 또한, 제조 조건의 불안정에 대한 제어성을 더욱 강화하기 위해서 전류 미러회로 내의 MOST Q₃을 여러개 직렬 접속해서 V_S를 얻는 구성도 생각할 수 있다.

이상의 실시예는 비교기를 사용한 전압 리미터와의 조합에 의한 정전류화의 예이다. 그러나, 전압 리미터를 사용하지 않는 경우(비교기의 출력 루프가 없는 경우)에도 제8, 제9도에 도시한 실시예 DRV와 같이 펄스 입력 신호 ø에 의해서 전류 미러회로를 제어할 수 있으므로, 정전류화가 가능하다. 또 정전류원으로서는 널리 알려져 있는 바이폴라 트랜지스터를 사용한 회로등이 가장 적합하다. 물론, 다음에 기술하는 개량된 정전류원을 사용할 수도 있다. 또 비교기의 응답 시간을 출력 V₀의 응답 시간보다도 빨리할수록 V_O가 V_CL로 매우 가까와지므로, 경우에 따라서는 고속의 바이폴라 트랜지스터등으로 비교기를 구성할 수 있다. 또 nMOST로 구성된 센스 앰프의 공통구동선 CL_Z를 구동하는 것에 다음에 기술하는 제11도의 DRV2와 같은 회로를 적용할 수도 있다. 이것에 의해서 충전 파형과 방전 파형을 임의로 제어할 수 있다. 예를 들면, 두 개의 파형을 완전히 상보적으로 하면 데이터선에서 다른 도체(Si 기판, 워드선등)에 결합하는 잡음도 완전하게 상쇄할 수 있어 동작마진이 넓은 메모리도 설계할 수 있다.

[실시예 8]

본 발명은 DRAM의 데이터선의 충전 회로로의 응용에 한정되는 것은 아니고, 전류가 특히 문제로 된다.

멀티 비트 구성(여러개의 데이터 출력이 1개의 칩에서 출력되는 구성)의 모든 메모리의 데이터 출력부 또는 마이크로 컴퓨터등의 어드레스 출력부 또는 데이터 출력부에 적용하면 과도 전류 대책에 효과적이다. 제11도는 그 1실시예를 도시한 것으로, 칩 외부의 부하용량 CL을 정전압, 정전류로 구동하여 과도 전류의 저감을 도모하고 있다. 즉, 출력의 상승은 제8도에 도시한 VPS, DRV를 사용해서 전압 및 전류를 제한하고, 하강은 DRV 내의 전압관계 및 MOS 트랜지스터를 완전히 상보형으로 해서 형성한 DRV2에 의해서 전류를 제한하고 있다. 이 DRV2도 DR1과 전위 관계가 반대로 될 뿐이고, 완전히 동일하게 동작한다. Q₃₂와 Q_D2는 전류 미러회로를 구성하고 있으므로, 전류 미러회로는 앞서 기술한 바와 마찬가지로 트랜지스터 Q_p2, Q_n2로 되는 일종의인버터에 의해서 제어된다. Q_p2가 온, Q_n2가 오프인 경우는 Q₃₂와 정전류원 S₂(i₂/n₂) 및 출력 구동 트랜지스터 Q_D의 사이에서 전류미러회로가 형성되고, Q_P1이 오프이고 Q_n1이 온인 경우는 Q_D2가 오프로 된다. 전류 미러 회로내의 전류원의 전류값을 i₂/n₂, MOST 의 게이트폭을 W_Z/n_Z,Q_D1폭을 W₂로 하면, Q_D2의 온 전류는 정전류 i₂로 된다. 제조 프로세스의 불안정에 의해서 W₂또는 게이트길이나 트랜지스터의 임계값 전압이 변화하여도 i₂/n₂를 일정하게 해놓으면, Q_D2의 구동전류는 거의 일정하게 된다. 여기에서 정전류원을 i₂/n₂, W₂/n₂로 하고 있는 것은 소비 전류를 작게 하고 또한 점유면적을 작게하기 위한 것이며, n₂는 큰쪽이 좋다.

본 실시예의 VPS에서는 V_CL3을 3.3V로 하고, 출력 V_CC3을 3.3V로 하고 있지만, 이것은 칩을 출력 out₁-out_k를 입력으로 하여 동작하는 다음 단계의 IC 또는 LSI 등의 공지의 TTL 인터페이스 레벨에서 동작하는 경우를 상정해서 부하용량의 충방전 전류를 억제하기 위해 고전위 레벨로써 허용되는 거의 최저의 전압으로 설정한 것에 의한다. 따라서, 이 값은 목적에 따라서 설정되어야할 것으로, 이 예에 한정되는 것은 아니다.

본 실시에에서는 칩내의 회로에서 발생된 ø가 고전위에서 DRV1 이 온, DRV2가 오프로 되어 일정 전류 i₁이 부하를 향해서 흐르며, 또 ø가 저전위에서 DRV1 이 오프, DRV2 가 온으로 되어 일정 전류 i₂가 부하에서 칩내의 접지를 향해서 흐른다. 따라서, ø가 저전위에서 고전위로 변화하면 (동일 도면의 실선), DRV1 이 온으로 되어 CL은 일정전류 i₂에 의해서 충전되어 출력의 고전위가 3.3V 에 도달하면, i₂은 0으로 된다. ø가 고전위에서 저전위로 변화하면(동일 도면의 점선), DRV2 가 온으로되어 CL이 3.3V에서 OV를 향해서 일정 전류 i₂에 의해서 방전된다.

본 실시예에 의하면 부하용량의 충방전은 모두 일정 전류에 의해 실행되므로, 과도 전류의 증대없이 CL을 고속으로 구동할 수 있다.

본 실시예에서의 DRV1,DRV2 는 이미 기술한 각 실시예의 목적에 따라서 사용 분할할 수 있다. 예를 들면, 제4도, 제7도, 제9도와 같은 다층의 펄스로 구동하는 방식을 사용해서 다시 정전류화를 도모할 수도 있다. 또 VPS에서 V_CC3을 3.3V로 설정했지만, 다른 임의의 값으로 설정하는 것도 가능하며, V_CC로 직접 VPS를 구동하여 출력 전압을 높게 할 수 있다.

그리고, 저전위측에도 VPS와 마찬가지의 회로를 마련해서 출력의 저전위를 OV보다 높게 하고 출력 진폭을 작게하여 과도 전류를 보다 저감할 수도 있다. 또, 칩내의 각 회로의 동작 전압과의 관계를 임의로 설정할 수가 있다. 예를 들면, 칩내의 각 회로와 출력만을 동일의 저전압 V_CC3로 동작시켜 저전력화 및 저과도 전류화를 도모할 수 있다. 또는 칩내의 각 회로는V_CC5V 상태 그대로 동작시키고, 출력단만을 저전압 동작으로 하여 출력 부하 용량의 충방전 전류를 저감할 수도 있다. 또, 이것과 전혀 반대인 내부 회로는 V_CC2이고, 출력단을 V_CC로 동작시키는 것도 생각할 수 있다.

또, 본 실시예에서는 DRV1,DRV2를 동일 펄스로 동작시키고, 반드시 어느 것인가 온으로 되는 구성으로 되어 있지만, 별개의 펄스로 구동하여 어느 것인가 한쪽이 온해서 출력에 고전위 또는 저전위를 출력하는 것 이외에, 양자를 다같이 오프 상태로 해서 출력을 플로팅 상태로 할 수 있는, 소위 3진 출력형의 구동회로로 할 수도 있다. 본 실시예에서는 외부의 부하용량을 구동하는 예를 설명했지만, 칩내의 큰 부하용량을 구동할때에도 그대로 적용할 수 있다. 또 여기에서 충방전과 함께 정전류로 구동하는 예를 설명하고 있지만, 어느 것인가 한쪽만을 정전류로 구동하는 것도 생각할 수 있다. 또 여기에서는 주로 MOS 트랜지스터를 사용해서 DRV1 또는 DRV2를 구성했지만, 바이폴라트랜지스터를 사용해서 전류 미러회로를 구성하는 방법도 생각할 수 있다. 그 경우에는 더욱 양호한 정전류 특성, 고속 구동 특성을 얻을 수 있다.

[실시예 9]

제12도는 전류 미러를 구성하는 트랜지스터를 Q₃,Q₄의 여러개의 MOS 트랜지스터로한 본 발명의 제9의 실시예이다. 본 실시예에 의하면, Q_D의 게이트 전압을 낮게할 수 있으므로, 그 치수를 작게해서 큰 출력전력 전류를 만들 수 있다.

제13도는 정전류원 S의 구체적 실시예이다. 본 실시예는 NPN 바이폴라트랜지스터 Q₁, Q₂및 저항 R₁-R₄로 구성되어 있다. 다음에 동작을 설명한다. 노드(11)에는 Q_D2의 베이스 -에미; 터간 전압 V_BE(통상 0.8V)가 나타나서 이 전압과 R₃에 의해 R₂로 흐르는 전류가 결정되어 노드(10)의전압 값이 결정된다. 노드(10)의 전압의 V_BE하강이 노드(12)에 니타나서 이 전압과 R₄에 의해 전류 i_S가 결정된다. 예를 들면, R₁=10kΩ, R₂=4kΩ, R₃=8kΩ, R₄=4kΩ 으로 한다. 노드(11)에는 V_BE=0.8V가 나타난다. R₂, R₃으로 흐르는 전류는

로 되고, 노드(10)의 전압값은 0.8V+4kΩ×0.1mA=1.2V 로 된다. 노드(12)의 전압은 1.2V-0.8V=0.4V로 되고, 전류

로 된다.

[실시예 10]

제 9의 실시에에 의하면, 웨이퍼간, 루트간의 불안정이 매우 작은 바이폴라트랜지스터의 V_BE를 이용하여 될 수 있는 한 제조 조건이나 전원 전압 V_CC의 변동의 영향을 받지 않는다. 또 노드(10)의 전압은 R₂, R₃의 저항비로 결정되고 있으므로, 저항의 제조 불안정의 영향을 받지 않고 매우 안정된 정전류원으로 된다.

이와 같이 매우 안정된 정전류원을 내장한 전류미러 회로에서도 데이터선을 일정 전류로 충전하기 위해서는 제1도, 제12도에 있어서의 MOST Q_D가 포화 영역

에서 동작시키는 편이 바람직하다.

그러나, 제3도에 도시한 바와 같이, 동작 조건등에 따라서 시간의 경과와 함께 이 조건이 만족되지 않게 될 경우가 있다.

즉, V_D의 전위가 V_CL/2에서 상승하여 V_S-｜V_T｜ 의 전압(V_T는 Q_D의 임계값 전압이고, P 채널형이므로 일반적으로 부의 값을 갖는다) 보다 높게 되면, ｜V_O-V_CC｜ ＜｜V_S-V_CC-V_T｜로 되어 MOS Q_D가 비포화 영역에서 동작한다. 이 결과, 전류 i가 작게되어 V_O가 V_CL(4V)에 도달하는 시간도 지연된다.

이것은 전원 전압 V_CC가 4.4V 로 낮고, Q_D의 채널길이 Lg가 표준값보다도 크고, 임계값 전압 V_t가 놓은 경우에 현저하게 된다. 전원 전압 V_CC가 높고, 채널길이 Lg가 표준값보다도 작으며, 임계값 전압 V_t가 낮은 경우는 포화 영역에서 동작하지만, 드레인 전류의 드레인-소오스간 전압 의존성등에 의해 필요이상으로 빨라지게되어 과도 전류가 증대한다는 문제가 생기는 경우가 있다. 이 문제는 제12도의 실시예에 있어서 특히 생기기 쉽다. 따라서, 제14도에 도시하는 바와 같이 전류원 S의 전류값 i_S를 채널 길이 Lg가 표준값보다 크고, 임계값 전압 V가 높은 경우에는 크게하고, Lg가 작고 V_t가 낮은 경우에는 작게한다. 그리고, 상기 문제점은 각각 전원 전압 V_C가 높게 되면 전류 값이 작게 되도록 제어하는 것에 의해 해결된다.

제15도는 그 실시예를 도시한 것이다. 이 실시예는 전원 전압 V_CC, 채널 길이 Lg, 임계값 전압 V_t의 검출회로 V_D와 그 출력신호(100)을 받아서 i_S를 출력하는 전류원 CS로 구성되어 있다. 전원전압 V_CC, 채널길이 L_g, 임계값 전압 V_t의 검출회로 VD 는 전원 전압 V_CC, 채널길이 L_g, 임계값 전압 V_t가 변동하면, 그 출력(100)의 전압값 또는 전류값을 제어해서 CS를 제어하여 i_S를 제어하는 회로이다.

예를 들면, 전원전압 V_CC가 높고, 채널 길이 L_g가 표준값보다 작고, 임계값 전압 V_t가 낮아지면, (100)의 전압값 또는 전류값을 작게해서 i_S를 작게한다. 반대의 경우는 i_S를 크게한다.

본 실시예에 의해 전원 전압 V_CC의 변동이나 채널 길이 L_g, 임계값 전압 V_t의 제조 불안정에 맞추어서 최적인 전류로 데이터선을 충전할 수 있어 과도 전류의 저감 또는 동일한 과도 전류이면 고속화가 가능하게 된다.

[실시예 11]

제16도는 다른 실시예이다. 이 실시예는 정전압 회로 VL, P 채널 MOS Q₁₀₀, n 채널 MOS Q₁₀₁로 구성되는 VD와 NPN 바이폴라트랜지스터 Q胛₁₀, 저항 R₁₀으로 구성된 CS 로 되어있다. 정전압 회로 VL은 앞서 기술한 전압 리미러회로 방식을 사용해서 전원 전압이 변동하여도 그 출력 V_CL은 일정전압으로 되는 것이다. 그의 동작은 다음과 같다. Q₁₀₀, Q₁₀₁의 구동 능력비로 노드(100)의 전압값을 결정하고, 그 전압값의 Q_B10의 베이스-에미러간 전압 V_BE(0.8V) 하강이 노드(101)에 나타난다. 그 전압 값과 R₁₀에 의해 전류 i_S가 결정된다. 예를 들면, V_CC=V_CC=4V로 하고, Q₁₀₀과 Q₁₀₁의 구동 능력비를 1 : 1로 하면, 노드(100)은 2V로 되고, 노드(101)은 2V-0.8V=1.2V 로 된다. R₁₀을 12kΩ으로 하면,

로 된다. 이와 같은 접속으로 전원 전압 V_CC가 변동하면, Q₁₀₁의 게이트 전압도 변동하여 구동 능력이 변한다. V_CC가 높아지면 구동 능력이 커져서 노드(100)의 전압값이 내려간다. V_CC가 낮아지면 Q₁₀₁의 구동능력이 작아져서 노드(100)의 전압은 높아진다. 이 결과, V_CC가 높은 경우는 i_S를 작게, V_CC가 낮은 경우는 i_S를 크게할 수 있다.

본 실시예에 의하면, Q₁₀₀과 Q₁₀₁의 구동 능력비와 R₁₀의 저항값에 의해 전류 i_S의 값을 자유롭게 설정할 수 있고, 전원 전압이 높은 경우는 i_S의 전류값을 작게, 낮은 경우는 i_S를 크게할 수 있다. 이 결과, 데이터선의 충전시간을 필요 이상으로 빠르게하여 과도 전류를 증대하는 일이 일어나지 않는다.

제17도는 제15도의 정전압 회로 VL을 구체적으로 도시한 실시예이다. VL은 P채널 MOS Q₁₀₂, NPN 바이폴라트랜지스터 Q胛₁₁-Q_B15로 구성되어 있다. 이 회로의 동작은 V_CC가 투입되어 전압이 상승하면, Q₁₀₂를 거쳐서 V_CL도 상승한다. V_CL의 전압값이 0.8V×5(Q_B1-Q_B15의 V_BF)=4V로 되면 Q_B1-Q_B15가 도통 상태로 되어 V_CL의 상승이 정지되어 정전압 4V로 제한된다. 다른 동작은 제16도와 마찬가지이다.

본 실시예는 정전압 회로를 구체적으로 명시하였다.

[실시예 12]

제18도는 제16도에 P채널에 MOS Q₁₀₃, NPN 바이폴라트랜지스터 Q_....1-Q_B2, 저항 R₁-R4를 부가한 본 발명의 제12의 실시예이다. Q_...1, Q_....2, R₁-R₄로 구성된 회로는 제13도와 동일한 정전류 전원회로로써 동작도 동일하다. 본 실시예는 Q₁₀₃의 구동 능력과 상기 정전류 전원의 전류에 의해 노드(102)의 전압값이 결정된다. 이 전압값은 정전류원의 전류가 V_CC의존성을 갖지않으므로, V_CC에 따라서 변동한다. 그리고 Q₁₀₂의 L_g, V_t의 제조 불안정에 의해서도 변경될 수 있다. 즉, L_g가 표준값보다 작고, V_t가 낮은 경우는 Q₁₀₃의 기동 능력이 커지고, 노드(102)의 전압값은 높아지며, 반대의 경우는 낮아진다. 이 노드(102)가 Q₁₀₁의 게이트로 입력된 제17도와 마찬가지의 동작을 한다.

본 실시에에 의하면, 제16도와 마찬가지의 전원 전압의 변동에 대해서 전류값 i_S를 제어할 수 있을 뿐만 아니라, L_g,V_t의 제조 불안정에 대해서도 전류 i_S를 제어할 수 있으므로, 안정하게 데이터선을 충전하는 것이 가능하게 된다.

[실시예 13]

제19도는 본 발명의 제13의 실시예를 도시한 것이다. 이 실시예는 정전압 회로 VL, MOS Q₁₀₀-Q1₆,QB₁₆, QR₁₁로 구성된 VD와 Q₁₀₇로 구성된 CS로 되어 있다. VL, Q1₀, Q₁₀₁, QB₁₇, R₁₁의 동작은 제17도와 마찬가지이다.

즉, 전원 전압 VCC가 높아지면 노드(103)에 흐르는 전류값은 작아지고, VCC가 낮아지면 커진다. 이 전류원과 Q₁₀₄, Q₁₀₅로 전류 미러 회로가 형성되어 노드(100)에는 노드(103)으로 흐르는 전류의 Q₁₀₅의 구동 능력(실효 게이트폭/실효 게이트 길이)/Q1₄의 구동 능력의 배의 전류가 흐른다. 이것과 Q₁₀₆과 Q₁₀₇로 형성되는 제2의 전류 미러 회로에 의해 출력 전류 i_S가 제어된다. 이때, Q₁₀₅의 채널 길이 L_g를 제조 불안정을 무시할 수 있을 정도로 굵게 설계해 놓으면, Q₁₀₄의 제조 불안정을 노드(100)으로 흐르는 전류값에 반영할 수 있다.

즉, Q₁₀₄의 L_g가 가늘고, V_t가 낮은 경우는 Q₁₀₄의 구동 능력이 켜지고 노드(103)의 전압은 높아지며, L_g가 표준값보다 가늘고,V_t가 높은 경우는 낮아진다. Q₁₀₅의 게이트 길이는 이들의제조 불안정을 무시할 수 있을 정도로 굵게 설계하고 있으므로, 노드(100)의 전류는 전자에서 작고, 후자에서 커지게되어 제18도와 마찬가지의 효과가 얻어진다. 물론, Q₁₀₇의 게이트 길이 L_g를 굵게하여도 마찬가지의 효과가 얻어지는 것은 말할 것도 없다.

본 실시예에 의해서도 제15도, 제18도와 마찬가지의 효과가 얻어진다.

[실시예 14]

제20도는 제19도의 Q₁₀₆, Q₁₀₇, 대신에 Q₁₀₈, Q_B17, Q_B10, R₁₀을 부가한 본 발명의 제14의 실시예이다. 다른 회로는 제19도와 마찬가지이고, 상이한 점은 Q₁₀₅의 L_g가 Q₁₀₄와 동일하다는 것이다. 노드(100)의 전압은 Q₁₀₇의 V_t와 Q_B17의 V_BE와 Q₁₀₇의 구동 능력으로 결정된다. 여기서, L_g, V_t모두 표준값이고, V_cc도 표준값 5V라고 한다. 이때, 노드(100)에는 Q₁₀₇의 V_BE의 합의 전압만이 출력되도록 Q₁₀₇와 Q₁₀₇, Q_B17의 구동능력의 비를 결정한다. 이때, 노드(101)의 전압은 V_BE가 상쇄되기 때문에 Q₁₀₈의 Vt로 되며, 이 V_t와 R₁₀에 의해 i_s가 결정된다. 예를 들면, 전원 전압 V_cc가 낮아지면 제10의 실시예에서 기술한 바와 같이 노드(103)에 흐르는 전류가 커지고, 전류 미러회로를 형성하고 있는 Q₁₀₅에 흐르는 전류도 커진다. 이 결과, 노드(100)의 전압은 높아지고 i_s에 흐르는 전류도 커진다. V_cc가 높아지면 역으로 is는 작아진다. 또 Q₁₀₈의 V_t의 제조 불안정은 그 상태 그대로 노드(101)의 전압으로 된다. 즉, L_g가 표준보다 가늘고, V_t가 낮은 경우는 전류 i_s가 작고, 높은 경우도 커진다.

본 실시예에서도 제19도와 마찬가지의 효과가 얻어진다.

[실시예 15]

제21도는 본 발명의 제15의 실시예이며, MOS트랜지스터 Q_AA, Q_BB, Q_CC, Q_DD로 구성된 회로가 3단 종속 접속되어 있다. 각 단의 트랜지스터 정수는 동일하게 설계되어 있다. 본 회로의 동작은 우선,4개 직력의 P채널 MOS 트랜지스터 Q_CC가 약간 온하는 정도의미소한 일정 전류 i₁를 흐르게 한다. 이것에 의해, 각 MOS 트랜지스터 드레인-소오스간은 거의 그 임계값 전압에 가까운 전압으로 바이어스된다. Q_CC1의 게이트 길이는 전류 미터회로의 출력 트랜지스터 Q_D와 같게하고 있으므로, 임계값 전압도 Q_D의 임계값 전압 V_t와 동일하게 된다. 따라서 P채널 MOS 트랜지스터 Q_AA2의 게이트-소오스간에는 대략 4V의 전압이 인가된다. 여기서, Q_AA2는 Q_AA1과 마찬가지로 프로세스 불안정에 의한 특성 변동이 작게되도록 게이트 길이를 크게 설정하고 있으므로, Q_AA2의 전류 i₂는 커지고, V_t가 낮아지면 전류 i₂는 작아진다. 이 전류 i2는 n채널 MOS 트랜지스터 Q_BB2, Q_DD2로 되는 전류 미러회로에 의해 댜음 단의 직렬 트랜지스터 Q_CC2의 전류 i₂,로서 전달되어 상기와 같은 동작을 반복한다. 이것에 의해, 전류 i₃의 V_t의존성이 더욱 커진다. 이 전류가 Q_BB3,Q_DD2의 전류 미러회로에 의해 출력단에 전달되어 전류 i₃로서 출력된다. 이 결과, 출력 트랜지스터의 임계값 전압 V_t가 높아지면 전류 is가 커지고, V_t가 낮아지면 전류 i_s가 작아지는 바라는 전류 특성이 얻어진다. 이것에 의해, MOS 트랜지스터의 동작 영역에 의한 출력 전류 i가 감소되는 문제를 경감할 수 있다.

이상의 실시예는 비교기를 사용한 전압 리미터와의 조합에 의한 정전류화의 예이다. 그러나, 전압 리미터를 사용하지 않는 경우(비교기의 출력 루프가 없는경우)에도 펄스 입력신호 ø에 의해서 전류미러회로의 제어가 가능하므로, 정전류화가 가능하다. 또, 비교기의 응답시간을 출력 V_O의응답 시간보다 빠르게할 수록 V_O를 V_CL에 한없이 근접시킬 수 있으므로, 경우에 따라서는 고속에 적합한 바이폴라트랜지스터등으로 비교기를 구성할 수도 있다. 또 nMOST로 구성된 센스 앰프이 공통 구동선 CL2의 구동에 본 발명을 적용할 수도 있다. 이것에 의해서 충전파형과 방전 파형을 미의로 제어할 수 있다. 예를 들면, 양 파형을 완전히 상보적으로 하면 데이타 선에서 다른 도체(Si 기판이나 워드선등)에 결합하는 잡음도 완전히 상쇄할 수 있어서 동작 마진이 넓은 메모리도 설계할 수 있다.

그리고, 본 발명은 DRAM의 데이타선 충전 회로로의 응용에 한정되는 것은 아니고, 과도 전류가 특히 문제로 되는 멀티 비트구성(여러개의 데이타 출력이 1개의 칩에서 출력되는 구성)의 모든 메모리의 데이타 출력부 또는 마이크로 컴퓨터등의 어드레스 출력부에 적용하면 과도 전류 대책에 효과적이다.

이상과 같이 전류 회로의 정전류원의 전류값을 제어하는 것에 의해서, 종래의 문제로 되었던 충방전 전류를 임의로 제어할 수 있으므로, 과도 전류를 억제할 수 있어 LSI 칩내의 잡음이 저감되어 칩 설계가 용이하게 되고, 또 사용자에 있어서도 카드상에 내장된 칩에서의 잡음도 적어지므로 카드 설계도 용이하게 된다. 또, 저전압으로 정전압의 출력 펄스도 얻어지므로, 칩의 소비전력도 저감화할 수 있다.

또, 내부회로(SA)에 접속된 전류미러회로(Q₃,Q_D)의 출력트랜지스터(Q_D)에 흐를수가 있는 전류(i)의 최대값, 즉 상한은 전류미러회로의 입력전류(is)에 의해서 설정되어 있으므로, 내부회로(SA)에 과대전류가 흐르고자 할때, 내부회로(SA)에 흐르는 전류는 사전에 전류미러회로(Q₃,Q_D)의 출력 트랜지스터(Q_D)에 흐를 수 있는 전류(i)의 최대값, 즉 산한이 전류미러회로의 입력전류(i_s)에 의해서 제한되어 있기 때문에, 전류제한동작의 개시에 지연이 발생하지 않는다.

따라서, 본원발명에 의하면 내부회로의 기동시에 내부회로에 흐르는 전류가 이상하게 크게 되는 일이 없고, 전원라인 임퍼던스에 의해 전원전압이 이상하게 낮게 되지 않아 기동직후에 내부회로가 안정하게 동작할 수 있는 것이다.

또, 내부회로(SA)의 동작전압을 기준전압(V_CL)보다 낮게 하고 있으므로, 저소비전력화가 가능하다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라서 구체적으로 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 그 요지를 이탈하지 않는 범위에 있어서 여러가지로 변경이 가능하다는 것은 물론이다.

Claims (12)

1. 전원전압 (Vcc)에 접속되고, 또한 입력전류(i_S)에 따른 값의 출력전류 (i)를 흐르게 하는 전류미러회로(Q₃,Q_D), 상기 전류 미러회로의 상기 입력전류 (i_S)를 설정하는 전류원(S), (Q₃,Q_D)의 상기 출력전류(i)가 흐르는 MOS 트랜지스터를 포함하는 내부회로 (SA), 상기 출력전류(i)가 흐르는 상기 내부회로 (SA)의 노드의 전압 (V₀)와 상기 전원전압보다 작은 기준전압(V_CL)의 대소관계를 비교하는 비교기(CMP), 상기 비교기 (CMP)의 출력 및 펄스 (ø)에 의해서 제어됨과 동시에 상기 전류미러회로 (Q₃,Q_D)에의해서 제어됨과 동시에 상기 전류미러회로 (Q₃,Q_D)에 접속된 제어수단 (Q₂)를 칩상에 구비하고, 상기 펄스(ø)에 의해서 상기 제어수단 (Q₂)를 제어하는 것에 의해 상기 전류미러회로에서 상기 내부회로 (SA)로의 상기 출력전류의 공급을 개시시킬 수 있고, 상기 내부회로(SA)의 상기 노드의 전압(V_O)이 상기 기준전압(V_CL)에 도달했을때에 상기 비교기(CMP)의 상기 출력은 상기 제어수단(Q₂)를 제어하는 것에 의해 상기 전류미러회로(Q₃,Q_D)의 출력측 트랜지스터(Q_D)를 OFF 시킬 수 있는 것을 특징으로 하는 반도체집적회로 장치.
2. 특허청구의 범위 제1항에 있어서, 상기 전류미러회로(Q₃,Q_D) 상기 출력측 트랜지스터로서의 제1의 MOS 트랜지스터(Q_D)와 제2의 MOS 트랜지스터(Q₃)을 포함하고, 상기 제1과 제2의 MOS 트랜지스터의 소오스는 상기 전원전압(V_CC)에 접속되며, 상기 제1의 MOS 트랜지스터의 드레인은 사익 내부회로(SA)와 접속되고, 상기 제2의 MOS 트랜지스터의 드레인과 게이트는 상기 전류원(S)와 접속되며, 상기 제1의 MOS 트랜지스터의 게이트와 상기 제2의 MOS 트랜지스터의 게이트는 제1의 스위치수단(Q₂)를 거쳐서 접속되고, 상기 제1의 스위치수단은 상기 펄스입력신호(ø)에 의해서 제어되는 것을 특징으로 하는 반도체집적회로장치.
3. 특허청구의 범위 제2항에 있어서, 상기 제1의 MOS 트랜지스터의 게이트폭은 상기 제2의 MOS 트랜지스터의 게이트폭보다 큰 것을 특징으로 하는 반도체집적회로장치.
4. 특허청구의 범위 제1항에 있어서, 상기 전류 미러회로(Q₃,Q_D)는 MOS 트랜지스터(Q₃,Q_D)로 구성되는 것을 특징으로 하는 반도체집적회로장치.
5. 특허청구의 범위 제4항에 있어서, 상기 전류 미러회로(Q₃,Q_D)는 PMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체집적회로장치.
6. 특허청구의 범위 제1항에 있어서, 상기 전류 미러회로(Q₃,Q_D)는 여러개로 이루어지며, 여러개의 상기 펄스입력신호(ø₁,Q₄)에 의해서 동일한 부하를 가산적으로 구동하는 것을 특징으로 하는 반도체집적회로장치.
7. 특허청구의 범위 제6항에 있어서, 상기 여러개의 상기 전류 미러회로(Q₃,Q_B)는 시계열적으로 동작하는 것을 특징으로 하는 반도체집적회로장치.
8. 특허청구의 범위 제1항에 있어서, 상기 전원전압(V_CC)는 전압제한회로(VPS)의 출력인 것을 특징으로 하는 반도체집적회로장치.
9. 특허청구의 범위 제2항에 있어서, 상기 전류원(S)에 흐르는 전류(i_S)는 상기 전원전압(V_CC)가 낮게 되면, 큰 전류값으로 되는 것을 특징으로 하는 반도체집적회로장치.
10. 특허청구의 범위 제1항에 있어서, 상기 내부회로는 반도체메모리인 것을 특징으로 하는 반도체집적회로장치.
11. 특허청구의 범위 제10항에 있어서, 상기 반도체메모리는 다이나믹 랜덤 액세스 메모리이고, 상기 출력전류(i)는 상기 다이나믹 랜덤 액세스 메모리의 센스앰프 구동선(CL1)에 흐르는 것을 특징으로 하는 반도체집적회로장치.
12. 특허청구의 범위 제10항에 있어서, 상기 출력전류(i)는 상기 칩의 데이터출력부에 흐르는 것을 특징으로 하는 반도체집적회로장치.

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